JPH10313101A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH10313101A JPH10313101A JP9119639A JP11963997A JPH10313101A JP H10313101 A JPH10313101 A JP H10313101A JP 9119639 A JP9119639 A JP 9119639A JP 11963997 A JP11963997 A JP 11963997A JP H10313101 A JPH10313101 A JP H10313101A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- diffusion region
- bit line
- gate
- common node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 センスアンプ部におけるビット線コンタクト
の数を削減することによりビット線容量の低減をはか
る。 【解決手段】 カラムゲートの素子パターンとイコライ
ズ回路の素子パターンとを融合された素子パターンとし
て形成する。例えば、カラムゲートの構成要素であるゲ
ートＧ１を有するトランジスタ、イコライズ回路の構成
要素であるゲートＧ３を有するトランジスタ及びゲート
Ｇ５を有するトランジスタは、共通ノードＮ１となる拡
散層Ｓ２を共有している。同様に、共通ノードＮ２、Ｎ
３及びＮ４もそれぞれカラムゲートを構成する一つのト
ランジスタとビット線イコライザを構成する二つのトラ
ンジスタによって共有されている。そして、各共通ノー
ドＮ１、Ｎ２、Ｎ３及びＮ４には、ビット線コンタクト
を介してそれぞれビット線が接続されている。
の数を削減することによりビット線容量の低減をはか
る。 【解決手段】 カラムゲートの素子パターンとイコライ
ズ回路の素子パターンとを融合された素子パターンとし
て形成する。例えば、カラムゲートの構成要素であるゲ
ートＧ１を有するトランジスタ、イコライズ回路の構成
要素であるゲートＧ３を有するトランジスタ及びゲート
Ｇ５を有するトランジスタは、共通ノードＮ１となる拡
散層Ｓ２を共有している。同様に、共通ノードＮ２、Ｎ
３及びＮ４もそれぞれカラムゲートを構成する一つのト
ランジスタとビット線イコライザを構成する二つのトラ
ンジスタによって共有されている。そして、各共通ノー
ドＮ１、Ｎ２、Ｎ３及びＮ４には、ビット線コンタクト
を介してそれぞれビット線が接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にＤＲＡＭのセンスアンプ部の改良に係るものであ
る。
特にＤＲＡＭのセンスアンプ部の改良に係るものであ
る。
【０００２】
【従来の技術】近年のマイクロプロセッサの動作速度の
向上に伴い、半導体メモリにも高速化が求められてい
る。また、半導体メモリの大容量化や携帯機器の普及に
より、低消費電力化も求められている。高速化、低消費
電力化を実現する上で、ビット線容量を低減することは
効果的であり、従来から種々の手法が考案されている。
向上に伴い、半導体メモリにも高速化が求められてい
る。また、半導体メモリの大容量化や携帯機器の普及に
より、低消費電力化も求められている。高速化、低消費
電力化を実現する上で、ビット線容量を低減することは
効果的であり、従来から種々の手法が考案されている。
【０００３】ビット線の容量を構成する主な要素として
は、ビット線と他の配線（隣接ビット線を含む）との容
量、ビット線と拡散層とのコンタクト部分（以下、ビッ
ト線コンタクトという）における拡散容量があげられ
る。ビット線コンタクトは、メモリセルトランジスタの
拡散層部分へのコンタクトと、センスアンプ部を構成す
るトランスファーゲート、ビット線イコライザ、カラム
ゲート、センスアンプでのコンタクトとに大別できる。
従来、センスアンプ部を構成するこれらの各回路はそれ
ぞれ独立した素子パターンで構成されていたため、これ
ら各回路毎にビット線コンタクトを配置する必要があっ
た。
は、ビット線と他の配線（隣接ビット線を含む）との容
量、ビット線と拡散層とのコンタクト部分（以下、ビッ
ト線コンタクトという）における拡散容量があげられ
る。ビット線コンタクトは、メモリセルトランジスタの
拡散層部分へのコンタクトと、センスアンプ部を構成す
るトランスファーゲート、ビット線イコライザ、カラム
ゲート、センスアンプでのコンタクトとに大別できる。
従来、センスアンプ部を構成するこれらの各回路はそれ
ぞれ独立した素子パターンで構成されていたため、これ
ら各回路毎にビット線コンタクトを配置する必要があっ
た。
【０００４】
【発明が解決しようとする課題】このように、従来はセ
ンスアンプ部を構成する各回路毎にビット線コンタクト
を設けていたので、ビット線容量を低減することが困難
であり、高速化や低消費電力化をはかることが困難であ
った。
ンスアンプ部を構成する各回路毎にビット線コンタクト
を設けていたので、ビット線容量を低減することが困難
であり、高速化や低消費電力化をはかることが困難であ
った。
【０００５】本発明の目的は、センスアンプ部における
ビット線コンタクトの数を削減することによってビット
線容量を低減し、低消費電力かつ高速動作が可能な半導
体記憶装置を提供することにある。
ビット線コンタクトの数を削減することによってビット
線容量を低減し、低消費電力かつ高速動作が可能な半導
体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明における半導体記
憶装置は、カラムゲートと、このカラムゲートの素子パ
ターンと融合された素子パターンを有するイコライズ回
路とを有することを特徴とする。
憶装置は、カラムゲートと、このカラムゲートの素子パ
ターンと融合された素子パターンを有するイコライズ回
路とを有することを特徴とする。
【０００７】このように、カラムゲートの素子パターン
とイコライズ回路の素子パターンとを融合させることに
より、従来カラムゲートとイコライズ回路のそれぞれに
必要であったビット線から拡散層へのコンタクトを共有
することができ、センスアンプ部におけるビット線コン
タクトの数を削減することができる。したがって、セン
スアンプ部におけるビット線容量を低減することがで
き、センス動作の高速化及びセンス動作時における低消
費電力化をはかることができる。また、従来と比べてイ
コライズ回路におけるプリチャージ電位供給用トランジ
スタのゲート幅を大きくすることが可能となり、イコラ
イズ動作の高速化をはかることが可能となる。また、隣
接するビット線間の間隔を従来よりも緩和することが可
能となるため、ビット線の配線余裕の向上をはかること
ができ、製造歩留りの向上をはかることができる。さら
に、カラムゲートの素子パターンとイコライズ回路の素
子パターンとが融合しているので、従来のようにカラム
ゲートの素子パターンとイコライズ回路の素子パターン
とを別々に設けた場合に比べて、センスアンプ部の面積
を減少させることが可能となる。
とイコライズ回路の素子パターンとを融合させることに
より、従来カラムゲートとイコライズ回路のそれぞれに
必要であったビット線から拡散層へのコンタクトを共有
することができ、センスアンプ部におけるビット線コン
タクトの数を削減することができる。したがって、セン
スアンプ部におけるビット線容量を低減することがで
き、センス動作の高速化及びセンス動作時における低消
費電力化をはかることができる。また、従来と比べてイ
コライズ回路におけるプリチャージ電位供給用トランジ
スタのゲート幅を大きくすることが可能となり、イコラ
イズ動作の高速化をはかることが可能となる。また、隣
接するビット線間の間隔を従来よりも緩和することが可
能となるため、ビット線の配線余裕の向上をはかること
ができ、製造歩留りの向上をはかることができる。さら
に、カラムゲートの素子パターンとイコライズ回路の素
子パターンとが融合しているので、従来のようにカラム
ゲートの素子パターンとイコライズ回路の素子パターン
とを別々に設けた場合に比べて、センスアンプ部の面積
を減少させることが可能となる。
【０００８】以下、本発明の理解を容易にするため、図
面に付した符号を参照して本発明の構成を記載する。
面に付した符号を参照して本発明の構成を記載する。
【０００９】主として回路的な構成に着目すると、本発
明における半導体記憶装置は、ゲートがカラムゲート選
択線ＣＳＬに接続されソース又はドレインの一方が第１
のデータ線ＤＱに他方が第１のビット線ＢＬに接続され
た第１のトランジスタＴ１と、ゲートがカラムゲート選
択線ＣＳＬに接続されソース又はドレインの一方が第２
のデータ線ｂＤＱに他方が第２のビット線ｂＢＬに接続
された第２のトランジスタＴ２とを含むカラムゲートＣ
ＧＡＴと、；ゲートがイコライズ回路制御線ＥＱＬに接
続されソース又はドレインの一方が第１のビット線ＢＬ
に他方がイコライズ回路電源線ＶＢＬに接続された第３
のトランジスタＴ３と、ゲートがイコライズ回路制御線
ＥＱＬに接続されソース又はドレインの一方が第２のビ
ット線ｂＢＬに他方がイコライズ回路電源線ＶＢＬに接
続された第４のトランジスタＴ４と、ゲートがイコライ
ズ回路制御線ＥＱＬに接続されソース又はドレインの一
方が第１のビット線ＢＬに他方が第２のビット線ｂＢＬ
に接続された第５のトランジスタＴ５とを含むイコライ
ズ回路ＥＱとを有し、；前記第１のトランジスタＴ１の
ソース又はドレインの他方、前記第３のトランジスタＴ
３のソース又はドレインの一方及び前記第５のトランジ
スタＴ５のソース又はドレインの一方が共通のコンタク
トＣ１４を介して前記第１のビット線ＢＬに接続され、
前記第２のトランジスタＴ２のソース又はドレインの他
方、前記第４のトランジスタＴ４のソース又はドレイン
の一方及び前記第５のトランジスタＴ５のソース又はド
レインの他方が共通のコンタクトＣ２４を介して前記第
２のビット線ｂＢＬに接続されていることを特徴とす
る。
明における半導体記憶装置は、ゲートがカラムゲート選
択線ＣＳＬに接続されソース又はドレインの一方が第１
のデータ線ＤＱに他方が第１のビット線ＢＬに接続され
た第１のトランジスタＴ１と、ゲートがカラムゲート選
択線ＣＳＬに接続されソース又はドレインの一方が第２
のデータ線ｂＤＱに他方が第２のビット線ｂＢＬに接続
された第２のトランジスタＴ２とを含むカラムゲートＣ
ＧＡＴと、；ゲートがイコライズ回路制御線ＥＱＬに接
続されソース又はドレインの一方が第１のビット線ＢＬ
に他方がイコライズ回路電源線ＶＢＬに接続された第３
のトランジスタＴ３と、ゲートがイコライズ回路制御線
ＥＱＬに接続されソース又はドレインの一方が第２のビ
ット線ｂＢＬに他方がイコライズ回路電源線ＶＢＬに接
続された第４のトランジスタＴ４と、ゲートがイコライ
ズ回路制御線ＥＱＬに接続されソース又はドレインの一
方が第１のビット線ＢＬに他方が第２のビット線ｂＢＬ
に接続された第５のトランジスタＴ５とを含むイコライ
ズ回路ＥＱとを有し、；前記第１のトランジスタＴ１の
ソース又はドレインの他方、前記第３のトランジスタＴ
３のソース又はドレインの一方及び前記第５のトランジ
スタＴ５のソース又はドレインの一方が共通のコンタク
トＣ１４を介して前記第１のビット線ＢＬに接続され、
前記第２のトランジスタＴ２のソース又はドレインの他
方、前記第４のトランジスタＴ４のソース又はドレイン
の一方及び前記第５のトランジスタＴ５のソース又はド
レインの他方が共通のコンタクトＣ２４を介して前記第
２のビット線ｂＢＬに接続されていることを特徴とす
る。
【００１０】また、主としてトランジスタの配置等に着
目すると、本発明における半導体記憶装置は、第１のト
ランジスタＴ１及び第２のトランジスタＴ２を含む第１
のカラムゲートＣＧＡＴと、前記第１のトランジスタＴ
１との第１の共通ノードＮ１を有する第３のトランジス
タＴ３と、前記第２のトランジスタＴ２との第２の共通
ノードＮ２を有する第４のトランジスタＴ４と、前記第
１の共通ノードＮ１及び前記第２の共通ノードＮ２を有
する第５のトランジスタＴ５とを含む第１のイコライズ
回路ＥＱと、；第６のトランジスタＴ６及び第７のトラ
ンジスタＴ７を含む第２のカラムゲートＣＧＡＴと、；
前記第６のトランジスタＴ６との第３の共通ノードＮ３
を有する第８のトランジスタＴ８と、前記第７のトラン
ジスタＴ７との第４の共通ノードＮ４を有する第９のト
ランジスタＴ９と、前記第３の共通ノードＮ３及び前記
第４の共通ノードＮ４を有する第１０のトランジスタＴ
１０とを含む第２のイコライズ回路ＥＱとを有すること
を特徴とする。
目すると、本発明における半導体記憶装置は、第１のト
ランジスタＴ１及び第２のトランジスタＴ２を含む第１
のカラムゲートＣＧＡＴと、前記第１のトランジスタＴ
１との第１の共通ノードＮ１を有する第３のトランジス
タＴ３と、前記第２のトランジスタＴ２との第２の共通
ノードＮ２を有する第４のトランジスタＴ４と、前記第
１の共通ノードＮ１及び前記第２の共通ノードＮ２を有
する第５のトランジスタＴ５とを含む第１のイコライズ
回路ＥＱと、；第６のトランジスタＴ６及び第７のトラ
ンジスタＴ７を含む第２のカラムゲートＣＧＡＴと、；
前記第６のトランジスタＴ６との第３の共通ノードＮ３
を有する第８のトランジスタＴ８と、前記第７のトラン
ジスタＴ７との第４の共通ノードＮ４を有する第９のト
ランジスタＴ９と、前記第３の共通ノードＮ３及び前記
第４の共通ノードＮ４を有する第１０のトランジスタＴ
１０とを含む第２のイコライズ回路ＥＱとを有すること
を特徴とする。
【００１１】また、主として全体のパターン配置に着目
すると、本発明における半導体記憶装置は、第１のトラ
ンジスタＴ１及び第２のトランジスタＴ２を含む第１の
カラムゲートＣＧＡＴと、前記第１のトランジスタＴ１
との第１の共通ノードＮ１を有する第３のトランジスタ
Ｔ３と、前記第２のトランジスタＴ２との第２の共通ノ
ードＮ２を有する第４のトランジスタＴ４と、前記第１
の共通ノードＮ１及び前記第２の共通ノードＮ２を有す
る第５のトランジスタＴ５とを含む第１のイコライズ回
路ＥＱと、第６のトランジスタＴ６及び第７のトランジ
スタＴ７を含む第２のカラムゲートＣＧＡＴと、前記第
６のトランジスタＴ６との第３の共通ノードＮ３を有す
る第８のトランジスタＴ８と、前記第７のトランジスタ
Ｔ７との第４の共通ノードＮ４を有する第９のトランジ
スタＴ９と、前記第３の共通ノードＮ３及び前記第４の
共通ノードＮ４を有する第１０のトランジスタＴ１０と
を含む第２のイコライズ回路ＥＱとにより単位素子領域
を構成し、；互いに隣り合った前記単位素子領域間に前
記第３、第４、第５、第８、第９及び第１０のトランジ
スタの各ゲート電極に接続されるイコライズ回路制御線
ＥＱＬのパターンを形成したことを特徴とする。
すると、本発明における半導体記憶装置は、第１のトラ
ンジスタＴ１及び第２のトランジスタＴ２を含む第１の
カラムゲートＣＧＡＴと、前記第１のトランジスタＴ１
との第１の共通ノードＮ１を有する第３のトランジスタ
Ｔ３と、前記第２のトランジスタＴ２との第２の共通ノ
ードＮ２を有する第４のトランジスタＴ４と、前記第１
の共通ノードＮ１及び前記第２の共通ノードＮ２を有す
る第５のトランジスタＴ５とを含む第１のイコライズ回
路ＥＱと、第６のトランジスタＴ６及び第７のトランジ
スタＴ７を含む第２のカラムゲートＣＧＡＴと、前記第
６のトランジスタＴ６との第３の共通ノードＮ３を有す
る第８のトランジスタＴ８と、前記第７のトランジスタ
Ｔ７との第４の共通ノードＮ４を有する第９のトランジ
スタＴ９と、前記第３の共通ノードＮ３及び前記第４の
共通ノードＮ４を有する第１０のトランジスタＴ１０と
を含む第２のイコライズ回路ＥＱとにより単位素子領域
を構成し、；互いに隣り合った前記単位素子領域間に前
記第３、第４、第５、第８、第９及び第１０のトランジ
スタの各ゲート電極に接続されるイコライズ回路制御線
ＥＱＬのパターンを形成したことを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。
実施形態を説明する。
【００１３】まず、図１〜図４を参照して、実施形態の
基本的な構成について説明する。図１は本実施形態にお
けるＤＲＡＭの概略構成を示した図、図２はＤＲＡＭの
センスアンプ部に含まれるカラムゲート及びビット線イ
コライザのパターン構成を示した図、図３（ａ）は図２
のパターンの一部を示した図、図３（ｂ）及び（ｃ）は
図３（ａ）のそれぞれＡ−Ａ´及びＢ−Ｂ´における断
面構成を示した図、図４はセンスアンプ部の構成を等価
回路として示した図である。
基本的な構成について説明する。図１は本実施形態にお
けるＤＲＡＭの概略構成を示した図、図２はＤＲＡＭの
センスアンプ部に含まれるカラムゲート及びビット線イ
コライザのパターン構成を示した図、図３（ａ）は図２
のパターンの一部を示した図、図３（ｂ）及び（ｃ）は
図３（ａ）のそれぞれＡ−Ａ´及びＢ−Ｂ´における断
面構成を示した図、図４はセンスアンプ部の構成を等価
回路として示した図である。
【００１４】図１において、ＭＣはメモリセル、Ｓ／Ａ
はセンスアンプ、ＥＱはビット線イコライザ、ＣＧＡＴ
はカラムゲート、ＯＵＴＤは出力ドライバ、ＩＮＢはイ
ンプットバッファ、ＲＤＥＣはロウデコーダ、ＣＤＥＣ
はカラムデコーダ、ＢＬ0 〜ＢＬ3 はビット線、ｂＢＬ
0 〜ｂＢＬ3 はそれぞれＢＬ0 〜ＢＬ3 と対をなすビッ
ト線、ＷＬ0 〜ＷＬn はワード線、Ｐｈｉ−Ｔはトラン
スファーゲート制御線、ＳＡＰ及びｂＳＡＮはセンスア
ンプ駆動線、ＶＢＬはプリチャージ電位供給線（イコラ
イズ回路電源線）、ＥＱＬはビット線イコライザ制御
線、ＣＳＬ０〜ＣＳＬ３はカラムゲート選択線、ＤＱは
データ線、ｂＤＱはＤＱと対をなすデータ線、Ｄinは入
力端子、Ｄout は出力端子をそれぞれ示している。な
お、その他の各図においても、上記と同一或いは対応す
る構成要素には上記と同一の符号を付している。
はセンスアンプ、ＥＱはビット線イコライザ、ＣＧＡＴ
はカラムゲート、ＯＵＴＤは出力ドライバ、ＩＮＢはイ
ンプットバッファ、ＲＤＥＣはロウデコーダ、ＣＤＥＣ
はカラムデコーダ、ＢＬ0 〜ＢＬ3 はビット線、ｂＢＬ
0 〜ｂＢＬ3 はそれぞれＢＬ0 〜ＢＬ3 と対をなすビッ
ト線、ＷＬ0 〜ＷＬn はワード線、Ｐｈｉ−Ｔはトラン
スファーゲート制御線、ＳＡＰ及びｂＳＡＮはセンスア
ンプ駆動線、ＶＢＬはプリチャージ電位供給線（イコラ
イズ回路電源線）、ＥＱＬはビット線イコライザ制御
線、ＣＳＬ０〜ＣＳＬ３はカラムゲート選択線、ＤＱは
データ線、ｂＤＱはＤＱと対をなすデータ線、Ｄinは入
力端子、Ｄout は出力端子をそれぞれ示している。な
お、その他の各図においても、上記と同一或いは対応す
る構成要素には上記と同一の符号を付している。
【００１５】図３において、Ｇ１〜Ｇ１０はゲート電
極、Ｓ１〜Ｓ１０はソース又はドレイン等を構成する拡
散領域、Ｎ１〜Ｎ４は共通ノードをそれぞれ示してい
る。ゲート電極Ｇ１、Ｇ２、Ｇ６及びＧ７にはカラムゲ
ート選択線ＣＳＬ0 が接続され、ゲート電極Ｇ３、Ｇ
４、Ｇ５、Ｇ８、Ｇ９及びＧ１０にはビット線イコライ
ザ制御線ＥＱＬが接続されている。また、拡散領域Ｓ
１、Ｓ３、Ｓ７及びＳ９にはそれぞれデータ線ＤＱ0 、
ｂＤＱ0 、ＤＱ1 及びｂＤＱ1 が接続され、拡散領域Ｓ
２、Ｓ４、Ｓ８及びＳ１０にはそれぞれビット線ＢＬ0
、ｂＢＬ0 、ＢＬ2 及びｂＢＬ2 が接続され、拡散領
域Ｓ５及びＳ６にはプリチャージ電位供給線（イコライ
ズ回路電源線）ＶＢＬが接続されている。なお、図２の
構成要素については、図３から容易に類推できるため、
説明は省略する。
極、Ｓ１〜Ｓ１０はソース又はドレイン等を構成する拡
散領域、Ｎ１〜Ｎ４は共通ノードをそれぞれ示してい
る。ゲート電極Ｇ１、Ｇ２、Ｇ６及びＧ７にはカラムゲ
ート選択線ＣＳＬ0 が接続され、ゲート電極Ｇ３、Ｇ
４、Ｇ５、Ｇ８、Ｇ９及びＧ１０にはビット線イコライ
ザ制御線ＥＱＬが接続されている。また、拡散領域Ｓ
１、Ｓ３、Ｓ７及びＳ９にはそれぞれデータ線ＤＱ0 、
ｂＤＱ0 、ＤＱ1 及びｂＤＱ1 が接続され、拡散領域Ｓ
２、Ｓ４、Ｓ８及びＳ１０にはそれぞれビット線ＢＬ0
、ｂＢＬ0 、ＢＬ2 及びｂＢＬ2 が接続され、拡散領
域Ｓ５及びＳ６にはプリチャージ電位供給線（イコライ
ズ回路電源線）ＶＢＬが接続されている。なお、図２の
構成要素については、図３から容易に類推できるため、
説明は省略する。
【００１６】図４において、Ｔ１及びＴ２はカラムゲー
トＣＧＡＴを構成するＭＯＳトランジスタ、Ｔ３、Ｔ４
及びＴ５はビット線イコライザＥＱを構成するＭＯＳト
ランジスタをそれぞれ示している。また、Ｃ１１〜Ｃ１
５はビット線ＢＬとセンスアンプ部に含まれる各トラン
ジスタの拡散領域とのコンタクトを、Ｃ２１〜Ｃ２５は
ビット線ｂＢＬとセンスアンプ部に含まれる各トランジ
スタの拡散領域とのコンタクトを、それぞれ示してい
る。
トＣＧＡＴを構成するＭＯＳトランジスタ、Ｔ３、Ｔ４
及びＴ５はビット線イコライザＥＱを構成するＭＯＳト
ランジスタをそれぞれ示している。また、Ｃ１１〜Ｃ１
５はビット線ＢＬとセンスアンプ部に含まれる各トラン
ジスタの拡散領域とのコンタクトを、Ｃ２１〜Ｃ２５は
ビット線ｂＢＬとセンスアンプ部に含まれる各トランジ
スタの拡散領域とのコンタクトを、それぞれ示してい
る。
【００１７】本実施形態では、図２及び図３において特
徴的に示されるように、カラムゲートの素子パターンと
イコライズ回路の素子パターンとが融合された素子パタ
ーンとして形成されている。図３に示した例でいえば、
ゲートＧ１を有するトランジスタ（カラムゲートを構成
するトランジスタ）、ゲートＧ３を有するトランジスタ
（ビット線イコライザを構成するトランジスタ）及びゲ
ートＧ５を有するトランジスタ（ビット線イコライザを
構成するトランジスタ）は共通ノードＮ１となる拡散層
Ｓ２を共有している。同様に、共通ノードＮ２、Ｎ３及
びＮ４もそれぞれカラムゲートを構成する一つのトラン
ジスタとビット線イコライザを構成する二つのトランジ
スタによって共有されている。そして、各共通ノードＮ
１、Ｎ２、Ｎ３及びＮ４（拡散領域Ｓ２、Ｓ４、Ｓ８及
びＳ１０）には、ビット線コンタクトを介してそれぞれ
ビット線ＢＬ0 、ｂＢＬ0 、ビット線ＢＬ1 及びｂＢＬ
1が接続されている。
徴的に示されるように、カラムゲートの素子パターンと
イコライズ回路の素子パターンとが融合された素子パタ
ーンとして形成されている。図３に示した例でいえば、
ゲートＧ１を有するトランジスタ（カラムゲートを構成
するトランジスタ）、ゲートＧ３を有するトランジスタ
（ビット線イコライザを構成するトランジスタ）及びゲ
ートＧ５を有するトランジスタ（ビット線イコライザを
構成するトランジスタ）は共通ノードＮ１となる拡散層
Ｓ２を共有している。同様に、共通ノードＮ２、Ｎ３及
びＮ４もそれぞれカラムゲートを構成する一つのトラン
ジスタとビット線イコライザを構成する二つのトランジ
スタによって共有されている。そして、各共通ノードＮ
１、Ｎ２、Ｎ３及びＮ４（拡散領域Ｓ２、Ｓ４、Ｓ８及
びＳ１０）には、ビット線コンタクトを介してそれぞれ
ビット線ＢＬ0 、ｂＢＬ0 、ビット線ＢＬ1 及びｂＢＬ
1が接続されている。
【００１８】このように、カラムゲートを構成するトラ
ンジスタとビット線イコライザを構成するトランジスタ
とで拡散領域を共有することにより、従来カラムゲート
とビット線イコライザそれぞれに設けられていたビット
線コンタクトをカラムゲートとビット線イコライザとで
共有することができる。したがって、カラムゲート及び
ビット線イコライザに関していえば、ビット線コンタク
トの数を従来に比べて半減させることができる。
ンジスタとビット線イコライザを構成するトランジスタ
とで拡散領域を共有することにより、従来カラムゲート
とビット線イコライザそれぞれに設けられていたビット
線コンタクトをカラムゲートとビット線イコライザとで
共有することができる。したがって、カラムゲート及び
ビット線イコライザに関していえば、ビット線コンタク
トの数を従来に比べて半減させることができる。
【００１９】図４はこの様子を回路的に示したものであ
るが、同図に示されるように、カラムゲートＣＧＡＴと
ビット線イコライザＥＱとでビット線コンタクト（ビッ
ト線ＢＬに対してはＣ１４、ビット線ｂＢＬに対しては
Ｃ２４）を共有することになる。図３０は、従来のセン
スアンプ部の構成を示した等価回路図であるが、従来は
カラムゲートＣＧＡＴとビット線イコライザＥＱとを別
々に設けていたため、カラムゲートＣＧＡＴ及びビット
線イコライザＥＱそれぞれに対して別々のビット線コン
タクト（ビット線ＢＬに対してはＣ１４ａ及びＣ１４
ｂ、ビット線ｂＢＬに対してはＣ２４ａ及びＣ２４ｂ）
が必要となる。また、センスアンプ部全体でみても、本
実施形態では従来構成に比べてビット線コンタクトの数
が５／６に低減されている。
るが、同図に示されるように、カラムゲートＣＧＡＴと
ビット線イコライザＥＱとでビット線コンタクト（ビッ
ト線ＢＬに対してはＣ１４、ビット線ｂＢＬに対しては
Ｃ２４）を共有することになる。図３０は、従来のセン
スアンプ部の構成を示した等価回路図であるが、従来は
カラムゲートＣＧＡＴとビット線イコライザＥＱとを別
々に設けていたため、カラムゲートＣＧＡＴ及びビット
線イコライザＥＱそれぞれに対して別々のビット線コン
タクト（ビット線ＢＬに対してはＣ１４ａ及びＣ１４
ｂ、ビット線ｂＢＬに対してはＣ２４ａ及びＣ２４ｂ）
が必要となる。また、センスアンプ部全体でみても、本
実施形態では従来構成に比べてビット線コンタクトの数
が５／６に低減されている。
【００２０】このように、本発明では、カラムゲートを
構成するトランジスタとビット線イコライザを構成する
トランジスタとで拡散領域を共有することにより、カラ
ムゲートとビット線イコライザとでビット線コンタクト
を共通化することができるため、センスアンプ部におけ
るビット線コンタクトの数を削減することができる。し
たがって、センスアンプ部におけるビット線容量を低減
させることができ、センス動作の高速化及びセンス動作
における低消費電力化をはかることが可能となる。
構成するトランジスタとビット線イコライザを構成する
トランジスタとで拡散領域を共有することにより、カラ
ムゲートとビット線イコライザとでビット線コンタクト
を共通化することができるため、センスアンプ部におけ
るビット線コンタクトの数を削減することができる。し
たがって、センスアンプ部におけるビット線容量を低減
させることができ、センス動作の高速化及びセンス動作
における低消費電力化をはかることが可能となる。
【００２１】また、従来はビット線イコライザのＶＢＬ
とビット線ＢＬ、ｂＢＬとを接続するトランジスタＴ
３、Ｔ４のゲート幅をそのレイアウト上大きくとれない
ため、トランジスタのドライバビリティを十分確保する
ことが困難であった。本実施形態では、トランジスタＴ
３、Ｔ４のゲート幅をビット線イコライザのビット線対
どおしを接続するトランジスタＴ５のゲート幅と同程度
に広くすることができるため、トランジスタＴ３、Ｔ４
のドライバビリティを十分確保することができる。した
がって、イコライザ動作の高速化をはかることができ
る。
とビット線ＢＬ、ｂＢＬとを接続するトランジスタＴ
３、Ｔ４のゲート幅をそのレイアウト上大きくとれない
ため、トランジスタのドライバビリティを十分確保する
ことが困難であった。本実施形態では、トランジスタＴ
３、Ｔ４のゲート幅をビット線イコライザのビット線対
どおしを接続するトランジスタＴ５のゲート幅と同程度
に広くすることができるため、トランジスタＴ３、Ｔ４
のドライバビリティを十分確保することができる。した
がって、イコライザ動作の高速化をはかることができ
る。
【００２２】次に、上記の基本的な実施形態で示した構
成に基づいて得られる具体的なレイアウトパターン例に
ついて説明する。
成に基づいて得られる具体的なレイアウトパターン例に
ついて説明する。
【００２３】なお、以下の各レイアウトパターン例にお
いて、“ｌａｙｅｒ＃ｎ”は第ｎ番目のレイヤ（“ｌａ
ｙｅｒ＃０”は最下層のレイヤ（第０番目のレイヤ）、
“ｌａｙｅｒ＃４”は最上層のレイヤ（第４番目のレイ
ヤ））を表したものであり、“ｃｏｎｔ−ｘｙ”は“ｌ
ａｙｅｒ＃ｙ”から“ｌａｙｅｒ＃ｘ”へのコンタクト
を表したものである。
いて、“ｌａｙｅｒ＃ｎ”は第ｎ番目のレイヤ（“ｌａ
ｙｅｒ＃０”は最下層のレイヤ（第０番目のレイヤ）、
“ｌａｙｅｒ＃４”は最上層のレイヤ（第４番目のレイ
ヤ））を表したものであり、“ｃｏｎｔ−ｘｙ”は“ｌ
ａｙｅｒ＃ｙ”から“ｌａｙｅｒ＃ｘ”へのコンタクト
を表したものである。
【００２４】まず、第１のレイアウトパターン例につい
て、図５〜図９を参照して説明する。図５はレイアウト
パターンの全レイヤ及び全コンタクトを示したものであ
り、図６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃１、ｃｏｎ
ｔ−０２、ｃｏｎｔ−１２」を、図７は「ｌａｙｅｒ＃
２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、ｃｏｎｔ−２
３」を、図８は「ｌａｙｅｒ＃３、ｃｏｎｔ−２３、ｃ
ｏｎｔ−３４」を、図９は 「ｌａｙｅｒ＃４、ｃｏｎ
ｔ−３４」を、それぞれ示したものである。
て、図５〜図９を参照して説明する。図５はレイアウト
パターンの全レイヤ及び全コンタクトを示したものであ
り、図６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃１、ｃｏｎ
ｔ−０２、ｃｏｎｔ−１２」を、図７は「ｌａｙｅｒ＃
２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、ｃｏｎｔ−２
３」を、図８は「ｌａｙｅｒ＃３、ｃｏｎｔ−２３、ｃ
ｏｎｔ−３４」を、図９は 「ｌａｙｅｒ＃４、ｃｏｎ
ｔ−３４」を、それぞれ示したものである。
【００２５】本レイアウトパターン例（他のレイアウト
パターン例も同様）では、１本のカラム選択線ＣＳＬが
活性化されたときに、４組のビット線対からの情報が４
組のＤＱ線に出力される場合を示している。本レイアウ
トパターン例（他のレイアウトパターン例も同様）で
は、図５の左右の領域（図５において“｛”で示した領
域）に、それぞれ図３に示したパターンと同様のパター
ンが形成されている（図６に示されたパターンも参
照）。なお、ＤＱ線の方向に図５に示されたパターンと
同様に形成されるパターンでは、隣接するパターン間の
境界線（図面上においてＤＱ線等を切断している線）を
境に線対称のパターンが形成される（他のレイアウトパ
ターン例も同様）。
パターン例も同様）では、１本のカラム選択線ＣＳＬが
活性化されたときに、４組のビット線対からの情報が４
組のＤＱ線に出力される場合を示している。本レイアウ
トパターン例（他のレイアウトパターン例も同様）で
は、図５の左右の領域（図５において“｛”で示した領
域）に、それぞれ図３に示したパターンと同様のパター
ンが形成されている（図６に示されたパターンも参
照）。なお、ＤＱ線の方向に図５に示されたパターンと
同様に形成されるパターンでは、隣接するパターン間の
境界線（図面上においてＤＱ線等を切断している線）を
境に線対称のパターンが形成される（他のレイアウトパ
ターン例も同様）。
【００２６】ここで、ビット線の配線間余裕について考
える。従来のレイアウトパターン例として図３１に示す
ようなものを想定した場合、最もビット線の配線間余裕
がきびしいのは図３１のＡ−Ａ´の部分である。一方、
図５において最もビット線の配線間余裕がきびしいのは
図５のＡ−Ａ´の部分である。ここで、ビット線の最小
線幅をＬ、ビット線間の最小間隔をＳ、ビット線コンタ
クト部分の最小幅をＣとし、ビット線コンタクトとトラ
ンジスタのチャネルとの間の距離はビット線とビット線
コンタクトとの合わせ余裕に等しいと仮定する。
える。従来のレイアウトパターン例として図３１に示す
ようなものを想定した場合、最もビット線の配線間余裕
がきびしいのは図３１のＡ−Ａ´の部分である。一方、
図５において最もビット線の配線間余裕がきびしいのは
図５のＡ−Ａ´の部分である。ここで、ビット線の最小
線幅をＬ、ビット線間の最小間隔をＳ、ビット線コンタ
クト部分の最小幅をＣとし、ビット線コンタクトとトラ
ンジスタのチャネルとの間の距離はビット線とビット線
コンタクトとの合わせ余裕に等しいと仮定する。
【００２７】図３１に示した従来例では、４つのイコラ
イザを配置した場合にビット線の配置に必要な幅は、
「８Ｃ＋８Ｓ」と表される。これに対して、図５に示し
た例では、「３Ｃ＋１７Ｓ」と表される。例えば、Ｃ＝
０．５μｍ、Ｌ＝０．２５μｍ、Ｓ＝０．２５μｍと仮
定すると、４つのイコライザを配置した場合にビット線
の配置に必要な幅は、図３１に示した従来例では６μｍ
であるのに対し、図５に示した例では５．７５μｍとな
る。
イザを配置した場合にビット線の配置に必要な幅は、
「８Ｃ＋８Ｓ」と表される。これに対して、図５に示し
た例では、「３Ｃ＋１７Ｓ」と表される。例えば、Ｃ＝
０．５μｍ、Ｌ＝０．２５μｍ、Ｓ＝０．２５μｍと仮
定すると、４つのイコライザを配置した場合にビット線
の配置に必要な幅は、図３１に示した従来例では６μｍ
であるのに対し、図５に示した例では５．７５μｍとな
る。
【００２８】このように、本発明では、隣接するビット
線間の間隔を従来よりも緩和することが可能となり、ビ
ット線の配線余裕の向上をはかることができる。
線間の間隔を従来よりも緩和することが可能となり、ビ
ット線の配線余裕の向上をはかることができる。
【００２９】また、図３１に示した従来例では、カラム
ゲート及びビット線イコライザのパターンが別々の領域
に形成されている。これに対して、本発明では、図５に
示すように、カラムゲート及びビット線イコライザのパ
ターンが融合して形成されているため、センスアンプ部
の面積を低減することが可能となる。
ゲート及びビット線イコライザのパターンが別々の領域
に形成されている。これに対して、本発明では、図５に
示すように、カラムゲート及びビット線イコライザのパ
ターンが融合して形成されているため、センスアンプ部
の面積を低減することが可能となる。
【００３０】また、本例では、ビット線イコライザ制御
線ＥＱＬが、図５において左右に設けた二つの素子領域
の間に形成されている（その他のレイアウトパターン例
も同様）。したがって、各トランジスタまでのゲート配
線を短くすることができ、高速化をはかることができ
る。
線ＥＱＬが、図５において左右に設けた二つの素子領域
の間に形成されている（その他のレイアウトパターン例
も同様）。したがって、各トランジスタまでのゲート配
線を短くすることができ、高速化をはかることができ
る。
【００３１】つぎに、第２のレイアウトパターン例につ
いて、図１０〜図１４を参照して説明する。図１０はレ
イアウトパターンの全レイヤ及び全コンタクトを示した
ものであり、図１１は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃
１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図１２は
「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、
ｃｏｎｔ−２３」を、図１３は「ｌａｙｅｒ＃３、ｃｏ
ｎｔ−２３、ｃｏｎｔ−３４」を、図１４は「ｌａｙｅ
ｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものであ
る。
いて、図１０〜図１４を参照して説明する。図１０はレ
イアウトパターンの全レイヤ及び全コンタクトを示した
ものであり、図１１は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃
１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図１２は
「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、
ｃｏｎｔ−２３」を、図１３は「ｌａｙｅｒ＃３、ｃｏ
ｎｔ−２３、ｃｏｎｔ−３４」を、図１４は「ｌａｙｅ
ｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものであ
る。
【００３２】本例では、カラムゲートへの配線をカラム
ゲート及びビット線イコライザの両側に配置するととも
に、ビット線イコライザ制御線ＥＱＬを中央に複数カラ
ムを貫通するように配置している。これにより、カラム
ゲート及びビット線イコライザの中央部でのビット線配
線が単純になる。
ゲート及びビット線イコライザの両側に配置するととも
に、ビット線イコライザ制御線ＥＱＬを中央に複数カラ
ムを貫通するように配置している。これにより、カラム
ゲート及びビット線イコライザの中央部でのビット線配
線が単純になる。
【００３３】つぎに、第３のレイアウトパターン例につ
いて、図１５〜図１９を参照して説明する。図１５はレ
イアウトパターンの全レイヤ及び全コンタクトを示した
ものであり、図１６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃
１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図１７は
「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、
ｃｏｎｔ−２３」を、図１８は「ｌａｙｅｒ＃３、ｃｏ
ｎｔ−２３、ｃｏｎｔ−３４」を、図１９は「ｌａｙｅ
ｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものであ
る。
いて、図１５〜図１９を参照して説明する。図１５はレ
イアウトパターンの全レイヤ及び全コンタクトを示した
ものであり、図１６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃
１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図１７は
「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、
ｃｏｎｔ−２３」を、図１８は「ｌａｙｅｒ＃３、ｃｏ
ｎｔ−２３、ｃｏｎｔ−３４」を、図１９は「ｌａｙｅ
ｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものであ
る。
【００３４】本例でも、第２のレイアウトパターン例と
同様、カラムゲートへの配線をカラムゲート及びビット
線イコライザの両側に配置するとともに、ビット線イコ
ライザ制御線ＥＱＬを中央に複数カラムを貫通するよう
に配置している。第２のレイアウトパターン例と異なる
点は、カラムゲート及びビット線イコライザの両側にお
いて、ビット線よりも上層側の配線を用いてカラムゲー
トへの配線を形成し、カラムゲート及びビット線イコラ
イザのビット線方向の占有領域を削減していることであ
る。
同様、カラムゲートへの配線をカラムゲート及びビット
線イコライザの両側に配置するとともに、ビット線イコ
ライザ制御線ＥＱＬを中央に複数カラムを貫通するよう
に配置している。第２のレイアウトパターン例と異なる
点は、カラムゲート及びビット線イコライザの両側にお
いて、ビット線よりも上層側の配線を用いてカラムゲー
トへの配線を形成し、カラムゲート及びビット線イコラ
イザのビット線方向の占有領域を削減していることであ
る。
【００３５】つぎに、第４のレイアウトパターン例につ
いて、図２０〜図２４を参照して説明する。図２０はレ
イアウトパターンの全レイヤ及び全コンタクトを示した
ものであり、図２１は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃
１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図２２は
「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、
ｃｏｎｔ−２３」を、図２３は「ｌａｙｅｒ＃３、ｃｏ
ｎｔ−２３、ｃｏｎｔ−３４」を、図２４は「ｌａｙｅ
ｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものであ
る。
いて、図２０〜図２４を参照して説明する。図２０はレ
イアウトパターンの全レイヤ及び全コンタクトを示した
ものであり、図２１は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃
１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図２２は
「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、
ｃｏｎｔ−２３」を、図２３は「ｌａｙｅｒ＃３、ｃｏ
ｎｔ−２３、ｃｏｎｔ−３４」を、図２４は「ｌａｙｅ
ｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものであ
る。
【００３６】本例では、カラムゲートへの配線をカラム
ゲート及びビット線イコライザの両側に配置するととも
に、第１〜第３のレイアウトパターン例では左右に分離
して配置されていたカラムゲート及びビット線イコライ
ザを、拡散層で接続している。これにより、プリチャー
ジ電位供給線ＶＢＬのコンタクトを多くとることができ
る。また、カラムゲート及びビット線イコライザのビッ
ト線方向の占有領域を削減することができる。
ゲート及びビット線イコライザの両側に配置するととも
に、第１〜第３のレイアウトパターン例では左右に分離
して配置されていたカラムゲート及びビット線イコライ
ザを、拡散層で接続している。これにより、プリチャー
ジ電位供給線ＶＢＬのコンタクトを多くとることができ
る。また、カラムゲート及びビット線イコライザのビッ
ト線方向の占有領域を削減することができる。
【００３７】つぎに、第５のレイアウトパターン例につ
いて、図２５〜図２９を参照して説明する。図２５はレ
イアウトパターンの全レイヤ及び全コンタクトを示した
ものであり、図２６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃
１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図２７は
「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、
ｃｏｎｔ−２３」を、図２８は「ｌａｙｅｒ＃３、ｃｏ
ｎｔ−２３、ｃｏｎｔ−３４」を、図２９は「ｌａｙｅ
ｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものであ
る。
いて、図２５〜図２９を参照して説明する。図２５はレ
イアウトパターンの全レイヤ及び全コンタクトを示した
ものであり、図２６は「ｌａｙｅｒ＃０、ｌａｙｅｒ＃
１、ｃｏｎｔ−０２、ｃｏｎｔ−１２」を、図２７は
「ｌａｙｅｒ＃２、ｃｏｎｔ−０２、ｃｏｎｔ−１２、
ｃｏｎｔ−２３」を、図２８は「ｌａｙｅｒ＃３、ｃｏ
ｎｔ−２３、ｃｏｎｔ−３４」を、図２９は「ｌａｙｅ
ｒ＃４、ｃｏｎｔ−３４」を、それぞれ示したものであ
る。
【００３８】本例では、第４のレイアウトパターン例に
おいて、カラムゲート及びビット線イコライザの両側に
おいて、ビット線よりも上層側の配線を用いてカラムゲ
ートへの配線を形成し、カラムゲート及びビット線イコ
ライザのビット線方向の占有領域を削減している。
おいて、カラムゲート及びビット線イコライザの両側に
おいて、ビット線よりも上層側の配線を用いてカラムゲ
ートへの配線を形成し、カラムゲート及びビット線イコ
ライザのビット線方向の占有領域を削減している。
【００３９】以上、本発明の実施形態について詳述した
が、本発明はこれに限定されるものではなく、その趣旨
を逸脱しない範囲内で種々変形して実施可能である。
が、本発明はこれに限定されるものではなく、その趣旨
を逸脱しない範囲内で種々変形して実施可能である。
【００４０】
【発明の効果】本発明では、カラムゲートの素子パター
ンとイコライズ回路の素子パターンとを融合させること
により、カラムゲートとイコライズ回路とでビット線コ
ンタクトを共通化することができるため、センスアンプ
部におけるビット線コンタクトの数を削減することがで
きる。したがって、センスアンプ部におけるビット線容
量を低減することができ、センス動作の高速化及びセン
ス動作における低消費電力化をはかることができる。ま
た、カラムゲートの素子パターンとイコライズ回路の素
子パターンとを融合させることにより、イコライズ動作
の高速化、ビット線の配線余裕の向上、センスアンプ部
の面積の減少等をはかることも可能となる。
ンとイコライズ回路の素子パターンとを融合させること
により、カラムゲートとイコライズ回路とでビット線コ
ンタクトを共通化することができるため、センスアンプ
部におけるビット線コンタクトの数を削減することがで
きる。したがって、センスアンプ部におけるビット線容
量を低減することができ、センス動作の高速化及びセン
ス動作における低消費電力化をはかることができる。ま
た、カラムゲートの素子パターンとイコライズ回路の素
子パターンとを融合させることにより、イコライズ動作
の高速化、ビット線の配線余裕の向上、センスアンプ部
の面積の減少等をはかることも可能となる。
【図１】本発明の実施形態におけるＤＲＡＭの概略構成
を示した図。
を示した図。
【図２】本発明の実施形態におけるＤＲＡＭのセンスア
ンプ部に含まれるカラムゲート及びビット線イコライザ
のパターン構成を示した図。
ンプ部に含まれるカラムゲート及びビット線イコライザ
のパターン構成を示した図。
【図３】図３（ａ）は図２のパターンの一部を示した
図、図３（ｂ）及び（ｃ）は図３（ａ）のそれぞれＡ−
Ａ´及びＢ−Ｂ´における断面構成を示した図。
図、図３（ｂ）及び（ｃ）は図３（ａ）のそれぞれＡ−
Ａ´及びＢ−Ｂ´における断面構成を示した図。
【図４】本発明の実施形態におけるセンスアンプ部の構
成を等価回路として示した図。
成を等価回路として示した図。
【図５】本発明の実施形態における第１のレイアウトパ
ターン例を示した図。
ターン例を示した図。
【図６】本発明の実施形態における第１のレイアウトパ
ターン例について、最下層のレイヤ及び第１番目のレイ
ヤ等を示した図。
ターン例について、最下層のレイヤ及び第１番目のレイ
ヤ等を示した図。
【図７】本発明の実施形態における第１のレイアウトパ
ターン例について、第２番目のレイヤ等を示した図。
ターン例について、第２番目のレイヤ等を示した図。
【図８】本発明の実施形態における第１のレイアウトパ
ターン例について、第３番目のレイヤ等を示した図。
ターン例について、第３番目のレイヤ等を示した図。
【図９】本発明の実施形態における第１のレイアウトパ
ターン例について、第４番目のレイヤ等を示した図。
ターン例について、第４番目のレイヤ等を示した図。
【図１０】本発明の実施形態における第２のレイアウト
パターン例を示した図。
パターン例を示した図。
【図１１】本発明の実施形態における第２のレイアウト
パターン例について、最下層のレイヤ及び第１番目のレ
イヤ等を示した図。
パターン例について、最下層のレイヤ及び第１番目のレ
イヤ等を示した図。
【図１２】本発明の実施形態における第２のレイアウト
パターン例について、第２番目のレイヤ等を示した図。
パターン例について、第２番目のレイヤ等を示した図。
【図１３】本発明の実施形態における第２のレイアウト
パターン例について、第３番目のレイヤ等を示した図。
パターン例について、第３番目のレイヤ等を示した図。
【図１４】本発明の実施形態における第２のレイアウト
パターン例について、第４番目のレイヤ等を示した図。
パターン例について、第４番目のレイヤ等を示した図。
【図１５】本発明の実施形態における第の３レイアウト
パターン例を示した図。
パターン例を示した図。
【図１６】本発明の実施形態における第３のレイアウト
パターン例について、最下層のレイヤ及び第１番目のレ
イヤ等を示した図。
パターン例について、最下層のレイヤ及び第１番目のレ
イヤ等を示した図。
【図１７】本発明の実施形態における第３のレイアウト
パターン例について、第２番目のレイヤ等を示した図。
パターン例について、第２番目のレイヤ等を示した図。
【図１８】本発明の実形態における第３のレイアウトパ
ターン例について、第３番目のレイヤ等を示した図。
ターン例について、第３番目のレイヤ等を示した図。
【図１９】本発明の実施形態における第３のレイアウト
パターン例について、第４番目のレイヤ等を示した図。
パターン例について、第４番目のレイヤ等を示した図。
【図２０】本発明の実施形態における第の４レイアウト
パターン例を示した図。
パターン例を示した図。
【図２１】本発明の実施形態における第４のレイアウト
パターン例について、最下層のレイヤ及び第１番目のレ
イヤ等を示した図。
パターン例について、最下層のレイヤ及び第１番目のレ
イヤ等を示した図。
【図２２】本発明の実施形態における第４のレイアウト
パターン例について、第２番目のレイヤ等を示した図。
パターン例について、第２番目のレイヤ等を示した図。
【図２３】本発明の実形態における第４のレイアウトパ
ターン例について、第３番目のレイヤ等を示した図。
ターン例について、第３番目のレイヤ等を示した図。
【図２４】本発明の実施形態における第４のレイアウト
パターン例について、第４番目のレイヤ等を示した図。
パターン例について、第４番目のレイヤ等を示した図。
【図２５】本発明の実施形態における第の５レイアウト
パターン例を示した図。
パターン例を示した図。
【図２６】本発明の実施形態における第５のレイアウト
パターン例について、最下層のレイヤ及び第１番目のレ
イヤ等を示した図。
パターン例について、最下層のレイヤ及び第１番目のレ
イヤ等を示した図。
【図２７】本発明の実施形態における第５のレイアウト
パターン例について、第２番目のレイヤ等を示した図。
パターン例について、第２番目のレイヤ等を示した図。
【図２８】本発明の実形態における第５のレイアウトパ
ターン例について、第３番目のレイヤ等を示した図。
ターン例について、第３番目のレイヤ等を示した図。
【図２９】本発明の実施形態における第５のレイアウト
パターン例について、第４番目のレイヤ等を示した図。
パターン例について、第４番目のレイヤ等を示した図。
【図３０】従来技術に係るセンスアンプ部の構成例を示
した等価回路図。
した等価回路図。
【図３１】従来技術に係るレイアウトパターン例を示し
た図。
た図。
ＥＱ…ビット線イコライザ（イコライズ回路） ＣＧＡＴ…カラムゲート Ｔ１〜Ｔ５…第１〜第５のトランジスタ Ｎ１〜Ｎ４…第１〜第４の共通ノード Ｇ１〜Ｇ１０…第１〜第１０のゲート電極 Ｓ１〜Ｓ１０…第１〜第１０の拡散領域 Ｃ１１〜Ｃ１５、Ｃ２１〜Ｃ２５…コンタクト ＤＱ0 …第１のデータ線 ｂＤＱ0 …第２のデータ線 ＤＱ1 …第３のデータ線 ｂＤＱ1 …第４のデータ線 ＢＬ0 …第１のビット線 ｂＢＬ0 …第２のビット線 ＢＬ2 …第３のビット線 ｂＢＬ2 …第４のビット線 ＶＢＬ…プリチャージ電位供給線（イコライズ回路電源
線） ＥＱＬ…ビット線イコライザ制御線（イコライズ回路制
御線） ＣＳＬ０〜ＣＳＬ３…カラムゲート選択線
線） ＥＱＬ…ビット線イコライザ制御線（イコライズ回路制
御線） ＣＳＬ０〜ＣＳＬ３…カラムゲート選択線
Claims (7)
- 【請求項１】 カラムゲートと、このカラムゲートの素
子パターンと融合された素子パターンを有するイコライ
ズ回路とを有することを特徴とする半導体記憶装置。 - 【請求項２】 ゲートがカラムゲート選択線に接続され
ソース又はドレインの一方が第１のデータ線に他方が第
１のビット線に接続された第１のトランジスタと、ゲー
トがカラムゲート選択線に接続されソース又はドレイン
の一方が第２のデータ線に他方が第２のビット線に接続
された第２のトランジスタとを含むカラムゲートと、 ゲートがイコライズ回路制御線に接続されソース又はド
レインの一方が第１のビット線に他方がイコライズ回路
電源線に接続された第３のトランジスタと、ゲートがイ
コライズ回路制御線に接続されソース又はドレインの一
方が第２のビット線に他方がイコライズ回路電源線に接
続された第４のトランジスタと、ゲートがイコライズ回
路制御線に接続されソース又はドレインの一方が第１の
ビット線に他方が第２のビット線に接続された第５のト
ランジスタとを含むイコライズ回路とを有し、 前記第１のトランジスタのソース又はドレインの他方、
前記第３のトランジスタのソース又はドレインの一方及
び前記第５のトランジスタのソース又はドレインの一方
が共通のコンタクトを介して前記第１のビット線に接続
され、前記第２のトランジスタのソース又はドレインの
他方、前記第４のトランジスタのソース又はドレインの
一方及び前記第５のトランジスタのソース又はドレイン
の他方が共通のコンタクトを介して前記第２のビット線
に接続されていることを特徴とする半導体記憶装置。 - 【請求項３】 第１のトランジスタ及び第２のトランジ
スタを含む第１のカラムゲートと、 前記第１のトランジスタとの第１の共通ノードを有する
第３のトランジスタと、前記第２のトランジスタとの第
２の共通ノードを有する第４のトランジスタと、前記第
１の共通ノード及び前記第２の共通ノードを有する第５
のトランジスタとを含む第１のイコライズ回路と、 第６のトランジスタ及び第７のトランジスタを含む第２
のカラムゲートと、 前記第６のトランジスタとの第３の共通ノードを有する
第８のトランジスタと、前記第７のトランジスタとの第
４の共通ノードを有する第９のトランジスタと、前記第
３の共通ノード及び前記第４の共通ノードを有する第１
０のトランジスタとを含む第２のイコライズ回路とを有
することを特徴とする半導体記憶装置。 - 【請求項４】 前記第１のトランジスタは、第１の拡散
領域と、前記第１の共通ノードとなる第２の拡散領域
と、これら第１の拡散領域及び第２の拡散領域の間に設
けられた第１のゲート電極とを含み、 前記第２のトランジスタは、第３の拡散領域と、前記第
２の共通ノードとなる第４の拡散領域と、これら第３の
拡散領域及び第４の拡散領域の間に設けられた第２のゲ
ート電極とを含み、 前記第３のトランジスタは、前記第２の拡散領域と、第
５の拡散領域と、これら第２の拡散領域及び第５の拡散
領域の間に設けられた第３のゲート電極とを含み、 前記第４のトランジスタは、前記第４の拡散領域と、第
６の拡散領域と、これら第４の拡散領域及び第６の拡散
領域の間に設けられた第４のゲート電極とを含み、 前記第５のトランジスタは、前記第２の拡散領域と、前
記第４の拡散領域と、これら第２の拡散領域及び第４の
拡散領域の間に設けられた第５のゲート電極とを含み、 前記第６のトランジスタは、第７の拡散領域と、前記第
３の共通ノードとなる第８の拡散領域と、これら第７の
拡散領域及び第８の拡散領域の間に設けられた第６のゲ
ート電極とを含み、 前記第７のトランジスタは、第９の拡散領域と、前記第
４の共通ノードとなる第１０の拡散領域と、これら第９
の拡散領域及び第１０の拡散領域の間に設けられた第７
のゲート電極とを含み、 前記第８のトランジスタは、前記第５の拡散領域と、前
記第８の拡散領域と、これら第５の拡散領域及び第８の
拡散領域の間に設けられた第８のゲート電極とを含み、 前記第９のトランジスタは、前記第６の拡散領域と、前
記第１０の拡散領域と、これら第６の拡散領域及び第１
０の拡散領域の間に設けられた第９のゲート電極とを含
み、 前記第１０のトランジスタは、前記第８の拡散領域と、
前記第１０の拡散領域と、これら第８の拡散領域及び第
１０の拡散領域の間に設けられた第１０のゲート電極と
を含むことを特徴とする請求項３に記載の半導体記憶装
置。 - 【請求項５】 前記第１の拡散領域は第１のデータ線に
接続され、前記第２の拡散領域は第１のビット線に接続
され、前記第３の拡散領域は第２のデータ線に接続さ
れ、前記第４の拡散領域は第２のビット線に接続され、
前記第５の拡散領域及び前記第６の拡散領域はイコライ
ズ回路電源線に接続され、前記第７の拡散領域は第３の
データ線に接続され、前記第８の拡散領域は第３のビッ
ト線に接続され、前記第９の拡散領域は第４のデータ線
に接続され、前記第１０の拡散領域は第４のビット線に
接続され、 前記第１、第２、第６及び第７のゲート電極はカラムゲ
ート選択線に接続され、前記第３、第４、第５、第８、
第９及び第１０のゲート電極はイコライズ回路制御線に
接続されていることを特徴とする請求項４に記載の半導
体記憶装置。 - 【請求項６】 前記イコライズ回路電源線の電位はビッ
ト線のプリチャージ電位であることを特徴とする請求項
５に記載の半導体記憶装置。 - 【請求項７】 第１のトランジスタ及び第２のトランジ
スタを含む第１のカラムゲートと、前記第１のトランジ
スタとの第１の共通ノードを有する第３のトランジスタ
と、前記第２のトランジスタとの第２の共通ノードを有
する第４のトランジスタと、前記第１の共通ノード及び
前記第２の共通ノードを有する第５のトランジスタとを
含む第１のイコライズ回路と、第６のトランジスタ及び
第７のトランジスタを含む第２のカラムゲートと、前記
第６のトランジスタとの第３の共通ノードを有する第８
のトランジスタと、前記第７のトランジスタとの第４の
共通ノードを有する第９のトランジスタと、前記第３の
共通ノード及び前記第４の共通ノードを有する第１０の
トランジスタとを含む第２のイコライズ回路とにより単
位素子領域を構成し、 互いに隣り合った前記単位素子領域間に前記第３、第
４、第５、第８、第９及び第１０のトランジスタの各ゲ
ート電極に接続されるイコライズ回路制御線のパターン
を形成したことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11963997A JP4005663B2 (ja) | 1997-05-09 | 1997-05-09 | 半導体記憶装置 |
| US09/072,724 US6094390A (en) | 1997-05-09 | 1998-05-06 | Semiconductor memory device with column gate and equalizer circuitry |
| US09/587,263 US6288927B1 (en) | 1997-05-09 | 2000-06-05 | Semiconductor memory device with column gate and equalizer circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11963997A JP4005663B2 (ja) | 1997-05-09 | 1997-05-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313101A true JPH10313101A (ja) | 1998-11-24 |
| JP4005663B2 JP4005663B2 (ja) | 2007-11-07 |
Family
ID=14766436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11963997A Expired - Fee Related JP4005663B2 (ja) | 1997-05-09 | 1997-05-09 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6094390A (ja) |
| JP (1) | JP4005663B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344650A (ja) * | 2005-06-07 | 2006-12-21 | Fujitsu Ltd | 半導体装置及び半導体装置の配線方法 |
| CN102737709A (zh) * | 2011-04-12 | 2012-10-17 | 瑞萨电子株式会社 | 半导体集成电路器件 |
| US8427856B2 (en) | 2010-11-11 | 2013-04-23 | Elpida Memory, Inc. | Semiconductor device having bit lines and local I/O lines |
| US8576647B2 (en) | 2010-11-05 | 2013-11-05 | Elpida Memory, Inc. | Semiconductor device |
| JP2015023116A (ja) * | 2013-07-18 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
| JP2017120940A (ja) * | 2017-04-11 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
| JP2017130692A (ja) * | 2017-04-12 | 2017-07-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10108744B8 (de) * | 2001-02-23 | 2008-06-26 | Qimonda Ag | Integrierter DRAM-Speicherbaustein |
| KR100525460B1 (ko) * | 2003-05-23 | 2005-10-31 | (주)실리콘세븐 | 2개의 메모리 블락 사이에 3개의 센스앰프를 가지며,인출과 기입 동작 구간이 분리되는 리프레쉬 동작을수행하는 에스램 호환 메모리 및 그 구동방법 |
| JP5736224B2 (ja) * | 2011-04-12 | 2015-06-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR102070623B1 (ko) | 2013-07-09 | 2020-01-29 | 삼성전자 주식회사 | 비트 라인 등화 회로 |
| KR20150089539A (ko) * | 2014-01-28 | 2015-08-05 | 에스케이하이닉스 주식회사 | 프리차지 회로 및 이를 이용하는 반도체 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853897A (en) * | 1986-12-10 | 1989-08-01 | Kabushiki Kaisha Toshiba | Complementary semiconductor memory device |
| US5579256A (en) * | 1988-11-01 | 1996-11-26 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| JPH06268173A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 半導体記憶装置 |
| JP3004177B2 (ja) * | 1993-09-16 | 2000-01-31 | 株式会社東芝 | 半導体集積回路装置 |
| US5973369A (en) * | 1997-03-11 | 1999-10-26 | Nec Corporation | SRAM having P-channel TFT as load element with less series-connected high resistance |
-
1997
- 1997-05-09 JP JP11963997A patent/JP4005663B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-06 US US09/072,724 patent/US6094390A/en not_active Expired - Lifetime
-
2000
- 2000-06-05 US US09/587,263 patent/US6288927B1/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344650A (ja) * | 2005-06-07 | 2006-12-21 | Fujitsu Ltd | 半導体装置及び半導体装置の配線方法 |
| US8576647B2 (en) | 2010-11-05 | 2013-11-05 | Elpida Memory, Inc. | Semiconductor device |
| US8427856B2 (en) | 2010-11-11 | 2013-04-23 | Elpida Memory, Inc. | Semiconductor device having bit lines and local I/O lines |
| CN102737709A (zh) * | 2011-04-12 | 2012-10-17 | 瑞萨电子株式会社 | 半导体集成电路器件 |
| JP2015023116A (ja) * | 2013-07-18 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
| US9620175B2 (en) | 2013-07-18 | 2017-04-11 | Renesas Electronics Corporation | Semiconductor memory |
| JP2017120940A (ja) * | 2017-04-11 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
| JP2017130692A (ja) * | 2017-04-12 | 2017-07-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6094390A (en) | 2000-07-25 |
| US6288927B1 (en) | 2001-09-11 |
| JP4005663B2 (ja) | 2007-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5629887A (en) | Dynamic semiconductor memory device | |
| JP3364549B2 (ja) | 半導体記憶装置 | |
| US6535451B2 (en) | Semiconductor memory | |
| JPH09139477A (ja) | 半導体記憶装置 | |
| JP4005663B2 (ja) | 半導体記憶装置 | |
| JPH07135257A (ja) | 半導体集積回路装置 | |
| JP4128766B2 (ja) | 半導体メモリ装置 | |
| JP3270294B2 (ja) | 半導体記憶装置 | |
| JP2008041188A (ja) | 半導体メモリ装置 | |
| JP3212795B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH07135301A (ja) | 半導体記憶装置 | |
| US6765833B2 (en) | Integrated circuit devices including equalization/precharge circuits for improving signal transmission | |
| JP4513074B2 (ja) | 半導体メモリ装置 | |
| KR19990086839A (ko) | 다이나믹 랜덤 액세스 메모리의 감지 증폭 블록의 레이 아웃 | |
| JPH0982911A (ja) | ダイナミック型半導体記憶装置 | |
| JPH0773666A (ja) | ダイナミック型半導体記憶装置 | |
| US7474549B2 (en) | Bit-line equalizer, semiconductor memory device including the same, and method for manufacturing bit-line equalizer | |
| US5946254A (en) | Semiconductor memory device of hierarchical bit-line architecture using crosspoint-type memory cell | |
| JP3350241B2 (ja) | 半導体記憶装置 | |
| JPH053298A (ja) | 半導体記憶装置 | |
| JPH10303387A (ja) | 半導体記憶装置 | |
| JP2000124415A (ja) | 半導体記憶装置 | |
| JPH06140592A (ja) | 半導体装置 | |
| JP2848627B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH11145426A (ja) | Ｄｒａｍ及びそのメモリセルアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040402 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070824 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |