JPH09116110A

JPH09116110A - 半導体記憶装置

Info

Publication number: JPH09116110A
Application number: JP7272513A
Authority: JP
Inventors: Makoto Fukuda; 良福田; Takehiro Hasegawa; 武裕長谷川; Yukito Owaki; 幸人大脇
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-10-20
Filing date: 1995-10-20
Publication date: 1997-05-02
Anticipated expiration: 2015-10-20
Also published as: JP3241244B2

Abstract

(57)【要約】【課題】一時記憶用レジスタセルを有するセンスアン
プ部の面積増大を抑えることができ、チップ面積の縮小
をはかり得る。【解決手段】センスアンプ部に一時記憶用レジスタセ
ルを有する半導体記憶装置において、レジスタセル３は
ｐウェル９に形成されており、このｐウェル９の隣にｐ
チャネルのセンスアンプ４を形成するためのｎウェル１
１を配置し、かつｐウェル９に設けるべき隣接するｎウ
ェル１１に対するｐウェルガードリングとセル保護用の
ガードリング１３とを共用した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に一時記憶用レジスタセルを有する半導体記
憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の中には、センス
アンプ部にメモリセルから読み出されたデータを一時的
に記憶する一時記憶用レジスタセルを設けたものがある
（1991年，IEEE ISSCC DIGEST OF TECHNICAL PAPERS vo
l.34 p106-107 TAM6.2、及び 1993 年 IEEE ISSCC DEGE
ST OF TECHNICAL PAPERS vol.36 p46-47 wp3.3）。この
方式では、センスアンプ部の面積としてセンスアンプ及
びレジスタセル分の領域のみでなく、レジスタセル領域
の両脇にセル保護用のガードリング領域が新たに必要で
あった。

【０００３】図４に、この種の半導体記憶装置の基本構
成を示す。図４の（ａ）はブロック構成であり、（ｂ）
は断面構成である。１はφｔゲート、２はＤＱゲート、
３はレジスタセル、４はｐチャネルのセンスアンプ、５
はイコライズ回路、６はｎチャネルのセンスアンプ、７
はメモリセル部である。また、８はｎ型基板、９は深い
ｐウェル、１０は浅いｐウェル、１１はｎウェル、１２
はメモリセル保護用のガードリング、１３はレジスタセ
ル保護用のガードリング、１４はｎウェルガードリン
グ、１５はｐウェルガードリングである。

【０００４】このように、セルに対するガードリング１
２，１３と共に、ｐウェルではｎウェルと隣接する境界
にｐウェルガードリング１５が必要で、ｎウェルではｐ
ウェルと隣接する境界にｎウェルガードリング１４が必
要となる。そして、このようなガードリングの必要性か
らセンスアンプ部の面積増大を招いている。

【０００５】一方、半導体記憶装置において、アクセス
するセルを選択するワード線にはポリＳｉ等の高抵抗材
料が使用されるが、１本のワード線に多くのセルを接続
するとワード線の遅延が問題となる。このため、特定の
数のセルが接続されたワード線に対し、メタル等の低抵
抗の配線とコンタクトを取る領域を設けるという技術が
あった。この領域をシャント領域という。シャント領域
を設けるとセンスアンプ部にも空間ができるが、このセ
ンスアンプ部のシャント領域にセンスアンプのドライバ
トランジスタを設けたものがあった。

【０００６】しかし、図４の構成ではｐチャネル及びｎ
チャネルのセンスアンプ（Ｓ／Ａ）４，６とイコライズ
回路（ＥＱＬ）５とが離れているため、仮にセンスアン
プのトリガー信号／ＳＡＮ，ＳＡＰのドライバをシャン
ト領域に設けても、これらのドライバに直接つながる／
ＳＡＮ，ＳＡＰのイコライズ回路をシャント領域に設け
ることは困難であった。なお、記号の前の／はインバー
ス（反転）を意味している。

【０００７】

【発明が解決しようとする課題】このように従来、セン
スアンプ部に一時記憶用レジスタセルを有する半導体記
憶装置においては、レジスタセルの両端にはセルアレイ
保護用のガードリングが必要であり、さらに導電型の異
なるウェルの境界部にはそれぞれウェルガードリングが
必要であり、その分チップ面積が増大してしまうという
問題があった。

【０００８】また、センスアンプのトリガー信号／ＳＡ
Ｎ，ＳＡＰのドライバをシャント領域に設けることはで
きるが、／ＳＡＮ，ＳＡＰのイコライズ回路をシャント
領域に設けることはできず、新たにサブアレイの両端に
／ＳＡＮ，ＳＡＰのイコライズ回路を設ける面積が必要
であった。

【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、一時記憶用レジスタセ
ルを有するセンスアンプ部の面積増大を抑えることがで
き、チップ面積の縮小をはかり得る半導体記憶装置を提
供することにある。

【００１０】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、センスアンプ部
に一時記憶用レジスタセルを有する半導体記憶装置にお
いて、前記レジスタセルはｐウェルに形成されており、
該レジスタセルの隣にｎウェルからなる回路を配置し、
かつｐウェルに設けるべき隣接するｎウェルに対するｐ
ウェルガードリングとセル保護用のガードリングとを共
用したことを特徴とする。

【００１１】また本発明は、センスアンプ部に一時記憶
用レジスタセルを有する半導体記憶装置において、前記
レジスタセルはｐウェルに形成されており、このｐウェ
ルの隣にｐチャネルのセンスアンプを形成するためのｎ
ウェルを配置し、かつｐウェルに設けるべき隣接するｎ
ウェルに対するｐウェルガードリングとセル保護用のガ
ードリングとを共用したことを特徴とする。（作用）本発明によれば、ｐウェルに形成された一時記
憶用レジスタセルの隣にｎウェルからなる回路、例えば
ｐチャネルのセンスアンプを配置することにより、レジ
スタセルにおけるセル保護用のガードリングを、ｎウェ
ルとの境界に設けるべきｐウェルのガードリングと共通
化することができる。これにより、レジスタセルのガー
ドリングの面積増を片側半分に抑えることができる。

【００１２】また、本発明の望ましい実施態様として、
複数個のシャント領域を有する半導体記憶装置におい
て、／ＳＡＮ，ＳＡＰのイコライズ回路をシャント領域
に設けることによって、／ＳＡＮ，ＳＡＰのイコライズ
回路による面積増を抑えることができる。また、その際
ｐチャネルのセンスアンプとｎチャネルのセンスアンプ
との間にビット線のイコライズ回路を配置することによ
って、シャント部でビット線のイコライズ回路のパター
ンをそのまま／ＳＡＮ，ＳＡＰのイコライズ回路に用い
ることができ、センスアンプの面積の増大なしに、／Ｓ
ＡＮ，ＳＡＰのイコライズ回路をシャント領域に設ける
ことが可能となる。

【００１３】また、本発明の他の望ましい実施態様とし
て、ｐチャネルのセンスアンプ，ビット線イコライズ回
路，ｎチャネルのセンスアンプを全てレジスタセルの片
側に配置することにより、センスアンプ領域にある／Ｓ
ＡＮ，ＳＡＰ線を／ＳＡＮ，ＳＡＰのイコライズ回路ま
で接続するのにレジスタセルのシャント領域を通過せず
に済むようになるため、／ＳＡＮ，ＳＡＰのイコライズ
回路を設置するのが容易になる。

【００１４】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。図１は本発明の一実施形態に係
わる半導体記憶装置のセンスアンプ部の概略構成を示す
もので、（ａ）はブロック図で、（ｂ）は断面図であ
る。以下の説明はオープンＢＬ構成のセンスアンプ部の
ものであるが、フォールデッドＢＬ構成でも使用可能で
ある。

【００１５】図１（ａ）に示すようにセンスアンプ部
は、両側のメモリセル部７間に左側のセル部７側から順
に、φｔゲート１，ＤＱゲート２，レジスタセル３，ｐ
チャネルセンスアンプ４，イコライズ回路５，ｎチャネ
ルセンスアンプ６，φｔゲート１を接続して構成されて
いる。

【００１６】φｔゲート１は、センスアンプ部とメモリ
セル部７と分離するものである。ＤＱゲート２は、セン
スアンプの外にセンスアンプのデータを転送する回路で
ある。レジスタセル３は、メモリセルから読出したデー
タをセンスアンプ内で一時記憶するセルである。ｐチャ
ネルセンスアンプ４とｎチャネルセンスアンプ６は、そ
れぞれフリップフロップ式のセンスアンプである。イコ
ライズ回路５は、ビット線と相補ビット線をイコライズ
する回路である。

【００１７】図１（ｂ）に示すように、基板８はｎ型で
あるが、ｐ型基板を用いることもできる。レジスタセル
３及びｎウェル１１は、深いｐウェル９に覆われてい
る。φＴゲート１，ＤＱゲート２，イコライズ回路５，
ｎチャネルセンスアンプ６は浅いｐウェル１０の中に作
られ、ｐチャネルセンスアンプ４はｎウェル１１の中に
作られる。メモリセル部７のセル保護用ガードリング１
２及びレジスタセル３のセル保護用ガードリング（Ｖbb
ガードリング）１３は、メモリセル，レジスタセルのあ
る深いｐウェル９へ電位を供給するコンタクトを取る濃
度の濃い拡散層である。ｎウェルガードリング１４及び
ｐウェルガードリング１５は、ｎウェル，ｐウェルに電
位を供給するコンタクトを取る濃度の濃い拡散層であ
る。

【００１８】本実施形態の特徴とする点は、レジスタセ
ル３に隣接してｐチャネルセンスアンプ４を設置したこ
とである。図１（ｂ）と図４（ｂ）を比較して分るよう
に、本実施形態ではガードリングの数を少なくできる。
図４（ｂ）の従来例では、レジスタセル３を形成したｐ
ウェル９ではセル保護用のガードリング１３が必要で、
ｐウェル１０では隣接するｎウェル１１との境界部にｐ
ウェルガードリング１５が必要で、ｎウェル１１では隣
接するｐウェル１０との境界にｎウェルガードリング１
４が必要である。これに対し図１（ｂ）の本実施形態で
は、同様にガードリング１３，１５，１４が必要である
が、レジスタセル３を形成したｐウェル９とｐチャネル
センスアンプ４を形成したｎウェル１１を隣接させてい
るので、セル保護用ガードリング１３にｐウェルガード
リングの機能を持たせることができる。

【００１９】つまり、レジスタセル３におけるセル保護
用のガードリング１３を、ｎウェル１１との境界に設け
るべきｐウェルのガードリングと共通化することがで
き、レジスタセル３のガードリングの面積増を片側半分
に抑えることができる。即ち図１（ｂ）の断面では、セ
ンスアンプ部のｐ⁺ のガードリングの数が従来の６個か
ら５個に減っており、この分だけセンスアンプ部の面積
を小さくすることができる。

【００２０】図２は、図１のセンスアンプ部の具体的な
回路構成図である。センスアンプ部は、本体部２０Ａと
シャント部２０Ｂから成っている。Ｑ0'，Ｑ1'，Ｑ0 〜
Ｑ13，Ｑ16〜Ｑ20，Ｑ22〜Ｑ25はｎＭＯＳトランジス
タ、Ｑ14，Ｑ15，Ｑ21はｐＭＯＳトランジスタ、Ｃ0 〜
Ｃ11はコンデンサである。ＢＬ，／ＢＬはそれぞれビッ
ト線とその相補ビット線である。

【００２１】本体部２０Ａから説明する。メモリセル部
７は、ｎＭＯＳトランジスタＱ0 ，Ｑ1 ，Ｑ0'，Ｑ1'及
びコンデンサＣ0 〜Ｃ3 からなるＮＡＮＤ型ＤＲＡＭセ
ルで構成されている。ワード線ＷＬ0 ，ＷＬ1 又はＷＬ
0'，ＷＬ1'の選択によって、コンデンサＣ0 〜Ｃ3 に蓄
えられた電荷をビット線ＢＬ及び／ＢＬに放出してデー
タを判別する。ＮＡＮＤ型ＤＲＡＭでは、ビット線から
遠い方のセルデータを読み出す時にビット線側のセルデ
ータが破壊されるので、センスアンプ部に一時記憶用の
レジスタセル３が必須となる。

【００２２】φｔゲート１は、メモリセル部とセンスア
ンプ部を分離している。こうすることによりレジスタセ
ル３にデータを蓄えるとき、活性化するのはセンスアン
プ部だけでよく、読み出し時間の短縮にもなるし、低消
費電力化にもなる。φｔによりｎＭＯＳトランジスタＱ
2,Ｑ3 がＯＮし、センスアンプ部のビット線とセル部の
ビット線が接続される。ＤＱゲート２は、センスアンプ
部のデータをセンスアンプ外部に読み出すもので、ＣＳ
ＬによりｎＭＯＳトランジスタＱ4,Ｑ5 がＯＮし、ＢＬ
と／ＢＬのデータが外部ＤＱと／ＤＱに出力される。

【００２３】レジスタセル３は、センスアンプ部内のデ
ータをＲＷＬ0 〜ＲＷＬ3 を上げ下げすることによって
Ｃ4 〜Ｃ11のコンデンサに蓄える。ｐチャネルセンスア
ンプ４はｐＭＯＳトランジスタＱ14，Ｑ15からなるフリ
ップフロップであり、ｎチャネルセンスアンプ６はｎＭ
ＯＳトランジスタＱ19，Ｑ20からなるフリップフロップ
である。イコライズ回路５は、／ＥＱＬによりｎＭＯＳ
トランジスタＱ16〜Ｑ18のがＯＮし、ＢＬと／ＢＬをイ
コライズする。

【００２４】シャント部２０Ｂでは、メモリセル部７の
ワード線、φｔゲート１、レジスタセル３のワード線の
シャントを行っている。図中に破線で示す２１はセル部
ＷＬシャント部、２２はφｔゲートシャント部、２３は
レジスタＷＬシャント部である。そして、ｐチャネルセ
ンスアンプ４、イコライズ回路５、ｎチャネルセンスア
ンプ６の部分では、ＳＡＰドライバ２４、／ＳＡＮ，Ｓ
ＡＰのイコライズ回路２５、／ＳＡＮドライバ２６がそ
れぞれ設置されている。

【００２５】ＳＡＰドライバ２４と／ＳＡＮドライバ２
６は、ＳＡＰ，／ＳＡＮのドライバトランジスタＱ21，
Ｑ25により駆動信号ＳＡＰＳＴ，ＳＡＮＳＴが入力され
ると、ＳＡＰ，／ＳＡＮのノードをＶcc，Ｖssにそれぞ
れ接続する。また、／ＳＡＮ，ＳＡＰのイコライズ回路
２５はトランジスタＱ22〜Ｑ24からなり、イコライズ信
号／ＥＱＬでＳＡＰ，／ＳＡＮノードをＶＢＬに接続す
る動作を行う。

【００２６】図３は、ＳＡＰドライバ２４、／ＳＡＮ，
ＳＡＰのイコライズ回路２５、／ＳＡＮドライバ２６の
レイアウトパターン図である。メタル低抵抗配線材とし
てのアルミニウム（ＡＬ）３１、ゲートとして使用して
いる第２層ポリシリコン（2nd-Poly）３２、ビット線配
線材として使用している第３層ポリシリコン（3nd-Pol
y）３３、ｎ型及びｐ型の拡散層（ＳＤＧ）３４とそれ
らの層をつなぐコンタクトからなっている。コンタクト
は、ＡＬ３１から 3rd-Poly ３３， 2nd-Poly ３２，Ｓ
ＤＧ３４へのもの（コンタクト３５）と、 3rd-Poly ３
３から 2nd-Poly３２，ＳＤＧ３４へのもの（ダイレク
トコンタクト３６）がある。また、ＡＬ３１，ＳＤＧ３
４は図面水平方向に伸びている。

【００２７】ＳＡＰドライバ２４は、ＳＤＧ３４からな
るｎウェルガードリング１４によって囲まれている。ｎ
ウェルガードリング１４には、ＡＬ３１からコンタクト
３５によってＶccの電位が供給される。また、このＶcc
の電位を供給するＡＬ３１は、ＳＡＰドライバ２４のト
ランジスタＱ21の拡散層にもコンタクト３５で接続して
いる。ＳＡＰドライバ２４のトランジスタＱ21の拡散層
へのＶccの供給の配線は、ＳＡＰの配線の両外側（両方
のガードリングに近い側）に通している。こうすること
によって、Ｖcc線をｎウェルガードリング線と共通にで
きるため、チップ面積増にはならない。ＳＡＰの配線
も、ＡＬ３１からコンタクト３５によって電位が供給さ
れている。

【００２８】また、ＳＡＰ電位はコンタクト３６を通
し、3rd-Poly３３を使って／ＳＡＮ，ＳＡＰのイコライ
ズ回路２５に供給されている。また、ＳＡＰドライバ２
４のトランジスタＱ21を駆動する信号ＳＡＰＳＴ配線
は、ｐチャネルセンスアンプ４のあるｎウェル１１とイ
コライズ回路５のある浅いｐウェル１０を分離するため
の領域、即ちウェル分離領域３７にＡＬ３１で配線され
ておいる。この領域はもともとトランジスタが置けない
ため、ＳＡＰＳＴ配線によるチップ面積増は無くなる。
ＳＡＮＳＴも同様にすることが望ましい。このＳＡＰＳ
Ｔ配線からは、コンタクト３５を経て 3rd-Poly ３３を
使用し、2nd-Poly３２にコンタクト３６を使って接続し
ている。

【００２９】／ＳＡＮ，ＳＡＰのイコライズ回路２５の
ＳＡＰドライバ２４側の端には、ＳＤＧ３４からなるｐ
ウェルガードリング１５があり、Ｖbbの電位がＡＬ３１
からコンタクト３５を経て供給されている。ＳＡＰドラ
イバ２４、／ＳＡＮドライバ２６から 3rd-Poly ３３で
供給される／ＳＡＮ，ＳＡＰ線を、コンタクト３６で拡
散層に供給している。また、ＶＢＬ電位はＡＬ３１から
コンタクト３５を経て拡散層に供給されている。上記３
つの電位／ＳＡＮ，ＳＡＰ，ＶＢＬは、／ＥＱＬをゲー
ト信号とするトランジスタＱ22〜Ｑ24によって接続され
る。／ＥＱＬ線は、ＡＬ３１からコンタクト３５を経て
トランジスタＱ22〜Ｑ24のゲートに供給されている。

【００３０】／ＳＡＮドライバ２６のトランジスタＱ25
のソース・ドレインのノードには、それぞれＶss電位と
／ＳＡＮ電位がＡＬ３１からコンタクト３５によって供
給されている。Ｖss配線は、／ＳＡＮの両側に配置され
ている。／ＳＡＮドライバ２６のトランジスタＱ25を駆
動する信号ＳＡＮＳＴ配線は、ＡＬ３１からコンタクト
３５を経て 3rd-Poly ３３を使用し、2nd-Poyl３２にコ
ンタクト３６を使って接続している。また、／ＳＡＮの
電位はコンタクト３６を通し、3rd-Poly３３を使って／
ＳＡＮ，ＳＡＰのイコライズ回路２５に供給されてい
る。

【００３１】このように／ＳＡＮ，ＳＡＰの電位を 3rd
-Poly ３３で／ＳＡＮ，ＳＡＰのイコライズ回路２５ま
で配線し、そこで拡散層にコンタクトしている。このた
め、レジスタセル３等のシャント部でコントタト等を使
用する可能性のあるものを、ｐチャネル，ｎチャネルの
センスアンプ４，６、イコライズ回路５の間に配置する
と、そのコンタクトの間に 3rd-Poly ３３を配線しなけ
ればならず、大変困難である。

【００３２】本実施形態では、本体部でし要しているイ
コライズ回路５のパターンと／ＥＱＬ，ＶＢＬの配線を
シャント部でも使用して／ＳＡＮ，ＳＡＰイコライズ回
路２５を設置しているので、チップ面積の増大なく／Ｓ
ＡＮ，ＳＡＰイコライズ回路２５を設置することができ
る。また、イコライズ回路５の設置位置をｐチャネルセ
ンスアンプ４とｎチャネルセンスアンプ６の間に両者に
隣接するようにとっている。このようにすることによ
り、シャント部２０Ｂに／ＳＡＮとＳＡＰのイコライズ
回路２５を上述のように設置したとき、／ＳＡＮ，ＳＡ
Ｐの電位を遠くから配線する必要がなく、シャント部に
／ＳＡＮとＳＡＰのイコライズ回路２５を設置すること
が容易となる。

【００３３】また、シャント部に／ＳＡＮとＳＡＰのイ
コライズ回路２５を設置することにより、アレイ端に／
ＳＡＮとＳＡＰのイコライズ回路２５を設置する必要が
なくなり、チップ面積を縮小できる。イコライズ回路５
の設置位置は、ｐチャネルセンスアンプ４とｎチャネル
センスアンプ６の間であれば特に隣り合わなくてもよ
く、シャント部の他の部分に／ＳＡＮとＳＡＰのイコラ
イズ回路２５を設置することもできる。

【００３４】このように本実施形態によれば、ｐウェル
９に形成されたレジスタセル３の隣にｐチャネルセンス
アンプ４を配置することにより、レジスタセル３のセル
保護用ガードリング１３をｐチャネルセンスアンプ４を
有するｎウェル１１との境界のｐウェルガードリングと
共通化することができ、従ってチップ面積を縮小するこ
とができる。

【００３５】また、／ＳＡＮ，ＳＡＰのイコライズ回路
２５をシャント領域に設け、ｐチャネルセンスアンプ４
とｎチャネルセンスアンプ６の間にビット線のイコライ
ズ回路５を配置することによって、シャント部でビット
線のイコライズ回路５のパターンをそのまま／ＳＡＮ，
ＳＡＰ線のイコライズ回路２５に用いることができ、セ
ンスアンプ部の面積の増大なしに／ＳＡＮ，ＳＡＰ線の
イコライズ回路２５をシャント部に設けることが可能と
なる。またこの際、ｐチャネルセンスアンプ４、ビット
線イコライズ回路５、ｎチャネルセンスアンプ６を全て
レジスタセル３の片側に配置することにより、／ＳＡ
Ｎ，ＳＡＰのイコライズ回路２５をシャント部に設置す
るのを容易にすることができる。

【００３６】なお、本発明は上述した実施形態に限定さ
れるものではない。実施形態では、一時記憶用レジスタ
セルの隣にｐチャネルセンスアンプを設けたが、これに
限らず、レジスタセルを形成したｐウェルの隣にｎウェ
ルからなる回路を配置したものであればよい。また、メ
モリセルの構成はＮＡＮＤ型ＤＲＡＭに限るものではな
く、一時記憶用レジスタセルを必要とするものであれば
適用できる。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００３７】

【発明の効果】以上詳述したように本発明によれば、セ
ンスアンプ部に一時記憶用レジスタセルを有する半導体
記憶装置において、レジスタセルを形成したｐウェルの
隣にｐチャネルセンスアンプ等を形成したｎウェルを配
置し、かつｐウェルに設けるべき隣接するｎウェルに対
するｐウェルガードリングとセル保護用のガードリング
とを共用したことにより、レジスタセルを有するセンス
アンプ部の面積増大を抑えることができ、チップ面積の
縮小をはかることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係わる半導体記憶装置の
センスアンプ部の概略構成を示すブロック図と断面図。

【図２】図１のセンスアンプ部の具体的な回路構成図。

【図３】ＳＡＰ，／ＳＡＮのドライバ及びイコライザを
示すレイアウトパターン図。

【図４】従来装置におけるセンスアンプ部の概略構成を
示すブロック図と断面図。

【符号の説明】

１…φｔゲート２…ＤＱゲート３…レジスタセル４…ｐチャネルセンスアンプ５…ビット線のイコライズ回路６…ｎチャネルセンスアンプ７…一時記憶用レジスタセル８…ｎ型基板９…深いｐウェル１０…浅いｐウェル１１…ｎウェル１２…メモリセル保護用ガードリング１３…レジスタセル保護用ガードリンク１４…ｎウェルガードリング１５…ｐウェルガードリング２０Ａ…本体部２０Ｂ…シャント部２１…セル部ＷＬシャント部２２…φｔゲートシャント部２３…レジスタＷＬシャント部２４…ＳＡＰドライバ２５…／ＳＡＮ，ＳＡＰのイコライズ回路２６…／ＳＡＮドライバ３１…メタル低抵抗配線材（ＡＬ）３２…第２層ポリシリコン（2nd-Poly）３３…第３層ポリシリコン（3nd-Poly）３４…ｎ及びｐ型の拡散層（ＳＤＧ）３５，３６…コンタクト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４８１

Claims

【特許請求の範囲】

【請求項１】センスアンプ部に一時記憶用レジスタセル
を有する半導体記憶装置において、前記レジスタセルはｐウェルに形成されており、該レジ
スタセルの隣にｎウェルからなる回路を配置し、かつｐ
ウェルに設けるべき隣接するｎウェルに対するｐウェル
ガードリングとセル保護用のガードリングとを共用した
ことを特徴とする半導体記憶装置。
【請求項２】センスアンプ部に一時記憶用レジスタセル
を有する半導体記憶装置において、前記レジスタセルはｐウェルに形成されており、このｐ
ウェルの隣にｐチャネルのセンスアンプを形成するため
のｎウェルを配置し、かつｐウェルに設けるべき隣接す
るｎウェルに対するｐウェルガードリングとセル保護用
のガードリングとを共用したことを特徴とする半導体記
憶装置。
【請求項３】前記ｐチャネルのセンスアンプと、該セン
スアンプに対して前記レジスタセルと反対側に配置され
るｎチャネルのセンスアンプとの間に、ビット線イコラ
イズ回路を配置したことを特徴とする請求項２記載の半
導体記憶装置。
【請求項４】前記レジスタセルに対するシャント領域を
有し、このシャント領域に、前記各センスアンプを駆動
するためのトリガー信号のドライバとイコライズ回路を
設けたことを特徴とする請求項３記載の半導体記憶装
置。