JPH06112434A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH06112434A JPH06112434A JP4256319A JP25631992A JPH06112434A JP H06112434 A JPH06112434 A JP H06112434A JP 4256319 A JP4256319 A JP 4256319A JP 25631992 A JP25631992 A JP 25631992A JP H06112434 A JPH06112434 A JP H06112434A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- bit line
- bit lines
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 センスアンプ領域でビット線Ｂ,／Ｂ間の干
渉雑音を低減でき、データの信頼性を向上できるＤＲＡ
Ｍを提供する。 【構成】 センスアンプ領域には、センス増幅器を構成
するプリチャージ回路１１,イコライズ回路１２および
差動増幅回路１４が設けられている。このセンスアンプ
領域内のビット線対Ｂ,／Ｂとビット線対Ｂ,／Ｂとの間
に、ビット線層２５からなり、一定電位が与えられた配
線２５a,２５bを設ける。
渉雑音を低減でき、データの信頼性を向上できるＤＲＡ
Ｍを提供する。 【構成】 センスアンプ領域には、センス増幅器を構成
するプリチャージ回路１１,イコライズ回路１２および
差動増幅回路１４が設けられている。このセンスアンプ
領域内のビット線対Ｂ,／Ｂとビット線対Ｂ,／Ｂとの間
に、ビット線層２５からなり、一定電位が与えられた配
線２５a,２５bを設ける。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ装置に
関し、より詳しくは、ダイナミック・ランダム・アクセ
ス・メモリ(ＤＲＡＭ)に関する。
関し、より詳しくは、ダイナミック・ランダム・アクセ
ス・メモリ(ＤＲＡＭ)に関する。
【０００２】
【従来の技術】ＤＲＡＭの中には、図４に示すように、
シェアード・センス型オープンビット線方式を採用した
ものがある(１９９１年電子情報通信学会春季全国大会
Ｃ−６６０)。このＤＲＡＭは、１列に配列されたセン
ス増幅器(以下、「センスアンプ」という。)ＳＡ,…と、
各センスアンプＳＡから１対ずつ両側に延在するビット
線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作時に
は、例えばワード線Ｗ１が活性化されて、メモリセルＭ
Ｃの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ０,／
Ｂ１,…に読み出される(ビット線が１本置きに活性化さ
れる)。このとき、活性化されないビット線／Ｂ３,／Ｂ
４,…;Ｂ３,Ｂ４,…の電位は固定されているので、シー
ルドの役目を果たし、隣接するビット線間の干渉雑音を
大幅に低減することができる。
シェアード・センス型オープンビット線方式を採用した
ものがある(１９９１年電子情報通信学会春季全国大会
Ｃ−６６０)。このＤＲＡＭは、１列に配列されたセン
ス増幅器(以下、「センスアンプ」という。)ＳＡ,…と、
各センスアンプＳＡから１対ずつ両側に延在するビット
線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作時に
は、例えばワード線Ｗ１が活性化されて、メモリセルＭ
Ｃの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ０,／
Ｂ１,…に読み出される(ビット線が１本置きに活性化さ
れる)。このとき、活性化されないビット線／Ｂ３,／Ｂ
４,…;Ｂ３,Ｂ４,…の電位は固定されているので、シー
ルドの役目を果たし、隣接するビット線間の干渉雑音を
大幅に低減することができる。
【０００３】上記各センスアンプＳＡは、図５に示すよ
うに、プリチャージ回路１１と、イコライズ回路１２
と、差動増幅回路１４を有する。プリチャージ回路１１
は、プリチャージ信号ＰＣによって駆動されるＮチャネ
ル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各ビット
線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコライズ
回路１２は、イコライズ信号ＥＱによって駆動されるＮ
チャネル型ＭＯＳトランジスタＱ３からなり、読み出
し,書き込み動作後にビット線Ｂ,／Ｂの電位を等しくす
る。差動増幅回路１４は、センスアンプ駆動信号／ＳＡ
Ｎによって駆動されるＮチャネル型ＭＯＳトランジスタ
Ｑ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を増幅
する。このセンスアンプＳＡは、図６に示すように、上
記各回路１１,１２,１４を順に並べた状態にレイアウト
される。この例では、基板上に、ゲート層２４と、ビッ
ト線層２５と、Ａl配線層２７が層間絶縁膜を介して順
に積層されている。なお、図６中、ＶＢＢは基板バイア
ス信号を示し、１３はこの基板バイアス信号ＶＢＢとウ
エルとのコンタクト箇所を示している。
うに、プリチャージ回路１１と、イコライズ回路１２
と、差動増幅回路１４を有する。プリチャージ回路１１
は、プリチャージ信号ＰＣによって駆動されるＮチャネ
ル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各ビット
線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコライズ
回路１２は、イコライズ信号ＥＱによって駆動されるＮ
チャネル型ＭＯＳトランジスタＱ３からなり、読み出
し,書き込み動作後にビット線Ｂ,／Ｂの電位を等しくす
る。差動増幅回路１４は、センスアンプ駆動信号／ＳＡ
Ｎによって駆動されるＮチャネル型ＭＯＳトランジスタ
Ｑ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を増幅
する。このセンスアンプＳＡは、図６に示すように、上
記各回路１１,１２,１４を順に並べた状態にレイアウト
される。この例では、基板上に、ゲート層２４と、ビッ
ト線層２５と、Ａl配線層２７が層間絶縁膜を介して順
に積層されている。なお、図６中、ＶＢＢは基板バイア
ス信号を示し、１３はこの基板バイアス信号ＶＢＢとウ
エルとのコンタクト箇所を示している。
【０００４】
【発明が解決しようとする課題】ところで、高集積化さ
れたＤＲＡＭでは、ビット線Ｂ,／Ｂ全体の長さから考
えると、センスアンプＳＡが占める領域(以下、「センス
アンプ領域」という。)の割合が２０〜３０％になる。こ
こで、上記従来のＤＲＡＭは、上に述べたように、セン
スアンプ領域以外の部分ではビット線間の干渉雑音が低
減されているが、センスアンプ領域では雑音対策が殆ん
どなされていない。このため、全体として雑音対策が不
十分となって、データの信頼性が損なわれるおそれがあ
る。
れたＤＲＡＭでは、ビット線Ｂ,／Ｂ全体の長さから考
えると、センスアンプＳＡが占める領域(以下、「センス
アンプ領域」という。)の割合が２０〜３０％になる。こ
こで、上記従来のＤＲＡＭは、上に述べたように、セン
スアンプ領域以外の部分ではビット線間の干渉雑音が低
減されているが、センスアンプ領域では雑音対策が殆ん
どなされていない。このため、全体として雑音対策が不
十分となって、データの信頼性が損なわれるおそれがあ
る。
【０００５】そこで、この発明の目的は、センスアンプ
領域でビット線間の干渉雑音を低減でき、データの信頼
性を向上できる半導体メモリ装置を提供することにあ
る。
領域でビット線間の干渉雑音を低減でき、データの信頼
性を向上できる半導体メモリ装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、基板上に、列をなして並ぶ複数の差動
型センス増幅器と、上記各センス増幅器が設けられたセ
ンスアンプ領域を通って各センス増幅器の両側に１対ず
つ延在するビット線と、上記ビット線と交差するワード
線と、上記ビット線と上記ワード線との交差箇所に設け
られたメモリセルを有する半導体メモリ装置において、
上記センスアンプ領域内のビット線の間に、上記ビット
線を構成する層(以下、「ビット線層」という。)からな
り、一定電位が与えられた配線が設けられていることを
特徴としている。
に、この発明は、基板上に、列をなして並ぶ複数の差動
型センス増幅器と、上記各センス増幅器が設けられたセ
ンスアンプ領域を通って各センス増幅器の両側に１対ず
つ延在するビット線と、上記ビット線と交差するワード
線と、上記ビット線と上記ワード線との交差箇所に設け
られたメモリセルを有する半導体メモリ装置において、
上記センスアンプ領域内のビット線の間に、上記ビット
線を構成する層(以下、「ビット線層」という。)からな
り、一定電位が与えられた配線が設けられていることを
特徴としている。
【０００７】
【作用】センスアンプ領域内のビット線の隙間に、ビッ
ト線層からなり、一定電位が与えられた配線が設けられ
ているので、この配線によって上記ビット線がシールド
される。したがって、センスアンプ領域でビット線間の
干渉雑音が低減される。この結果、データの信頼性が向
上する。
ト線層からなり、一定電位が与えられた配線が設けられ
ているので、この配線によって上記ビット線がシールド
される。したがって、センスアンプ領域でビット線間の
干渉雑音が低減される。この結果、データの信頼性が向
上する。
【０００８】
【実施例】以下、この発明の半導体メモリ装置を実施例
により詳細に説明する。
により詳細に説明する。
【０００９】図１は一実施例のシェアード・センス型オ
ープンビット線方式のＤＲＡＭの要部のレイアウトを示
している。このＤＲＡＭは、図４に示した従来のＤＲＡ
Ｍと同様に、１列に配列されたセンスアンプＳＡ,…
と、各センスアンプＳＡから１対ずつ両側に延在するビ
ット線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作
時には、例えばワード線Ｗ１が活性化されて、メモリセ
ルＭＣの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ
０,／Ｂ１,…に読み出される(ビット線が１本置きに活
性化される)。このとき、活性化されないビット線／Ｂ
３,／Ｂ４,…;Ｂ３,Ｂ４,…の電位は固定されているの
で、シールドの役目を果たし、隣接するビット線間の干
渉雑音を大幅に低減することができる。
ープンビット線方式のＤＲＡＭの要部のレイアウトを示
している。このＤＲＡＭは、図４に示した従来のＤＲＡ
Ｍと同様に、１列に配列されたセンスアンプＳＡ,…
と、各センスアンプＳＡから１対ずつ両側に延在するビ
ット線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作
時には、例えばワード線Ｗ１が活性化されて、メモリセ
ルＭＣの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ
０,／Ｂ１,…に読み出される(ビット線が１本置きに活
性化される)。このとき、活性化されないビット線／Ｂ
３,／Ｂ４,…;Ｂ３,Ｂ４,…の電位は固定されているの
で、シールドの役目を果たし、隣接するビット線間の干
渉雑音を大幅に低減することができる。
【００１０】上記各センスアンプＳＡは、図５に示した
ものと同様に、プリチャージ回路１１と、イコライズ回
路１２と、差動増幅回路１４を有する。プリチャージ回
路１１は、プリチャージ信号ＰＣによって駆動されるＮ
チャネル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各
ビット線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコ
ライズ回路１２は、イコライズ信号ＥＱによって駆動さ
れるＮチャネル型ＭＯＳトランジスタＱ３からなり、読
み出し,書き込み動作後にビット線Ｂ,／Ｂの電位を等し
くする。差動増幅回路１４は、センスアンプ駆動信号／
ＳＡＮによって駆動されるＮチャネル型ＭＯＳトランジ
スタＱ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を
増幅する。
ものと同様に、プリチャージ回路１１と、イコライズ回
路１２と、差動増幅回路１４を有する。プリチャージ回
路１１は、プリチャージ信号ＰＣによって駆動されるＮ
チャネル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各
ビット線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコ
ライズ回路１２は、イコライズ信号ＥＱによって駆動さ
れるＮチャネル型ＭＯＳトランジスタＱ３からなり、読
み出し,書き込み動作後にビット線Ｂ,／Ｂの電位を等し
くする。差動増幅回路１４は、センスアンプ駆動信号／
ＳＡＮによって駆動されるＮチャネル型ＭＯＳトランジ
スタＱ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を
増幅する。
【００１１】このセンスアンプＳＡは、図１に示すよう
に、上記各回路１１,１２,１４をＳi基板２１上に順に
並べた状態にレイアウトされている(なお、ＶＢＢは基
板バイアス信号を示し、１３はこの基板バイアス信号Ｖ
ＢＢとウエルとのコンタクト箇所を示している。)。図
１から分かるように、センスアンプ領域内のビット線対
Ｂ,／Ｂとビット線対Ｂ,／Ｂとの隙間に、各ビット線対
Ｂ,／Ｂを構成するビット線層２５からなり、一定電位
が与えられた配線２５a,２５bが設けられている(なお、
レイアウト上の制約からコンタクト箇所１３上で配線２
５a,２５bを分割している。)。詳しくは、プリチャージ
回路１１およびイコライズ回路１２の領域では、ビット
線対Ｂ,／Ｂと配線２５aとが交互に設けられている。ま
た、差動増幅回路１４の領域では、２組のビット線対
Ｂ,／Ｂ毎に１つの配線２５bが設けられている。例え
ば、イコライズ回路１２の領域では、図３に示すよう
に、Ｓi基板２１上にゲート層２４と、ビット線層２５
(ビット線Ｂ,／Ｂおよび配線２５a)が層間絶縁膜２８を
介して順に積層されている。また、差動増幅回路１４の
領域では、図２に示すように、Ｓi基板２１上に、ゲー
ト層２４と、ビット線層(配線)２５bと、Ａl配線層２７
とが層間絶縁膜２８を介して順に積層されている。な
お、２２は局所酸化膜、２３はＮ型不純物拡散領域を示
している。
に、上記各回路１１,１２,１４をＳi基板２１上に順に
並べた状態にレイアウトされている(なお、ＶＢＢは基
板バイアス信号を示し、１３はこの基板バイアス信号Ｖ
ＢＢとウエルとのコンタクト箇所を示している。)。図
１から分かるように、センスアンプ領域内のビット線対
Ｂ,／Ｂとビット線対Ｂ,／Ｂとの隙間に、各ビット線対
Ｂ,／Ｂを構成するビット線層２５からなり、一定電位
が与えられた配線２５a,２５bが設けられている(なお、
レイアウト上の制約からコンタクト箇所１３上で配線２
５a,２５bを分割している。)。詳しくは、プリチャージ
回路１１およびイコライズ回路１２の領域では、ビット
線対Ｂ,／Ｂと配線２５aとが交互に設けられている。ま
た、差動増幅回路１４の領域では、２組のビット線対
Ｂ,／Ｂ毎に１つの配線２５bが設けられている。例え
ば、イコライズ回路１２の領域では、図３に示すよう
に、Ｓi基板２１上にゲート層２４と、ビット線層２５
(ビット線Ｂ,／Ｂおよび配線２５a)が層間絶縁膜２８を
介して順に積層されている。また、差動増幅回路１４の
領域では、図２に示すように、Ｓi基板２１上に、ゲー
ト層２４と、ビット線層(配線)２５bと、Ａl配線層２７
とが層間絶縁膜２８を介して順に積層されている。な
お、２２は局所酸化膜、２３はＮ型不純物拡散領域を示
している。
【００１２】このように、このＤＲＡＭは、センスアン
プ領域内のビット線の隙間に、ビット線層２５からな
り、一定電位が与えられた配線２５a,２５bを設けてい
るので、ビット線対Ｂ,／Ｂ同士をシールドすることが
できる。したがって、センスアンプ領域でビット線間の
干渉雑音を約１／２に低減できる。この結果、データの
信頼性を向上させることができる。
プ領域内のビット線の隙間に、ビット線層２５からな
り、一定電位が与えられた配線２５a,２５bを設けてい
るので、ビット線対Ｂ,／Ｂ同士をシールドすることが
できる。したがって、センスアンプ領域でビット線間の
干渉雑音を約１／２に低減できる。この結果、データの
信頼性を向上させることができる。
【００１３】なお、６４ＭビットＤＲＡＭ以降は、セン
スアンプＳＡをビット線が延在する方向に交互にずらし
て、センスアンプＳＡをメモリセルアレイの両端に交互
に配置する方式が主流になると考えられる。したがっ
て、センスアンプ領域内に上記配線２５a,２５bを設け
る隙間は、十分に確保されると考えられる。
スアンプＳＡをビット線が延在する方向に交互にずらし
て、センスアンプＳＡをメモリセルアレイの両端に交互
に配置する方式が主流になると考えられる。したがっ
て、センスアンプ領域内に上記配線２５a,２５bを設け
る隙間は、十分に確保されると考えられる。
【００１４】
【発明の効果】以上より明らかなように、この発明の半
導体メモリ装置は、センスアンプ領域内のビット線の隙
間に、ビット線層からなり、一定電位が与えられた配線
を設けているので、ビット線をシールドすることができ
る。したがって、センスアンプ領域でビット線間の干渉
雑音を低減でき、この結果、データの信頼性を向上させ
ることができる。
導体メモリ装置は、センスアンプ領域内のビット線の隙
間に、ビット線層からなり、一定電位が与えられた配線
を設けているので、ビット線をシールドすることができ
る。したがって、センスアンプ領域でビット線間の干渉
雑音を低減でき、この結果、データの信頼性を向上させ
ることができる。
【図１】 この発明の一実施例のシェアード・センス型
オープンビット線方式のＤＲＡＭのセンスアンプ領域の
レイアウトを示す図である。
オープンビット線方式のＤＲＡＭのセンスアンプ領域の
レイアウトを示す図である。
【図２】 上記センスアンプ領域に設けられた差動増幅
回路部分の断面構造を示す図である。
回路部分の断面構造を示す図である。
【図３】 上記センスアンプ領域に設けられたイコライ
ズ回路部分の断面構造を示す図である。
ズ回路部分の断面構造を示す図である。
【図４】 シェアード・センス型オープンビット線方式
のＤＲＡＭの概略構成を示す図である。
のＤＲＡＭの概略構成を示す図である。
【図５】 センスアンプの等価回路を示す図である。
【図６】 従来のシェアード・センス型オープンビット
線方式のＤＲＡＭのセンスアンプ領域のレイアウトを示
す図である。
線方式のＤＲＡＭのセンスアンプ領域のレイアウトを示
す図である。
１１ プリチャージ回路 １２ イコライズ回路 １４ 差動増幅回路 ２１ Ｓi基板 ２４ ゲート層 ２５,２５a,２５b ビット線層 ２７ Ａl配線層 Ｂ,／Ｂ ビット線
Claims (1)
- 【請求項１】 基板上に、列をなして並ぶ複数の差動型
センス増幅器と、上記各センス増幅器が設けられたセン
スアンプ領域を通って各センス増幅器の両側に１対ずつ
延在するビット線と、上記ビット線と交差するワード線
と、上記ビット線と上記ワード線との交差箇所に設けら
れたメモリセルを有する半導体メモリ装置において、 上記センスアンプ領域内のビット線の隙間に、上記ビッ
ト線を構成する層からなり、一定電位が与えられた配線
が設けられていることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256319A JPH06112434A (ja) | 1992-09-25 | 1992-09-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4256319A JPH06112434A (ja) | 1992-09-25 | 1992-09-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112434A true JPH06112434A (ja) | 1994-04-22 |
Family
ID=17291020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4256319A Pending JPH06112434A (ja) | 1992-09-25 | 1992-09-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100271788B1 (ko) * | 1997-10-30 | 2000-11-15 | 김영환 | 디램의비트라인프리차지회로의레이아웃 |
-
1992
- 1992-09-25 JP JP4256319A patent/JPH06112434A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100271788B1 (ko) * | 1997-10-30 | 2000-11-15 | 김영환 | 디램의비트라인프리차지회로의레이아웃 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5058058A (en) | Structure for sense amplifier arrangement in semiconductor memory device | |
| US6018172A (en) | Semiconductor memory device including memory cell transistors formed on SOI substrate and having fixed body regions | |
| US5815428A (en) | Semiconductor memory device having hierarchical bit line structure | |
| JP4729861B2 (ja) | 半導体記憶装置 | |
| US4958325A (en) | Low noise semiconductor memory | |
| EP1237160A2 (en) | Sense amplifier control circuit of semiconductor memory device | |
| JP4005663B2 (ja) | 半導体記憶装置 | |
| JP3212795B2 (ja) | ダイナミック型半導体記憶装置 | |
| US6765833B2 (en) | Integrated circuit devices including equalization/precharge circuits for improving signal transmission | |
| JPH08250674A (ja) | 半導体記憶装置 | |
| JP3281304B2 (ja) | 半導体集積回路装置 | |
| US20020085428A1 (en) | Arrangement of bitline boosting capacitor in semiconductor memory device | |
| JPH0770724B2 (ja) | 半導体装置 | |
| JP3557051B2 (ja) | 半導体記憶装置 | |
| JPH06112434A (ja) | 半導体メモリ装置 | |
| JPH06104401A (ja) | 半導体メモリ装置 | |
| JP3253782B2 (ja) | 半導体記憶装置 | |
| JP3130807B2 (ja) | 半導体記憶装置 | |
| US6597040B2 (en) | Semiconductor device having MOS transistor for coupling two signal lines | |
| JP2938493B2 (ja) | 半導体記憶装置 | |
| JP3241244B2 (ja) | 半導体記憶装置 | |
| KR100406545B1 (ko) | 비트라인 감지증폭 후의 프리차지 개선을 위한 메모리 소자 | |
| JP3241351B2 (ja) | センスアンプ、半導体装置及び半導体記憶装置 | |
| JPS596067B2 (ja) | 半導体メモリ | |
| JPS601710B2 (ja) | 半導体メモリ |