JP3225507B2 - 半導体記憶装置および半導体記憶装置のプリチャージ方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よび半導体記憶装置のプリチャージ方法に関し、特に、
主副ビット線構成で、複数のオープン型副ビット線対で
１台の副センスアンプを共有し、かつビット線間隣接ノ
イズの影響を低減させるために、ビット線対に対して同
相信号を書き込む方式を有するＤＲＡＭ（ダイナミック
・ラム）およびＤＲＡＭのプリチャージ方法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置が次第に大容量化
し、メモリセルの大きさが小さくなるに従って、ビット
線の配線間隔も狭くなり、容量結合によるビット線間隣
接ノイズが無視できなくなってきている。

【０００３】一方、ビット線の配線間隔が狭くなること
で、センスアンプのピッチが小さくなり、これを緩和す
るために、複数のビット線対でそれより少ない数のセン
スアンプを共有し、時分割でビット線のデータの読み出
し又は書き込み動作を行う方法が提案されている。

【０００４】また、センスアンプを共有することで、セ
ルアレイ部の面積が縮小し、チップサイズを小さくする
ことができる。

【０００５】また、ビット線対をオープンビット線構成
にすることで、ワード線とビット線の全ての交点にメモ
リセルを配置できるので、フォールデッド方式のビット
線に比較して、セルアレイ部の面積を縮小させることが
できる。

【０００６】しかし、ビット線対がオープンビット線で
あり、複数のビット線対でセンスアンプを共有し、時分
割で読み出し又は書き込み動作を行う方式では、次のよ
うな問題があった。すなわち、センスアンプに接続され
たビット線に対する再書き込み動作を行ったときに、セ
ンスアンプに接続されたビット線に隣接し、読み出し信
号の増幅・再書き込み動作が行われていないビット線対
が、ビット線間の容量結合による隣接ノイズを受け、メ
モリセルのデータに対応する微小な読み出し信号が失わ
れてしまうという問題である。

【０００７】この問題を図１５を参照して具体的に説明
する。

【０００８】図１５は、センスアンプを４組のオープン
・ビット線対で共有した例である。図１５において、符
号ＳＡ１，ＳＡ２はセンスアンプである。ＷＬ０、ＷＬ
１〜ＷＬｎ＋１はワード線である。ＢＬ０〜ＢＬ７、／
ＢＬ０〜／ＢＬ７は、ビット線対である。ＴＧ０〜ＴＧ
１５はトランスファーゲートである。ＴＧＳ０〜ＴＧＳ
１５は、トランスファーゲートＴＧ０〜ＴＧ１５を制御
するための信号である。ＣＬ０〜ＣＬ７はメモリセルで
ある。

【０００９】メモリセルＣＬ０〜ＣＬ７は、ワード線Ｗ
Ｌ０、ＷＬ１〜ＷＬｎ＋１とビット線ＢＬ０〜ＢＬ７、
／ＢＬ０〜／ＢＬ７の全ての交点に配置される。

【００１０】ここで、メモリセルＣＬ０、ＣＬ２、ＣＬ
４が”ＨＩＧＨ”のデータを保持しており、メモリセル
ＣＬ１、ＣＬ３、ＣＬ５が”ＬＯＷ”のデータを保持し
ている場合を考える。タイミング図を図１６に示す。

【００１１】まず、ワード線ＷＬ０が選択され、メモリ
セルＣＬ０、ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、ＣＬ
５、ＣＬ６、ＣＬ７の各データがビット線に読み出され
る。

【００１２】その後、信号ＴＧＳ０が活性化され、トラ
ンスファーゲートＴＧ０、ＴＧ８、ＴＧ４、ＴＧ１２に
よって、ビット線ＢＬ０・／ＢＬ０（対の一方のビット
線ＢＬ０と状態の異なるビット線を意味し、以下、反位
という。）およびＢＬ４・／ＢＬ４（反位）の対が、セ
ンスアンプＳＡ１、ＳＡ２にそれぞれ接続される。

【００１３】そして、ビット線ＢＬ０・／ＢＬ０（反
位）およびＢＬ４・／ＢＬ４（反位）の電位差がセンス
アンプＳＡ１、ＳＡ２により増幅され、ビット線および
メモリセルへデータの書き込みが行われる。

【００１４】ここで、リファレンス側のビット線へはデ
ータ側のビット線と逆相の信号が書き込まれる。この例
では、ビット線／ＢＬ０（反位）、／ＢＬ４（反位）
に”ＬＯＷ”の電位が書き込まれる。

【００１５】再書き込みが行われた際、センスアンプＳ
Ａ１、ＳＡ２に接続されたビット線対（ＢＬ０・／ＢＬ
０（反位）、ＢＬ４・／ＢＬ４（反位））に隣接するビ
ット線対（ＢＬ１・／ＢＬ１（反位）、ＢＬ３・／ＢＬ
３および反位ＢＬ５・／ＢＬ５（反位））は、ビット線
間の容量結合による隣接ノイズを受ける。

【００１６】図１６において、ΔＶは、メモリセルのデ
ータをビット線対に読み出したときの、ビット線対のデ
ータ側とリファレンス側の電位差、すなわち、読み出し
信号である。δは、ビット線間の容量結合による隣接ノ
イズの大きさを示している。

【００１７】図１６に示すように、センスアンプＳＡ
１、ＳＡ２に接続されたビット線対（ＢＬ０・／ＢＬ０
（反位）、ＢＬ４・／ＢＬ４（反位））のデータ側とリ
ファレンス側に逆相の信号が書き込まれるので、隣接す
るビット線対（ＢＬ１・／ＢＬ１（反位）、ＢＬ３・／
ＢＬ３（反位）および反位ＢＬ５・／ＢＬ５（反位））
のデータ側とリファレンス側が逆相の隣接ノイズを受け
る。これにより、隣接するビット線対（ＢＬ１・／ＢＬ
１（反位）、ＢＬ３・／ＢＬ３（反位）および反位ＢＬ
５・／ＢＬ５（反位））の読み出し信号が失われてしま
う。

【００１８】特に、図１５において、トランスファーゲ
ートＴＧの活性化順がＴＧ０、ＴＧ１、ＴＧ２、ＴＧ３
の場合には、ビット線ＢＬ３・／ＢＬ３（反位）は、ビ
ット線ＢＬ２・／ＢＬ２（反位）、ＢＬ４・／ＢＬ４
（反位）から隣接ノイズを２度受けることになり、読み
出し信号が更に減少してしまう。

【００１９】２組以上のビット線対で１つのセンスアン
プを共有し、時分割で読み出し又は書き込みを行う半導
体記憶装置におけるビット線間の隣接ノイズの影響を抑
えるための従来例として、特開平７−２０１１７０号を
図１７に示す。

【００２０】図１７において、ＷＬ１、ＷＬ２はワード
線であり、ＢＬ０（ｎ＋１）〜ＢＬ３（ｎ−１）はビッ
ト線であり、ＳＡはセンスアンプであり、Ｐ１、Ｐ２は
センスアンプＳＡとビット線ＢＬ０（ｎ＋１）〜ＢＬ３
（ｎ−１）を接続するトランジスタを制御するための信
号であり、Ｃ０ｎ〜Ｃ３ｎは１トランジスタ・１キャパ
シタからなるメモリセルである。

【００２１】図１７に示す特開平７−２０１１７０号で
は、折り返し型のビット線対でセンスアンプを共有し、
先に書き込みを行ったビット線対のデータ側のビット線
を、後から書き込みを行うビット線対で挟み込むことに
より、先に書き込みを行ったビット線対のデータ側のビ
ット線が、隣接ノイズの影響を受けないようにしてい
る。

【００２２】しかしながら、前記公報記載の手法をオー
プンビット線方式に適用することは、対となるビット線
が物理的に隣に配置されていないため、不可能である。

【００２３】

【発明が解決しようとする課題】このように、ビット線
対がオープンビット線であり、２組以上のビット線対で
１つのセンスアンプを共有し、時分割で読み出し又は書
き込み動作を行う方式では、読み出し動作後、ビット線
へ書き込みを行ったときに、センスアンプに接続された
ビット線対に隣接し、読み出し信号の増幅および書き込
み動作が行われていないビット線対が、ビット線間の容
量結合による隣接ノイズを受け、メモリセルからの微小
な読み出し信号が失われてしまうという問題が有った。

【００２４】ビット線間の隣接ノイズによる読み出し信
号の減少を抑えることのできる半導体記憶装置の提供が
望まれている。

【００２５】ところで、ビット線は、スタンバイ時（書
き込み動作終了後）に、たとえば動作電源電位Ｖｉｎｔ
の中間電位である、Ｖｉｎｔ／２にプリチャージされる
必要がある。この場合、半導体記憶装置の高速動作のた
めには、プリチャージ動作についても高速に行われる必
要がある。

【００２６】図１８に示す特開平７−１１１０８３号公
報では、プリチャージに関して次のような手段が開示さ
れている。

【００２７】図１８に示すように、メインビット線ＭＢ
ＬＡおよびＺＭＢＬＡを、スタンバイ時に中間電位ＶＢ
Ｌ（前記Ｖｉｎｔ／２）にプリチャージ／イコライズす
るために、イコライズ信号ＥＱに応答して導通するＭＯ
ＳトランジスタＱ１、Ｑ２およびＱ３が設けられてい
る。トランジスタＱ１は、導通時、センスアンプＳＡの
センスノードＥおよびＦを電気的に短絡する。

【００２８】トランジスタＱ２は、導通時、センスノー
ドＥに中間電位ＶＢＬを伝達する。トランジスタＱ３
は、導通時、センスノードＦに中間電位ＶＢＬを伝達す
る。スタンバイ時において、センスアンプＳＡによりＨ
ＩＧＨまたはＬＯＷに増幅されたメインビット線ＭＢＬ
ＡおよびＺＭＢＬＡの電位がこれらのトランジスタＱ１
〜Ｑ３により中間電位ＶＢＬにプリチャージ／イコライ
ズされる。

【００２９】しかしながら、図１８の構成では、ビット
線対のデータ側とリファレンス側に逆相の信号が書き込
まれるため、本願発明の上記課題を解決するものではな
い。本願発明は、後述するように、ビット線対のデータ
側とリファレンス側に逆相の信号が書き込まれていない
場合に関する技術であり、逆相の信号が書き込まれてい
る図１８の手法は適用できない。

【００３０】本発明は、上記の事情に鑑みてなされたも
ので、ビット線間の隣接ノイズによる読み出し信号の減
少を抑えることのできる半導体記憶装置および半導体記
憶装置のプリチャージ方法を提供することを目的として
いる。

【００３１】また、本発明は、書き込み動作終了後のプ
リチャージ動作を高速に行うことのできる半導体記憶装
置および半導体記憶装置のプリチャージ方法を提供する
ことを目的としている。

【００３２】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１のノードと第２のノードを備え、前記第１およ
び第２のノード間の電位差を増幅する第１のセンスアン
プ（ＳＳＡｂ）と、第３のノードと第４のノードを備
え、前記第３および第４のノード間の電位差を増幅する
第２のセンスアンプ（ＳＳＡａ）と、前記第１のセンス
アンプ（ＳＳＡｂ）の前記第１のノードおよび前記第２
のセンスアンプ（ＳＳＡａ）の前記第３のノードが接続
される第１のビット線（ＧＢＬＴ）と、前記第１のセン
スアンプ（ＳＳＡｂ）の前記第２のノードおよび前記第
２のセンスアンプ（ＳＳＡａ）の前記第４のノードが接
続される第２のビット線（ＧＢＬＮ）と、前記第１およ
び第２のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）のそれぞ
れにオープンビット線方式で接続される複数のビット線
対（ＢＬｎ，／ＢＬｎ）とを備え、前記第１および第２
のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）のそれぞれに接
続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ）の
それぞれには、前記ビット線対を構成するリファレンス
側ビット線およびデータ側ビット線に互いに同相の信号
が供給され、前記第１のセンスアンプ（ＳＳＡｂ）に接
続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ
＝４〜７））のうちの第１のビット線対には、前記第２
のセンスアンプ（ＳＳＡａ）に接続された前記複数のビ
ット線対（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））のうちの
第１のビット線対に供給された第１の前記信号とは互い
に逆相の第２の前記信号が供給され、前記第１のセンス
アンプ（ＳＳＡｂ）に接続された前記複数のビット線対
（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））のうちの第２のビ
ット線対には、前記第２のセンスアンプ（ＳＳＡａ）に
接続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ
（ｎ＝０〜３））のうちの第２のビット線対に供給され
た第３の前記信号とは互いに逆相の第４の前記信号が供
給される。

【００３３】本発明の半導体記憶装置において、互いに
逆相の前記信号が供給された、前記第１のセンスアンプ
（ＳＳＡｂ）に接続された前記複数のビット線対（ＢＬ
ｎ，／ＢＬｎ（ｎ＝４〜７））および前記第２のセンス
アンプ（ＳＳＡａ）に接続された前記複数のビット線対
（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））の数は、同じであ
る。

【００３４】本発明の半導体記憶装置において、前記第
１のセンスアンプ（ＳＳＡｂ）および前記第２のセンス
アンプ（ＳＳＡａ）のそれぞれに接続された前記ビット
線対を構成する前記リファレンス側ビット線および前記
データ側ビット線との間には、前記リファレンス側ビッ
ト線および前記データ側ビット線の間を接続状態および
非接続状態のいずれか一方にスイッチングするスイッチ
ング手段（Ｔｒ５ａ、Ｔｒ５ｂ）が設けられている。

【００３５】本発明の半導体記憶装置は、第１のノード
と第２のノードを備え、前記第１および第２のノード間
の電位差を増幅する第１のセンスアンプ（ＳＳＡｂ）
と、第３のノードと第４のノードを備え、前記第３およ
び第４のノード間の電位差を増幅する第２のセンスアン
プ（ＳＳＡａ）と、前記第１のセンスアンプ（ＳＳＡ
ｂ）の前記第１のノードおよび前記第２のセンスアンプ
（ＳＳＡａ）の前記第３のノードが接続される第１のビ
ット線（ＧＢＬＴ）と、前記第１のセンスアンプ（ＳＳ
Ａｂ）の前記第２のノードおよび前記第２のセンスアン
プ（ＳＳＡａ）の前記第４のノードが接続される第２の
ビット線（ＧＢＬＮ）と、前記第１および第２のセンス
アンプ（ＳＳＡｂ、ＳＳＡａ）のそれぞれにオープンビ
ット線方式で接続される複数のビット線対（ＢＬｎ，／
ＢＬｎ）とを備え、前記第１および第２のセンスアンプ
（ＳＳＡｂ、ＳＳＡａ）のそれぞれに接続された前記複
数のビット線対（ＢＬｎ，／ＢＬｎ）のそれぞれには、
前記第１および第２のセンスアンプ（ＳＳＡｂ、ＳＳＡ
ａ）のいずれか一方から前記ビット線対を構成するリフ
ァレンス側ビット線およびデータ側ビット線のうち前記
データ側ビット線のみに信号が供給され、前記第１のセ
ンスアンプ（ＳＳＡｂ）に接続された前記複数のビット
線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））を構成する前
記データ側ビット線のうちの第１のデータ側ビット線に
は、前記第２のセンスアンプ（ＳＳＡａ）に接続された
前記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝０〜
３））を構成する前記データ側ビット線のうちの第１の
データ側ビット線に供給された第１の前記信号とは互い
に逆相の第２の前記信号が供給され、前記第１のセンス
アンプ（ＳＳＡｂ）に接続された前記複数のビット線対
（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））を構成する前記デ
ータ側ビット線のうちの第２のデータ側ビット線には、
前記第２のセンスアンプ（ＳＳＡａ）に接続された前記
複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））
を構成する前記データ側ビット線のうちの第２のデータ
側ビット線に供給された第３の前記信号とは互いに逆相
の第４の前記信号が供給される。

【００３６】本発明の半導体記憶装置において、互いに
逆相の前記信号が供給された、前記第１のセンスアンプ
（ＳＳＡｂ）に接続された前記複数のビット線対（ＢＬ
ｎ，／ＢＬｎ（ｎ＝４〜７））を構成する前記データ側
ビット線および前記第２のセンスアンプ（ＳＳＡａ）に
接続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ
（ｎ＝０〜３））を構成する前記データ側ビット線の数
は、同じである。

【００３７】本発明の半導体記憶装置において、前記第
１のセンスアンプ（ＳＳＡｂ）の前記第１のノードと、
前記第１のビット線（ＧＢＬＴ）との間には、前記第１
のノードと前記第１のビット線（ＧＢＬＴ）との間を接
続状態および非接続状態のいずれか一方にスイッチング
する第１のスイッチング手段（ＷＳ１ｂ）が設けられ、
前記第２のセンスアンプ（ＳＳＡａ）の前記第３のノー
ドと、前記第１のビット線（ＧＢＬＴ）との間には、前
記第３のノードと前記第１のビット線（ＧＢＬＴ）との
間を接続状態および非接続状態のいずれか一方にスイッ
チングする第２のスイッチング手段（ＷＳ１ａ）が設け
られ、前記第１のセンスアンプ（ＳＳＡｂ）の前記第２
のノードと、前記第２のビット線（ＧＢＬＮ）との間に
は、前記第２のノードと前記第２のビット線（ＧＢＬ
Ｎ）との間を接続状態および非接続状態のいずれか一方
にスイッチングする第３のスイッチング手段（ＷＳ２
ｂ）が設けられ、前記第２のセンスアンプ（ＳＳＡａ）
の前記第４のノードと、前記第２のビット線（ＧＢＬ
Ｎ）との間には、前記第４のノードと前記第２のビット
線（ＧＢＬＮ）との間を接続状態および非接続状態のい
ずれか一方にスイッチングする第４のスイッチング手段
（ＷＳ２ａ）が設けられている。

【００３８】本発明の半導体記憶装置において、前記第
１のセンスアンプ（ＳＳＡｂ）に接続された前記複数の
ビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））のそれ
ぞれに前記第１および第３の信号が供給され、かつ、前
記第２のセンスアンプ（ＳＳＡａ）に接続された前記複
数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））の
それぞれに前記第２および第４の信号が供給された後、
前記第１、第２、第３および第４のスイッチング手段
（ＷＳ１ｂ、ＷＳ１ａ、ＷＳ２ｂ、ＷＳ２ａ）のそれぞ
れは、前記接続した状態にスイッチングされる。

【００３９】本発明の半導体記憶装置において、前記第
１のセンスアンプ（ＳＳＡｂ）の前記第１のノードと、
前記第１のビット線（ＧＢＬＴ）との間には、前記第１
のノードと前記第１のビット線（ＧＢＬＴ）との間を接
続状態および非接続状態のいずれか一方にスイッチング
する第１のスイッチング手段（ＷＳ１ｂ）が設けられ、
前記第２のセンスアンプ（ＳＳＡａ）の前記第３のノー
ドと、前記第１のビット線（ＧＢＬＴ）との間には、前
記第３のノードと前記第１のビット線（ＧＢＬＴ）との
間を接続状態および非接続状態のいずれか一方にスイッ
チングする第２のスイッチング手段（ＷＳ１ａ）が設け
られ、前記第１のセンスアンプ（ＳＳＡｂ）の前記第２
のノードと、前記第２のビット線（ＧＢＬＮ）との間に
は、前記第２のノードと前記第２のビット線（ＧＢＬ
Ｎ）との間を接続状態および非接続状態のいずれか一方
にスイッチングする第３のスイッチング手段（ＷＳ２
ｂ）が設けられ、前記第２のセンスアンプ（ＳＳＡａ）
の前記第４のノードと、前記第２のビット線（ＧＢＬ
Ｎ）との間には、前記第４のノードと前記第２のビット
線（ＧＢＬＮ）との間を接続状態および非接続状態のい
ずれか一方にスイッチングする第４のスイッチング手段
（ＷＳ２ａ）が設けられている。

【００４０】本発明の半導体記憶装置において、前記第
１のセンスアンプ（ＳＳＡｂ）に接続された前記複数の
ビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））を構成
する前記データ側ビット線のそれぞれに前記第１および
第３の信号が供給され、かつ、前記第２のセンスアンプ
（ＳＳＡａ）に接続された前記複数のビット線対（ＢＬ
ｎ，／ＢＬｎ（ｎ＝０〜３））を構成する前記データ側
ビット線のそれぞれに前記第２および第４の信号が供給
された後、前記第１、第２、第３および第４のスイッチ
ング手段（ＷＳ１ｂ、ＷＳ１ａ、ＷＳ２ｂ、ＷＳ２ａ）
のそれぞれは、前記接続した状態にスイッチングされ
る。

【００４１】本発明の半導体記憶装置において、前記第
１のビット線（ＧＢＬＴ）は、第１の電位（Ｖｉｎｔ）
に設定され、前記第２のビット線（ＧＢＬＮ）は、第２
の電位（ＧＮＤ）に設定され、前記第１のスイッチング
手段（ＷＳ１ｂ）が前記接続状態にスイッチングされる
とともに前記第３のスイッチング手段（ＷＳ２ｂ）が前
記非接続状態にスイッチングされるときには、前記第２
のスイッチング手段（ＷＳ１ａ）が非接続状態にスイッ
チングされるとともに、前記第４のスイッチング手段
（ＷＳ２ａ）が前記接続状態にスイッチングされ、前記
第１のスイッチング手段（ＷＳ１ｂ）が前記非接続状態
にスイッチングされるとともに前記第３のスイッチング
手段（ＷＳ２ｂ）が前記接続状態にスイッチングされる
ときには、前記第２のスイッチング手段（ＷＳ１ａ）が
接続状態にスイッチングされるとともに、前記第４のス
イッチング手段（ＷＳ２ａ）が前記非接続状態にスイッ
チングされる。

【００４２】本発明の半導体記憶装置において、前記第
１のセンスアンプ（ＳＳＡｂ）と、前記第１のセンスア
ンプ（ＳＳＡｂ）に接続された前記複数のビット線対
（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））のそれぞれとの間
には、該複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４
〜７））のそれぞれと前記第１のセンスアンプ（ＳＳＡ
ｂ）との間を接続状態および非接続状態のいずれか一方
に切換える第１の切換え手段（ＴＧｎ（ｎ＝８〜１
５））が設けられ、前記第２のセンスアンプ（ＳＳＡ
ａ）と、前記第２のセンスアンプ（ＳＳＡａ）に接続さ
れた前記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝０
〜３））のそれぞれとの間には、該複数のビット線対
（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））のそれぞれと前記
第２のセンスアンプ（ＳＳＡａ）との間を接続状態およ
び非接続状態のいずれか一方に切換える第２の切換え手
段（ＴＧｎ（ｎ＝０〜７））が設けられている。

【００４３】本発明の半導体記憶装置において、前記第
１および第２のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）の
それぞれは、副センスアンプであり、前記第１および第
２のビット線（ＧＢＬＴ，ＧＢＬＮ）は、主ビット線対
を構成するとともに、前記第１および第２のビット線
（ＧＢＬＴ，ＧＢＬＮ）には、主センスアンプ（ＭＳ
Ａ）が接続され、前記複数のビット線対のそれぞれは、
副ビット線対である。

【００４４】本発明の半導体記憶装置のプリチャージ方
法は、主ビット線対に接続された複数の副センスアンプ
を提供するステップと、前記複数の副センスアンプのう
ちの第１の副センスアンプに接続された第１の副ビット
線に、前記複数の副センスアンプのうちの第２の副セン
スアンプに接続された第２の副ビット線に供給された信
号に対して互いに逆相となる信号を書き込むステップ
と、前記第１の副ビット線および前記第２の副ビット線
を短絡させるステップとを備えている。

【００４５】本発明の半導体記憶装置のプリチャージ方
法は、第１のノードと第２のノードを備え、前記第１お
よび第２のノード間の電位差を増幅する第１のセンスア
ンプ（ＳＳＡｂ）を提供するステップと、第３のノード
と第４のノードを備え、前記第３および第４のノード間
の電位差を増幅する第２のセンスアンプ（ＳＳＡａ）を
提供するステップと、前記第１のセンスアンプ（ＳＳＡ
ｂ）の前記第１のノードおよび前記第２のセンスアンプ
（ＳＳＡａ）の前記第３のノードが接続される第１のビ
ット線（ＧＢＬＴ）を提供するステップと、前記第１の
センスアンプ（ＳＳＡｂ）の前記第２のノードおよび前
記第２のセンスアンプ（ＳＳＡａ）の前記第４のノード
が接続される第２のビット線（ＧＢＬＮ）を提供するス
テップと、前記第１および第２のセンスアンプ（ＳＳＡ
ｂ、ＳＳＡａ）のそれぞれにオープンビット線方式で接
続される複数のビット線対（ＢＬｎ，／ＢＬｎ）を提供
するステップと、前記第１および第２のセンスアンプ
（ＳＳＡｂ、ＳＳＡａ）のそれぞれに接続された前記複
数のビット線対（ＢＬｎ，／ＢＬｎ）のそれぞれに、前
記ビット線対を構成するリファレンス側ビット線および
データ側ビット線とで互いに同相の信号を供給するステ
ップと、前記第１のセンスアンプ（ＳＳＡｂ）に接続さ
れた前記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４
〜７））のうちの第１のビット線対に、前記第２のセン
スアンプ（ＳＳＡａ）に接続された前記複数のビット線
対（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））のうちの第１の
ビット線対に供給された第１の前記信号とは互いに逆相
の第２の前記信号を供給するステップと、前記第１のセ
ンスアンプ（ＳＳＡｂ）に接続された前記複数のビット
線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））のうちの第２
のビット線対に、前記第２のセンスアンプ（ＳＳＡａ）
に接続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ
（ｎ＝０〜３））のうちの第２のビット線対に供給され
た第３の前記信号とは互いに逆相の第４の前記信号を供
給するステップと、前記第１のセンスアンプ（ＳＳＡ
ｂ）に接続された第１のビット線対と、前記第２のセン
スアンプ（ＳＳＡａ）に接続された第１のビット線対
と、前記第１のセンスアンプ（ＳＳＡｂ）に接続された
第２のビット線対と、前記第２のセンスアンプ（ＳＳＡ
ａ）に接続された第２のビット線対とを導通させるステ
ップとを備えている。

【００４６】本発明の半導体記憶装置のプリチャージ方
法において、前記互いに逆相の前記信号を供給するステ
ップは、前記互いに逆相の前記信号が供給された、前記
第１のセンスアンプ（ＳＳＡｂ）に接続された前記複数
のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））およ
び前記第２のセンスアンプ（ＳＳＡａ）に接続された前
記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝０〜
３））の数が、同じとなるように行う。

【００４７】本発明の半導体記憶装置のプリチャージ方
法において、更に、前記第１のセンスアンプ（ＳＳＡ
ｂ）および前記第２のセンスアンプ（ＳＳＡａ）のそれ
ぞれに接続された前記ビット線対を構成する前記リファ
レンス側ビット線および前記データ側ビット線との間
に、前記リファレンス側ビット線および前記データ側ビ
ット線の間を接続状態および非接続状態のいずれか一方
にスイッチングするスイッチング手段（Ｔｒ５ａ、Ｔｒ
５ｂ）を提供するステップとを備え、前記第１および第
２のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）のそれぞれに
接続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ）
のそれぞれに、前記ビット線対を構成するリファレンス
側ビット線およびデータ側ビット線とで互いに同相の信
号を供給するステップは、前記スイッチング手段（Ｔｒ
５ａ、Ｔｒ５ｂ）を前記接続状態にスイッチングするこ
とにより行う。

【００４８】本発明の半導体記憶装置のプリチャージ方
法は、第１のノードと第２のノードを備え、前記第１お
よび第２のノード間の電位差を増幅する第１のセンスア
ンプ（ＳＳＡｂ）を提供するステップと、第３のノード
と第４のノードを備え、前記第３および第４のノード間
の電位差を増幅する第２のセンスアンプ（ＳＳＡａ）を
提供するステップと、前記第１のセンスアンプ（ＳＳＡ
ｂ）の前記第１のノードおよび前記第２のセンスアンプ
（ＳＳＡａ）の前記第３のノードが接続される第１のビ
ット線（ＧＢＬＴ）を提供するステップと、前記第１の
センスアンプ（ＳＳＡｂ）の前記第２のノードおよび前
記第２のセンスアンプ（ＳＳＡａ）の前記第４のノード
が接続される第２のビット線（ＧＢＬＮ）を提供するス
テップと、前記第１および第２のセンスアンプ（ＳＳＡ
ｂ、ＳＳＡａ）のそれぞれにオープンビット線方式で接
続される複数のビット線対（ＢＬｎ，／ＢＬｎ）を提供
するステップと、前記第１および第２のセンスアンプ
（ＳＳＡｂ、ＳＳＡａ）のそれぞれに接続された前記複
数のビット線対（ＢＬｎ，／ＢＬｎ）のそれぞれに、前
記第１および第２のセンスアンプ（ＳＳＡｂ、ＳＳＡ
ａ）のいずれか一方から前記ビット線対を構成するリフ
ァレンス側ビット線およびデータ側ビット線のうち前記
データ側ビット線のみに信号を供給するステップと、前
記第１のセンスアンプ（ＳＳＡｂ）に接続された前記複
数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））を
構成する前記データ側ビット線のうちの第１のデータ側
ビット線に、前記第２のセンスアンプ（ＳＳＡａ）に接
続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ
＝０〜３））を構成する前記データ側ビット線のうちの
第１のデータ側ビット線に供給された第１の前記信号と
は互いに逆相の第２の前記信号を供給するステップと、
前記第１のセンスアンプ（ＳＳＡｂ）に接続された前記
複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））
を構成する前記データ側ビット線のうちの第２のデータ
側ビット線に、前記第２のセンスアンプ（ＳＳＡａ）に
接続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ
（ｎ＝０〜３））を構成する前記データ側ビット線のう
ちの第２のデータ側ビット線に供給された第３の前記信
号とは互いに逆相の第４の前記信号を供給するステップ
と、前記第１のセンスアンプ（ＳＳＡｂ）に接続された
前記第１のデータ側ビット線と、前記第２のセンスアン
プ（ＳＳＡａ）に接続された前記第１のデータ側ビット
線と、前記第１のセンスアンプ（ＳＳＡｂ）に接続され
た前記第２のデータ側ビット線と、前記第２のセンスア
ンプ（ＳＳＡａ）に接続された前記第２のデータ側ビッ
ト線とを導通させるステップとを備えている。

【００４９】本発明の半導体記憶装置のプリチャージ方
法において、前記互いに逆相の前記信号を提供するステ
ップは、前記互いに逆相の前記信号が供給された、前記
第１のセンスアンプ（ＳＳＡｂ）に接続された前記複数
のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））を構
成する前記データ側ビット線および前記第２のセンスア
ンプ（ＳＳＡａ）に接続された前記複数のビット線対
（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））を構成する前記デ
ータ側ビット線の数が、同じとなるように行う。

【００５０】本発明の半導体記憶装置のプリチャージ方
法において、前記第１のセンスアンプ（ＳＳＡｂ）の前
記第１のノードと、前記第１のビット線（ＧＢＬＴ）と
の間に、前記第１のノードと前記第１のビット線（ＧＢ
ＬＴ）との間を接続状態および非接続状態のいずれか一
方にスイッチングする第１のスイッチング手段（ＷＳ１
ｂ）を提供するステップと、前記第２のセンスアンプ
（ＳＳＡａ）の前記第３のノードと、前記第１のビット
線（ＧＢＬＴ）との間に、前記第３のノードと前記第１
のビット線（ＧＢＬＴ）との間を接続状態および非接続
状態のいずれか一方にスイッチングする第２のスイッチ
ング手段（ＷＳ１ａ）を提供するステップと、前記第１
のセンスアンプ（ＳＳＡｂ）の前記第２のノードと、前
記第２のビット線（ＧＢＬＮ）との間に、前記第２のノ
ードと前記第２のビット線（ＧＢＬＮ）との間を接続状
態および非接続状態のいずれか一方にスイッチングする
第３のスイッチング手段（ＷＳ２ｂ）を提供するステッ
プと、前記第２のセンスアンプ（ＳＳＡａ）の前記第４
のノードと、前記第２のビット線（ＧＢＬＮ）との間
に、前記第４のノードと前記第２のビット線（ＧＢＬ
Ｎ）との間を接続状態および非接続状態のいずれか一方
にスイッチングする第４のスイッチング手段（ＷＳ２
ａ）を提供するステップと、前記第１のセンスアンプ
（ＳＳＡｂ）に接続された前記複数のビット線対（ＢＬ
ｎ，／ＢＬｎ（ｎ＝４〜７））のそれぞれに前記第１お
よび第３の信号が供給され、かつ、前記第２のセンスア
ンプ（ＳＳＡａ）に接続された前記複数のビット線対
（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））のそれぞれに前記
第２および第４の信号が供給された後に、前記第１、第
２、第３および第４のスイッチング手段（ＷＳ１ｂ、Ｗ
Ｓ１ａ、ＷＳ２ｂ、ＷＳ２ａ）のそれぞれを、前記接続
した状態にスイッチングするステップとを備えている。

【００５１】本発明の半導体記憶装置のプリチャージ方
法において、前記第１のセンスアンプ（ＳＳＡｂ）の前
記第１のノードと、前記第１のビット線（ＧＢＬＴ）と
の間に、前記第１のノードと前記第１のビット線（ＧＢ
ＬＴ）との間を接続状態および非接続状態のいずれか一
方にスイッチングする第１のスイッチング手段（ＷＳ１
ｂ）を提供するステップと、前記第２のセンスアンプ
（ＳＳＡａ）の前記第３のノードと、前記第１のビット
線（ＧＢＬＴ）との間に、前記第３のノードと前記第１
のビット線（ＧＢＬＴ）との間を接続状態および非接続
状態のいずれか一方にスイッチングする第２のスイッチ
ング手段（ＷＳ１ａ）を提供するステップと、前記第１
のセンスアンプ（ＳＳＡｂ）の前記第２のノードと、前
記第２のビット線（ＧＢＬＮ）との間に、前記第２のノ
ードと前記第２のビット線（ＧＢＬＮ）との間を接続状
態および非接続状態のいずれか一方にスイッチングする
第３のスイッチング手段（ＷＳ２ｂ）を提供するステッ
プと、前記第２のセンスアンプ（ＳＳＡａ）の前記第４
のノードと、前記第２のビット線（ＧＢＬＮ）との間
に、前記第４のノードと前記第２のビット線（ＧＢＬ
Ｎ）との間を接続状態および非接続状態のいずれか一方
にスイッチングする第４のスイッチング手段（ＷＳ２
ａ）を提供するステップと、前記第１のセンスアンプ
（ＳＳＡｂ）に接続された前記複数のビット線対（ＢＬ
ｎ，／ＢＬｎ（ｎ＝４〜７））を構成する前記データ側
ビット線のそれぞれに前記第１および第３の信号が供給
され、かつ、前記第２のセンスアンプ（ＳＳＡａ）に接
続された前記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ
＝０〜３））を構成する前記データ側ビット線のそれぞ
れに前記第２および第４の信号が供給された後に、前記
第１、第２、第３および第４のスイッチング手段（ＷＳ
１ｂ、ＷＳ１ａ、ＷＳ２ｂ、ＷＳ２ａ）のそれぞれを、
前記接続した状態にスイッチングするステップとを備え
ている。

【００５２】本発明の半導体記憶装置のプリチャージ方
法において、前記第１のビット線（ＧＢＬＴ）を、第１
の電位（Ｖｉｎｔ）に設定するステップと、前記第２の
ビット線（ＧＢＬＮ）を、第２の電位（ＧＮＤ）に設定
するステップと、前記第１のスイッチング手段（ＷＳ１
ｂ）が前記接続状態にスイッチングされるとともに前記
第３のスイッチング手段（ＷＳ２ｂ）が前記非接続状態
にスイッチングされるときには、前記第２のスイッチン
グ手段（ＷＳ１ａ）を非接続状態にスイッチングすると
ともに、前記第４のスイッチング手段（ＷＳ２ａ）を前
記接続状態にスイッチングするステップと、前記第１の
スイッチング手段（ＷＳ１ｂ）が前記非接続状態にスイ
ッチングされるとともに前記第３のスイッチング手段
（ＷＳ２ｂ）が前記接続状態にスイッチングされるとき
には、前記第２のスイッチング手段（ＷＳ１ａ）を接続
状態にスイッチングするとともに、前記第４のスイッチ
ング手段（ＷＳ２ａ）を前記非接続状態にスイッチング
するステップとを備えている。

【００５３】本発明の半導体記憶装置のプリチャージ方
法において、更に、前記第１のセンスアンプ（ＳＳＡ
ｂ）と、前記第１のセンスアンプ（ＳＳＡｂ）に接続さ
れた前記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４
〜７））のそれぞれとの間に、該複数のビット線対（Ｂ
Ｌｎ，／ＢＬｎ（ｎ＝４〜７））のそれぞれと前記第１
のセンスアンプ（ＳＳＡｂ）との間を接続状態および非
接続状態のいずれか一方に切換える第１の切換え手段
（ＴＧｎ（ｎ＝８〜１５））を提供するステップと、前
記第２のセンスアンプ（ＳＳＡａ）と、前記第２のセン
スアンプ（ＳＳＡａ）に接続された前記複数のビット線
対（ＢＬｎ，／ＢＬｎ（ｎ＝０〜３））のそれぞれとの
間に、該複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝０
〜３））のそれぞれと前記第２のセンスアンプ（ＳＳＡ
ａ）との間を接続状態および非接続状態のいずれか一方
に切換える第２の切換え手段（ＴＧｎ（ｎ＝０〜７））
を提供するステップとを備えている。

【００５４】本発明の半導体記憶装置のプリチャージ方
法は、第１のノードと第２のノードを備え、前記第１お
よび第２のノード間の電位差を増幅する第１のセンスア
ンプ（ＳＳＡｂ）を提供するステップと、第３のノード
と第４のノードを備え、前記第３および第４のノード間
の電位差を増幅する第２のセンスアンプ（ＳＳＡａ）を
提供するステップと、前記第１のセンスアンプ（ＳＳＡ
ｂ）の前記第１のノードおよび前記第２のセンスアンプ
の前記第３のノードが接続される第１のビット線（ＧＢ
ＬＴ１）を提供するステップと、前記第１のセンスアン
プ（ＳＳＡｂ）の前記第２のノードおよび前記第２のセ
ンスアンプ（ＳＳＡａ）の前記第４のノードが接続され
る第２のビット線（ＧＢＬＮ１）を提供するステップ
と、前記第１および第２のセンスアンプ（ＳＳＡｂ，Ｓ
ＳＡａ）のそれぞれにオープンビット線方式で接続され
る複数のビット線対（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝０〜
３），ＢＬｎａ，／ＢＬｎａ（ｎ＝０〜３））を提供す
るステップと、前記第１のセンスアンプ（ＳＳＡｂ）
と、前記第１のセンスアンプ（ＳＳＡｂ）に接続された
前記複数のビット線対（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝０
〜３））のそれぞれとの間に、該複数のビット線対（Ｂ
Ｌｎｂ，／ＢＬｎｂ（ｎ＝０〜３））のそれぞれと前記
第１のセンスアンプ（ＳＳＡｂ）との間を接続状態およ
び非接続状態のいずれか一方に切換える第１の切換え手
段を提供するステップと、前記第２のセンスアンプ（Ｓ
ＳＡａ）と、前記第２のセンスアンプ（ＳＳＡａ）に接
続された前記複数のビット線対（ＢＬｎａ，／ＢＬｎａ
（ｎ＝０〜３））のそれぞれとの間に、該複数のビット
線対（ＢＬｎａ，／ＢＬｎａ（ｎ＝０〜３））のそれぞ
れと前記第２のセンスアンプ（ＳＳＡａ）との間を接続
状態および非接続状態のいずれか一方に切換える第２の
切換え手段を提供するステップと、第５のノードと第６
のノードを備え、前記第５および第６のノード間の電位
差を増幅する第３のセンスアンプ（ＳＳＡｂ）を提供す
るステップと、第７のノードと第８のノードを備え、前
記第７および第８のノード間の電位差を増幅する第４の
センスアンプ（ＳＳＡａ）を提供するステップと、前記
第３のセンスアンプ（ＳＳＡｂ）の前記第６のノードお
よび前記第４のセンスアンプ（ＳＳＡａ）の前記第８の
ノードが接続される第３のビット線（ＧＢＬＮ０）を前
記第１のビット線（ＧＢＬＴ１）に沿う位置に提供する
ステップと、前記第３のセンスアンプ（ＳＳＡｂ）の前
記第５のノードおよび前記第４のセンスアンプ（ＳＳＡ
ａ）の前記第７のノードが接続される第４のビット線
（ＧＢＬＴ０）を提供するステップと、前記第３および
第４のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）のそれぞれ
にオープンビット線方式で接続される複数のビット線対
（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝４〜７），ＢＬｎａ，／
ＢＬｎａ（ｎ＝４〜７））を提供するステップと、前記
第３のセンスアンプ（ＳＳＡｂ）と、前記第３のセンス
アンプ（ＳＳＡｂ）に接続された前記複数のビット線対
（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝４〜７））のそれぞれと
の間に、該複数のビット線対（ＢＬｎｂ，／ＢＬｎｂ
（ｎ＝４〜７））のそれぞれと前記第３のセンスアンプ
（ＳＳＡｂ）との間を接続状態および非接続状態のいず
れか一方に切換える第３の切換え手段を提供するステッ
プと、前記第４のセンスアンプ（ＳＳＡａ）と、前記第
４のセンスアンプ（ＳＳＡａ）に接続された前記複数の
ビット線対（ＢＬｎａ，／ＢＬｎａ（ｎ＝４〜７））の
それぞれとの間に、該複数のビット線対（ＢＬｎａ，／
ＢＬｎａ（ｎ＝４〜７））のそれぞれと前記第４のセン
スアンプ（ＳＳＡａ）との間を接続状態および非接続状
態のいずれか一方に切換える第４の切換え手段を提供す
るステップと、前記第１および第２のセンスアンプ（Ｓ
ＳＡｂ、ＳＳＡａ）のそれぞれに接続された前記複数の
ビット線対のそれぞれに、前記ビット線対を構成するリ
ファレンス側ビット線およびデータ側ビット線とで互い
に同相の信号を供給するステップと、前記第１のセンス
アンプ（ＳＳＡｂ）に接続された前記複数のビット線対
のうちの第１のビット線対に、前記第２のセンスアンプ
（ＳＳＡａ）に接続された前記複数のビット線対のうち
の第１のビット線対に供給された第１の前記信号とは互
いに逆相の第２の前記信号を供給するステップと、前記
第１のセンスアンプ（ＳＳＡｂ）に接続された前記複数
のビット線対のうちの第２のビット線対に、前記第２の
センスアンプ（ＳＳＡａ）に接続された前記複数のビッ
ト線対のうちの第２のビット線対に供給された第３の前
記信号とは互いに逆相の第４の前記信号を供給するステ
ップと、前記第１のセンスアンプ（ＳＳＡｂ）に接続さ
れた第１のビット線対と、前記第２のセンスアンプ（Ｓ
ＳＡａ）に接続された第１のビット線対と、前記第１の
センスアンプ（ＳＳＡｂ）に接続された第２のビット線
対と、前記第２のセンスアンプ（ＳＳＡａ）に接続され
た第２のビット線対とを導通させるステップと、前記第
３および第４のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）の
それぞれに接続された前記複数のビット線対のそれぞれ
に、前記ビット線対を構成するリファレンス側ビット線
およびデータ側ビット線とで互いに同相の信号を供給す
るステップと、前記第３のセンスアンプ（ＳＳＡｂ）に
接続された前記複数のビット線対のうちの第１のビット
線対に、前記第４のセンスアンプ（ＳＳＡａ）に接続さ
れた前記複数のビット線対のうちの第１のビット線対に
供給された第５の前記信号とは互いに逆相の第６の前記
信号を供給するステップと、前記第３のセンスアンプ
（ＳＳＡｂ）に接続された前記複数のビット線対のうち
の第２のビット線対に、前記第４のセンスアンプ（ＳＳ
Ａａ）に接続された前記複数のビット線対のうちの第２
のビット線対に供給された第６の前記信号とは互いに逆
相の第７の前記信号を供給するステップと、前記第３の
センスアンプ（ＳＳＡｂ）に接続された第１のビット線
対と、前記第４のセンスアンプ（ＳＳＡａ）に接続され
た第１のビット線対と、前記第３のセンスアンプ（ＳＳ
Ａｂ）に接続された第２のビット線対と、前記第４のセ
ンスアンプ（ＳＳＡａ）に接続された第２のビット線対
とを導通させるステップと、前記第１から第４のセンス
アンプ（ＳＳＡｂ、ＳＳＡａ）のそれぞれに接続された
前記複数のビット線対のそれぞれに前記信号が供給され
るときに、前記複数のビット線対のうちの、前記第１の
ビット線（ＧＢＬＴ１）および前記第３のビット線（Ｇ
ＢＬＮ０）の略中間に位置する仮想線分（図示せず）を
基準とし、前記基準から前記第１のビット線（ＧＢＬＴ
１）および前記第３のビット線（ＧＢＬＮ０）のそれぞ
れの方向に向けての配置順が等しい前記ビット線対同士
に同タイミングで前記信号が供給されるように前記第１
から第４の切換え手段を操作するステップとを備えてい
る。

【００５５】本発明の半導体記憶装置のプリチャージ方
法は、第１のノードと第２のノードを備え、前記第１お
よび第２のノード間の電位差を増幅する第１のセンスア
ンプ（ＳＳＡｂ）を提供するステップと、第３のノード
と第４のノードを備え、前記第３および第４のノード間
の電位差を増幅する第２のセンスアンプ（ＳＳＡａ）を
提供するステップと、前記第１のセンスアンプ（ＳＳＡ
ｂ）の前記第１のノードおよび前記第２のセンスアンプ
の前記第３のノードが接続される第１のビット線（ＧＢ
ＬＴ１）を提供するステップと、前記第１のセンスアン
プ（ＳＳＡｂ）の前記第２のノードおよび前記第２のセ
ンスアンプ（ＳＳＡａ）の前記第４のノードが接続され
る第２のビット線（ＧＢＬＮ１）を提供するステップ
と、前記第１および第２のセンスアンプ（ＳＳＡｂ，Ｓ
ＳＡａ）のそれぞれにオープンビット線方式で接続され
る複数のビット線対（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝０〜
３），ＢＬｎａ，／ＢＬｎａ（ｎ＝０〜３））を提供す
るステップと、前記第１のセンスアンプ（ＳＳＡｂ）
と、前記第１のセンスアンプ（ＳＳＡｂ）に接続された
前記複数のビット線対（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝０
〜３））のそれぞれとの間に、該複数のビット線対（Ｂ
Ｌｎｂ，／ＢＬｎｂ（ｎ＝０〜３））のそれぞれと前記
第１のセンスアンプ（ＳＳＡｂ）との間を接続状態およ
び非接続状態のいずれか一方に切換える第１の切換え手
段を提供するステップと、前記第２のセンスアンプ（Ｓ
ＳＡａ）と、前記第２のセンスアンプ（ＳＳＡａ）に接
続された前記複数のビット線対（ＢＬｎａ，／ＢＬｎａ
（ｎ＝０〜３））のそれぞれとの間に、該複数のビット
線対（ＢＬｎａ，／ＢＬｎａ（ｎ＝０〜３））のそれぞ
れと前記第２のセンスアンプ（ＳＳＡａ）との間を接続
状態および非接続状態のいずれか一方に切換える第２の
切換え手段を提供するステップと、第５のノードと第６
のノードを備え、前記第５および第６のノード間の電位
差を増幅する第３のセンスアンプ（ＳＳＡｂ）を提供す
るステップと、第７のノードと第８のノードを備え、前
記第７および第８のノード間の電位差を増幅する第４の
センスアンプ（ＳＳＡａ）を提供するステップと、前記
第３のセンスアンプ（ＳＳＡｂ）の前記第６のノードお
よび前記第４のセンスアンプ（ＳＳＡａ）の前記第８の
ノードが接続される第３のビット線（ＧＢＬＮ０）を前
記第１のビット線（ＧＢＬＴ１）に沿う位置に提供する
ステップと、前記第３のセンスアンプ（ＳＳＡｂ）の前
記第５のノードおよび前記第４のセンスアンプ（ＳＳＡ
ａ）の前記第７のノードが接続される第４のビット線
（ＧＢＬＴ０）を提供するステップと、前記第３および
第４のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）のそれぞれ
にオープンビット線方式で接続される複数のビット線対
（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝４〜７），ＢＬｎａ，／
ＢＬｎａ（ｎ＝４〜７））を提供するステップと、前記
第３のセンスアンプ（ＳＳＡｂ）と、前記第３のセンス
アンプ（ＳＳＡｂ）に接続された前記複数のビット線対
（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝４〜７））のそれぞれと
の間に、該複数のビット線対（ＢＬｎｂ，／ＢＬｎｂ
（ｎ＝４〜７））のそれぞれと前記第３のセンスアンプ
（ＳＳＡｂ）との間を接続状態および非接続状態のいず
れか一方に切換える第３の切換え手段を提供するステッ
プと、前記第４のセンスアンプ（ＳＳＡａ）と、前記第
４のセンスアンプ（ＳＳＡａ）に接続された前記複数の
ビット線対（ＢＬｎａ，／ＢＬｎａ（ｎ＝４〜７））の
それぞれとの間に、該複数のビット線対（ＢＬｎａ，／
ＢＬｎａ（ｎ＝４〜７））のそれぞれと前記第４のセン
スアンプ（ＳＳＡａ）との間を接続状態および非接続状
態のいずれか一方に切換える第４の切換え手段を提供す
るステップと、前記第１および第２のセンスアンプ（Ｓ
ＳＡｂ、ＳＳＡａ）のそれぞれに接続された前記複数の
ビット線対（ＢＬｎａ，ｂ，／ＢＬｎａ，ｂ（ｎ＝０〜
３））のそれぞれに、前記第１および第２のセンスアン
プ（ＳＳＡｂ、ＳＳＡａ）のいずれか一方から前記ビッ
ト線対を構成するリファレンス側ビット線およびデータ
側ビット線のうち前記データ側ビット線のみに信号を供
給するステップと、前記第１のセンスアンプ（ＳＳＡ
ｂ）に接続された前記複数のビット線対（ＢＬｎｂ，／
ＢＬｎｂ（ｎ＝０〜３））を構成する前記データ側ビッ
ト線のうちの第１のデータ側ビット線に、前記第２のセ
ンスアンプ（ＳＳＡａ）に接続された前記複数のビット
線対（ＢＬｎａ，／ＢＬｎａ（ｎ＝０〜３））を構成す
る前記データ側ビット線のうちの第１のデータ側ビット
線に供給された第１の前記信号とは互いに逆相の第２の
前記信号を供給するステップと、前記第１のセンスアン
プ（ＳＳＡｂ）に接続された前記複数のビット線対（Ｂ
Ｌｎｂ，／ＢＬｎｂ（ｎ＝０〜３））を構成する前記デ
ータ側ビット線のうちの第２のデータ側ビット線に、前
記第２のセンスアンプ（ＳＳＡａ）に接続された前記複
数のビット線対（ＢＬｎａ，／ＢＬｎａ（ｎ＝０〜
３））を構成する前記データ側ビット線のうちの第２の
データ側ビット線に供給された第３の前記信号とは互い
に逆相の第４の前記信号を供給するステップと、前記第
１のセンスアンプ（ＳＳＡｂ）に接続された前記第１の
データ側ビット線と、前記第２のセンスアンプ（ＳＳＡ
ａ）に接続された前記第１のデータ側ビット線と、前記
第１のセンスアンプ（ＳＳＡｂ）に接続された前記第２
のデータ側ビット線と、前記第２のセンスアンプ（ＳＳ
Ａａ）に接続された前記第２のデータ側ビット線とを導
通させるステップと、前記第３および第４のセンスアン
プ（ＳＳＡｂ、ＳＳＡａ）のそれぞれに接続された前記
複数のビット線対（ＢＬｎａ，ｂ，／ＢＬｎａ，ｂ（ｎ
＝４〜７））のそれぞれに、前記第３および第４のセン
スアンプ（ＳＳＡｂ、ＳＳＡａ）のいずれか一方から前
記ビット線対を構成するリファレンス側ビット線および
データ側ビット線のうち前記データ側ビット線のみに信
号を供給するステップと、前記第３のセンスアンプ（Ｓ
ＳＡｂ）に接続された前記複数のビット線対（ＢＬｎ
ｂ，／ＢＬｎｂ（ｎ＝４〜７））を構成する前記データ
側ビット線のうちの第１のデータ側ビット線に、前記第
４のセンスアンプ（ＳＳＡａ）に接続された前記複数の
ビット線対（ＢＬｎａ，／ＢＬｎａ（ｎ＝４〜７））を
構成する前記データ側ビット線のうちの第１のデータ側
ビット線に供給された第５の前記信号とは互いに逆相の
第６の前記信号を供給するステップと、前記第３のセン
スアンプ（ＳＳＡｂ）に接続された前記複数のビット線
対（ＢＬｎｂ，／ＢＬｎｂ（ｎ＝４〜７））を構成する
前記データ側ビット線のうちの第２のデータ側ビット線
に、前記第４のセンスアンプ（ＳＳＡａ）に接続された
前記複数のビット線対（ＢＬｎａ，／ＢＬｎａ（ｎ＝４
〜７））を構成する前記データ側ビット線のうちの第２
のデータ側ビット線に供給された第７の前記信号とは互
いに逆相の第８の前記信号を供給するステップと、前記
第３のセンスアンプ（ＳＳＡｂ）に接続された前記第１
のデータ側ビット線と、前記第４のセンスアンプ（ＳＳ
Ａａ）に接続された前記第１のデータ側ビット線と、前
記第３のセンスアンプ（ＳＳＡｂ）に接続された前記第
２のデータ側ビット線と、前記第４のセンスアンプ（Ｓ
ＳＡａ）に接続された前記第２のデータ側ビット線とを
導通させるステップと、前記第１から第４のセンスアン
プ（ＳＳＡｂ、ＳＳＡａ）のそれぞれに接続された前記
複数のビット線対を構成する前記データ側ビット線のそ
れぞれに前記信号が供給されるときに、前記複数のビッ
ト線対を構成する前記データ側ビット線のうちの、前記
第１のビット線（ＧＢＬＴ１）および前記第３のビット
線（ＧＢＬＮ０）の略中間に位置する仮想線分（図示せ
ず）を基準とし、前記基準から前記第１のビット線（Ｇ
ＢＬＴ１）および前記第３のビット線（ＧＢＬＮ０）の
それぞれの方向に向けての配置順が等しい前記データ側
ビット線同士に同タイミングで前記信号が供給されるよ
うに前記第１から第４の切換え手段を操作するステップ
とを備えている。

【００５６】

【発明の実施の形態】以下、添付図面を参照して、本発
明の一実施形態について説明する。

【００５７】図１は、本発明の一実施形態に係る半導体
記憶装置を示す回路構成図である。図２は、図１の半導
体記憶装置のタイミング図である。図３は、図１の構成
の一具体例を示す回路構成図である。図４は、図３の回
路の一部を拡大して示す図である。図５は、図３の回路
のタイミング図である。

【００５８】図１および図３に示すように、本実施形態
は、ビット線が主副ビット線構成であり、副ビット線は
オープンビット線方式であり、主ビット線はフォールデ
ッド方式によりそれぞれ構成される。４対の副ビット線
対ＢＬｎ・／ＢＬｎ（ｎ＝０〜３または４〜７）で、１
つの副センスアンプＳＳＡａまたはＳＳＡｂを共有して
いる。副ビット線ＢＬｎ・／ＢＬｎと副センスアンプＳ
ＳＡａまたはＳＳＡｂの接続は、制御信号ＴＧＳｎおよ
びトランジスタＴＧｎによって行われる。

【００５９】符号ＭＳＡは、主センスアンプである。Ｓ
ＳＡａおよびＳＳＡｂは、それぞれ、副センスアンプ兼
平衡化回路であり、１／２Ｖｉｎｔにプリチャージさせ
るためのプリチャージ回路を備えている。ＢＬｎ（ｎ＝
０〜７）および／ＢＬｎ（ｎ＝０〜７（反位））は副ビ
ット線である。ＢＬ０と／ＢＬ０（反位）、ＢＬ１と／
ＢＬ１（反位）、ＢＬ２と／ＢＬ２（反位）、ＢＬ３と
／ＢＬ３（反位）、ＢＬ４と／ＢＬ４（反位）、ＢＬ５
と／ＢＬ５（反位）、ＢＬ６と／ＢＬ６（反位）、ＢＬ
７と／ＢＬ７（反位）がそれぞれ対となるように、トラ
ンジスタＴＧｎ（ｎ＝０〜１５）によって副センスアン
プＳＳＡａまたはＳＳＡｂに接続される。

【００６０】トランジスタＴＧｎ（ｎ＝０〜１５）に
は、制御信号ＴＧＳｎ（ｎ＝０〜７）が入力される。Ｗ
Ｌｎａ，ＷＬｎｂ（ｎ＝０、１…）はワード線である。
ワード線ＷＬｎａ，ＷＬｎｂとビット線ＢＬｎ・／ＢＬ
ｎの全ての交点に、メモリセルＣＬｎ（ｎ＝０，１…）
が配置されている。メモリセルＣＬｎは、１トランジス
タ、１キャパシタからなるＤＲＡＭメモリセルである。

【００６１】トランジスタＴＧｎによって副センスアン
プＳＳＡａおよびＳＳＡｂに接続されたビット線ＢＬｎ
・／ＢＬｎには、トランジスタＴｒ１ａ，Ｔｒ１ｂ、Ｔ
ｒ２ａ，Ｔｒ２ｂおよび、トランジスタＴｒ５ａ，Ｔｒ
５ｂが配置されている。

【００６２】これらのトランジスタＴｒ１ａ，Ｔｒ１
ｂ、Ｔｒ２ａ，Ｔｒ２ｂ、Ｔｒ５ａ，Ｔｒ５ｂは、セン
スアンプによって増幅された信号を、ビット線ＢＬｎ・
／ＢＬｎ（反位）に伝えるためのものである。

【００６３】トランジスタＴｒ２ａ，Ｔｒ２ｂは、制御
信号ＷＳ（ライトスイッチ）１ａ，１ｂにより活性化さ
れる。トランジスタＴｒ１ａ，Ｔｒ１ｂは、制御信号Ｗ
Ｓ２ａ，ＷＳ２ｂにより活性化される。トランジスタＴ
ｒ５ａ，Ｔｒ５ｂは、制御信号ＢＷＳａ，ＢＷＳｂによ
り活性化される。

【００６４】副センスアンプＳＳＡａおよびＳＳＡｂの
それぞれと、主ビット線ＧＢＬＴおよびＧＢＬＮの間に
は、信号ＲＳａ、ＲＳｂによって接続状態および非接続
状態をいずれか一方に切換えるためのトランジスタが設
けられている。読み出し動作の際に信号ＲＳａ、ＲＳｂ
が活性化されることで、副センスアンプＳＳＡａ、ＳＳ
Ａｂから、主ビット線ＧＢＬＴ、ＧＢＬＮへ、メモリセ
ルＣＬｎからの読み出し信号が伝達される。

【００６５】副センスアンプＳＳＡａまたはＳＳＡｂの
構成としては、例えば図７に示すものが考えられる。主
センスアンプＭＳＡの構成としては、例えば図８に示す
ものが考えられる。

【００６６】図７に示す副センスアンプＳＳＡａまたは
ＳＳＡｂは、副ビット線ＢＬｎ・／ＢＬｎ（反位）の電
位をゲートで受けるＭＯＳトランジスタＮ１、Ｎ２を含
んでいる。副ビット線対ＢＬｎ・／ＢＬｎ（反位）の電
位差に応じて、ＭＯＳトランジスタＮ１、Ｎ２の電流能
力に差が生じ、その結果、主ビット線対ＧＢＬＴ、ＧＢ
ＬＮに電位差が生じる。副ビット線対ＢＬｎ・／ＢＬｎ
（反位）をプリチャージする際は、信号ＰＲＳを活性化
させる。これにより、副ビット線対ＢＬｎ・／ＢＬｎ
（反位）が内部電圧Ｖｉｎｔの１／２レベルになり、プ
リチャージされるとともに、バランスされる。

【００６７】図８に示す主センスアンプＭＳＡは、ＣＭ
ＯＳトランジスタから成るラッチタイプのセンスアンプ
である。主ビット線対ＧＢＬＴ、ＧＢＬＮの電位差を増
幅する。

【００６８】次に、図５を参照して、図４の回路の動作
について説明する。図５は、副センスアンプＳＳＡａに
接続されたビット線ＢＬ０、ＢＬ１に関するタイミング
図である。

【００６９】図４のメモリセルＣＬ０には、”ＨＩＧ
Ｈ”のデータが、メモリセルＣＬ１には、”ＬＯＷ”の
データがそれぞれ記憶されているものとする。

【００７０】図５に示すように、初期状態では、制御信
号ＢＷＳａ、制御信号ＷＳ１ａおよびＷＳ２ａ、および
制御信号ＴＧＳｎ（０〜３）は、いずれも”ＨＩＧＨ”
レベルで、図４のビット線ＢＬｎ・／ＢＬｎ（ｎ＝０〜
３）は、”ＨＩＧＨ”レベルと”ＬＯＷ”レベルの中間
の電位に平衡化（プリチャージ）されている。

【００７１】読み出し動作が始まると、制御信号ＢＷＳ
ａおよびＴＧＳｎ（ｎ＝０〜３）は、ＬＯＷレベルにな
る。ワード線ＷＬ０ａが選択されると、メモリセルＣＬ
ｎ（ｎ＝０〜３）のデータがビット線ＢＬｎ（ｎ＝０〜
３）に読み出される。

【００７２】まず、制御信号ＴＧＳ０が”ＨＩＧＨ”レ
ベルに活性化され、トランジスタＴＧ０およびＴＧ４が
オン状態となり、ビット線対ＢＬ０、／ＢＬ０（反位）
が副センスアンプＳＳＡａに接続されると共に、信号Ｒ
Ｓａが入力されるトランジスタを介して、副センスアン
プＳＳＡａによりビット線対ＢＬ０、／ＢＬ０（反位）
の電位差を増幅した信号が、主ビット線対ＧＢＬＴ、Ｇ
ＢＬＮに読み出される。

【００７３】主センスアンプＭＳＡが活性化されて、主
ビット線対ＧＢＬＴ、ＧＢＬＮの電位差が増幅される。

【００７４】そして、制御信号ＷＳ１ａと同時に制御信
号ＢＷＳａも活性化させることにより、トランジスタＴ
ｒ２ａ，Ｔｒ５ａを介して、ビット線対ＢＬ０、／ＢＬ
０（反位）のデータ側とリファレンス側に同電位が書き
込まれる。

【００７５】制御信号ＴＧＳ０がＬＯＷレベルになり、
ビット線対ＢＬ０、／ＢＬ０（反位）に対する書き込み
が終了する。その後は、制御信号ＴＧＳ１、ＴＧＳ２お
よびＴＧＳ３が時分割で活性化されて、対応するビット
線に対して、読み出しおよび書き込み動作が行われる。

【００７６】ビット線対ＢＬ０、／ＢＬ０（反位）に対
する書き込みが行われた際の、ビット線対ＢＬ０、／Ｂ
Ｌ０（反位）に隣接するＢＬ１、／ＢＬ１（反位）が受
ける隣接ノイズの様子を、図６に示す。

【００７７】図６において、ΔＶは、メモリセルのデー
タをビット線対に読み出したときの、ビット線対のデー
タ側とリファレンス側の電位差、すなわち、読み出し信
号である。δは、ビット線間の容量結合による隣接ノイ
ズの大きさを示している。

【００７８】図６に示すように、隣接するビット線対Ｂ
Ｌ１、／ＢＬ１（反位）は、データ側とリファレンス側
が同相のノイズを受けるので、ビット線ＢＬ１と／ＢＬ
１（反位）の電位差は変化しない。これにより、ビット
線間の隣接ノイズによる読み出し信号の減少を抑えるこ
とができる。

【００７９】上記のように、オープンビット線方式の副
ビット線間の隣接ノイズの悪影響をなくすために、選択
された副ビット線対へは同相信号が書き込まれる（特願
平０９−２１２１１０号）。

【００８０】なお、この場合、図３および図４におい
て、制御信号ＢＷＳａ、ＢＷＳｂが入力されるトランジ
スタ５ａ、５ｂを削除してもよい（特願平０９−２１２
１１０号）。すなわち、センスアンプで増幅した信号を
ビット線へ書き込む際に、制御信号ＷＳ１ａ、ＷＳ１ｂ
を活性化し、ＷＳ２ａ、ＷＳ２ｂを活性化させずに、デ
ータ側のビット線（ＢＬ０）に対してだけ書き込む動作
を行う。この場合の制御信号のタイミングは、図５と同
様となる。

【００８１】ビット線ＢＬ０に対して書き込みが行われ
た場合の隣接するビット線対ＢＬ１、／ＢＬ１（反位）
が受ける隣接ノイズの様子を図１１に示す。この場合で
は、ビット線対ＢＬ１、／ＢＬ１（反位）のデータ側だ
けが隣接ノイズを受ける。前述した従来例のように、ビ
ット線対に逆相のデータを書き込む方式と比較して、隣
接するビット線対の隣接ノイズによる読み出し信号の減
少量を半分に抑えることができる。隣接ノイズによる読
み出し信号の減少量を半分に抑えるだけでセンスアンプ
の動作マージンが十分である場合には、図３および図４
の例と比較して、制御信号ＢＷＳａ、ＢＷＳｂが入力さ
れるトランジスタ５ａ、５ｂの分だけセンスアンプの面
積を小さくすることができるという利点を有する。

【００８２】但し、ここでは、図３および図４におい
て、制御信号ＢＷＳａ、ＢＷＳｂが入力されるトランジ
スタ５ａ、５ｂが存在する例（すなわち、データ側の副
ビット線だけに書き込むのではなくビット線対に同相信
号の書き込みを行うケース）について、以下説明するこ
ととする。

【００８３】図９および図１０は、選択された副ビット
線対に同相信号が書き込まれた状態を示している。な
お、図９および図１０では、副ビット線対ＢＬｎ・／Ｂ
Ｌｎ（ｎ＝０〜３）に書き込まれた上記同相信号は、い
ずれも”１”である。

【００８４】ところで、選択された副ビット線対へ書き
込まれたデータが、”１”か”０”のいずれかに偏った
場合（図９および図１０では”１”に偏っている）、書
き込み動作終了時（前記初期状態）のプリチャージの
際、全ての副ビット線および主ビット線をバランスする
だけでは、１／２Ｖｉｎｔレベルにならず、その結果、
プリチャージ動作を高速に行うことができない。

【００８５】そこで、第１の実施形態では、回路構成を
図１のようにしている。なお、図３は、図１の回路構成
の具体例の一つを示すものであり、次に述べる点以外の
動作方法（すなわち、選択された副ビット線対に同相信
号を書き込む方法）は前述した通りであるため、ここで
の説明は省略する。

【００８６】図１に示すように、主ビット線対ＧＢＬ
Ｔ，ＧＢＬＮには、複数の副センスアンプＳＳＡａ，Ｓ
ＳＡｂが接続されている。副センスアンプＳＳＡａに
は、複数の副ビット線対ＢＬ０・／ＢＬ０、ＢＬ１・／
ＢＬ１、ＢＬ２・／ＢＬ２、ＢＬ３・／ＢＬ３が接続さ
れている。副センスアンプＳＳＡｂには、複数の副ビッ
ト線対ＢＬ４・／ＢＬ４、ＢＬ５・／ＢＬ５、ＢＬ６・
／ＢＬ６、ＢＬ７・／ＢＬ７が接続されている。

【００８７】副ビット線対ＢＬｎ・／ＢＬｎ（ｎ＝０〜
７）は、オープン型であり、副ビット線ＢＬｎ・／ＢＬ
ｎ（ｎ＝０〜７）とワード線ＷＬｎａ，ｂの交点の全て
にメモリセルＣＬ０、ＣＬ１、ＣＬ２…が設けられてい
る。

【００８８】図１では、４対の副ビット線対ＢＬｎ・／
ＢＬｎ（ｎ＝０〜３または４〜７）で１台の副センスア
ンプＳＳＡａまたはＳＳＡｂを共有している。副ビット
線ＢＬｎ・／ＢＬｎ（ｎ＝０〜７）のそれぞれは、トラ
ンスファーゲートＴＧｎ（ｎ＝１〜１５）により副セン
スアンプＳＳＡａ，ＳＳＡｂに接続され（図３参照）、
そのトランスファーゲートＴＧｎを制御するための制御
信号がＴＧＳｎ（ｎ＝７）である。

【００８９】図２に、図１の回路のタイミング図を示
す。

【００９０】ここでは、ワード線ＷＬ０ａが活性化さ
れ、副ビット線対ＢＬ０・／ＢＬ０に”１”データの書
き込みが行われる場合を説明する。

【００９１】主センスアンプＭＳＡによって、主ビット
線は、ＧＢＬＴが内部電源電圧Ｖｉｎｔレベルに、ＧＢ
ＬＮが接地ＧＮＤレベルにドライブされる。制御信号Ｔ
ＧＳ０を供給してトランスファーゲートＴＧ０およびＴ
Ｇ４を活性化させた状態で、ライトスイッチＷＳ１ａを
活性化させることで、ＧＢＬＴのレベル”１”をＢＬ
０、／ＢＬ０の両方に書き込む。

【００９２】同時に、制御信号ＴＧＳ４を供給してトラ
ンスファーゲートＴＧ８およびＴＧ１２を活性化させた
状態で、ライトスイッチＷＳ２ｂを活性化させる。これ
により、非選択の副センスアンプ（ここでは、データを
書き込む対象である副ビット線対ＢＬ０・／ＢＬ０が接
続されていない側の副センスアンプ）ＳＳＡｂに接続さ
れた副ビット線ＢＬ４・／ＢＬ４に対してＧＢＬＮのレ
ベル”０”が書き込まれる。

【００９３】上記のように、選択された副ビット線（こ
こではＢＬ０・／ＢＬ０）が接続された副センスアンプ
（ここではＳＳＡａ）へ書き込まれた電圧レベル（ここ
では”１”）と逆相の信号（ここでは”０”）を、同じ
主ビット線ＧＢＬＴ，ＧＢＬＮで接続される非選択の副
センスアンプ（ここではＳＳＡｂ）に接続された副ビッ
ト線（ここではＢＬ４・／ＢＬ４）に書き込む。

【００９４】ワード線ＷＬ０ａで選択されたメモリセル
ＣＬ０、ＣＬ１、ＣＬ２、ＣＬ３への書き込みが全て終
了したら、ワード線ＷＬ０ａを閉じ、全てのライトスイ
ッチ（ここではＷＳ１ａ、ＷＳ１ｂ、ＷＳ２ａ、ＷＳ２
ｂ）を活性化させることで、副ビット線ＢＬｎ・／ＢＬ
ｎ（ｎ＝０〜７）および主ビット線（ＧＢＬＴ、ＧＢＬ
Ｎ）を短絡し、プリチャージレベルである１／２Ｖｉｎ
ｔレベルにバランスさせる。

【００９５】上記のように、選択された副ビット線（こ
こではＢＬ０・／ＢＬ０）に書き込まれたデータ（ここ
では”１”）とは逆相のデータ（ここでは”０”）を、
非選択の副ビット線（ここではＢＬ４・／ＢＬ４）に書
き込むことで、Ｖｉｎｔレベルの副ビット線ＢＬｎ・／
ＢＬｎと、ＧＮＤレベルの副ビット線ＢＬｎ・／ＢＬｎ
の数が同数になり、それらをバランスすることで、１／
２Ｖｉｎｔレベルへのプリチャージを高速化させること
が可能となる。

【００９６】この場合、図１の例では、同時に互いに逆
のデータを書き込む際に、副ビット線ＢＬ０・／ＢＬ０
とＢＬ４・／ＢＬ４のように互いに対称位置の副ビット
線に、互いに逆のデータを書き込んでいる。しかしなが
ら、互いに逆のデータを同時に書き込む際に、必ずしも
対称位置の副ビット線に書き込む必要はなく、Ｖｉｎｔ
レベルの副ビット線とＧＮＤレベルの副ビット線の数が
同数になればよい。

【００９７】また、図１および図２では、選択された副
センスアンプＳＳＡａの副ビット線対ＢＬ０、／ＢＬ０
からＢＬ３、／ＢＬ３のすべてに”１”データが書き込
まれている例が記載されている。本実施形態では、すべ
てが”１”データという上記例に限られること無く、例
えばＢＬ０、／ＢＬ０は”１”、ＢＬ１、／ＢＬ１は”
０”、ＢＬ２、／ＢＬ２は”１”…というケースについ
ても対応できるのは勿論である。そのケースでは、例え
ばＢＬ４、／ＢＬ４は”０”、ＢＬ５、／ＢＬ５は”
１”、ＢＬ６、／ＢＬ６は”０”…を書き込んだ上で、
短絡させれば本実施形態の効果を得ることができる。つ
まり、選択された副センスアンプＳＳＡａの副ビット線
対ＢＬ０、／ＢＬ０からＢＬ３、／ＢＬ３のそれぞれに
書き込まれた、データ”１”とデータ”０”の数同士に
少しでも偏り（数の不一致）があれば、本実施形態の効
果を得ることができる。

【００９８】さらに、上記実施形態では、図３および図
４において、制御信号ＢＷＳａ、ＢＷＳｂが入力される
トランジスタ５ａ、５ｂが存在するケース（すなわち、
データ側の副ビット線だけに書き込むのではなくビット
線対に同相信号の書き込みを行うケース）について説明
したが、本発明は、このケースに限定されるわけではな
い。

【００９９】すなわち、図３および図４において、制御
信号ＢＷＳａ、ＢＷＳｂが入力されるトランジスタ５
ａ、５ｂを削除しても本発明の効果を奏することができ
る。この削除したケースでは、選択された副センスアン
プに接続されたデータ側のビット線（例えばＢＬ０）に
例えば”１”を書き込むときに、非選択の副センスアン
プに接続されたデータ側のビット線（例えばＢＬ４）
に”０”を書き込む。つまり、同じ主ビット線に接続さ
れる非選択の副センスアンプの副ビット線対を構成する
データ側のビット線に、選択された副センスアンプの副
ビット線対を構成するデータ側のビット線に書き込まれ
た信号と互いに逆相となる信号を書き込む。そして、プ
リチャージ動作でそれらのデータ側の副ビット線同士を
バランスさせることで、プリチャージを高速化させるこ
とができる。

【０１００】また、図３および図４において、制御信号
ＢＷＳａ、ＢＷＳｂを活性化させなければ、副ビット線
対のデータ側だけに信号を書き込むことができる。その
結果、副ビット線対に逆相のデータを書き込む前記従来
の方式と比較して、ビット線間の隣接ノイズによる読み
出し信号の減少を抑えることができる（図１１参照）。

【０１０１】次に、図１２および図１３を参照して、変
形例について説明する。

【０１０２】本変形例は、図１２に示すように、前述し
た図３の回路が複数（本例では２つ）隣接して配置され
ている構成に関するものである。

【０１０３】図１２および図１３に示すように、本変形
例においても前述したように、選択された副ビット線
（例えばＢＬ０ａ・／ＢＬ０ａ）が接続された副センス
アンプ（ここではＳＳＡａ）へ書き込まれた電圧レベル
（ここでは”１”）と逆相の信号（ここでは”０”）
を、同じ主ビット線ＧＢＬＮ１、ＧＢＬＴ１で接続され
る非選択の副センスアンプ（ここではＳＳＡｂ）に接続
された副ビット線（ここではＢＬ０ｂ・／ＢＬ０ｂ）に
書き込む点（すなわち、選択・非選択副センスアンプに
接続された２組の副ビット線対に互いに逆相の信号を書
き込む点）は、同様である。

【０１０４】ところが、図１２の構成において、前記選
択・非選択副センスアンプに接続された２組の副ビット
線対（例えばＢＬ０ａ・／ＢＬ０ａおよびＢＬ０ｂ・／
ＢＬ０ｂ）に互いに逆相の信号を書き込むときに、以下
のようなタイミングで書き込みを行うと、隣接ノイズを
２度受ける副ビット線対が生じるという問題がある。

【０１０５】すなわち、図１２の構成において、副ビッ
ト線ＢＬ０ａ・／ＢＬ０ａおよびＢＬ０ｂ・／ＢＬ０ｂ
に互いに逆相の信号を書き込むときに、副ビット線ＢＬ
４ａ・／ＢＬ４ａおよびＢＬ４ｂ・／ＢＬ４ｂに互いに
逆相の信号を書き込む。次に、副ビット線ＢＬ１ａ・／
ＢＬ１ａおよびＢＬ１ｂ・／ＢＬ１ｂに互いに逆相の信
号を書き込むときに、ＢＬ５ａ・／ＢＬ５ａおよびＢＬ
５ｂ・／ＢＬ５ｂに互いに逆相の信号を書き込む。次い
で、副ビット線ＢＬ２ａ・／ＢＬ２ａおよびＢＬ２ｂ・
／ＢＬ２ｂに互いに逆相の信号を書き込むときに、ＢＬ
６ａ・／ＢＬ６ａおよびＢＬ６ｂ・／ＢＬ６ｂに互いに
逆相の信号を書き込む。次に、副ビット線ＢＬ３ａ・／
ＢＬ３ａおよびＢＬ３ｂ・／ＢＬ３ｂに互いに逆相の信
号を書き込むときに、ＢＬ７ａ・／ＢＬ７ａおよびＢＬ
７ｂ・／ＢＬ７ｂに互いに逆相の信号を書き込む。

【０１０６】上記の場合、副ビット線ＢＬ３ａ・／ＢＬ
３ａおよびＢＬ３ｂ・／ＢＬ３ｂは、副ビット線ＢＬ２
ａ・／ＢＬ２ａおよびＢＬ２ｂ・／ＢＬ２ｂに書き込み
が行われるときと、副ビット線ＢＬ４ａ・／ＢＬ４ａお
よびＢＬ４ｂ・／ＢＬ４ｂに書き込みが行われるときの
２度隣接ノイズを受けることになる。

【０１０７】このような問題を回避するために、本変形
例では、図１３に示すタイミング図に示すタイミングで
書き込みを行う。すなわち、副ビット線ＢＬ３ａ・／Ｂ
Ｌ３ａおよびＢＬ３ｂ・／ＢＬ３ｂに互いに逆相の信号
を書き込むときに、ＢＬ４ａ・／ＢＬ４ａおよびＢＬ４
ｂ・／ＢＬ４ｂに互いに逆相の信号を書き込む。次に、
副ビット線ＢＬ２ａ・／ＢＬ２ａおよびＢＬ２ｂ・／Ｂ
Ｌ２ｂに互いに逆相の信号を書き込むときに、ＢＬ５ａ
・／ＢＬ５ａおよびＢＬ５ｂ・／ＢＬ５ｂに互いに逆相
の信号を書き込む。次いで、副ビット線ＢＬ１ａ・／Ｂ
Ｌ１ａおよびＢＬ１ｂ・／ＢＬ１ｂに互いに逆相の信号
を書き込むときに、ＢＬ６ａ・／ＢＬ６ａおよびＢＬ６
ｂ・／ＢＬ６ｂに互いに逆相の信号を書き込む。次に、
副ビット線ＢＬ０ａ・／ＢＬ０ａおよびＢＬ０ｂ・／Ｂ
Ｌ０ｂに互いに逆相の信号を書き込むときに、副ビット
線ＢＬ７ａ・／ＢＬ７ａおよびＢＬ７ｂ・／ＢＬ７ｂに
互いに逆相の信号を書き込む。

【０１０８】図１３は、主ビット線ＧＢＬＴ１および主
ビット線ＧＢＬＮ０の略中間に位置する仮想線分（図示
せず）を基準とし、前記基準から主ビット線ＧＢＬＴ１
および主ビット線ＧＢＬＮ０のそれぞれの方向に向けて
の配置順が等しいビット線対同士（ＢＬ３ａ・／ＢＬ３
ａおよびＢＬ３ｂ・／ＢＬ３ｂと、ＢＬ４ａ・／ＢＬ４
ａおよびＢＬ４ｂ・／ＢＬ４ｂや、ＢＬ２ａ・／ＢＬ２
ａおよびＢＬ２ｂ・／ＢＬ２ｂと、ＢＬ５ａ・／ＢＬ５
ａおよびＢＬ５ｂ・／ＢＬ５ｂ）に同タイミングで前記
信号が供給される状態を示したものである。

【０１０９】これにより、異なる（隣接する）主センス
アンプＭＳＡに接続された副ビット線からのノイズを受
けることが無くなるため、読み出し信号の増幅および書
き込み動作が行われる前に、２度隣接ノイズを受ける副
ビット線対が無くなる。

【０１１０】尚、前述したように、図３および図４に示
した制御信号ＢＷＳａ、ＢＷＳｂが入力されるトランジ
スタ５ａ、５ｂを削除した例では、副ビット線対に逆相
のデータを書き込む前記従来の方式と比較して、隣接す
るビット線対の隣接ノイズによる読み出し信号の減少量
が半分になるものの、依然として隣接ノイズを受ける回
数に比例して読み出し信号が減少してしまう。したがっ
て、制御信号ＢＷＳａ、ＢＷＳｂが入力されるトランジ
スタ５ａ、５ｂを削除した前記例において、図１３に示
すタイミングに従って書き込み動作を行うと、隣接ノイ
ズを受ける回数を減らせる分、効果的である。

【０１１１】さらに、副ビット線対のデータ側とリファ
レンス側に同電位を書き込むことにより（図６参照）、
副ビット線間の信号量を減少させること無く確保して
も、ノイズを受ける回数が多いと、図１４に示すよう
に、副ビット線対の電位がＬＯＷ側へ大きく変動した場
合、副センスアンプを構成するトランジスタＮ１とＮ２
の電流能力の差が小さくなり、副センスアンプのゲイン
が小さくなってしまう。その結果、主ビット線の信号量
が減少してしまう。したがって、上記変形例と同様に、
隣り合う副センスアンプに対して、副ビット線が対称に
接続されるように、制御信号ＴＧＳｎを活性化すること
が有効である（図１３参照）。

【０１１２】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、第１のノードと第２のノードを備え、
前記第１および第２のノード間の電位差を増幅する第１
のセンスアンプ（ＳＳＡｂ）と、第３のノードと第４の
ノードを備え、前記第３および第４のノード間の電位差
を増幅する第２のセンスアンプ（ＳＳＡａ）と、前記第
１のセンスアンプ（ＳＳＡｂ）の前記第１のノードおよ
び前記第２のセンスアンプ（ＳＳＡａ）の前記第３のノ
ードが接続される第１のビット線（ＧＢＬＴ）と、前記
第１のセンスアンプ（ＳＳＡｂ）の前記第２のノードお
よび前記第２のセンスアンプ（ＳＳＡａ）の前記第４の
ノードが接続される第２のビット線（ＧＢＬＮ）と、前
記第１および第２のセンスアンプ（ＳＳＡｂ、ＳＳＡ
ａ）のそれぞれにオープンビット線方式で接続される複
数のビット線対（ＢＬｎ，／ＢＬｎ）とを備え、前記第
１および第２のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）の
それぞれに接続された前記複数のビット線対（ＢＬｎ，
／ＢＬｎ）のそれぞれには、前記ビット線対を構成する
リファレンス側ビット線およびデータ側ビット線に互い
に同相の信号が供給され、前記第１のセンスアンプ（Ｓ
ＳＡｂ）に接続された前記複数のビット線対（ＢＬｎ，
／ＢＬｎ（ｎ＝４〜７））のうちの第１のビット線対に
は、前記第２のセンスアンプ（ＳＳＡａ）に接続された
前記複数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝０〜
３））のうちの第１のビット線対に供給された第１の前
記信号とは互いに逆相の第２の前記信号が供給され、前
記第１のセンスアンプ（ＳＳＡｂ）に接続された前記複
数のビット線対（ＢＬｎ，／ＢＬｎ（ｎ＝４〜７））の
うちの第２のビット線対には、前記第２のセンスアンプ
（ＳＳＡａ）に接続された前記複数のビット線対（ＢＬ
ｎ，／ＢＬｎ（ｎ＝０〜３））のうちの第２のビット線
対に供給された第３の前記信号とは互いに逆相の第４の
前記信号が供給されるため、プリチャージ動作で前記第
１および第２のセンスアンプ（ＳＳＡｂ、ＳＳＡａ）の
それぞれに接続された前記複数のビット線対をショート
させ、電位をバランスさせることで、プリチャージを高
速化させることができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一実施の形態を示す
回路構成図である。

【図２】図１の半導体記憶装置のタイミング図である。

【図３】図１の構成の一具体例を示す図である。

【図４】図３の回路の一部を拡大して示す図である。

【図５】図３の回路のタイミング図である。

【図６】図３の回路におけるビット線間隣接ノイズの影
響を抑える効果を説明するための図である。

【図７】図３の回路における副センスアンプを示す回路
構成図である。

【図８】図３の回路における主センスアンプを示す回路
構成図である。

【図９】ビット線対に同相信号として書き込まれたデー
タが”１”に偏ったケースを示す回路図である。

【図１０】図９の回路のタイミング図である。

【図１１】ビット線対のデータ側ビット線のみに増幅さ
れた信号を書き込む場合のビット線間隣接ノイズの影響
を抑える効果を説明するための図である。

【図１２】本発明の半導体記憶装置の一実施の形態の変
形例を示す回路構成図である。

【図１３】図１２の回路のタイミング図である。

【図１４】図１２の変形例の問題点を説明するための図
である。

【図１５】従来の半導体装置を示す図である。

【図１６】従来の半導体装置におけるタイミング図であ
る。

【図１７】特開平７-２０１１７０号公報に開示された
半導体記憶装置を示す回路図である。

【図１８】特開平７-１１１０８３号公報に開示された
半導体記憶装置を示す回路図である。

【符号の説明】

ＢＬ０ ビット線 ＢＬ１ ビット線 ＢＬ２ ビット線 ＢＬ３ ビット線 ＢＬ４ ビット線 ＢＬ５ ビット線 ＢＬ６ ビット線 ＢＬ７ ビット線 ／ＢＬ０ ビット線 ／ＢＬ１ ビット線 ／ＢＬ２ ビット線 ／ＢＬ３ ビット線 ／ＢＬ４ ビット線 ／ＢＬ５ ビット線 ／ＢＬ６ ビット線 ／ＢＬ７ ビット線 ＢＷＳａ 制御信号 ＢＷＳｂ 制御信号 Ｃｂｂ 容量 ＣＬ０ メモリセル ＣＬ１ メモリセル ＣＬ２ メモリセル ＣＬ３ メモリセル ＣＬ４ メモリセル ＣＬ５ メモリセル ＣＬ６ メモリセル ＣＬ７ メモリセル ＧＢＬＴ 主ビット線 ＧＢＬＮ 主ビット線 ＭＳＡ 主センスアンプ Ｎ１ トランジスタ Ｎ２ トランジスタ ＰＲＳ 信号 ＲＳａ 信号 ＲＳｂ 信号 ＳＡ１ センスアンプ ＳＡ２ センスアンプ ＳＳＡａ 副センスアンプ ＳＳＡｂ 副センスアンプ ＴＧ０ トランスファーゲート ＴＧ１ トランスファーゲート ＴＧ２ トランスファーゲート ＴＧ３ トランスファーゲート ＴＧ４ トランスファーゲート ＴＧ５ トランスファーゲート ＴＧ６ トランスファーゲート ＴＧ７ トランスファーゲート ＴＧ８ トランスファーゲート ＴＧ９ トランスファーゲート ＴＧ１０ トランスファーゲート ＴＧ１１ トランスファーゲート ＴＧ１２ トランスファーゲート ＴＧ１３ トランスファーゲート ＴＧ１４ トランスファーゲート ＴＧ１５ トランスファーゲート ＴＧＳ０ 信号 ＴＧＳ１ 信号 ＴＧＳ２ 信号 ＴＧＳ３ 信号 ＴＧＳ４ 信号 ＴＧＳ５ 信号 ＴＧＳ６ 信号 ＴＧＳ７ 信号 Ｔｒ１ａ トランジスタ Ｔｒ１ｂ トランジスタ Ｔｒ２ａ トランジスタ Ｔｒ２ｂ トランジスタ Ｔｒ５ａ トランジスタ Ｔｒ５ｂ トランジスタ ＷＬ０ ワード線 ＷＬ１ ワード線 ＷＬｎ＋１ ワード線 ＷＬｎａ ワード線 ＷＬｎｂ ワード線 ＷＳ１ａ 制御信号 ＷＳ１ｂ 制御信号 ＷＳ２ａ 制御信号 ＷＳ２ｂ 制御信号 ΔＶ 読み出し信号 δ 隣接ノイズ

Claims (23)

(57)【特許請求の範囲】
1. 【請求項１】 第１のノードと第２のノードを備え、前
   記第１および第２のノード間の電位差を増幅する第１の
   センスアンプと、 第３のノードと第４のノードを備え、前記第３および第
   ４のノード間の電位差を増幅する第２のセンスアンプ
   と、 前記第１のセンスアンプの前記第１のノードおよび前記
   第２のセンスアンプの前記第３のノードが接続される第
   １のビット線と、 前記第１のセンスアンプの前記第２のノードおよび前記
   第２のセンスアンプの前記第４のノードが接続される第
   ２のビット線と、 前記第１および第２のセンスアンプのそれぞれにオープ
   ンビット線方式で接続される複数のビット線対とを備
   え、 前記第１および第２のセンスアンプのそれぞれに接続さ
   れた前記複数のビット線対のそれぞれには、前記ビット
   線対を構成するリファレンス側ビット線およびデータ側
   ビット線に互いに同相の信号が供給され、 前記第１のセンスアンプに接続された前記複数のビット
   線対のうちの第１のビット線対には、前記第２のセンス
   アンプに接続された前記複数のビット線対のうちの第１
   のビット線対に供給された第１の前記信号とは互いに逆
   相の第２の前記信号が供給され、 前記第１のセンスアンプに接続された前記複数のビット
   線対のうちの第２のビット線対には、前記第２のセンス
   アンプに接続された前記複数のビット線対のうちの第２
   のビット線対に供給された第３の前記信号とは互いに逆
   相の第４の前記信号が供給される半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 互いに逆相の前記信号が供給された、前記第１のセンス
   アンプに接続された前記複数のビット線対および前記第
   ２のセンスアンプに接続された前記複数のビット線対の
   数は、同じである半導体記憶装置。
3. 【請求項３】 請求項１または２に記載の半導体記憶装
   置において、 前記第１のセンスアンプおよび前記第２のセンスアンプ
   のそれぞれに接続された前記ビット線対を構成する前記
   リファレンス側ビット線および前記データ側ビット線と
   の間には、前記リファレンス側ビット線および前記デー
   タ側ビット線の間を接続状態および非接続状態のいずれ
   か一方にスイッチングするスイッチング手段が設けられ
   ている半導体記憶装置。
4. 【請求項４】 第１のノードと第２のノードを備え、前
   記第１および第２のノード間の電位差を増幅する第１の
   センスアンプと、 第３のノードと第４のノードを備え、前記第３および第
   ４のノード間の電位差を増幅する第２のセンスアンプ
   と、 前記第１のセンスアンプの前記第１のノードおよび前記
   第２のセンスアンプの前記第３のノードが接続される第
   １のビット線と、 前記第１のセンスアンプの前記第２のノードおよび前記
   第２のセンスアンプの前記第４のノードが接続される第
   ２のビット線と、 前記第１および第２のセンスアンプのそれぞれにオープ
   ンビット線方式で接続される複数のビット線対とを備
   え、 前記第１および第２のセンスアンプのそれぞれに接続さ
   れた前記複数のビット線対のそれぞれには、前記第１お
   よび第２のセンスアンプのいずれか一方から前記ビット
   線対を構成するリファレンス側ビット線およびデータ側
   ビット線のうち前記データ側ビット線のみに信号が供給
   され、 前記第１のセンスアンプに接続された前記複数のビット
   線対を構成する前記データ側ビット線のうちの第１のデ
   ータ側ビット線には、前記第２のセンスアンプに接続さ
   れた前記複数のビット線対を構成する前記データ側ビッ
   ト線のうちの第１のデータ側ビット線に供給された第１
   の前記信号とは互いに逆相の第２の前記信号が供給さ
   れ、 前記第１のセンスアンプに接続された前記複数のビット
   線対を構成する前記データ側ビット線のうちの第２のデ
   ータ側ビット線には、前記第２のセンスアンプに接続さ
   れた前記複数のビット線対を構成する前記データ側ビッ
   ト線のうちの第２のデータ側ビット線に供給された第３
   の前記信号とは互いに逆相の第４の前記信号が供給され
   る半導体記憶装置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、 互いに逆相の前記信号が供給された、前記第１のセンス
   アンプに接続された前記複数のビット線対を構成する前
   記データ側ビット線および前記第２のセンスアンプに接
   続された前記複数のビット線対を構成する前記データ側
   ビット線の数は、同じである半導体記憶装置。
6. 【請求項６】 請求項１から３のいずれかに記載の半導
   体記憶装置において、 前記第１のセンスアンプの前記第１のノードと、前記第
   １のビット線との間には、前記第１のノードと前記第１
   のビット線との間を接続状態および非接続状態のいずれ
   か一方にスイッチングする第１のスイッチング手段が設
   けられ、 前記第２のセンスアンプの前記第３のノードと、前記第
   １のビット線との間には、前記第３のノードと前記第１
   のビット線との間を接続状態および非接続状態のいずれ
   か一方にスイッチングする第２のスイッチング手段が設
   けられ、 前記第１のセンスアンプの前記第２のノードと、前記第
   ２のビット線との間には、前記第２のノードと前記第２
   のビット線との間を接続状態および非接続状態のいずれ
   か一方にスイッチングする第３のスイッチング手段が設
   けられ、 前記第２のセンスアンプの前記第４のノードと、前記第
   ２のビット線との間には、前記第４のノードと前記第２
   のビット線との間を接続状態および非接続状態のいずれ
   か一方にスイッチングする第４のスイッチング手段が設
   けられている半導体記憶装置。
7. 【請求項７】 請求項６記載の半導体記憶装置におい
   て、 前記第１のセンスアンプに接続された前記複数のビット
   線対のそれぞれに前記第１および第３の信号が供給さ
   れ、かつ、前記第２のセンスアンプに接続された前記複
   数のビット線対のそれぞれに前記第２および第４の信号
   が供給された後、 前記第１、第２、第３および第４のスイッチング手段の
   それぞれは、前記接続した状態にスイッチングされる半
   導体記憶装置。
8. 【請求項８】 請求項４または５に記載の半導体記憶装
   置において、 前記第１のセンスアンプの前記第１のノードと、前記第
   １のビット線との間には、前記第１のノードと前記第１
   のビット線との間を接続状態および非接続状態のいずれ
   か一方にスイッチングする第１のスイッチング手段が設
   けられ、 前記第２のセンスアンプの前記第３のノードと、前記第
   １のビット線との間には、前記第３のノードと前記第１
   のビット線との間を接続状態および非接続状態のいずれ
   か一方にスイッチングする第２のスイッチング手段が設
   けられ、 前記第１のセンスアンプの前記第２のノードと、前記第
   ２のビット線との間には、前記第２のノードと前記第２
   のビット線との間を接続状態および非接続状態のいずれ
   か一方にスイッチングする第３のスイッチング手段が設
   けられ、 前記第２のセンスアンプの前記第４のノードと、前記第
   ２のビット線との間には、前記第４のノードと前記第２
   のビット線との間を接続状態および非接続状態のいずれ
   か一方にスイッチングする第４のスイッチング手段が設
   けられている半導体記憶装置。
9. 【請求項９】 請求項８記載の半導体記憶装置におい
   て、 前記第１のセンスアンプに接続された前記複数のビット
   線対を構成する前記データ側ビット線のそれぞれに前記
   第１および第３の信号が供給され、かつ、前記第２のセ
   ンスアンプに接続された前記複数のビット線対を構成す
   る前記データ側ビット線のそれぞれに前記第２および第
   ４の信号が供給された後、 前記第１、第２、第３および第４のスイッチング手段の
   それぞれは、前記接続した状態にスイッチングされる半
   導体記憶装置。
10. 【請求項１０】 請求項６から９のいずれかに記載の半
    導体記憶装置において、 前記第１のビット線は、第１の電位に設定され、 前記第２のビット線は、第２の電位に設定され、 前記第１のスイッチング手段が前記接続状態にスイッチ
    ングされるとともに前記第３のスイッチング手段が前記
    非接続状態にスイッチングされるときには、前記第２の
    スイッチング手段が非接続状態にスイッチングされると
    ともに、前記第４のスイッチング手段が前記接続状態に
    スイッチングされ、 前記第１のスイッチング手段が前記非接続状態にスイッ
    チングされるとともに前記第３のスイッチング手段が前
    記接続状態にスイッチングされるときには、前記第２の
    スイッチング手段が接続状態にスイッチングされるとと
    もに、前記第４のスイッチング手段が前記非接続状態に
    スイッチングされる半導体記憶装置。
11. 【請求項１１】 請求項１から１０のいずれかに記載の
    半導体記憶装置において、 前記第１のセンスアンプと、前記第１のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に
    は、該複数のビット線対のそれぞれと前記第１のセンス
    アンプとの間を接続状態および非接続状態のいずれか一
    方に切換える第１の切換え手段が設けられ、 前記第２のセンスアンプと、前記第２のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に
    は、該複数のビット線対のそれぞれと前記第２のセンス
    アンプとの間を接続状態および非接続状態のいずれか一
    方に切換える第２の切換え手段が設けられている半導体
    記憶装置。
12. 【請求項１２】 請求項１から１１のいずれかに記載の
    半導体記憶装置において、 前記第１および第２のセンスアンプのそれぞれは、副セ
    ンスアンプであり、 前記第１および第２のビット線は、主ビット線対を構成
    するとともに、前記第１および第２のビット線には、主
    センスアンプが接続され、 前記複数のビット線対のそれぞれは、副ビット線対であ
    る半導体記憶装置。
13. 【請求項１３】 第１のノードと第２のノードを備え、
    前記第１および第２のノード間の電位差を増幅する第１
    のセンスアンプを提供するステップと、 第３のノードと第４のノードを備え、前記第３および第
    ４のノード間の電位差を増幅する第２のセンスアンプを
    提供するステップと、 前記第１のセンスアンプの前記第１のノードおよび前記
    第２のセンスアンプの前記第３のノードが接続される第
    １のビット線を提供するステップと、 前記第１のセンスアンプの前記第２のノードおよび前記
    第２のセンスアンプの前記第４のノードが接続される第
    ２のビット線を提供するステップと、 前記第１および第２のセンスアンプのそれぞれにオープ
    ンビット線方式で接続される複数のビット線対を提供す
    るステップと、 前記第１および第２のセンスアンプのそれぞれに接続さ
    れた前記複数のビット線対のそれぞれに、前記ビット線
    対を構成するリファレンス側ビット線およびデータ側ビ
    ット線とで互いに同相の信号を供給するステップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対のうちの第１のビット線対に、前記第２のセンスア
    ンプに接続された前記複数のビット線対のうちの第１の
    ビット線対に供給された第１の前記信号とは互いに逆相
    の第２の前記信号を供給するステップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対のうちの第２のビット線対に、前記第２のセンスア
    ンプに接続された前記複数のビット線対のうちの第２の
    ビット線対に供給された第３の前記信号とは互いに逆相
    の第４の前記信号を供給するステップと、 前記第１のセンスアンプに接続された前記第１のビット
    線対と、前記第２のセンスアンプに接続された前記第１
    のビット線対と、前記第１のセンスアンプに接続された
    前記第２のビット線対と、前記第２のセンスアンプに接
    続された前記第２のビット線対とを導通させるステップ
    とを備えた半導体記憶装置のプリチャージ方法。
14. 【請求項１４】 請求項１３記載の半導体記憶装置のプ
    リチャージ方法において、 前記互いに逆相の前記信号を供給するステップは、前記
    互いに逆相の前記信号が供給された、前記第１のセンス
    アンプに接続された前記複数のビット線対および前記第
    ２のセンスアンプに接続された前記複数のビット線対の
    数が、同じとなるように行う半導体記憶装置のプリチャ
    ージ方法。
15. 【請求項１５】 請求項１３または１４に記載の半導体
    記憶装置のプリチャージ方法において、 更に、 前記第１のセンスアンプおよび前記第２のセンスアンプ
    のそれぞれに接続された前記ビット線対を構成する前記
    リファレンス側ビット線および前記データ側ビット線と
    の間に、前記リファレンス側ビット線および前記データ
    側ビット線の間を接続状態および非接続状態のいずれか
    一方にスイッチングするスイッチング手段を提供するス
    テップとを備え、 前記第１および第２のセンスアンプのそれぞれに接続さ
    れた前記複数のビット線対のそれぞれに、前記ビット線
    対を構成するリファレンス側ビット線およびデータ側ビ
    ット線とで互いに同相の信号を供給するステップは、前
    記スイッチング手段を前記接続状態にスイッチングする
    ことにより行う半導体記憶装置のプリチャージ方法。
16. 【請求項１６】 第１のノードと第２のノードを備え、
    前記第１および第２のノード間の電位差を増幅する第１
    のセンスアンプを提供するステップと、 第３のノードと第４のノードを備え、前記第３および第
    ４のノード間の電位差を増幅する第２のセンスアンプを
    提供するステップと、 前記第１のセンスアンプの前記第１のノードおよび前記
    第２のセンスアンプの前記第３のノードが接続される第
    １のビット線を提供するステップと、 前記第１のセンスアンプの前記第２のノードおよび前記
    第２のセンスアンプの前記第４のノードが接続される第
    ２のビット線を提供するステップと、 前記第１および第２のセンスアンプのそれぞれにオープ
    ンビット線方式で接続される複数のビット線対を提供す
    るステップと、 前記第１および第２のセンスアンプのそれぞれに接続さ
    れた前記複数のビット線対のそれぞれに、前記第１およ
    び第２のセンスアンプのいずれか一方から前記ビット線
    対を構成するリファレンス側ビット線およびデータ側ビ
    ット線のうち前記データ側ビット線のみに信号を供給す
    るステップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対を構成する前記データ側ビット線のうちの第１のデ
    ータ側ビット線に、前記第２のセンスアンプに接続され
    た前記複数のビット線対を構成する前記データ側ビット
    線のうちの第１のデータ側ビット線に供給された第１の
    前記信号とは互いに逆相の第２の前記信号を供給するス
    テップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対を構成する前記データ側ビット線のうちの第２のデ
    ータ側ビット線に、前記第２のセンスアンプに接続され
    た前記複数のビット線対を構成する前記データ側ビット
    線のうちの第２のデータ側ビット線に供給された第３の
    前記信号とは互いに逆相の第４の前記信号を供給するス
    テップと、 前記第１のセンスアンプに接続された前記第１のデータ
    側ビット線と、前記第２のセンスアンプに接続された前
    記第１のデータ側ビット線と、前記第１のセンスアンプ
    に接続された前記第２のデータ側ビット線と、前記第２
    のセンスアンプに接続された前記第２のデータ側ビット
    線とを導通させるステップとを備えた半導体記憶装置の
    プリチャージ方法。
17. 【請求項１７】 請求項１６記載の半導体記憶装置のプ
    リチャージ方法において、 前記互いに逆相の前記信号を提供するステップは、前記
    互いに逆相の前記信号が供給された、前記第１のセンス
    アンプに接続された前記複数のビット線対を構成する前
    記データ側ビット線および前記第２のセンスアンプに接
    続された前記複数のビット線対を構成する前記データ側
    ビット線の数が、同じとなるように行う半導体記憶装置
    のプリチャージ方法。
18. 【請求項１８】 請求項１３から１５のいずれかに記載
    の半導体記憶装置のプリチャージ方法において、 前記第１のセンスアンプの前記第１のノードと、前記第
    １のビット線との間に、前記第１のノードと前記第１の
    ビット線との間を接続状態および非接続状態のいずれか
    一方にスイッチングする第１のスイッチング手段を提供
    するステップと、 前記第２のセンスアンプの前記第３のノードと、前記第
    １のビット線との間に、前記第３のノードと前記第１の
    ビット線との間を接続状態および非接続状態のいずれか
    一方にスイッチングする第２のスイッチング手段を提供
    するステップと、 前記第１のセンスアンプの前記第２のノードと、前記第
    ２のビット線との間に、前記第２のノードと前記第２の
    ビット線との間を接続状態および非接続状態のいずれか
    一方にスイッチングする第３のスイッチング手段を提供
    するステップと、 前記第２のセンスアンプの前記第４のノードと、前記第
    ２のビット線との間に、前記第４のノードと前記第２の
    ビット線との間を接続状態および非接続状態のいずれか
    一方にスイッチングする第４のスイッチング手段を提供
    するステップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対のそれぞれに前記第１および第３の信号が供給さ
    れ、かつ、前記第２のセンスアンプに接続された前記複
    数のビット線対のそれぞれに前記第２および第４の信号
    が供給された後に、前記第１、第２、第３および第４の
    スイッチング手段のそれぞれを、前記接続した状態にス
    イッチングするステップとを備えた半導体記憶装置のプ
    リチャージ方法。
19. 【請求項１９】 請求項１６または１７に記載の半導体
    記憶装置のプリチャージ方法において、 前記第１のセンスアンプの前記第１のノードと、前記第
    １のビット線との間に、前記第１のノードと前記第１の
    ビット線との間を接続状態および非接続状態のいずれか
    一方にスイッチングする第１のスイッチング手段を提供
    するステップと、 前記第２のセンスアンプの前記第３のノードと、前記第
    １のビット線との間に、前記第３のノードと前記第１の
    ビット線との間を接続状態および非接続状態のいずれか
    一方にスイッチングする第２のスイッチング手段を提供
    するステップと、 前記第１のセンスアンプの前記第２のノードと、前記第
    ２のビット線との間に、前記第２のノードと前記第２の
    ビット線との間を接続状態および非接続状態のいずれか
    一方にスイッチングする第３のスイッチング手段を提供
    するステップと、 前記第２のセンスアンプの前記第４のノードと、前記第
    ２のビット線との間に、前記第４のノードと前記第２の
    ビット線との間を接続状態および非接続状態のいずれか
    一方にスイッチングする第４のスイッチング手段を提供
    するステップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対を構成する前記データ側ビット線のそれぞれに前記
    第１および第３の信号が供給され、かつ、前記第２のセ
    ンスアンプに接続された前記複数のビット線対を構成す
    る前記データ側ビット線のそれぞれに前記第２および第
    ４の信号が供給された後に、前記第１、第２、第３およ
    び第４のスイッチング手段のそれぞれを、前記接続した
    状態にスイッチングするステップとを備えた半導体記憶
    装置のプリチャージ方法。
20. 【請求項２０】 請求項１８または１９に記載の半導体
    記憶装置のプリチャージ方法において、 前記第１のビット線を、第１の電位に設定するステップ
    と、 前記第２のビット線を、第２の電位に設定するステップ
    と、 前記第１のスイッチング手段が前記接続状態にスイッチ
    ングされるとともに前記第３のスイッチング手段が前記
    非接続状態にスイッチングされるときには、前記第２の
    スイッチング手段を非接続状態にスイッチングするとと
    もに、前記第４のスイッチング手段を前記接続状態にス
    イッチングするステップと、 前記第１のスイッチング手段が前記非接続状態にスイッ
    チングされるとともに前記第３のスイッチング手段が前
    記接続状態にスイッチングされるときには、前記第２の
    スイッチング手段を接続状態にスイッチングするととも
    に、前記第４のスイッチング手段を前記非接続状態にス
    イッチングするステップとを備えた半導体記憶装置のプ
    リチャージ方法。
21. 【請求項２１】 請求項１３から２０のいずれかに記載
    の半導体記憶装置のプリチャージ方法において、 更に、 前記第１のセンスアンプと、前記第１のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第１のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第１の切換え手段を提供するステップと、 前記第２のセンスアンプと、前記第２のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第２のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第２の切換え手段を提供するステップとを備え
    た半導体記憶装置のプリチャージ方法。
22. 【請求項２２】 第１のノードと第２のノードを備え、
    前記第１および第２のノード間の電位差を増幅する第１
    のセンスアンプを提供するステップと、 第３のノードと第４のノードを備え、前記第３および第
    ４のノード間の電位差を増幅する第２のセンスアンプを
    提供するステップと、 前記第１のセンスアンプの前記第１のノードおよび前記
    第２のセンスアンプの前記第３のノードが接続される第
    １のビット線を提供するステップと、 前記第１のセンスアンプの前記第２のノードおよび前記
    第２のセンスアンプの前記第４のノードが接続される第
    ２のビット線を提供するステップと、 前記第１および第２のセンスアンプのそれぞれにオープ
    ンビット線方式で接続される複数のビット線対を提供す
    るステップと、 前記第１のセンスアンプと、前記第１のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第１のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第１の切換え手段を提供するステップと、 前記第２のセンスアンプと、前記第２のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第２のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第２の切換え手段を提供するステップと、 第５のノードと第６のノードを備え、前記第５および第
    ６のノード間の電位差を増幅する第３のセンスアンプを
    提供するステップと、 第７のノードと第８のノードを備え、前記第７および第
    ８のノード間の電位差を増幅する第４のセンスアンプを
    提供するステップと、 前記第３のセンスアンプの前記第６のノードおよび前記
    第４のセンスアンプの前記第８のノードが接続される第
    ３のビット線を前記第１のビット線に沿う位置に提供す
    るステップと、 前記第３のセンスアンプの前記第５のノードおよび前記
    第４のセンスアンプの前記第７のノードが接続される第
    ４のビット線を提供するステップと、 前記第３および第４のセンスアンプのそれぞれにオープ
    ンビット線方式で接続される複数のビット線対を提供す
    るステップと、 前記第３のセンスアンプと、前記第３のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第３のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第３の切換え手段を提供するステップと、 前記第４のセンスアンプと、前記第４のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第４のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第４の切換え手段を提供するステップと、 前記第１および第２のセンスアンプのそれぞれに接続さ
    れた前記複数のビット線対のそれぞれに、前記ビット線
    対を構成するリファレンス側ビット線およびデータ側ビ
    ット線とで互いに同相の信号を供給するステップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対のうちの第１のビット線対に、前記第２のセンスア
    ンプに接続された前記複数のビット線対のうちの第１の
    ビット線対に供給された第１の前記信号とは互いに逆相
    の第２の前記信号を供給するステップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対のうちの第２のビット線対に、前記第２のセンスア
    ンプに接続された前記複数のビット線対のうちの第２の
    ビット線対に供給された第３の前記信号とは互いに逆相
    の第４の前記信号を供給するステップと、 前記第１のセンスアンプに接続された第１のビット線対
    と、前記第２のセンスアンプに接続された第１のビット
    線対と、前記第１のセンスアンプに接続された第２のビ
    ット線対と、前記第２のセンスアンプに接続された第２
    のビット線対とを導通させるステップと、 前記第３および第４のセンスアンプのそれぞれに接続さ
    れた前記複数のビット線対のそれぞれに、前記ビット線
    対を構成するリファレンス側ビット線およびデータ側ビ
    ット線とで互いに同相の信号を供給するステップと、 前記第３のセンスアンプに接続された前記複数のビット
    線対のうちの第１のビット線対に、前記第４のセンスア
    ンプに接続された前記複数のビット線対のうちの第１の
    ビット線対に供給された第５の前記信号とは互いに逆相
    の第６の前記信号を供給するステップと、 前記第３のセンスアンプに接続された前記複数のビット
    線対のうちの第２のビット線対に、前記第４のセンスア
    ンプに接続された前記複数のビット線対のうちの第２の
    ビット線対に供給された第６の前記信号とは互いに逆相
    の第７の前記信号を供給するステップと、 前記第３のセンスアンプに接続された第１のビット線対
    と、前記第４のセンスアンプに接続された第１のビット
    線対と、前記第３のセンスアンプに接続された第２のビ
    ット線対と、前記第４のセンスアンプに接続された第２
    のビット線対とを導通させるステップと、 前記第１から第４のセンスアンプのそれぞれに接続され
    た前記複数のビット線対のそれぞれに前記信号が供給さ
    れるときに、前記複数のビット線対のうちの、前記第１
    のビット線および前記第３のビット線の略中間に位置す
    る仮想線分を基準とし、前記基準から前記第１のビット
    線および前記第３のビット線のそれぞれの方向に向けて
    の配置順が等しい前記ビット線対同士に同タイミングで
    前記信号が供給されるように前記第１から第４の切換え
    手段を操作するステップとを備えた半導体記憶装置のプ
    リチャージ方法。
23. 【請求項２３】 第１のノードと第２のノードを備え、
    前記第１および第２のノード間の電位差を増幅する第１
    のセンスアンプを提供するステップと、 第３のノードと第４のノードを備え、前記第３および第
    ４のノード間の電位差を増幅する第２のセンスアンプを
    提供するステップと、 前記第１のセンスアンプの前記第１のノードおよび前記
    第２のセンスアンプの前記第３のノードが接続される第
    １のビット線を提供するステップと、 前記第１のセンスアンプの前記第２のノードおよび前記
    第２のセンスアンプの前記第４のノードが接続される第
    ２のビット線を提供するステップと、 前記第１および第２のセンスアンプのそれぞれにオープ
    ンビット線方式で接続される複数のビット線対を提供す
    るステップと、 前記第１のセンスアンプと、前記第１のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第１のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第１の切換え手段を提供するステップと、 前記第２のセンスアンプと、前記第２のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第２のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第２の切換え手段を提供するステップと、 第５のノードと第６のノードを備え、前記第５および第
    ６のノード間の電位差を増幅する第３のセンスアンプを
    提供するステップと、 第７のノードと第８のノードを備え、前記第７および第
    ８のノード間の電位差を増幅する第４のセンスアンプを
    提供するステップと、 前記第３のセンスアンプの前記第６のノードおよび前記
    第４のセンスアンプの前記第８のノードが接続される第
    ３のビット線を前記第１のビット線に沿う位置に提供す
    るステップと、 前記第３のセンスアンプの前記第５のノードおよび前記
    第４のセンスアンプの前記第７のノードが接続される第
    ４のビット線を提供するステップと、 前記第３および第４のセンスアンプのそれぞれにオープ
    ンビット線方式で接続される複数のビット線対を提供す
    るステップと、 前記第３のセンスアンプと、前記第３のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第３のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第３の切換え手段を提供するステップと、 前記第４のセンスアンプと、前記第４のセンスアンプに
    接続された前記複数のビット線対のそれぞれとの間に、
    該複数のビット線対のそれぞれと前記第４のセンスアン
    プとの間を接続状態および非接続状態のいずれか一方に
    切換える第４の切換え手段を提供するステップと、 前記第１および第２のセンスアンプのそれぞれに接続さ
    れた前記複数のビット線対のそれぞれに、前記第１およ
    び第２のセンスアンプのいずれか一方から前記ビット線
    対を構成するリファレンス側ビット線およびデータ側ビ
    ット線のうち前記データ側ビット線のみに信号を供給す
    るステップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対を構成する前記データ側ビット線のうちの第１のデ
    ータ側ビット線に、前記第２のセンスアンプに接続され
    た前記複数のビット線対を構成する前記データ側ビット
    線のうちの第１のデータ側ビット線に供給された第１の
    前記信号とは互いに逆相の第２の前記信号を供給するス
    テップと、 前記第１のセンスアンプに接続された前記複数のビット
    線対を構成する前記データ側ビット線のうちの第２のデ
    ータ側ビット線に、前記第２のセンスアンプに接続され
    た前記複数のビット線対を構成する前記データ側ビット
    線のうちの第２のデータ側ビット線に供給された第３の
    前記信号とは互いに逆相の第４の前記信号を供給するス
    テップと、 前記第１のセンスアンプに接続された前記第１のデータ
    側ビット線と、前記第２のセンスアンプに接続された前
    記第１のデータ側ビット線と、前記第１のセンスアンプ
    に接続された前記第２のデータ側ビット線と、前記第２
    のセンスアンプに接続された前記第２のデータ側ビット
    線とを導通させるステップと、 前記第３および第４のセンスアンプのそれぞれに接続さ
    れた前記複数のビット線対のそれぞれに、前記第３およ
    び第４のセンスアンプのいずれか一方から前記ビット線
    対を構成するリファレンス側ビット線およびデータ側ビ
    ット線のうち前記データ側ビット線のみに信号を供給す
    るステップと、 前記第３のセンスアンプに接続された前記複数のビット
    線対を構成する前記データ側ビット線のうちの第１のデ
    ータ側ビット線に、前記第４のセンスアンプに接続され
    た前記複数のビット線対を構成する前記データ側ビット
    線のうちの第１のデータ側ビット線に供給された第５の
    前記信号とは互いに逆相の第６の前記信号を供給するス
    テップと、 前記第３のセンスアンプに接続された前記複数のビット
    線対を構成する前記データ側ビット線のうちの第２のデ
    ータ側ビット線に、前記第４のセンスアンプに接続され
    た前記複数のビット線対を構成する前記データ側ビット
    線のうちの第２のデータ側ビット線に供給された第７の
    前記信号とは互いに逆相の第８の前記信号を供給するス
    テップと、 前記第３のセンスアンプに接続された前記第１のデータ
    側ビット線と、前記第４のセンスアンプに接続された前
    記第１のデータ側ビット線と、前記第３のセンスアンプ
    に接続された前記第２のデータ側ビット線と、前記第４
    のセンスアンプに接続された前記第２のデータ側ビット
    線とを導通させるステップと、 前記第１から第４のセンスアンプのそれぞれに接続され
    た前記複数のビット線対を構成する前記データ側ビット
    線のそれぞれに前記信号が供給されるときに、前記複数
    のビット線対を構成する前記データ側ビット線のうち
    の、前記第１のビット線および前記第３のビット線の略
    中間に位置する仮想線分を基準とし、前記基準から前記
    第１のビット線および前記第３のビット線のそれぞれの
    方向に向けての配置順が等しい前記データ側ビット線同
    士に同タイミングで前記信号が供給されるように前記第
    １から第４の切換え手段を操作するステップとを備えた
    半導体記憶装置のプリチャージ方法。