JP2002016238A - 半導体装置 - Google Patents
半導体装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 消費電力が小さく、かつ動作速度が速い半導
体装置を提供する。 【解決手段】 ＤＲＡＭコアセルのリードゲート１は、
各々のゲートがそれぞれノードＮ１，Ｎ２を介してビッ
ト線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトラン
ジスタ６１，６３と、各々のゲートがともに列選択信号
ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３
とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜は
ＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄
い。したがって、列選択信号ＣＳＬＲの振幅電圧の低電
圧化を図ることができる。
体装置を提供する。 【解決手段】 ＤＲＡＭコアセルのリードゲート１は、
各々のゲートがそれぞれノードＮ１，Ｎ２を介してビッ
ト線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトラン
ジスタ６１，６３と、各々のゲートがともに列選択信号
ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３
とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜は
ＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄
い。したがって、列選択信号ＣＳＬＲの振幅電圧の低電
圧化を図ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、第１および第２の信号線と、それらを接続す
るためのＭＯＳトランジスタとを備えた半導体装置に関
する。
し、特に、第１および第２の信号線と、それらを接続す
るためのＭＯＳトランジスタとを備えた半導体装置に関
する。
【０００２】
【従来の技術】従来より、ＤＲＡＭコアセルとロジック
回路が混載されたシステムＬＳＩが開発されている。Ｄ
ＲＡＭコアセルとロジック回路の間では、データ転送速
度の向上を図るため、同時に数百ビットのデータの入出
力が可能となっている。また、複数ビットごとに１ビッ
トのライトマスク信号の入力端子が設けられており、こ
のライトマスク信号を制御することにより対応の複数ビ
ットのメモリセルのデータの書換えを禁止することが可
能となっている。
回路が混載されたシステムＬＳＩが開発されている。Ｄ
ＲＡＭコアセルとロジック回路の間では、データ転送速
度の向上を図るため、同時に数百ビットのデータの入出
力が可能となっている。また、複数ビットごとに１ビッ
トのライトマスク信号の入力端子が設けられており、こ
のライトマスク信号を制御することにより対応の複数ビ
ットのメモリセルのデータの書換えを禁止することが可
能となっている。
【０００３】図１２は、そのようなＤＲＡＭコアセル３
０の全体構成を示すブロック図である。図１２におい
て、このＤＲＡＭコアセル３０は、行／列アドレスバッ
ファ＋クロック発生回路３１、行／列デコード回路３
２、メモリマット３３およびデータ入出力回路３４を備
える。このＤＲＡＭコアセル３０では、同時に８ｋビッ
ト（ただし、ｋは１以上の整数である）のデータＤＱ１
〜８ｋの入出力が可能となっており、８ビットのデータ
ごとに１ビットのライトマスク信号ＷＭの入力端子が設
けられている。
０の全体構成を示すブロック図である。図１２におい
て、このＤＲＡＭコアセル３０は、行／列アドレスバッ
ファ＋クロック発生回路３１、行／列デコード回路３
２、メモリマット３３およびデータ入出力回路３４を備
える。このＤＲＡＭコアセル３０では、同時に８ｋビッ
ト（ただし、ｋは１以上の整数である）のデータＤＱ１
〜８ｋの入出力が可能となっており、８ビットのデータ
ごとに１ビットのライトマスク信号ＷＭの入力端子が設
けられている。
【０００４】行／列アドレスバッファ＋クロック発生回
路３１は、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは
０以上の整数である）および外部制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥに従って、行アドレス信号ＲＡ０〜ＲＡ
ｍ、列アドレス信号ＣＡ０〜ＣＡｍ、リードクロック信
号ＣＬＫＲおよびライトクロック信号ＣＬＫＷなどを生
成し、ＤＲＡＭコアセル３０全体を制御する。
路３１は、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは
０以上の整数である）および外部制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥに従って、行アドレス信号ＲＡ０〜ＲＡ
ｍ、列アドレス信号ＣＡ０〜ＣＡｍ、リードクロック信
号ＣＬＫＲおよびライトクロック信号ＣＬＫＷなどを生
成し、ＤＲＡＭコアセル３０全体を制御する。
【０００５】メモリマット３３は、複数（図では３つ）
のセンスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置
されたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモ
リセルアレイＭＡ１，ＭＡ２は、それぞれが１ビットの
データを記憶する複数のメモリセルを含む。複数のメモ
リセルは、予め定められた数８ｋずつグループ化されて
いる。各メモリセルグループは、行アドレスおよび列ア
ドレスによって決定される所定のアドレスに配置され
る。
のセンスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置
されたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモ
リセルアレイＭＡ１，ＭＡ２は、それぞれが１ビットの
データを記憶する複数のメモリセルを含む。複数のメモ
リセルは、予め定められた数８ｋずつグループ化されて
いる。各メモリセルグループは、行アドレスおよび列ア
ドレスによって決定される所定のアドレスに配置され
る。
【０００６】行／列デコード回路３２は、行／列アドレ
スバッファ＋クロック発生回路３１から与えられる行ア
ドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０
〜ＣＡｍに従って、メモリセルアレイＭＡ１，ＭＡ２の
アドレスを指定する。センスアンプ帯ＳＡ１，ＳＡ２に
は、後述するセンスアンプ＋入出力制御回路群が設けら
れている。センスアンプ＋入出力制御回路群は、行／列
デコード回路３２によって指定されたアドレスの８ｋ個
のメモリセルをデータ入出力回路３４に接続する。デー
タ入出力回路３４は、ライトドライバ＋リードアンプ帯
３５および入出力バッファ群３６を含む。ライトドライ
バ＋リードアンプ帯３５には、ライトドライバ群および
リードアンプ群が設けられている。
スバッファ＋クロック発生回路３１から与えられる行ア
ドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０
〜ＣＡｍに従って、メモリセルアレイＭＡ１，ＭＡ２の
アドレスを指定する。センスアンプ帯ＳＡ１，ＳＡ２に
は、後述するセンスアンプ＋入出力制御回路群が設けら
れている。センスアンプ＋入出力制御回路群は、行／列
デコード回路３２によって指定されたアドレスの８ｋ個
のメモリセルをデータ入出力回路３４に接続する。デー
タ入出力回路３４は、ライトドライバ＋リードアンプ帯
３５および入出力バッファ群３６を含む。ライトドライ
バ＋リードアンプ帯３５には、ライトドライバ群および
リードアンプ群が設けられている。
【０００７】リードアンプ群は、リードクロック信号Ｃ
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データＱ１〜Ｑ８ｋを入出力バッファ群３
６に与える。入出力バッファ群３６は、外部制御信号／
ＯＥに応答してリードアンプ群からの読出データＱ１〜
Ｑ８ｋを外部に出力する。ライトドライバ群は、ライト
クロック信号ＣＬＫＷに同期して動作し、外部からの書
込データＤ１〜Ｄ８ｋを選択された８ｋ個のメモリセル
に書込む。ただし、８ｋ個のメモリセルのうちライトマ
スク信号ＷＭ１〜ＷＭｋによって指定されたメモリセル
にはデータは書込まれない。
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データＱ１〜Ｑ８ｋを入出力バッファ群３
６に与える。入出力バッファ群３６は、外部制御信号／
ＯＥに応答してリードアンプ群からの読出データＱ１〜
Ｑ８ｋを外部に出力する。ライトドライバ群は、ライト
クロック信号ＣＬＫＷに同期して動作し、外部からの書
込データＤ１〜Ｄ８ｋを選択された８ｋ個のメモリセル
に書込む。ただし、８ｋ個のメモリセルのうちライトマ
スク信号ＷＭ１〜ＷＭｋによって指定されたメモリセル
にはデータは書込まれない。
【０００８】メモリセルアレイＭＡ１，ＭＡ２の各々
は、それぞれがデータＤＱ１〜ＤＱ８ｋに対応して設け
られた８ｋ個のメモリブロックＭＢを含む。各メモリブ
ロックＭＢは、図１３に示すように、複数行複数列に配
置された複数のメモリセルＭＣと、それぞれ複数行に対
応して設けられた複数のワード線ＷＬと、それぞれ複数
列に対応して設けられた複数組のビット線対ＢＬ，／Ｂ
Ｌとを含む。メモリセルＭＣは、アクセス用のＮチャネ
ルＭＯＳトランジスタＱと情報記憶用のキャパシタＣと
を含む周知のものである。
は、それぞれがデータＤＱ１〜ＤＱ８ｋに対応して設け
られた８ｋ個のメモリブロックＭＢを含む。各メモリブ
ロックＭＢは、図１３に示すように、複数行複数列に配
置された複数のメモリセルＭＣと、それぞれ複数行に対
応して設けられた複数のワード線ＷＬと、それぞれ複数
列に対応して設けられた複数組のビット線対ＢＬ，／Ｂ
Ｌとを含む。メモリセルＭＣは、アクセス用のＮチャネ
ルＭＯＳトランジスタＱと情報記憶用のキャパシタＣと
を含む周知のものである。
【０００９】行／列デコード回路３２によって行アドレ
ス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが選択レ
ベルの「Ｈ」レベルにされると、ワード線ＷＬに対応す
る行のメモリセルＭＣのＮチャネルＭＯＳトランジスタ
Ｑが導通し、メモリセルＭＣのデータの書込／読出が可
能となる。書込動作時は、１本のワード線ＷＬを選択レ
ベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させ
た後、書込データＤに従って１組のビット線対ＢＬ，／
ＢＬのうちの一方のビット線を「Ｈ」レベルにし他方の
ビット線を「Ｌ」レベルにする。これにより、ビット線
の電位が所望のメモリセルＭＣのキャパシタＣに書込ま
れる。読出動作時は、ビット線対ＢＬ，／ＢＬの電位を
ＶＢＬ（＝ＶＣＣ／２）にイコライズした後、１本のワ
ード線ＷＬを選択レベルの「Ｈ」レベルにしてメモリセ
ルＭＣを活性化させる。これにより、各ビット線対Ｂ
Ｌ，／ＢＬ間にメモリセルＭＣの記憶データに応じた微
小電位差が生じる。各ビット線対間の微小電位差を電源
電圧Ｖｄｄｓに増幅した後、１組のビット線対の電位差
を検出することにより所望のメモリセルＭＣのデータを
読出すことができる。８ｋ個のメモリブロックＭＢは、
ワード線ＷＬの延在する方向に配列されており、ワード
線ＷＬは８ｋ個のメモリブロックＭＢで共用されてい
る。
ス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが選択レ
ベルの「Ｈ」レベルにされると、ワード線ＷＬに対応す
る行のメモリセルＭＣのＮチャネルＭＯＳトランジスタ
Ｑが導通し、メモリセルＭＣのデータの書込／読出が可
能となる。書込動作時は、１本のワード線ＷＬを選択レ
ベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させ
た後、書込データＤに従って１組のビット線対ＢＬ，／
ＢＬのうちの一方のビット線を「Ｈ」レベルにし他方の
ビット線を「Ｌ」レベルにする。これにより、ビット線
の電位が所望のメモリセルＭＣのキャパシタＣに書込ま
れる。読出動作時は、ビット線対ＢＬ，／ＢＬの電位を
ＶＢＬ（＝ＶＣＣ／２）にイコライズした後、１本のワ
ード線ＷＬを選択レベルの「Ｈ」レベルにしてメモリセ
ルＭＣを活性化させる。これにより、各ビット線対Ｂ
Ｌ，／ＢＬ間にメモリセルＭＣの記憶データに応じた微
小電位差が生じる。各ビット線対間の微小電位差を電源
電圧Ｖｄｄｓに増幅した後、１組のビット線対の電位差
を検出することにより所望のメモリセルＭＣのデータを
読出すことができる。８ｋ個のメモリブロックＭＢは、
ワード線ＷＬの延在する方向に配列されており、ワード
線ＷＬは８ｋ個のメモリブロックＭＢで共用されてい
る。
【００１０】図１４は、データＤＱ１の書込／読出に関
連する部分の構成を示す回路ブロック図である。図１４
において、データＤ１の書込を行なうためのライトドラ
イバ３７およびライトデータ線対ＧＩＯＷ，／ＧＩＯＷ
と、データＱ１の読出を行なうためのリードアンプ３８
およびリードデータ線対ＧＩＯＲ，／ＧＩＯＲとが設け
られる。
連する部分の構成を示す回路ブロック図である。図１４
において、データＤ１の書込を行なうためのライトドラ
イバ３７およびライトデータ線対ＧＩＯＷ，／ＧＩＯＷ
と、データＱ１の読出を行なうためのリードアンプ３８
およびリードデータ線対ＧＩＯＲ，／ＧＩＯＲとが設け
られる。
【００１１】ライトドライバ３７は、図１２で示したラ
イトドライバ＋リードアンプ帯３５に配置され、書込動
作時に書込データＤ１に従ってライトデータ線ＧＩＯ
Ｗ，／ＧＩＯＷのうちの一方を「Ｈ」レベルにし他方を
「Ｌ」レベルにする。リードアンプ３８は、ライトドラ
イバ＋リードアンプ帯３５に配置され、読出動作時にリ
ードデータ線対ＧＩＯＲ，／ＧＩＯＲ間の電位差を検出
して読出データＱ１を生成し、出力バッファを介して外
部に出力する。
イトドライバ＋リードアンプ帯３５に配置され、書込動
作時に書込データＤ１に従ってライトデータ線ＧＩＯ
Ｗ，／ＧＩＯＷのうちの一方を「Ｈ」レベルにし他方を
「Ｌ」レベルにする。リードアンプ３８は、ライトドラ
イバ＋リードアンプ帯３５に配置され、読出動作時にリ
ードデータ線対ＧＩＯＲ，／ＧＩＯＲ間の電位差を検出
して読出データＱ１を生成し、出力バッファを介して外
部に出力する。
【００１２】ライトデータ線対ＧＩＯＷ，／ＧＩＯＷ
は、図２で示したメモリアレイＭＡ１，ＭＡ２およびセ
ンスアンプ帯ＳＡ１〜ＳＡ３を横切るように配置され、
その一方端はライトドライバ３７に接続される。リード
データ線対ＧＩＯＲ，／ＧＩＯＲは、メモリアレイＭＡ
１，ＭＡ２およびセンスアンプ帯ＳＡ１〜ＳＡ３を横切
るように配置され、その一方端はリードアンプ３８に接
続される。
は、図２で示したメモリアレイＭＡ１，ＭＡ２およびセ
ンスアンプ帯ＳＡ１〜ＳＡ３を横切るように配置され、
その一方端はライトドライバ３７に接続される。リード
データ線対ＧＩＯＲ，／ＧＩＯＲは、メモリアレイＭＡ
１，ＭＡ２およびセンスアンプ帯ＳＡ１〜ＳＡ３を横切
るように配置され、その一方端はリードアンプ３８に接
続される。
【００１３】メモリセルアレイＭＡ１のメモリブロック
ＭＢに含まれる１組のビット線対ＢＬ１，／ＢＬ１と、
メモリセルアレイＭＡ２のメモリブロックＭＢに含まれ
る１組のビット線対ＢＬ２，／ＢＬ２とに共通にセンス
アンプ＋入出力制御回路４０が設けられる。センスアン
プ＋入出力制御回路４０は、メモリセルアレイＭＡ１，
ＭＡ２のたとえば各奇数番のビット線対ＢＬ，／ＢＬに
対応して設けられ、センスアンプ帯ＳＡ２に配置され
る。なお、メモリアレイＭＡ１，ＭＡ２の各偶数番のビ
ット線対ＢＬ，／ＢＬ用のセンスアンプ＋入出力制御回
路は、それぞれセンスアンプ帯ＳＡ１，ＳＡ３に配置さ
れる。
ＭＢに含まれる１組のビット線対ＢＬ１，／ＢＬ１と、
メモリセルアレイＭＡ２のメモリブロックＭＢに含まれ
る１組のビット線対ＢＬ２，／ＢＬ２とに共通にセンス
アンプ＋入出力制御回路４０が設けられる。センスアン
プ＋入出力制御回路４０は、メモリセルアレイＭＡ１，
ＭＡ２のたとえば各奇数番のビット線対ＢＬ，／ＢＬに
対応して設けられ、センスアンプ帯ＳＡ２に配置され
る。なお、メモリアレイＭＡ１，ＭＡ２の各偶数番のビ
ット線対ＢＬ，／ＢＬ用のセンスアンプ＋入出力制御回
路は、それぞれセンスアンプ帯ＳＡ１，ＳＡ３に配置さ
れる。
【００１４】センスアンプ＋入出力制御回路４０は、Ｎ
チャネルＭＯＳトランジスタ４１〜４４、イコライザ４
５，４６、センスアンプ４７、ライトゲート５０および
リードゲート６０を含む。ＮチャネルＭＯＳトランジス
タ４１，４２は、それぞれメモリセルアレイＭＡ１のビ
ット線ＢＬ１，／ＢＬ１とノードＮ１，Ｎ２との間に接
続され、各々のゲートはともに信号ＳＨＲ１を受ける。
ＮチャネルＭＯＳトランジスタ４３，４４は、それぞれ
メモリセルアレイＭＡ２のビット線ＢＬ２，／ＢＬ２と
ノードＮ１，Ｎ２との間に接続され、各々のゲートはと
もに信号ＳＨＲ２を受ける。信号ＳＨＲ１が活性化レベ
ルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジ
スタ４１，４２が導通してセンスアンプ＋入出力制御回
路４０はメモリセルアレイＭＡ１のビット線対ＢＬ１，
／ＢＬ１と結合される。信号ＳＨＲ２が活性化レベルの
「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ
４３，４４が導通してセンスアンプ＋入出力制御回路４
０はメモリセルアレイＭＡ２のビット線対ＢＬ２，／Ｂ
Ｌ２と結合される。
チャネルＭＯＳトランジスタ４１〜４４、イコライザ４
５，４６、センスアンプ４７、ライトゲート５０および
リードゲート６０を含む。ＮチャネルＭＯＳトランジス
タ４１，４２は、それぞれメモリセルアレイＭＡ１のビ
ット線ＢＬ１，／ＢＬ１とノードＮ１，Ｎ２との間に接
続され、各々のゲートはともに信号ＳＨＲ１を受ける。
ＮチャネルＭＯＳトランジスタ４３，４４は、それぞれ
メモリセルアレイＭＡ２のビット線ＢＬ２，／ＢＬ２と
ノードＮ１，Ｎ２との間に接続され、各々のゲートはと
もに信号ＳＨＲ２を受ける。信号ＳＨＲ１が活性化レベ
ルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジ
スタ４１，４２が導通してセンスアンプ＋入出力制御回
路４０はメモリセルアレイＭＡ１のビット線対ＢＬ１，
／ＢＬ１と結合される。信号ＳＨＲ２が活性化レベルの
「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ
４３，４４が導通してセンスアンプ＋入出力制御回路４
０はメモリセルアレイＭＡ２のビット線対ＢＬ２，／Ｂ
Ｌ２と結合される。
【００１５】イコライザ４５は、信号ＢＬＥＱ１が活性
化レベルの「Ｈ」レベルの場合に活性化され、メモリセ
ルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１の電位を
ビット線電位ＶＢＬ（＝Ｖｄｄｓ／２）にイコライズす
る。イコライザ４６は、信号ＢＬＥＱ２が活性化レベル
の「Ｈ」レベルの場合に活性化され、メモリセルアレイ
ＭＡ２のビット線対ＢＬ２，／ＢＬ２の電位をビット線
電位ＶＢＬにイコライズする。センスアンプ４７は、信
号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」レベル
および「Ｌ」レベルになったことに応じて活性化され、
ＮチャネルＭＯＳトランジスタ４１，４２または４３，
４４によってノードＮ１，Ｎ２に接続されたビット線対
ＢＬ１，／ＢＬ１またはＢＬ２，／ＢＬ２間の電位差を
電源電圧Ｖｄｄｓに増幅する。
化レベルの「Ｈ」レベルの場合に活性化され、メモリセ
ルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１の電位を
ビット線電位ＶＢＬ（＝Ｖｄｄｓ／２）にイコライズす
る。イコライザ４６は、信号ＢＬＥＱ２が活性化レベル
の「Ｈ」レベルの場合に活性化され、メモリセルアレイ
ＭＡ２のビット線対ＢＬ２，／ＢＬ２の電位をビット線
電位ＶＢＬにイコライズする。センスアンプ４７は、信
号ＳＥ，／ＳＥがそれぞれ活性化レベルの「Ｈ」レベル
および「Ｌ」レベルになったことに応じて活性化され、
ＮチャネルＭＯＳトランジスタ４１，４２または４３，
４４によってノードＮ１，Ｎ２に接続されたビット線対
ＢＬ１，／ＢＬ１またはＢＬ２，／ＢＬ２間の電位差を
電源電圧Ｖｄｄｓに増幅する。
【００１６】ライトゲート５０は、ＮチャネルＭＯＳト
ランジスタ５１〜５４を含む。ＮチャネルＭＯＳトラン
ジスタ５１，５２は、ライトデータ線ＧＩＯＷとノード
Ｎ１との間に直列接続され、各々のゲートがそれぞれ信
号ＷＭ１，ＣＳＬＷを受ける。ＮチャネルＭＯＳトラン
ジスタ５３，５４は、ライトデータ線／ＧＩＯＷとノー
ドＮ２との間に直列接続され、各々ゲートはそれぞれ信
号ＷＭ１，ＣＳＬＷを受ける。
ランジスタ５１〜５４を含む。ＮチャネルＭＯＳトラン
ジスタ５１，５２は、ライトデータ線ＧＩＯＷとノード
Ｎ１との間に直列接続され、各々のゲートがそれぞれ信
号ＷＭ１，ＣＳＬＷを受ける。ＮチャネルＭＯＳトラン
ジスタ５３，５４は、ライトデータ線／ＧＩＯＷとノー
ドＮ２との間に直列接続され、各々ゲートはそれぞれ信
号ＷＭ１，ＣＳＬＷを受ける。
【００１７】列選択信号ＣＳＬＷが選択レベルの「Ｈ」
レベルになると、ＮチャネルＭＯＳトランジスタ５２，
５４が導通する。ライトマスク信号ＷＭ１が「Ｌ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ５１，５３
が非導通になってデータＤ１の書込が禁止される。ライ
トマスク信号ＷＭ１が「Ｈ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ５１，５３が導通してデータＤ１
の書込が許容される。
レベルになると、ＮチャネルＭＯＳトランジスタ５２，
５４が導通する。ライトマスク信号ＷＭ１が「Ｌ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ５１，５３
が非導通になってデータＤ１の書込が禁止される。ライ
トマスク信号ＷＭ１が「Ｈ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ５１，５３が導通してデータＤ１
の書込が許容される。
【００１８】リードゲート６０は、ＮチャネルＭＯＳト
ランジスタ６１〜６４を含む。ＮチャネルＭＯＳトラン
ジスタ６１，６２は接地電位ＧＮＤのラインとリードデ
ータ線／ＧＩＯＲとの間に直列接続され、ＮチャネルＭ
ＯＳトランジスタ６３，６４は接地電位ＧＮＤのライン
とリードデータ線ＧＩＯＲとの間に直列接続される。Ｎ
チャネルＭＯＳトランジスタ６１，６３はゲートがそれ
ぞれノードＮ１，Ｎ２に接続され、ＮチャネルＭＯＳト
ランジスタ６２，６４のゲートがともに信号ＣＳＬＲを
受ける。
ランジスタ６１〜６４を含む。ＮチャネルＭＯＳトラン
ジスタ６１，６２は接地電位ＧＮＤのラインとリードデ
ータ線／ＧＩＯＲとの間に直列接続され、ＮチャネルＭ
ＯＳトランジスタ６３，６４は接地電位ＧＮＤのライン
とリードデータ線ＧＩＯＲとの間に直列接続される。Ｎ
チャネルＭＯＳトランジスタ６１，６３はゲートがそれ
ぞれノードＮ１，Ｎ２に接続され、ＮチャネルＭＯＳト
ランジスタ６２，６４のゲートがともに信号ＣＳＬＲを
受ける。
【００１９】列選択信号ＣＳＬＲが選択レベルの「Ｈ」
レベルになると、ＮチャネルＭＯＳトランジスタ６２，
６４が導通する。ノードＮ１，Ｎ２がそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルの場合は、ＮチャネルＭＯＳト
ランジスタ６１が導通するとともにＮチャネルＭＯＳト
ランジスタ６３が非導通となり、「Ｈ」レベルにプリチ
ャージされたリードデータ線ＧＩＯＲ，／ＧＩＯＲのう
ちのリードデータ線／ＧＩＯＲが接地される。ノードＮ
１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの
場合は、ＮチャネルＭＯＳトランジスタ６３が導通する
とともにＮチャネルＭＯＳトランジスタ６１が非導通と
なり、「Ｈ」レベルにプリチャージされたリードデータ
線ＧＩＯＲ，／ＧＩＯＲのうちのリードデータ線ＧＩＯ
Ｒが接地される。
レベルになると、ＮチャネルＭＯＳトランジスタ６２，
６４が導通する。ノードＮ１，Ｎ２がそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルの場合は、ＮチャネルＭＯＳト
ランジスタ６１が導通するとともにＮチャネルＭＯＳト
ランジスタ６３が非導通となり、「Ｈ」レベルにプリチ
ャージされたリードデータ線ＧＩＯＲ，／ＧＩＯＲのう
ちのリードデータ線／ＧＩＯＲが接地される。ノードＮ
１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの
場合は、ＮチャネルＭＯＳトランジスタ６３が導通する
とともにＮチャネルＭＯＳトランジスタ６１が非導通と
なり、「Ｈ」レベルにプリチャージされたリードデータ
線ＧＩＯＲ，／ＧＩＯＲのうちのリードデータ線ＧＩＯ
Ｒが接地される。
【００２０】次に、図１４で示したデータＤＱ１の書込
／読出に関連する部分の動作について説明する。ここで
は、メモリセルアレイＭＡ１のビット線対ＢＬ１，／Ｂ
Ｌ１が選択される場合について説明する。また、ライト
マスク信号ＷＭ１は「Ｈ」レベルにされているものとす
る。
／読出に関連する部分の動作について説明する。ここで
は、メモリセルアレイＭＡ１のビット線対ＢＬ１，／Ｂ
Ｌ１が選択される場合について説明する。また、ライト
マスク信号ＷＭ１は「Ｈ」レベルにされているものとす
る。
【００２１】書込動作時は、まず信号ＳＨＲ２が非活性
化レベルの「Ｌ」レベルになってＮチャネルＭＯＳトラ
ンジスタ４３，４４が非導通になり、ノードＮ１，Ｎ２
はメモリセルアレイＭＡ２と切離される。また、ビット
線イコライズ信号ＢＬＥＱ１が非活性化レベルの「Ｌ」
レベルになってイコライザ４５が非活性化され、メモリ
セルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１のイコ
ライズが停止される。
化レベルの「Ｌ」レベルになってＮチャネルＭＯＳトラ
ンジスタ４３，４４が非導通になり、ノードＮ１，Ｎ２
はメモリセルアレイＭＡ２と切離される。また、ビット
線イコライズ信号ＢＬＥＱ１が非活性化レベルの「Ｌ」
レベルになってイコライザ４５が非活性化され、メモリ
セルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１のイコ
ライズが停止される。
【００２２】次に、列アドレス信号ＣＡ０〜ＣＡｍに対
応する列選択信号ＣＳＬＷが選択レベルの「Ｈ」レベル
にされてその列選択信号ＣＳＬＷに対応するライトゲー
ト５０が導通し、ライトデータ線対ＧＩＯＷ，／ＧＩＯ
Ｗがライトゲート５０、ノードＮ１，Ｎ２、Ｎチャネル
ＭＯＳトランジスタ４１，４２を介してビット線対ＢＬ
１，／ＢＬ１と結合される。また、ライトドライバ３７
は、書込データＤ１に従ってライトデータ線ＧＩＯＷ，
／ＧＩＯＷのうちの一方を「Ｈ」レベルにし他方を
「Ｌ」レベルにする。
応する列選択信号ＣＳＬＷが選択レベルの「Ｈ」レベル
にされてその列選択信号ＣＳＬＷに対応するライトゲー
ト５０が導通し、ライトデータ線対ＧＩＯＷ，／ＧＩＯ
Ｗがライトゲート５０、ノードＮ１，Ｎ２、Ｎチャネル
ＭＯＳトランジスタ４１，４２を介してビット線対ＢＬ
１，／ＢＬ１と結合される。また、ライトドライバ３７
は、書込データＤ１に従ってライトデータ線ＧＩＯＷ，
／ＧＩＯＷのうちの一方を「Ｈ」レベルにし他方を
「Ｌ」レベルにする。
【００２３】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび
「Ｌ」レベルにされてセンスアンプ４７が活性化され、
センスアンプ４７によってビット線対ＢＬ１，／ＢＬ１
間の電位差が電源電圧Ｖｄｄｓに増幅される。また、行
アドレス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが
選択レベルの「Ｈ」レベルにされてそのワード線ＷＬに
対応するメモリセルＭＣが活性化され、ビット線ＢＬ１
または／ＢＬ１の電位がそのメモリセルＭＣに書込まれ
る。
ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび
「Ｌ」レベルにされてセンスアンプ４７が活性化され、
センスアンプ４７によってビット線対ＢＬ１，／ＢＬ１
間の電位差が電源電圧Ｖｄｄｓに増幅される。また、行
アドレス信号ＲＡ０〜ＲＡｍに対応するワード線ＷＬが
選択レベルの「Ｈ」レベルにされてそのワード線ＷＬに
対応するメモリセルＭＣが活性化され、ビット線ＢＬ１
または／ＢＬ１の電位がそのメモリセルＭＣに書込まれ
る。
【００２４】読出動作時は、まず信号ＳＨＲ２が非活性
化レベルの「Ｌ」レベルになってＮチャネルＭＯＳトラ
ンジスタ４３，４４が非導通になり、ノードＮ１，Ｎ２
はメモリセルアレイＭＡ２と切離される。また、ビット
線イコライズ信号ＢＬＥＱ１が非活性化レベルの「Ｌ」
レベルになってイコライザ４５が非活性化され、メモリ
セルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１のイコ
ライズが停止される。
化レベルの「Ｌ」レベルになってＮチャネルＭＯＳトラ
ンジスタ４３，４４が非導通になり、ノードＮ１，Ｎ２
はメモリセルアレイＭＡ２と切離される。また、ビット
線イコライズ信号ＢＬＥＱ１が非活性化レベルの「Ｌ」
レベルになってイコライザ４５が非活性化され、メモリ
セルアレイＭＡ１のビット線対ＢＬ１，／ＢＬ１のイコ
ライズが停止される。
【００２５】次に、行アドレス信号ＲＡ０〜ＲＡｍに対
応するワード線ＷＬが選択レベルの「Ｈ」レベルにされ
てそのワード線ＷＬに対応するメモリセルＭＣが活性化
され、そのメモリセルＭＣの記憶データに応じてビット
線対ＢＬ１，／ＢＬ１間に微小電位差が生じる。
応するワード線ＷＬが選択レベルの「Ｈ」レベルにされ
てそのワード線ＷＬに対応するメモリセルＭＣが活性化
され、そのメモリセルＭＣの記憶データに応じてビット
線対ＢＬ１，／ＢＬ１間に微小電位差が生じる。
【００２６】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび
「Ｌ」レベルにされ、センスアンプ４７が活性化され、
ビット線ＢＬ１，／ＢＬ１間の電位差が電源電圧Ｖｄｄ
ｓに増幅される。すなわち、ビット線ＢＬ１，／ＢＬ１
のうちプリチャージ電位Ｖｄｄｓ／２よりも高い電位の
ビット線が電源電位Ｖｄｄｓにされ、他方のビット線が
接地電位ＧＮＤにされる。これにより、リードゲート６
４のＮチャネルＭＯＳトランジスタ６１，６３のうちの
一方が導通し他方が非導通になる。
ＳＥがそれぞれ活性化レベルの「Ｈ」レベルおよび
「Ｌ」レベルにされ、センスアンプ４７が活性化され、
ビット線ＢＬ１，／ＢＬ１間の電位差が電源電圧Ｖｄｄ
ｓに増幅される。すなわち、ビット線ＢＬ１，／ＢＬ１
のうちプリチャージ電位Ｖｄｄｓ／２よりも高い電位の
ビット線が電源電位Ｖｄｄｓにされ、他方のビット線が
接地電位ＧＮＤにされる。これにより、リードゲート６
４のＮチャネルＭＯＳトランジスタ６１，６３のうちの
一方が導通し他方が非導通になる。
【００２７】次いで、列アドレス信号ＣＡ０〜ＣＡｍに
対応する列選択信号ＣＳＬＲが選択レベルの「Ｈ」レベ
ルにされてその列選択信号ＣＳＬＲに対応するリードゲ
ート６０のＮチャネルＭＯＳトランジスタ６２，６４が
導通し、「Ｈ」レベルに予めプリチャージされたリード
データ線ＧＩＯＲ，／ＧＩＯＲのうちのいずれか一方が
ＮチャネルＭＯＳトランジスタ６２，６１または６４，
６３を介して接地されて「Ｌ」レベルになる。リードア
ンプ３８は、リードデータ線対ＧＩＯＲ，／ＧＩＯＲの
電位差を検出し、検出結果に応じた論理のデータＱ１を
生成し、出力バッファを介して外部に出力する。
対応する列選択信号ＣＳＬＲが選択レベルの「Ｈ」レベ
ルにされてその列選択信号ＣＳＬＲに対応するリードゲ
ート６０のＮチャネルＭＯＳトランジスタ６２，６４が
導通し、「Ｈ」レベルに予めプリチャージされたリード
データ線ＧＩＯＲ，／ＧＩＯＲのうちのいずれか一方が
ＮチャネルＭＯＳトランジスタ６２，６１または６４，
６３を介して接地されて「Ｌ」レベルになる。リードア
ンプ３８は、リードデータ線対ＧＩＯＲ，／ＧＩＯＲの
電位差を検出し、検出結果に応じた論理のデータＱ１を
生成し、出力バッファを介して外部に出力する。
【００２８】
【発明が解決しようとする課題】ところで従来は、ビッ
ト線ＢＬ，／ＢＬの振幅電圧と、データ線ＧＩＯＷ，／
ＧＩＯＷ，ＧＩＯＲ，／ＧＩＯＲの振幅電圧と、列選択
信号ＣＳＬＷ，ＣＳＬＲの振幅電圧とは同じ電圧であっ
たので、ライトゲート５０、リードゲート６０およびセ
ンスアンプ４７のＭＯＳトランジスタには同じ耐圧のＭ
ＯＳトランジスタすなわち同じ膜厚のゲート酸化膜を有
するＭＯＳトランジスタが用いられていた。
ト線ＢＬ，／ＢＬの振幅電圧と、データ線ＧＩＯＷ，／
ＧＩＯＷ，ＧＩＯＲ，／ＧＩＯＲの振幅電圧と、列選択
信号ＣＳＬＷ，ＣＳＬＲの振幅電圧とは同じ電圧であっ
たので、ライトゲート５０、リードゲート６０およびセ
ンスアンプ４７のＭＯＳトランジスタには同じ耐圧のＭ
ＯＳトランジスタすなわち同じ膜厚のゲート酸化膜を有
するＭＯＳトランジスタが用いられていた。
【００２９】しかし、近年、ＤＲＡＭコアセル３０の周
辺電源が低電圧化され、かつデータ線ＧＩＯＷ，／ＧＩ
ＯＷ，ＧＩＯＲ，／ＧＩＯＲおよび列選択信号ＣＳＬ
Ｗ，ＣＳＬＲの数が多くなってきているので、それらの
振幅電圧を周辺電源電圧と同じにし、低消費電力化を図
る必要がある。
辺電源が低電圧化され、かつデータ線ＧＩＯＷ，／ＧＩ
ＯＷ，ＧＩＯＲ，／ＧＩＯＲおよび列選択信号ＣＳＬ
Ｗ，ＣＳＬＲの数が多くなってきているので、それらの
振幅電圧を周辺電源電圧と同じにし、低消費電力化を図
る必要がある。
【００３０】しかし、単に列選択信号ＣＳＬＷ，ＣＳＬ
Ｒの振幅電圧を小さくしただけでは、ＮチャネルＭＯＳ
トランジスタ５２，５４，６２，６４に流れるソース−
ドレイン間電流Ｉｄが小さくなって書込／読出動作が遅
くなってしまう。
Ｒの振幅電圧を小さくしただけでは、ＮチャネルＭＯＳ
トランジスタ５２，５４，６２，６４に流れるソース−
ドレイン間電流Ｉｄが小さくなって書込／読出動作が遅
くなってしまう。
【００３１】また、振幅電圧が小さな列選択信号ＣＳＬ
Ｗ，ＣＳＬＲの振幅をレベル変換回路によって増幅する
方法も考えられるが、レベル変換を行なうための時間が
必要になって書込／読出動作が遅くなってしまう。
Ｗ，ＣＳＬＲの振幅をレベル変換回路によって増幅する
方法も考えられるが、レベル変換を行なうための時間が
必要になって書込／読出動作が遅くなってしまう。
【００３２】一方、メモリセルＭＣのキャパシタＣには
できるだけ高い電圧を書込んでデータ保持時間を長くす
る必要があるので、センスアンプ４７用の電源電圧Ｖｄ
ｄｓを低くすることは好ましくない。したがって、ソー
ス−ドレイン間電流Ｉｄを大きくするためにＭＯＳトラ
ンジスタのゲート酸化膜を一律に薄くすると、センスア
ンプ４７用の電源電圧ＶｄｄｓによってＭＯＳトランジ
スタが破壊されてしまう。
できるだけ高い電圧を書込んでデータ保持時間を長くす
る必要があるので、センスアンプ４７用の電源電圧Ｖｄ
ｄｓを低くすることは好ましくない。したがって、ソー
ス−ドレイン間電流Ｉｄを大きくするためにＭＯＳトラ
ンジスタのゲート酸化膜を一律に薄くすると、センスア
ンプ４７用の電源電圧ＶｄｄｓによってＭＯＳトランジ
スタが破壊されてしまう。
【００３３】それゆえに、この発明の主たる目的は、消
費電流が小さく、かつ動作速度が速い半導体装置を提供
することである。
費電流が小さく、かつ動作速度が速い半導体装置を提供
することである。
【００３４】
【課題を解決するための手段】この発明に係る半導体装
置は、その一方のレベルが第１の電位であり、その他方
のレベルが基準電位である信号が与えられる第１の信号
線と、予め定められた第２の電位にプリチャージされる
第２の信号線と、その入力電極が第１の信号線に接続さ
れ、第１の信号線の電位がそのしきい値電位を超えたこ
とに応じて導通する第１のＭＯＳトランジスタと、第１
の信号線の信号が第２の信号線に伝達されることを許可
する制御信号が入力されたことに応じて導通し、第１の
ＭＯＳトランジスタを第２の信号線と基準電位のライン
との間に接続する第２のＭＯＳトランジスタとを備え、
第２のＭＯＳトランジスタのゲート酸化膜は、第１のＭ
ＯＳトランジスタのゲート酸化膜よりも薄く形成されて
いることを特徴とするものである。
置は、その一方のレベルが第１の電位であり、その他方
のレベルが基準電位である信号が与えられる第１の信号
線と、予め定められた第２の電位にプリチャージされる
第２の信号線と、その入力電極が第１の信号線に接続さ
れ、第１の信号線の電位がそのしきい値電位を超えたこ
とに応じて導通する第１のＭＯＳトランジスタと、第１
の信号線の信号が第２の信号線に伝達されることを許可
する制御信号が入力されたことに応じて導通し、第１の
ＭＯＳトランジスタを第２の信号線と基準電位のライン
との間に接続する第２のＭＯＳトランジスタとを備え、
第２のＭＯＳトランジスタのゲート酸化膜は、第１のＭ
ＯＳトランジスタのゲート酸化膜よりも薄く形成されて
いることを特徴とするものである。
【００３５】好ましくは、さらに、第１の信号線に与え
られる信号の相補信号が与えられる第３の信号線と、第
２の電位にプリチャージされる第４の信号線と、その入
力電極が第３の信号線に接続され、第３の信号線の電位
がそのしきい値電位を超えたことに応じて導通する第３
のＭＯＳトランジスタと、制御信号が入力されたことに
応じて導通し、第３のＭＯＳトランジスタを第４の信号
線と基準電位のラインとの間に接続する第４のＭＯＳト
ランジスタとを備え、第４のＭＯＳトランジスタのゲー
ト酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜
よりも薄く形成されている。
られる信号の相補信号が与えられる第３の信号線と、第
２の電位にプリチャージされる第４の信号線と、その入
力電極が第３の信号線に接続され、第３の信号線の電位
がそのしきい値電位を超えたことに応じて導通する第３
のＭＯＳトランジスタと、制御信号が入力されたことに
応じて導通し、第３のＭＯＳトランジスタを第４の信号
線と基準電位のラインとの間に接続する第４のＭＯＳト
ランジスタとを備え、第４のＭＯＳトランジスタのゲー
ト酸化膜は、第３のＭＯＳトランジスタのゲート酸化膜
よりも薄く形成されている。
【００３６】また好ましくは、第１および第２のＭＯＳ
トランジスタは、第２の信号線と基準電位のラインとの
間に直列接続される。半導体装置は、さらに、第１の信
号線に与えられる信号の相補信号が与えられる第３の信
号線と、第２の電位にプリチャージされる第４の信号線
と、その第１の電極が第４の信号線に接続され、その第
２の電極が第１および第２のＭＯＳトランジスタの間の
ノードに接続され、その入力電極が第３の信号線に接続
され、第３の信号線の電位がそのしきい値電位を超えた
ことに応じて導通する第３のＭＯＳトランジスタとを備
え、第２のＭＯＳトランジスタのゲート酸化膜は、第３
のＭＯＳトランジスタのゲート酸化膜よりも薄く形成さ
れている。
トランジスタは、第２の信号線と基準電位のラインとの
間に直列接続される。半導体装置は、さらに、第１の信
号線に与えられる信号の相補信号が与えられる第３の信
号線と、第２の電位にプリチャージされる第４の信号線
と、その第１の電極が第４の信号線に接続され、その第
２の電極が第１および第２のＭＯＳトランジスタの間の
ノードに接続され、その入力電極が第３の信号線に接続
され、第３の信号線の電位がそのしきい値電位を超えた
ことに応じて導通する第３のＭＯＳトランジスタとを備
え、第２のＭＯＳトランジスタのゲート酸化膜は、第３
のＭＯＳトランジスタのゲート酸化膜よりも薄く形成さ
れている。
【００３７】また、この発明に係る他の半導体装置は、
その一方のレベルが第１の電位であり、その他方のレベ
ルが基準電位である信号が与えられる第１の信号線と、
予め定められた第２の電位にプリチャージされる第２の
信号線と、第２の信号線の電位と第２の電位との電位差
を増幅し、その一方のレベルが第１の電位よりも高い第
３の電位であり、その他方のレベルが基準電位である信
号を第２の信号線に与えるセンスアンプと、その第１の
電極が第１の信号線に接続され、第１の信号線の信号が
第２の信号線に伝達されることを許可する第１の制御信
号が入力されたことに応じて導通する第１のＭＯＳトラ
ンジスタと、第１のＭＯＳトランジスタの第２の電極と
第２の信号線との間に接続され、第１の信号線の信号が
第２の信号線に伝達されることを禁止するための第２の
制御信号が入力されたことに応じて非導通になる第２の
ＭＯＳトランジスタとを備え、第１のＭＯＳトランジス
タのゲート酸化膜は、第２のＭＯＳトランジスタのゲー
ト酸化膜よりも薄く形成されていることを特徴とするも
のである。
その一方のレベルが第１の電位であり、その他方のレベ
ルが基準電位である信号が与えられる第１の信号線と、
予め定められた第２の電位にプリチャージされる第２の
信号線と、第２の信号線の電位と第２の電位との電位差
を増幅し、その一方のレベルが第１の電位よりも高い第
３の電位であり、その他方のレベルが基準電位である信
号を第２の信号線に与えるセンスアンプと、その第１の
電極が第１の信号線に接続され、第１の信号線の信号が
第２の信号線に伝達されることを許可する第１の制御信
号が入力されたことに応じて導通する第１のＭＯＳトラ
ンジスタと、第１のＭＯＳトランジスタの第２の電極と
第２の信号線との間に接続され、第１の信号線の信号が
第２の信号線に伝達されることを禁止するための第２の
制御信号が入力されたことに応じて非導通になる第２の
ＭＯＳトランジスタとを備え、第１のＭＯＳトランジス
タのゲート酸化膜は、第２のＭＯＳトランジスタのゲー
ト酸化膜よりも薄く形成されていることを特徴とするも
のである。
【００３８】また、この発明に係るさらに他の半導体装
置は、その一方のレベルが第１の電位であり、その他方
のレベルが基準電位である信号が与えられる第１の信号
線と、予め定められた第２の電位にプリチャージされる
第２の信号線と、第２の信号線の電位と第２の電位との
間の電位差を増幅し、その一方のレベルが第１の電位よ
りも高い第３の電位であり、その他方のレベルが基準電
位である信号を第２の信号線に与えるセンスアンプと、
その第１の電極が第１の信号線に接続され、第１の信号
線の信号が第２の信号線に伝達されることを許可する制
御信号が入力されたことに応じて導通する第１のＭＯＳ
トランジスタと、第１のＭＯＳトランジスタの第２の電
極と第２の信号線との間に接続され、その入力電極が第
３の電位を受けて導通する第２のＭＯＳトランジスタと
を備え、第１のＭＯＳトランジスタのゲート酸化膜は、
第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形
成されていることを特徴とするものである。
置は、その一方のレベルが第１の電位であり、その他方
のレベルが基準電位である信号が与えられる第１の信号
線と、予め定められた第２の電位にプリチャージされる
第２の信号線と、第２の信号線の電位と第２の電位との
間の電位差を増幅し、その一方のレベルが第１の電位よ
りも高い第３の電位であり、その他方のレベルが基準電
位である信号を第２の信号線に与えるセンスアンプと、
その第１の電極が第１の信号線に接続され、第１の信号
線の信号が第２の信号線に伝達されることを許可する制
御信号が入力されたことに応じて導通する第１のＭＯＳ
トランジスタと、第１のＭＯＳトランジスタの第２の電
極と第２の信号線との間に接続され、その入力電極が第
３の電位を受けて導通する第２のＭＯＳトランジスタと
を備え、第１のＭＯＳトランジスタのゲート酸化膜は、
第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形
成されていることを特徴とするものである。
【００３９】好ましくは、各ＭＯＳトランジスタは、半
導体基板の表面に形成されたゲート酸化膜および活性領
域を含み、比較的厚いゲート酸化膜を有するＭＯＳトラ
ンジスタの活性領域と比較的薄いゲート酸化膜を有する
ＭＯＳトランジスタの活性領域とは、分離して形成され
ている。
導体基板の表面に形成されたゲート酸化膜および活性領
域を含み、比較的厚いゲート酸化膜を有するＭＯＳトラ
ンジスタの活性領域と比較的薄いゲート酸化膜を有する
ＭＯＳトランジスタの活性領域とは、分離して形成され
ている。
【００４０】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭコアセルのリードゲー
ト１の構成を示す回路図であって、図１４のリードゲー
ト６０と対比される図である。
明の実施の形態１によるＤＲＡＭコアセルのリードゲー
ト１の構成を示す回路図であって、図１４のリードゲー
ト６０と対比される図である。
【００４１】図１において、このリードゲート１が従来
のリードゲート６０と異なる点は、ＮチャネルＭＯＳト
ランジスタ６２，６４がＮチャネルＭＯＳトランジスタ
２，３で置換されている点である。ＮチャネルＭＯＳト
ランジスタ２は、ＮチャネルＭＯＳトランジスタ６１の
ドレインとリードデータ線／ＧＩＯＲとの間に接続さ
れ、そのゲートが列選択信号ＣＳＬＲを受ける。Ｎチャ
ネルＭＯＳトランジスタ３は、ＮチャネルＭＯＳトラン
ジスタ６３のドレインとリードデータ線ＧＩＯＲとの間
に接続され、そのゲートが列選択信号ＣＳＬＲを受け
る。
のリードゲート６０と異なる点は、ＮチャネルＭＯＳト
ランジスタ６２，６４がＮチャネルＭＯＳトランジスタ
２，３で置換されている点である。ＮチャネルＭＯＳト
ランジスタ２は、ＮチャネルＭＯＳトランジスタ６１の
ドレインとリードデータ線／ＧＩＯＲとの間に接続さ
れ、そのゲートが列選択信号ＣＳＬＲを受ける。Ｎチャ
ネルＭＯＳトランジスタ３は、ＮチャネルＭＯＳトラン
ジスタ６３のドレインとリードデータ線ＧＩＯＲとの間
に接続され、そのゲートが列選択信号ＣＳＬＲを受け
る。
【００４２】列選択線ＣＳＬＲの振幅電圧すなわち
「Ｈ」レベルと「Ｌ」レベルの差の電圧は、周辺電源と
同じ１．５Ｖである。リードデータ線ＧＩＯＲ，／ＧＩ
ＯＲの振幅電圧は、周辺電源と同じ１．５Ｖである。ビ
ット線ＢＬ，／ＢＬの振幅電圧すなわちセンスアンプ４
７用の電圧Ｖｄｄｓは、２．０Ｖである。
「Ｈ」レベルと「Ｌ」レベルの差の電圧は、周辺電源と
同じ１．５Ｖである。リードデータ線ＧＩＯＲ，／ＧＩ
ＯＲの振幅電圧は、周辺電源と同じ１．５Ｖである。ビ
ット線ＢＬ，／ＢＬの振幅電圧すなわちセンスアンプ４
７用の電圧Ｖｄｄｓは、２．０Ｖである。
【００４３】ＮチャネルＭＯＳトランジスタ６１は、図
２（ａ）（ｂ）に示すように、比較的大きな膜厚（たと
えば７．５ｎｍ）のゲート酸化膜６１ａを有する。ゲー
ト酸化膜６１ａは半導体基板４の表面に形成されてい
る。ゲート酸化膜６１ａの上にはゲート電極６１ｇが形
成され、その一方側から他方側に渡って活性領域が形成
される。ゲート酸化膜６１ｇの一方側の活性領域はＭＯ
Ｓトランジスタ６１のソース６１ｓとなり、他方側の活
性領域はＭＯＳトランジスタ６１のドレイン６１ｄとな
る。ＮチャネルＭＯＳトランジスタ６３もＮチャネルＭ
ＯＳトランジスタ６１と同じ構成である。
２（ａ）（ｂ）に示すように、比較的大きな膜厚（たと
えば７．５ｎｍ）のゲート酸化膜６１ａを有する。ゲー
ト酸化膜６１ａは半導体基板４の表面に形成されてい
る。ゲート酸化膜６１ａの上にはゲート電極６１ｇが形
成され、その一方側から他方側に渡って活性領域が形成
される。ゲート酸化膜６１ｇの一方側の活性領域はＭＯ
Ｓトランジスタ６１のソース６１ｓとなり、他方側の活
性領域はＭＯＳトランジスタ６１のドレイン６１ｄとな
る。ＮチャネルＭＯＳトランジスタ６３もＮチャネルＭ
ＯＳトランジスタ６１と同じ構成である。
【００４４】ＮチャネルＭＯＳトランジスタ２は、図２
（ｃ）（ｄ）に示すように、比較的小さな膜厚（たとえ
ば３．０ｎｍ）のゲート酸化膜２ａを有する。ゲート酸
化膜２ａは半導体基板４の表面に形成されている。ゲー
ト酸化膜２ａの上にはゲート電極２ｇが形成され、その
一方側から他方側に渡って活性領域が形成される。ゲー
ト酸化膜２ｇの一方側の活性領域はＭＯＳトランジスタ
２のソース２ｓとなり、他方側の活性領域はＭＯＳトラ
ンジスタ２のドレイン２ｄとなる。
（ｃ）（ｄ）に示すように、比較的小さな膜厚（たとえ
ば３．０ｎｍ）のゲート酸化膜２ａを有する。ゲート酸
化膜２ａは半導体基板４の表面に形成されている。ゲー
ト酸化膜２ａの上にはゲート電極２ｇが形成され、その
一方側から他方側に渡って活性領域が形成される。ゲー
ト酸化膜２ｇの一方側の活性領域はＭＯＳトランジスタ
２のソース２ｓとなり、他方側の活性領域はＭＯＳトラ
ンジスタ２のドレイン２ｄとなる。
【００４５】図３は、図１に示したリードゲート１のレ
イアウトを示す図である。図３において、半導体基板の
表面に薄いゲート絶縁膜を介して１本の電極が形成され
る。この電極の一方端部はＮチャネルＭＯＳトランジス
タ２のゲート電極２ｇとなり、その他方端部はＮチャネ
ルＭＯＳトランジスタ３のゲート電極３ｇとなる。ゲー
ト電極２ｇの近傍の基板表面に厚いゲート絶縁膜を介し
てＮチャネルＭＯＳトランジスタ６１のゲート電極６１
ｇが形成され、ゲート電極３ｇの近傍の基板表面に厚い
ゲート酸化膜を介してＮチャネルＭＯＳトランジスタ６
３のゲート電極６３ｇが形成される。ゲート電極２ｇ，
３ｇは列選択信号ＣＳＬＲを受ける。ゲート電極６１
ｇ，６３ｇはそれぞれノードＮ１，Ｎ２に接続される。
イアウトを示す図である。図３において、半導体基板の
表面に薄いゲート絶縁膜を介して１本の電極が形成され
る。この電極の一方端部はＮチャネルＭＯＳトランジス
タ２のゲート電極２ｇとなり、その他方端部はＮチャネ
ルＭＯＳトランジスタ３のゲート電極３ｇとなる。ゲー
ト電極２ｇの近傍の基板表面に厚いゲート絶縁膜を介し
てＮチャネルＭＯＳトランジスタ６１のゲート電極６１
ｇが形成され、ゲート電極３ｇの近傍の基板表面に厚い
ゲート酸化膜を介してＮチャネルＭＯＳトランジスタ６
３のゲート電極６３ｇが形成される。ゲート電極２ｇ，
３ｇは列選択信号ＣＳＬＲを受ける。ゲート電極６１
ｇ，６３ｇはそれぞれノードＮ１，Ｎ２に接続される。
【００４６】ゲート電極２ｇ，６１ｇの間および両側に
わたって活性領域Ａ１が形成され、ゲート電極３ｇ，６
３ｇの間および両側にわたって活性領域Ａ２が形成され
る。ゲート電極２ｇ，６１ｇの間の領域は、Ｎチャネル
ＭＯＳトランジスタ２のソース２ｓおよびＮチャネルＭ
ＯＳトランジスタ６１のドレイン６１ｄとなる。ゲート
電極３ｇ，６３ｇの間の領域は、ＮチャネルＭＯＳトラ
ンジスタ３のソース３ｓおよびＮチャネルＭＯＳトラン
ジスタ６３のドレイン６３ｄとなる。ＮチャネルＭＯＳ
トランジスタ２，３のドレイン２ｄ，３ｄは、それぞれ
コンタクトホールＣ１，Ｃ２を介して上層のリードデー
タ線／ＧＩＯＲ，ＧＩＯＲに接続される。ＮチャネルＭ
ＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓ
は、それぞれコンタクトホールＣ３，Ｃ４を介して上層
の接地電位ＧＮＤのラインに接続される。
わたって活性領域Ａ１が形成され、ゲート電極３ｇ，６
３ｇの間および両側にわたって活性領域Ａ２が形成され
る。ゲート電極２ｇ，６１ｇの間の領域は、Ｎチャネル
ＭＯＳトランジスタ２のソース２ｓおよびＮチャネルＭ
ＯＳトランジスタ６１のドレイン６１ｄとなる。ゲート
電極３ｇ，６３ｇの間の領域は、ＮチャネルＭＯＳトラ
ンジスタ３のソース３ｓおよびＮチャネルＭＯＳトラン
ジスタ６３のドレイン６３ｄとなる。ＮチャネルＭＯＳ
トランジスタ２，３のドレイン２ｄ，３ｄは、それぞれ
コンタクトホールＣ１，Ｃ２を介して上層のリードデー
タ線／ＧＩＯＲ，ＧＩＯＲに接続される。ＮチャネルＭ
ＯＳトランジスタ６１，６３のソース６１ｓ，６３ｓ
は、それぞれコンタクトホールＣ３，Ｃ４を介して上層
の接地電位ＧＮＤのラインに接続される。
【００４７】この実施の形態１では、リードゲート１に
含まれる４つのＮチャネルＭＯＳトランジスタのうちの
列選択信号ＣＳＬＲをゲートに受ける２つのＮチャネル
ＭＯＳトランジスタ２，３としてゲート絶縁膜の薄いも
のを使用したので、列選択信号ＣＳＬＲの振幅電圧を周
辺電源と同じ低電圧にすることができ、低消費電力化を
図ることができる。また、列選択信号ＣＳＬＲの振幅電
圧を低電圧化しても、その振幅電圧を昇圧するためのレ
ベル変換回路を用いる必要がないので、読出動作が遅く
なることもない。また、低電圧の列選択信号ＣＳＬＲで
大きなソース−ドレイン間電流を得ることができるの
で、ＮチャネルＭＯＳトランジスタ２，３のサイズが小
さくてすむ。さらに、リードデータ線対ＧＩＯＲ，／Ｇ
ＩＯＲの振幅電圧も周辺電源と同じ低電圧にするので、
大幅な低消費電力化を図ることができる。
含まれる４つのＮチャネルＭＯＳトランジスタのうちの
列選択信号ＣＳＬＲをゲートに受ける２つのＮチャネル
ＭＯＳトランジスタ２，３としてゲート絶縁膜の薄いも
のを使用したので、列選択信号ＣＳＬＲの振幅電圧を周
辺電源と同じ低電圧にすることができ、低消費電力化を
図ることができる。また、列選択信号ＣＳＬＲの振幅電
圧を低電圧化しても、その振幅電圧を昇圧するためのレ
ベル変換回路を用いる必要がないので、読出動作が遅く
なることもない。また、低電圧の列選択信号ＣＳＬＲで
大きなソース−ドレイン間電流を得ることができるの
で、ＮチャネルＭＯＳトランジスタ２，３のサイズが小
さくてすむ。さらに、リードデータ線対ＧＩＯＲ，／Ｇ
ＩＯＲの振幅電圧も周辺電源と同じ低電圧にするので、
大幅な低消費電力化を図ることができる。
【００４８】［実施の形態２］実施の形態１では、同じ
活性領域（たとえばＡ１）にゲート酸化膜の膜厚の異な
る２種類のＮチャネルＭＯＳトランジスタ２，６１を形
成したが、この方法ではゲート電極２ｇ，６１ｇの間隔
を大きくする必要があり、レイアウト面積が大きくな
る。また、マスクがずれた場合に２つのＮチャネルＭＯ
Ｓトランジスタ２，６１の不純物濃度が変化する可能性
があり、信頼性上問題がある。この実施の形態２では、
この問題が解決される。
活性領域（たとえばＡ１）にゲート酸化膜の膜厚の異な
る２種類のＮチャネルＭＯＳトランジスタ２，６１を形
成したが、この方法ではゲート電極２ｇ，６１ｇの間隔
を大きくする必要があり、レイアウト面積が大きくな
る。また、マスクがずれた場合に２つのＮチャネルＭＯ
Ｓトランジスタ２，６１の不純物濃度が変化する可能性
があり、信頼性上問題がある。この実施の形態２では、
この問題が解決される。
【００４９】図４は、この発明の実施の形態２によるＤ
ＲＡＭコアセルのリードゲート５のレイアウトを示す図
である。リードゲート５の回路図は、図１で示したリー
ドゲート１と同じである。
ＲＡＭコアセルのリードゲート５のレイアウトを示す図
である。リードゲート５の回路図は、図１で示したリー
ドゲート１と同じである。
【００５０】図４において、半導体基板の表面に厚いゲ
ート酸化膜を介してＮチャネルＭＯＳトランジスタ６
１，６３のゲート電極６１ｇ，６３ｇが平行に形成され
る。また、半導体基板表面に薄いゲート酸化膜を介して
ＮチャネルＭＯＳトランジスタ２，３のゲート電極２
ｇ，３ｇが平行に形成される。ゲート電極６１ｇと２
ｇ，６３ｇと３ｇは、それぞれ所定の間隔をあけて一直
線上に形成される。ゲート電極２ｇ，３ｇは列選択信号
ＣＳＬＲを受け、ゲート電極６１ｇ，６３ｇはそれぞれ
ノードＮ１，Ｎ２に接続される。
ート酸化膜を介してＮチャネルＭＯＳトランジスタ６
１，６３のゲート電極６１ｇ，６３ｇが平行に形成され
る。また、半導体基板表面に薄いゲート酸化膜を介して
ＮチャネルＭＯＳトランジスタ２，３のゲート電極２
ｇ，３ｇが平行に形成される。ゲート電極６１ｇと２
ｇ，６３ｇと３ｇは、それぞれ所定の間隔をあけて一直
線上に形成される。ゲート電極２ｇ，３ｇは列選択信号
ＣＳＬＲを受け、ゲート電極６１ｇ，６３ｇはそれぞれ
ノードＮ１，Ｎ２に接続される。
【００５１】ゲート電極２ｇ，３ｇ，６１ｇ，６３ｇの
両側にそれぞれ活性領域Ａ１ａ，Ａ２ａ，Ａ１ｂ，Ａ２
ｂが互いに分離して形成される。活性領域Ａ１ａ，Ａ２
ａのうちゲート電極２ｇ，３ｇの間の領域がそれぞれＮ
チャネルＭＯＳトランジスタ２，３のソース２ｓ，３ｓ
となり、ゲート電極２ｇ，３ｇの外側の領域がそれぞれ
ＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，
３ｄとなる。活性領域Ａ１ｂ，Ａ２ｂのうちゲート電極
６１ｇ，６３ｇの間の領域がそれぞれＮチャネルＭＯＳ
トランジスタ６１，６３のソース６１ｓ，６３ｓとな
り、ゲート電極６１ｇ，６３ｇの外側の領域がそれぞれ
ＮチャネルＭＯＳトランジスタ６１，６３のドレイン６
１ｄ，６３ｄとなる。
両側にそれぞれ活性領域Ａ１ａ，Ａ２ａ，Ａ１ｂ，Ａ２
ｂが互いに分離して形成される。活性領域Ａ１ａ，Ａ２
ａのうちゲート電極２ｇ，３ｇの間の領域がそれぞれＮ
チャネルＭＯＳトランジスタ２，３のソース２ｓ，３ｓ
となり、ゲート電極２ｇ，３ｇの外側の領域がそれぞれ
ＮチャネルＭＯＳトランジスタ２，３のドレイン２ｄ，
３ｄとなる。活性領域Ａ１ｂ，Ａ２ｂのうちゲート電極
６１ｇ，６３ｇの間の領域がそれぞれＮチャネルＭＯＳ
トランジスタ６１，６３のソース６１ｓ，６３ｓとな
り、ゲート電極６１ｇ，６３ｇの外側の領域がそれぞれ
ＮチャネルＭＯＳトランジスタ６１，６３のドレイン６
１ｄ，６３ｄとなる。
【００５２】ＮチャネルＭＯＳトランジスタ２のソース
２ｓとＮチャネルＭＯＳトランジスタ６１のドレイン６
１ｄとが活性領域で形成された配線層Ｌ１で接続され
る。ＮチャネルＭＯＳトランジスタ３のソース３ｓとＮ
チャネルＭＯＳトランジスタ６３のドレイン６３ｄとが
活性領域で形成された配線層Ｌ２で接続される。Ｎチャ
ネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄ
は、それぞれコンタクトホールＣ１，Ｃ２を介して上層
のリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。
ＮチャネルＭＯＳトランジスタ６１，６３のソース６１
ｓ，６３ｓは、それぞれコンタクトホールＣ３，Ｃ４を
介して上層の接地電位ＧＮＤのラインに接続される。
２ｓとＮチャネルＭＯＳトランジスタ６１のドレイン６
１ｄとが活性領域で形成された配線層Ｌ１で接続され
る。ＮチャネルＭＯＳトランジスタ３のソース３ｓとＮ
チャネルＭＯＳトランジスタ６３のドレイン６３ｄとが
活性領域で形成された配線層Ｌ２で接続される。Ｎチャ
ネルＭＯＳトランジスタ２，３のドレイン２ｄ，３ｄ
は、それぞれコンタクトホールＣ１，Ｃ２を介して上層
のリードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。
ＮチャネルＭＯＳトランジスタ６１，６３のソース６１
ｓ，６３ｓは、それぞれコンタクトホールＣ３，Ｃ４を
介して上層の接地電位ＧＮＤのラインに接続される。
【００５３】この実施の形態２では、ゲート酸化膜の膜
厚の異なる２種類のＮチャネルＭＯＳトランジスタ２と
６１，３と６３を別の活性領域Ａ１ａとＡ１ｂ，Ａ２ａ
とＡ２ｂで形成し、活性領域Ａ１ａとＡ１ｂ，Ａ２ａと
Ａ２ｂをそれぞれ配線層Ｌ１，Ｌ２で接続する。したが
って、活性領域Ａ１ａとＡ１ｂ，Ａ２ａとＡ２ｂを分離
して形成することができるので、信頼性が向上する。ま
た、最小の面積でレイアウトすることが可能となる。
厚の異なる２種類のＮチャネルＭＯＳトランジスタ２と
６１，３と６３を別の活性領域Ａ１ａとＡ１ｂ，Ａ２ａ
とＡ２ｂで形成し、活性領域Ａ１ａとＡ１ｂ，Ａ２ａと
Ａ２ｂをそれぞれ配線層Ｌ１，Ｌ２で接続する。したが
って、活性領域Ａ１ａとＡ１ｂ，Ａ２ａとＡ２ｂを分離
して形成することができるので、信頼性が向上する。ま
た、最小の面積でレイアウトすることが可能となる。
【００５４】［実施の形態３］図５は、この発明の実施
の形態３によるＤＲＡＭコアセルのリードゲート６の構
成を示す回路図である。
の形態３によるＤＲＡＭコアセルのリードゲート６の構
成を示す回路図である。
【００５５】図５を参照して、このリードゲート６が図
１で示したリードゲート１と異なる点は、ＮチャネルＭ
ＯＳトランジスタ２と６１，３と６３の接続順が入換え
られている点である。ＮチャネルＭＯＳトランジスタ
２，３のソースはともに接地電位ＧＮＤのラインに接続
され、各々のゲートがともに列選択信号ＣＳＬＲを受け
る。ＮチャネルＭＯＳトランジスタ６１のソースはＮチ
ャネルＭＯＳトランジスタ２のドレインに接続され、そ
のドレインはリードデータ線／ＧＩＯＲに接続され、そ
のゲートはノードＮ１に接続される。ＮチャネルＭＯＳ
トランジスタ６３のソースはＮチャネルＭＯＳトランジ
スタ３のドレインに接続され、そのドレインはリードデ
ータ線ＧＩＯＲに接続され、そのゲートはノードＮ２に
接続される。
１で示したリードゲート１と異なる点は、ＮチャネルＭ
ＯＳトランジスタ２と６１，３と６３の接続順が入換え
られている点である。ＮチャネルＭＯＳトランジスタ
２，３のソースはともに接地電位ＧＮＤのラインに接続
され、各々のゲートがともに列選択信号ＣＳＬＲを受け
る。ＮチャネルＭＯＳトランジスタ６１のソースはＮチ
ャネルＭＯＳトランジスタ２のドレインに接続され、そ
のドレインはリードデータ線／ＧＩＯＲに接続され、そ
のゲートはノードＮ１に接続される。ＮチャネルＭＯＳ
トランジスタ６３のソースはＮチャネルＭＯＳトランジ
スタ３のドレインに接続され、そのドレインはリードデ
ータ線ＧＩＯＲに接続され、そのゲートはノードＮ２に
接続される。
【００５６】図６は、図５に示したリードゲート６のレ
イアウトを示す図である。図６において、半導体基板の
表面に厚いゲート酸化膜を介して２本のゲート電極６１
ｇ，６３ｇが平行に形成される。また、半導体基板の表
面に薄いゲート酸化膜を介して２本のゲート電極２ｇ，
３ｇが平行に形成される。ゲート電極６１ｇと２ｇ，６
３ｇと３ｇは、それぞれ所定の間隔をあけて一直線上に
形成される。
イアウトを示す図である。図６において、半導体基板の
表面に厚いゲート酸化膜を介して２本のゲート電極６１
ｇ，６３ｇが平行に形成される。また、半導体基板の表
面に薄いゲート酸化膜を介して２本のゲート電極２ｇ，
３ｇが平行に形成される。ゲート電極６１ｇと２ｇ，６
３ｇと３ｇは、それぞれ所定の間隔をあけて一直線上に
形成される。
【００５７】ゲート電極２ｇ，３ｇ，６１ｇ，６３ｇの
両側にそれぞれ活性領域Ａ１ａ，Ａ２ａ，Ａ１ｂ，Ａ２
ｂが形成される。活性領域Ａ１ａ，Ａ２ａのうちゲート
電極２ｇ，３ｇの間の領域がそれぞれＮチャネルＭＯＳ
トランジスタ２，３のドレイン２ｄ，３ｄとなり、ゲー
ト電極２ｇ，３ｇの外側の領域がそれぞれＮチャネルＭ
ＯＳトランジスタ２ｇのソース２ｓ，３ｓとなる。活性
領域Ａ１ｂ，Ａ２ｂのうちゲート電極６１ｇ，６３ｇの
間の領域がそれぞれＮチャネルＭＯＳトランジスタ６
１，６３のソース６１ｓ，６３ｓとなり、ゲート電極６
１ｇ，６３ｇの外側の領域がそれぞれＮチャネルＭＯＳ
トランジスタ６１，６３のドレイン６１ｄ，６３ｄとな
る。
両側にそれぞれ活性領域Ａ１ａ，Ａ２ａ，Ａ１ｂ，Ａ２
ｂが形成される。活性領域Ａ１ａ，Ａ２ａのうちゲート
電極２ｇ，３ｇの間の領域がそれぞれＮチャネルＭＯＳ
トランジスタ２，３のドレイン２ｄ，３ｄとなり、ゲー
ト電極２ｇ，３ｇの外側の領域がそれぞれＮチャネルＭ
ＯＳトランジスタ２ｇのソース２ｓ，３ｓとなる。活性
領域Ａ１ｂ，Ａ２ｂのうちゲート電極６１ｇ，６３ｇの
間の領域がそれぞれＮチャネルＭＯＳトランジスタ６
１，６３のソース６１ｓ，６３ｓとなり、ゲート電極６
１ｇ，６３ｇの外側の領域がそれぞれＮチャネルＭＯＳ
トランジスタ６１，６３のドレイン６１ｄ，６３ｄとな
る。
【００５８】ＮチャネルＭＯＳトランジスタ２のドレイ
ン２ｄとＮチャネルＭＯＳトランジスタ６１のソース６
１ｓとが活性領域で形成された配線層Ｌ１で接続され
る。ＮチャネルＭＯＳトランジスタ３のドレイン３ｄと
ＮチャネルＭＯＳトランジスタ６３のソース６３ｓとが
活性領域で形成された配線層Ｌ２で接続される。Ｎチャ
ネルＭＯＳトランジスタ２，３のソース２ｓ，３ｓは、
それぞれコンタクトホールＣ１，Ｃ２を介して上層の接
地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳ
トランジスタ６１，６３のドレイン６１ｄ，６３ｄは、
それぞれコンタクトホールＣ３，Ｃ４を介して上層のリ
ードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。
ン２ｄとＮチャネルＭＯＳトランジスタ６１のソース６
１ｓとが活性領域で形成された配線層Ｌ１で接続され
る。ＮチャネルＭＯＳトランジスタ３のドレイン３ｄと
ＮチャネルＭＯＳトランジスタ６３のソース６３ｓとが
活性領域で形成された配線層Ｌ２で接続される。Ｎチャ
ネルＭＯＳトランジスタ２，３のソース２ｓ，３ｓは、
それぞれコンタクトホールＣ１，Ｃ２を介して上層の接
地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳ
トランジスタ６１，６３のドレイン６１ｄ，６３ｄは、
それぞれコンタクトホールＣ３，Ｃ４を介して上層のリ
ードデータ線／ＧＩＯＲ，ＧＩＯＲに接続される。
【００５９】この実施の形態３でも、実施の形態２と同
じ効果が得られる。 ［実施の形態４］図７は、この発明の実施の形態４によ
るＤＲＡＭコアセルのリードゲート７の構成を示す回路
図である。図７を参照して、このリードゲート７が図５
のリードゲート６と異なる点は、ＮチャネルＭＯＳトラ
ンジスタ２が削除され、ＮチャネルＭＯＳトランジスタ
６１のソースがＮチャネルＭＯＳトランジスタ６３のソ
ースに接続されている点である。
じ効果が得られる。 ［実施の形態４］図７は、この発明の実施の形態４によ
るＤＲＡＭコアセルのリードゲート７の構成を示す回路
図である。図７を参照して、このリードゲート７が図５
のリードゲート６と異なる点は、ＮチャネルＭＯＳトラ
ンジスタ２が削除され、ＮチャネルＭＯＳトランジスタ
６１のソースがＮチャネルＭＯＳトランジスタ６３のソ
ースに接続されている点である。
【００６０】図８は、図７に示したリードゲート７のレ
イアウトを示す図である。図８において、半導体基板の
表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトラ
ンジスタ６１，６３のゲート電極６１ｇ，６３ｇが平行
に形成される。また、半導体基板の表面に薄いゲート酸
化膜を介してＮチャネルＭＯＳトランジスタ３の２本の
ゲート電極３ｇ，３ｇ′が平行に形成される。ゲート電
極６１ｇと３ｇ，６３ｇと３ｇ′は、所定の間隔でそれ
ぞれ一直線上に形成される。ゲート電極３ｇ，３ｇ′は
列選択信号ＣＳＬＲを受け、ゲート電極６１ｇ，６３ｇ
はそれぞれノードＮ１，Ｎ２に接続される。
イアウトを示す図である。図８において、半導体基板の
表面に厚いゲート酸化膜を介してＮチャネルＭＯＳトラ
ンジスタ６１，６３のゲート電極６１ｇ，６３ｇが平行
に形成される。また、半導体基板の表面に薄いゲート酸
化膜を介してＮチャネルＭＯＳトランジスタ３の２本の
ゲート電極３ｇ，３ｇ′が平行に形成される。ゲート電
極６１ｇと３ｇ，６３ｇと３ｇ′は、所定の間隔でそれ
ぞれ一直線上に形成される。ゲート電極３ｇ，３ｇ′は
列選択信号ＣＳＬＲを受け、ゲート電極６１ｇ，６３ｇ
はそれぞれノードＮ１，Ｎ２に接続される。
【００６１】ゲート電極３ｇ，３ｇ′の間および両側に
わたって活性領域Ａ３が形成され、ゲート電極６１ｇ，
６３の間および両側にわたって活性領域Ａ４が形成され
る。ゲート電極３ｇ，３ｇ′の間の領域はＮチャネルＭ
ＯＳトランジスタ３のドレイン３ｄとなり、ゲート電極
３ｇ，３ｇ′の外側の領域はＮチャネルＭＯＳトランジ
スタ３のソース３ｓ，３ｓ′となる。ゲート電極６１
ｇ，６３ｇの間の領域はＮチャネルＭＯＳトランジスタ
６１，６３のソース６１ｓ，６３ｓとなり、ゲート電極
６１ｇ，６３ｇの外側の領域はそれぞれＮチャネルＭＯ
Ｓトランジスタ６１，６３のドレイン６１ｄ，６３ｄと
なる。
わたって活性領域Ａ３が形成され、ゲート電極６１ｇ，
６３の間および両側にわたって活性領域Ａ４が形成され
る。ゲート電極３ｇ，３ｇ′の間の領域はＮチャネルＭ
ＯＳトランジスタ３のドレイン３ｄとなり、ゲート電極
３ｇ，３ｇ′の外側の領域はＮチャネルＭＯＳトランジ
スタ３のソース３ｓ，３ｓ′となる。ゲート電極６１
ｇ，６３ｇの間の領域はＮチャネルＭＯＳトランジスタ
６１，６３のソース６１ｓ，６３ｓとなり、ゲート電極
６１ｇ，６３ｇの外側の領域はそれぞれＮチャネルＭＯ
Ｓトランジスタ６１，６３のドレイン６１ｄ，６３ｄと
なる。
【００６２】ＮチャネルＭＯＳトランジスタ３のドレイ
ン３ｄとＮチャネルＭＯＳトランジスタ６０，６３のソ
ース６１ｓ，６３ｓとは活性領域で形成された配線層Ｌ
３で接続される。ＮチャネルＭＯＳトランジスタ３のソ
ース３ｓ，３ｓ′は、それぞれコンタクトホールＣ１，
Ｃ２を介して上層の接地電位ＧＮＤのラインに接続され
る。ＮチャネルＭＯＳトランジスタ６１，６３のドレイ
ン６１ｄ，６３ｄは、それぞれコンタクトホールＣ３，
Ｃ４を介してリードデータ線／ＧＩＯＲ，ＧＩＯＲに接
続される。
ン３ｄとＮチャネルＭＯＳトランジスタ６０，６３のソ
ース６１ｓ，６３ｓとは活性領域で形成された配線層Ｌ
３で接続される。ＮチャネルＭＯＳトランジスタ３のソ
ース３ｓ，３ｓ′は、それぞれコンタクトホールＣ１，
Ｃ２を介して上層の接地電位ＧＮＤのラインに接続され
る。ＮチャネルＭＯＳトランジスタ６１，６３のドレイ
ン６１ｄ，６３ｄは、それぞれコンタクトホールＣ３，
Ｃ４を介してリードデータ線／ＧＩＯＲ，ＧＩＯＲに接
続される。
【００６３】この実施の形態４でも、実施の形態２と同
じ効果が得られる。 ［実施の形態５］図９は、この発明の実施の形態５によ
るＤＲＡＭコアセルのライトゲート１０の構成を示す回
路図であって、図１４のライトゲート５０と対比される
図である。
じ効果が得られる。 ［実施の形態５］図９は、この発明の実施の形態５によ
るＤＲＡＭコアセルのライトゲート１０の構成を示す回
路図であって、図１４のライトゲート５０と対比される
図である。
【００６４】図９において、このライトゲート１０は、
ノードＮ２とライトデータ線／ＧＩＯＷとの間に直列接
続されたＮチャネルＭＯＳトランジスタ１１，１２と、
ノードＮ１とライトデータ線ＧＩＯＷとの間に直列接続
されたＮチャネルＭＯＳトランジスタ１３，１４とを含
む。ＮチャネルＭＯＳトランジスタ１１，１３は、比較
的大きな膜厚（たとえば７．５ｎｍ）のゲート酸化膜を
有する。ＮチャネルＭＯＳトランジスタ１２，１４は、
比較的小さな膜厚（たとえば３．０ｎｍ）のゲート酸化
膜を有する。ＮチャネルＭＯＳトランジスタ１１，１３
のゲートは、ともにライトマスク信号ＷＭ１を受ける。
ＮチャネルＭＯＳトランジスタ１２，１４のゲートは、
ともに列選択信号ＣＳＬＷを受ける。
ノードＮ２とライトデータ線／ＧＩＯＷとの間に直列接
続されたＮチャネルＭＯＳトランジスタ１１，１２と、
ノードＮ１とライトデータ線ＧＩＯＷとの間に直列接続
されたＮチャネルＭＯＳトランジスタ１３，１４とを含
む。ＮチャネルＭＯＳトランジスタ１１，１３は、比較
的大きな膜厚（たとえば７．５ｎｍ）のゲート酸化膜を
有する。ＮチャネルＭＯＳトランジスタ１２，１４は、
比較的小さな膜厚（たとえば３．０ｎｍ）のゲート酸化
膜を有する。ＮチャネルＭＯＳトランジスタ１１，１３
のゲートは、ともにライトマスク信号ＷＭ１を受ける。
ＮチャネルＭＯＳトランジスタ１２，１４のゲートは、
ともに列選択信号ＣＳＬＷを受ける。
【００６５】列選択信号ＣＳＬＷの振幅電圧は、周辺電
源と同じ１．５Ｖである。ライトデータ線ＧＩＯＷ，／
ＧＩＯＷの振幅電圧は、周辺電源と同じ１．５Ｖであ
る。ノードＮ１，Ｎ２の振幅電圧すなわちセンスアンプ
４７用の電源電圧Ｖｄｄｓは、２．０Ｖである。ライト
マスク信号ＷＭ１の振幅電圧は、２．０Ｖである。
源と同じ１．５Ｖである。ライトデータ線ＧＩＯＷ，／
ＧＩＯＷの振幅電圧は、周辺電源と同じ１．５Ｖであ
る。ノードＮ１，Ｎ２の振幅電圧すなわちセンスアンプ
４７用の電源電圧Ｖｄｄｓは、２．０Ｖである。ライト
マスク信号ＷＭ１の振幅電圧は、２．０Ｖである。
【００６６】ノードＮ２またはＮ１が「Ｈ」レベル（電
源電位Ｖｄｄｓ）でライトマスク信号ＷＭ１が「Ｈ」レ
ベル（電源電圧Ｖｄｄｓ）の場合でも、ＮチャネルＭＯ
Ｓトランジスタ１２または１４のドレインの電位はＶｄ
ｄｓ−Ｖｔｈ（ただし、ＶｔｈはＮチャネルＭＯＳトラ
ンジスタ１１，１３のしきい値電圧である）になるの
で、ＮチャネルＭＯＳトランジスタ１２，１４のゲート
酸化膜の耐圧はＶｄｄｓ−Ｖｔｈよりも大きければよ
い。
源電位Ｖｄｄｓ）でライトマスク信号ＷＭ１が「Ｈ」レ
ベル（電源電圧Ｖｄｄｓ）の場合でも、ＮチャネルＭＯ
Ｓトランジスタ１２または１４のドレインの電位はＶｄ
ｄｓ−Ｖｔｈ（ただし、ＶｔｈはＮチャネルＭＯＳトラ
ンジスタ１１，１３のしきい値電圧である）になるの
で、ＮチャネルＭＯＳトランジスタ１２，１４のゲート
酸化膜の耐圧はＶｄｄｓ−Ｖｔｈよりも大きければよ
い。
【００６７】図１０は、図９に示したライトゲート１０
のレイアウトを示す図である。図１０において、半導体
基板の表面に厚いゲート酸化膜を介してＮチャネルＭＯ
Ｓトランジスタ１１，１３のゲート電極１１ｇ，１３ｇ
が平行に形成される。また、半導体基板表面に薄いゲー
ト酸化膜を介してＮチャネルＭＯＳトランジスタ１２，
１４のゲート電極１２ｇ，１４ｇが平行に形成される。
ゲート電極１１ｇと１２ｇ，１３ｇと１４ｇは、それぞ
れ所定の間隔をあけて一直線上に形成される。ゲート電
極１１ｇ，１３ｇはともにライトマスク信号ＷＭ１を受
け、ゲート電極１２ｇ，１４ｇはともに列選択信号ＣＳ
ＬＷを受ける。
のレイアウトを示す図である。図１０において、半導体
基板の表面に厚いゲート酸化膜を介してＮチャネルＭＯ
Ｓトランジスタ１１，１３のゲート電極１１ｇ，１３ｇ
が平行に形成される。また、半導体基板表面に薄いゲー
ト酸化膜を介してＮチャネルＭＯＳトランジスタ１２，
１４のゲート電極１２ｇ，１４ｇが平行に形成される。
ゲート電極１１ｇと１２ｇ，１３ｇと１４ｇは、それぞ
れ所定の間隔をあけて一直線上に形成される。ゲート電
極１１ｇ，１３ｇはともにライトマスク信号ＷＭ１を受
け、ゲート電極１２ｇ，１４ｇはともに列選択信号ＣＳ
ＬＷを受ける。
【００６８】ゲート電極１２ｇ，１４ｇ，１１ｇ，１３
ｇの両側にそれぞれ活性領域Ａ５〜Ａ８が形成される。
活性領域Ａ５，Ａ６のうちゲート電極１２ｇ，１４ｇの
間の領域がそれぞれＮチャネルＭＯＳトランジスタ１
２，１４のドレイン１２ｄ，１４ｄとなり、ゲート電極
１２ｇ，１４ｇの外側の領域がそれぞれＮチャネルＭＯ
Ｓトランジスタ１２，１４のソース１３ｓ，１４ｓとな
る。活性領域Ａ７，Ａ８のうちゲート電極１１ｇ，１３
ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ
１１，１３のソース１１ｓ，１３ｓとなり、ゲート電極
１１ｇ，１３ｇの外側の領域がそれぞれＮチャネルＭＯ
Ｓトランジスタ１２，１３のドレイン１１ｄ，１３ｄと
なる。
ｇの両側にそれぞれ活性領域Ａ５〜Ａ８が形成される。
活性領域Ａ５，Ａ６のうちゲート電極１２ｇ，１４ｇの
間の領域がそれぞれＮチャネルＭＯＳトランジスタ１
２，１４のドレイン１２ｄ，１４ｄとなり、ゲート電極
１２ｇ，１４ｇの外側の領域がそれぞれＮチャネルＭＯ
Ｓトランジスタ１２，１４のソース１３ｓ，１４ｓとな
る。活性領域Ａ７，Ａ８のうちゲート電極１１ｇ，１３
ｇの間の領域がそれぞれＮチャネルＭＯＳトランジスタ
１１，１３のソース１１ｓ，１３ｓとなり、ゲート電極
１１ｇ，１３ｇの外側の領域がそれぞれＮチャネルＭＯ
Ｓトランジスタ１２，１３のドレイン１１ｄ，１３ｄと
なる。
【００６９】ＮチャネルＭＯＳトランジスタ１２のドレ
イン１２ｄとＮチャネルＭＯＳトランジスタ１１のソー
ス１１ｓとが活性領域で形成された配線層Ｌ５で接続さ
れる。ＮチャネルＭＯＳトランジスタ１４のドレイン１
４ｄとＮチャネルＭＯＳトランジスタ１３のソース１３
ｓとが活性領域で形成された配線層Ｌ６で接続される。
ＮチャネルＭＯＳトランジスタ１２，１４のソース１２
ｓ，１４ｓは、それぞれコンタクトホールＣ５，Ｃ６を
介して上層のライトデータ線／ＧＩＯＷ，ＧＩＯＷに接
続される。ＮチャネルＭＯＳトランジスタ１１，１３の
ドレイン１１ｄ，１３ｄはそれぞれコンタクトホールＣ
７，Ｃ８を介して上層のノードＮ２，Ｎ１に接続され
る。
イン１２ｄとＮチャネルＭＯＳトランジスタ１１のソー
ス１１ｓとが活性領域で形成された配線層Ｌ５で接続さ
れる。ＮチャネルＭＯＳトランジスタ１４のドレイン１
４ｄとＮチャネルＭＯＳトランジスタ１３のソース１３
ｓとが活性領域で形成された配線層Ｌ６で接続される。
ＮチャネルＭＯＳトランジスタ１２，１４のソース１２
ｓ，１４ｓは、それぞれコンタクトホールＣ５，Ｃ６を
介して上層のライトデータ線／ＧＩＯＷ，ＧＩＯＷに接
続される。ＮチャネルＭＯＳトランジスタ１１，１３の
ドレイン１１ｄ，１３ｄはそれぞれコンタクトホールＣ
７，Ｃ８を介して上層のノードＮ２，Ｎ１に接続され
る。
【００７０】この実施の形態５では、ライトゲート１０
に含まれる４つのＮチャネルＭＯＳトランジスタ１１〜
１４のうちの列選択信号ＣＳＬＷをゲートに受ける２つ
のＮチャネルＭＯＳトランジスタ１２，１４としてゲー
ト絶縁膜の薄いものを使用したので、列選択信号ＣＳＬ
Ｗの振幅電圧を周辺電源と同じ低電圧にすることがで
き、低消費電力化を図ることができる。また、列選択信
号ＣＳＬＷの振幅電圧を低電圧化しても、その振幅電圧
を昇圧するためのレベル変換回路を用いる必要がないの
で、書込動作が遅くなることもない。また、低電圧の列
選択線ＣＳＬＷで大きなソース−ドレイン間電流を得る
ことができるので、ＮチャネルＭＯＳトランジスタ１
２，１４のサイズは小さくてすむ。さらに、ライトデー
タ線対ＧＩＯＷ，／ＧＩＯＷの振幅電圧も周辺電源と同
じ低電圧にするので、大幅な低消費電力化を図ることが
できる。
に含まれる４つのＮチャネルＭＯＳトランジスタ１１〜
１４のうちの列選択信号ＣＳＬＷをゲートに受ける２つ
のＮチャネルＭＯＳトランジスタ１２，１４としてゲー
ト絶縁膜の薄いものを使用したので、列選択信号ＣＳＬ
Ｗの振幅電圧を周辺電源と同じ低電圧にすることがで
き、低消費電力化を図ることができる。また、列選択信
号ＣＳＬＷの振幅電圧を低電圧化しても、その振幅電圧
を昇圧するためのレベル変換回路を用いる必要がないの
で、書込動作が遅くなることもない。また、低電圧の列
選択線ＣＳＬＷで大きなソース−ドレイン間電流を得る
ことができるので、ＮチャネルＭＯＳトランジスタ１
２，１４のサイズは小さくてすむ。さらに、ライトデー
タ線対ＧＩＯＷ，／ＧＩＯＷの振幅電圧も周辺電源と同
じ低電圧にするので、大幅な低消費電力化を図ることが
できる。
【００７１】また、ゲート酸化膜の膜厚の異なる２種類
のＮチャネルＭＯＳトランジスタ１１と１２，１３と１
４を別の活性領域Ａ７とＡ５，Ａ８とＡ６で形成し、活
性領域Ａ７とＡ５，Ａ８とＡ６をそれぞれ配線層Ｌ１，
Ｌ２で接続する。したがって、活性層Ａ７とＡ５，Ａ８
とＡ６を分離して形成することができるので、信頼性が
向上する。また、最小の面積でレイアウトすることが可
能となる。
のＮチャネルＭＯＳトランジスタ１１と１２，１３と１
４を別の活性領域Ａ７とＡ５，Ａ８とＡ６で形成し、活
性領域Ａ７とＡ５，Ａ８とＡ６をそれぞれ配線層Ｌ１，
Ｌ２で接続する。したがって、活性層Ａ７とＡ５，Ａ８
とＡ６を分離して形成することができるので、信頼性が
向上する。また、最小の面積でレイアウトすることが可
能となる。
【００７２】なお、ライトマスク信号ＷＭ１のないＤＲ
ＡＭコアセルにおいては、図１１に示すように、信号Ｗ
Ｍ１の代わりにセンスアンプ４７用の電源電位Ｖｄｄｓ
をＮチャネルＭＯＳトランジスタ１１，１３のゲートに
与えるとよい。この場合も、ＮチャネルＭＯＳトランジ
スタ１２，１４のドレインの電位はＶｄｄｓ−Ｖｔｈと
なるので、ＮチャネルＭＯＳトランジスタ１２，１４の
ゲート酸化膜の耐圧はＶｄｄｓ−Ｖｔｈよりも大きけれ
ばよい。
ＡＭコアセルにおいては、図１１に示すように、信号Ｗ
Ｍ１の代わりにセンスアンプ４７用の電源電位Ｖｄｄｓ
をＮチャネルＭＯＳトランジスタ１１，１３のゲートに
与えるとよい。この場合も、ＮチャネルＭＯＳトランジ
スタ１２，１４のドレインの電位はＶｄｄｓ−Ｖｔｈと
なるので、ＮチャネルＭＯＳトランジスタ１２，１４の
ゲート酸化膜の耐圧はＶｄｄｓ−Ｖｔｈよりも大きけれ
ばよい。
【００７３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７４】
【発明の効果】以上のように、この発明に係る半導体装
置では、その一方のレベルが第１の電位であり、その他
方のレベルが基準電位である信号が与えられる第１の信
号線と、予め定められた第２の電位にプリチャージされ
る第２の信号線と、その入力電極が第１の信号線に接続
され、第１の信号線の電位がそのしきい値電位を超えた
ことに応じて導通する第１のＭＯＳトランジスタと、第
１の信号線の信号が第２の信号線に伝達されることを許
可する制御信号が入力されたことに応じて導通し、第１
のＭＯＳトランジスタを第２の信号線と基準電位のライ
ンとの間に接続する第２のＭＯＳトランジスタとが設け
られ、第２のＭＯＳトランジスタのゲート酸化膜は、第
１のＭＯＳトランジスタのゲート酸化膜よりも薄く形成
される。したがって、第２のＭＯＳトランジスタのゲー
ト酸化膜を薄く形成するので、制御信号の振幅電圧の低
電圧化を図ることができ、消費電力の低減化を図ること
ができる。また、低電圧化した制御信号を増幅するため
のレベル変換回路を設ける必要がないので、動作速度が
遅くなることもない。また、第２のトランジスタのサイ
ズを小さくすることができ、チップ面積の縮小化を図る
ことができる。
置では、その一方のレベルが第１の電位であり、その他
方のレベルが基準電位である信号が与えられる第１の信
号線と、予め定められた第２の電位にプリチャージされ
る第２の信号線と、その入力電極が第１の信号線に接続
され、第１の信号線の電位がそのしきい値電位を超えた
ことに応じて導通する第１のＭＯＳトランジスタと、第
１の信号線の信号が第２の信号線に伝達されることを許
可する制御信号が入力されたことに応じて導通し、第１
のＭＯＳトランジスタを第２の信号線と基準電位のライ
ンとの間に接続する第２のＭＯＳトランジスタとが設け
られ、第２のＭＯＳトランジスタのゲート酸化膜は、第
１のＭＯＳトランジスタのゲート酸化膜よりも薄く形成
される。したがって、第２のＭＯＳトランジスタのゲー
ト酸化膜を薄く形成するので、制御信号の振幅電圧の低
電圧化を図ることができ、消費電力の低減化を図ること
ができる。また、低電圧化した制御信号を増幅するため
のレベル変換回路を設ける必要がないので、動作速度が
遅くなることもない。また、第２のトランジスタのサイ
ズを小さくすることができ、チップ面積の縮小化を図る
ことができる。
【００７５】好ましくは、さらに、第１の信号線に与え
られる信号の相補信号が与えられる第３の信号線と、第
２の電位にプリチャージされる第４の信号線と、その入
力電極が第３の信号線に接続され、第３の信号線の電位
がそのしきい値電位を超えたことに応じて導通する第３
のＭＯＳトランジスタと、制御信号が入力されたことに
応じて導通し、第３のＭＯＳトランジスタを第４の信号
線と基準電位のラインとの間に接続する第４のＭＯＳト
ランジスタとが設けられ、第４のＭＯＳトランジスタの
ゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸
化膜よりも薄く形成される。この場合は、信号およびそ
の相補信号を伝達することができる。
られる信号の相補信号が与えられる第３の信号線と、第
２の電位にプリチャージされる第４の信号線と、その入
力電極が第３の信号線に接続され、第３の信号線の電位
がそのしきい値電位を超えたことに応じて導通する第３
のＭＯＳトランジスタと、制御信号が入力されたことに
応じて導通し、第３のＭＯＳトランジスタを第４の信号
線と基準電位のラインとの間に接続する第４のＭＯＳト
ランジスタとが設けられ、第４のＭＯＳトランジスタの
ゲート酸化膜は、第３のＭＯＳトランジスタのゲート酸
化膜よりも薄く形成される。この場合は、信号およびそ
の相補信号を伝達することができる。
【００７６】また好ましくは、第１および第２のＭＯＳ
トランジスタは、第２の信号線と基準電位のラインとの
間に直列接続され、さらに、第１の信号線に与えられる
信号の相補信号を与える第３の信号線と、第２の電位に
プリチャージされる第４の信号線と、その第１の電極が
第４の信号線に接続され、その第２の電極が第１および
第２のＭＯＳトランジスタの間のノードに接続され、そ
の入力電極が第３の信号線に接続され、第３の信号線の
電位がそのしきい値電位を超えたことに応じて導通する
第３のＭＯＳトランジスタとが設けられ、第２のＭＯＳ
トランジスタのゲート酸化膜は、第３のＭＯＳトランジ
スタのゲート酸化膜よりも薄く形成される。この場合
は、信号およびその相補信号を伝達することができる。
また、第１および第３のＭＯＳトランジスタで第２のＭ
ＯＳトランジスタを共用するので、トランジスタ数が少
なくてすむ。
トランジスタは、第２の信号線と基準電位のラインとの
間に直列接続され、さらに、第１の信号線に与えられる
信号の相補信号を与える第３の信号線と、第２の電位に
プリチャージされる第４の信号線と、その第１の電極が
第４の信号線に接続され、その第２の電極が第１および
第２のＭＯＳトランジスタの間のノードに接続され、そ
の入力電極が第３の信号線に接続され、第３の信号線の
電位がそのしきい値電位を超えたことに応じて導通する
第３のＭＯＳトランジスタとが設けられ、第２のＭＯＳ
トランジスタのゲート酸化膜は、第３のＭＯＳトランジ
スタのゲート酸化膜よりも薄く形成される。この場合
は、信号およびその相補信号を伝達することができる。
また、第１および第３のＭＯＳトランジスタで第２のＭ
ＯＳトランジスタを共用するので、トランジスタ数が少
なくてすむ。
【００７７】また、この発明に係る他の半導体装置で
は、その一方のレベルが第１の電位であり、その他方の
レベルが基準電位である信号が与えられる第１の信号線
と、予め定められた第２の電位にプリチャージされる第
２の信号線と、第２の信号線の電位と第２の電位との電
位差を増幅し、その一方のレベルが第１の電位よりも高
い第３の電位であり、その他方のレベルが基準電位であ
る信号を第２の信号線に与えるセンスアンプと、その第
１の電極が第１の信号線に接続され、第１の信号線の信
号が第２の信号線に伝達されることを許可する第１の制
御信号が入力されたことに応じて導通する第１のＭＯＳ
トランジスタと、第１のＭＯＳトランジスタの第２の電
極と第２の信号線との間に接続され、第１の信号線の信
号が第２の信号線に伝達されることを禁止するための第
２の制御信号が入力されたことに応じて非導通になる第
２のＭＯＳトランジスタとが設けられ、第１のＭＯＳト
ランジスタのゲート酸化膜は、第２のＭＯＳトランジス
タのゲート酸化膜よりも薄く形成される。したがって、
第１のＭＯＳトランジスタのゲート酸化膜を薄く形成す
るので、第１の制御信号の振幅電圧の低電圧化を図るこ
とができ、消費電力の低減化を図ることができる。ま
た、低電圧化した第１の制御信号を増幅するためのレベ
ル変換回路を設ける必要がないので、動作速度が遅くな
ることもない。また、第１のトランジスタのサイズを小
さくすることができ、チップ面積の縮小化を図ることが
できる。
は、その一方のレベルが第１の電位であり、その他方の
レベルが基準電位である信号が与えられる第１の信号線
と、予め定められた第２の電位にプリチャージされる第
２の信号線と、第２の信号線の電位と第２の電位との電
位差を増幅し、その一方のレベルが第１の電位よりも高
い第３の電位であり、その他方のレベルが基準電位であ
る信号を第２の信号線に与えるセンスアンプと、その第
１の電極が第１の信号線に接続され、第１の信号線の信
号が第２の信号線に伝達されることを許可する第１の制
御信号が入力されたことに応じて導通する第１のＭＯＳ
トランジスタと、第１のＭＯＳトランジスタの第２の電
極と第２の信号線との間に接続され、第１の信号線の信
号が第２の信号線に伝達されることを禁止するための第
２の制御信号が入力されたことに応じて非導通になる第
２のＭＯＳトランジスタとが設けられ、第１のＭＯＳト
ランジスタのゲート酸化膜は、第２のＭＯＳトランジス
タのゲート酸化膜よりも薄く形成される。したがって、
第１のＭＯＳトランジスタのゲート酸化膜を薄く形成す
るので、第１の制御信号の振幅電圧の低電圧化を図るこ
とができ、消費電力の低減化を図ることができる。ま
た、低電圧化した第１の制御信号を増幅するためのレベ
ル変換回路を設ける必要がないので、動作速度が遅くな
ることもない。また、第１のトランジスタのサイズを小
さくすることができ、チップ面積の縮小化を図ることが
できる。
【００７８】また、この発明に係るさらに他の半導体装
置では、その一方のレベルが第１の電位であり、その他
方のレベルが基準電位である信号が与えられる第１の信
号線と、予め定められた第２の電位にプリチャージされ
る第２の信号線と、第２の信号線の電位と第２の電位と
の電位差を増幅し、その一方のレベルが第１の電位より
も高い第３の電位であり、その他方のレベルが基準電位
である信号を第２の信号線に与えるセンスアンプと、そ
の第１の電極が第１の信号線に接続され、第１の信号線
の信号が第２の信号線に伝達されることを許可する制御
信号が入力されたことに応じて導通する第１のＭＯＳト
ランジスタと、第１のＭＯＳトランジスタの第２の電極
と第２の信号線との間に接続され、その入力電極が第３
の電位を受けて導通する第２のＭＯＳトランジスタとが
設けられ、第１のＭＯＳトランジスタのゲート酸化膜
は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄
く形成されている。したがって、第１のＭＯＳトランジ
スタのゲート酸化膜を薄く形成したので、制御信号の振
幅電圧の低電圧化を図ることができ、消費電力の低減化
を図ることができる。また、第２の信号線の電位がセン
スアンプによって第３の電位にされた場合でも、第３の
電位よりも第２のＭＯＳトランジスタのしきい値電圧だ
け低い電位が第１のＭＯＳトランジスタに与えられるの
で、第１のＭＯＳトランジスタが絶縁破壊されるのを防
止することができる。
置では、その一方のレベルが第１の電位であり、その他
方のレベルが基準電位である信号が与えられる第１の信
号線と、予め定められた第２の電位にプリチャージされ
る第２の信号線と、第２の信号線の電位と第２の電位と
の電位差を増幅し、その一方のレベルが第１の電位より
も高い第３の電位であり、その他方のレベルが基準電位
である信号を第２の信号線に与えるセンスアンプと、そ
の第１の電極が第１の信号線に接続され、第１の信号線
の信号が第２の信号線に伝達されることを許可する制御
信号が入力されたことに応じて導通する第１のＭＯＳト
ランジスタと、第１のＭＯＳトランジスタの第２の電極
と第２の信号線との間に接続され、その入力電極が第３
の電位を受けて導通する第２のＭＯＳトランジスタとが
設けられ、第１のＭＯＳトランジスタのゲート酸化膜
は、第２のＭＯＳトランジスタのゲート酸化膜よりも薄
く形成されている。したがって、第１のＭＯＳトランジ
スタのゲート酸化膜を薄く形成したので、制御信号の振
幅電圧の低電圧化を図ることができ、消費電力の低減化
を図ることができる。また、第２の信号線の電位がセン
スアンプによって第３の電位にされた場合でも、第３の
電位よりも第２のＭＯＳトランジスタのしきい値電圧だ
け低い電位が第１のＭＯＳトランジスタに与えられるの
で、第１のＭＯＳトランジスタが絶縁破壊されるのを防
止することができる。
【００７９】また好ましくは、各ＭＯＳトランジスタ
は、半導体基板の表面に形成されたゲート酸化膜および
活性領域を含み、比較的厚いゲート酸化膜を有するＭＯ
Ｓトランジスタの活性領域と比較的薄いゲート酸化膜を
有するＭＯＳトランジスタの活性領域とは、分離して形
成されている。この場合は、信頼性の向上と、レイアウ
ト面積の縮小化を図ることができる。
は、半導体基板の表面に形成されたゲート酸化膜および
活性領域を含み、比較的厚いゲート酸化膜を有するＭＯ
Ｓトランジスタの活性領域と比較的薄いゲート酸化膜を
有するＭＯＳトランジスタの活性領域とは、分離して形
成されている。この場合は、信頼性の向上と、レイアウ
ト面積の縮小化を図ることができる。
【図１】 この発明の実施の形態１によるＤＲＡＭコア
セルのリードゲートの構成を示す回路図である。
セルのリードゲートの構成を示す回路図である。
【図２】 図１に示した２種類のＮチャネルＭＯＳトラ
ンジスタ２，６１の構成を示す図である。
ンジスタ２，６１の構成を示す図である。
【図３】 図１に示したリードゲートのレイアウトを示
す図である。
す図である。
【図４】 この発明の実施の形態２によるＤＲＡＭコア
セルのリードゲートのレイアウトを示す図である。
セルのリードゲートのレイアウトを示す図である。
【図５】 この発明の実施の形態３によるＤＲＡＭコア
セルのリードゲートの構成を示す回路図である。
セルのリードゲートの構成を示す回路図である。
【図６】 図５に示したリードゲートのレイアウトを示
す図である。
す図である。
【図７】 この発明の実施の形態４によるＤＲＡＭコア
セルのリードゲートの構成を示す回路図である。
セルのリードゲートの構成を示す回路図である。
【図８】 図７に示したリードゲートのレイアウトを示
す図である。
す図である。
【図９】 この発明の実施の形態５によるＤＲＡＭコア
セルのライトゲートの構成を示す回路図である。
セルのライトゲートの構成を示す回路図である。
【図１０】 図９に示したライトゲートのレイアウトを
示す図である。
示す図である。
【図１１】 実施の形態５の変更例を示す回路図であ
る。
る。
【図１２】 従来のＤＲＡＭコアセルの全体構成を示す
ブロック図である。
ブロック図である。
【図１３】 図１２に示したメモリセルアレイに含まれ
るメモリブロックの構成を示す回路ブロック図である。
るメモリブロックの構成を示す回路ブロック図である。
【図１４】 図１２に示したデータＤＱ１の書込／読出
に関連する部分の構成を示す回路ブロック図である。
に関連する部分の構成を示す回路ブロック図である。
１，５〜７，６０ リードゲート、２，３，１１〜１
４，Ｑ，４１〜４４，５１〜５４，６１〜６４ Ｎチャ
ネルＭＯＳトランジスタ、２ｓ，３ｓ，１１ｓ〜１４
ｓ，６１ｓ，６３ｓ ソース、２ｄ，３ｄ，１１ｄ〜１
４ｄ，６１ｄ，６４ｄ ドレイン、２ｇ，３ｇ，１１ｇ
〜１４ｇ，６１ｇ，６３ｇ ゲート電極、２ａ，６１ａ
ゲート酸化膜、４ 半導体基板、１０，５０ ライト
ゲート、Ｃ１〜Ｃ８ コンタクトホール、Ａ１〜Ａ８，
Ａ１ａ，Ａ１ｂ，Ａ２ａ，Ａ２ｂ 活性領域、ＧＩＯ
Ｒ，／ＧＩＯＲ リードデータ線対、ＧＩＯＷ，／ＧＩ
ＯＷ ライトデータ線対、Ｌ１〜Ｌ５ 配線層、３０
ＤＲＡＭコアセル、３１ 行／列アドレスバッファ＋ク
ロック発生回路、３２ 行／列デコード回路、３３ メ
モリマット、３４ データ入出力回路、３５ ライトド
ライバ＋リードアンプ帯、３６ 入出力バッファ群、Ｓ
Ａ１〜ＳＡ３ センスアンプ帯、ＭＡ１，ＭＡ２メモリ
セルアレイ、ＭＢ メモリブロック、ＭＣ メモリセ
ル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、３７
ライトドライバ、３８ リードアンプ、４５，４６
イコライザ、４７ センスアンプ。
４，Ｑ，４１〜４４，５１〜５４，６１〜６４ Ｎチャ
ネルＭＯＳトランジスタ、２ｓ，３ｓ，１１ｓ〜１４
ｓ，６１ｓ，６３ｓ ソース、２ｄ，３ｄ，１１ｄ〜１
４ｄ，６１ｄ，６４ｄ ドレイン、２ｇ，３ｇ，１１ｇ
〜１４ｇ，６１ｇ，６３ｇ ゲート電極、２ａ，６１ａ
ゲート酸化膜、４ 半導体基板、１０，５０ ライト
ゲート、Ｃ１〜Ｃ８ コンタクトホール、Ａ１〜Ａ８，
Ａ１ａ，Ａ１ｂ，Ａ２ａ，Ａ２ｂ 活性領域、ＧＩＯ
Ｒ，／ＧＩＯＲ リードデータ線対、ＧＩＯＷ，／ＧＩ
ＯＷ ライトデータ線対、Ｌ１〜Ｌ５ 配線層、３０
ＤＲＡＭコアセル、３１ 行／列アドレスバッファ＋ク
ロック発生回路、３２ 行／列デコード回路、３３ メ
モリマット、３４ データ入出力回路、３５ ライトド
ライバ＋リードアンプ帯、３６ 入出力バッファ群、Ｓ
Ａ１〜ＳＡ３ センスアンプ帯、ＭＡ１，ＭＡ２メモリ
セルアレイ、ＭＢ メモリブロック、ＭＣ メモリセ
ル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、３７
ライトドライバ、３８ リードアンプ、４５，４６
イコライザ、４７ センスアンプ。
フロントページの続き (72)発明者 石川 正敏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA15 CA01 5F048 AA05 AB01 AC01 BA01 BB16 5F083 GA05 GA09 LA10 ZA07 ZA08
Claims (6)
- 【請求項１】 半導体装置であって、 その一方のレベルが第１の電位であり、その他方のレベ
ルが基準電位である信号が与えられる第１の信号線、 予め定められた第２の電位にプリチャージされる第２の
信号線、 その入力電極が前記第１の信号線に接続され、該第１の
信号線の電位がそのしきい値電位を超えたことに応じて
導通する第１のＭＯＳトランジスタ、および前記第１の
信号線の信号が前記第２の信号線に伝達されることを許
可する制御信号が入力されたことに応じて導通し、前記
第１のＭＯＳトランジスタを前記第２の信号線と前記基
準電位のラインとの間に接続する第２のＭＯＳトランジ
スタを備え、 前記第２のＭＯＳトランジスタのゲート酸化膜は、前記
第１のＭＯＳトランジスタのゲート酸化膜よりも薄く形
成されている、半導体装置。 - 【請求項２】 さらに、前記第１の信号線に与えられる
信号の相補信号が与えられる第３の信号線、 前記第２の電位にプリチャージされる第４の信号線、 その入力電極が前記第３の信号線に接続され、該第３の
信号線の電位がそのしきい値電位を超えたことに応じて
導通する第３のＭＯＳトランジスタ、および前記制御信
号が入力されたことに応じて導通し、前記第３のＭＯＳ
トランジスタを前記第４の信号線と前記基準電位のライ
ンとの間に接続する第４のＭＯＳトランジスタを備え、 前記第４のＭＯＳトランジスタのゲート酸化膜は、前記
第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形
成されている、請求項１に記載の半導体装置。 - 【請求項３】 前記第１および第２のＭＯＳトランジス
タは、前記第２の信号線と前記基準電位のラインとの間
に直列接続され、 さらに、前記第１の信号線に与えられる信号の相補信号
が与えられる第３の信号線、 前記第２の電位にプリチャージされる第４の信号線、お
よびその第１の電極が前記第４の信号線に接続され、そ
の第２の電極が前記第１および第２のＭＯＳトランジス
タの間のノードに接続され、その入力電極が前記第３の
信号線に接続され、該第３の信号線の電位がそのしきい
値電位を超えたことに応じて導通する第３のＭＯＳトラ
ンジスタを備え、 前記第２のＭＯＳトランジスタのゲート酸化膜は、前記
第３のＭＯＳトランジスタのゲート酸化膜よりも薄く形
成されている、請求項１に記載の半導体装置。 - 【請求項４】 半導体装置であって、 その一方のレベルが第１の電位であり、その他方のレベ
ルが基準電位である信号が与えられる第１の信号線、 予め定められた第２の電位にプリチャージされる第２の
信号線、 前記第２の信号線の電位と前記第２の電位との電位差を
増幅し、その一方のレベルが前記第１の電位よりも高い
第３の電位であり、その他方のレベルが前記基準電位で
ある信号を前記第２の信号線に与えるセンスアンプ、 その第１の電極が前記第１の信号線に接続され、前記第
１の信号線の信号が前記第２の信号線に伝達されること
を許可する第１の制御信号が入力されたことに応じて導
通する第１のＭＯＳトランジスタ、および前記第１のＭ
ＯＳトランジスタの第２の電極と前記第２の信号線との
間に接続され、前記第１の信号線の信号が前記第２の信
号線に伝達されることを禁止するための第２の制御信号
が入力されたことに応じて非導通になる第２のＭＯＳト
ランジスタを備え、 前記第１のＭＯＳトランジスタのゲート酸化膜は、前記
第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形
成されている、半導体装置。 - 【請求項５】 半導体装置であって、 その一方のレベルが第１の電位であり、その他方のレベ
ルが基準電位である信号が与えられる第１の信号線、 予め定められた第２の電位にプリチャージされる第２の
信号線、 前記第２の信号線の電位と前記第２の電位との電位差を
増幅し、その一方のレベルが前記第１の電位よりも高い
第３の電位であり、その他方のレベルが前記基準電位で
ある信号を前記第２の信号線に与えるセンスアンプ、 その第１の電極が前記第１の信号線に接続され、その第
１の信号線の信号が前記第２の信号線に伝達されること
を許可する制御信号が入力されたことに応じて導通する
第１のＭＯＳトランジスタ、および前記第１のＭＯＳト
ランジスタの第２の電極と前記第２の信号線との間に接
続され、その入力電極が前記第３の電位を受けて導通す
る第２のＭＯＳトランジスタを備え、 前記第１のＭＯＳトランジスタのゲート酸化膜は、前記
第２のＭＯＳトランジスタのゲート酸化膜よりも薄く形
成されている、半導体装置。 - 【請求項６】 各ＭＯＳトランジスタは、半導体基板の
表面に形成されたゲート酸化膜および活性領域を含み、 比較的厚いゲート酸化膜を有するＭＯＳトランジスタの
活性領域と比較的薄いゲート酸化膜を有するＭＯＳトラ
ンジスタの活性領域とは、分離して形成されている、請
求項１から請求項５のいずれかに記載の半導体装置。
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|---|---|---|---|
| JP2000195963A JP2002016238A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置 |
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| JP2000195963A JP2002016238A (ja) | 2000-06-29 | 2000-06-29 | 半導体装置 |
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|---|---|---|---|---|
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| JPH0799627B2 (ja) * | 1987-01-23 | 1995-10-25 | 松下電器産業株式会社 | 半導体メモリの書き込み読み出し回路 |
| DE69305986T2 (de) * | 1993-07-29 | 1997-03-06 | Sgs Thomson Microelectronics | Schaltungsstruktur für Speichermatrix und entsprechende Herstellungsverfahren |
| KR970010687B1 (ko) * | 1993-11-05 | 1997-06-30 | 엘지반도체 주식회사 | 쌍방형 전하결합소자 |
| JP3448361B2 (ja) | 1994-08-26 | 2003-09-22 | 三洋電機株式会社 | レベルシフト回路の製造方法 |
| US5793677A (en) * | 1996-06-18 | 1998-08-11 | Hu; Chung-You | Using floating gate devices as select gate devices for NAND flash memory and its bias scheme |
| US5912489A (en) * | 1996-06-18 | 1999-06-15 | Advanced Micro Devices, Inc. | Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory |
| US5892379A (en) * | 1997-06-02 | 1999-04-06 | Motorola, Inc. | Transistor protection circuit and method |
| JP3535744B2 (ja) * | 1998-06-26 | 2004-06-07 | Ｎｅｃマイクロシステム株式会社 | 半導体集積回路 |
| JP2000100172A (ja) * | 1998-07-22 | 2000-04-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4079522B2 (ja) * | 1998-08-27 | 2008-04-23 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| JP2000195268A (ja) * | 1998-10-19 | 2000-07-14 | Toshiba Corp | 半導体記憶装置 |
| KR100297324B1 (ko) * | 1998-12-16 | 2001-08-07 | 김영환 | 반도체 집적회로의 증폭기 |
| US6288590B1 (en) * | 1999-05-21 | 2001-09-11 | Intel Corporation | High voltage protection input buffer |
-
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- 2000-12-21 US US09/740,857 patent/US6597040B2/en not_active Expired - Fee Related
Cited By (1)
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