JP3448361B2 - レベルシフト回路の製造方法 - Google Patents
レベルシフト回路の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、レベルシフト回路の製
造方法に関するものであり、特に各種ドライバーＩＣに
内蔵されるレベルシフト回路の製造方法に関するもので
ある。 【０００２】 【従来の技術】従来のレベルシフト回路について説明す
る。尚、以下の説明ではＬＣＤドライバーＩＣに内蔵さ
れるレベルシフト回路を一例として説明する。ＬＣＤド
ライバーＩＣは、ＣＰＵ等からの低電圧系（例えば、５
Ｖ系）の信号を入力し、シフトレジスタ等によって所定
の信号処理を行い、その出力をレベルシフト回路によっ
て高電圧系（例えば、４０Ｖ）の信号に変換して、ＬＣ
Ｄパネルを駆動するものである。従って、レベルシフト
回路は、低電圧系の信号を高電圧系の信号へ変換すると
いう役割を担っており、ＬＣＤドライバーＩＣの１ビッ
ト毎に１個のレベルシフト回路が必要となる。近年、Ｌ
ＣＤパネルの大容量化に伴って、ＬＣＤドライバーのビ
ット数も大幅に増加する傾向にあり、例えば１６０ビッ
トのものであれば、１６０個のレベルシフト回路を内蔵
化する必要がある。 【０００３】図１は、レベルシフト回路の構成を示す図
である。図において、ＭＯＳトランジスタＭ１，Ｍ２，
Ｍ３，Ｍ４は高耐圧トランジスタであり、ＭＯＳトラン
ジスタＭ５，Ｍ６は、通常耐圧トランジスタである。ま
た、Ｖdd1は、低電圧系の電源電圧（例えば、Ｖdd1＝３
Ｖ）であり、Ｖddは、高電圧系の電源電圧である（例え
ば、Ｖdd＝４０Ｖ）。 【０００４】本回路のＤＣ動作は以下の通りである。い
ま、入力信号φがＬレベルのとき、Ｍ３はオフ、Ｍ４は
オンし、Ｍ１はオン、Ｍ２はオフするので、ノードａは
Ｖdd（４０Ｖ）、ノードｂはＶss（０Ｖ）となる。ま
た、入力信号φがＨレベルのときは、Ｍ３はオン、Ｍ４
はオフし、Ｍ１はオフ、Ｍ２はオンするので、ノードａ
はＶss（０Ｖ）、ノードｂはＶdd（４０Ｖ）となる。し
たがって、本回路は、Ｖdd1/Ｖss（３Ｖ／０Ｖ系）をＶ
dd/Ｖss（４０Ｖ／０Ｖ系）に変換するという動作を行
う。 【０００５】次に、本回路の過渡状態の動作について考
察する。いま、Ｍ１，Ｍ２，Ｍ３，Ｍ４のトランジスタ
サイズが等しいとする。また、各トランジスタのオン抵
抗をｒ1,ｒ2,ｒ3,ｒ4とする。入力信号φがＬからＨに
変化するとＭ３がオフ状態からオン状態となる。このと
き、ノードａの電圧Ｖａは、次式で表される。 Ｖａ＝ｒ3・Ｖdd／(ｒ1＋ｒ3) ・・・・・・（１） また、Ｍ３のＶgs＝Ｖdd1＝３Ｖ、Ｍ１のＶgs＝Ｖdd＝
４０Ｖのため、次式が成り立つ。 【０００６】 ｒ3≫ｒ1 ・・・・・・（２） よって、Ｖａ≒Ｖdd ・・・・・・（３） つまり、入力がＬからＨへ変化してもＶａはＶddに固定
されたままとなる。これでは、Ｍ２もオフからオンに変
化せず、この回路は動作しない。したがって、以上のこ
とから、レベルシフト動作をするためには、次の条件が
必要である。 【０００７】 Ｖdd−Ｖａ＞Ｖth(Ｍ２） ・・・・・（４） ここで、Ｖth(Ｍ２）はＭ２の閾値電圧の絶対値であ
る。そして、（４）式に（１）式のＶａを代入すると、 Ｖdd／（１＋r3／r1）＞Ｖth(Ｍ２） ・・・・・（５） 入力信号φがＨからＬに変化するとＭ４がオフ状態から
オン状態となる。この場合も、上記と同様にしてレベル
シフト動作をするためには、次の条件が必要である。 【０００８】 Ｖdd／（１＋r4／r2）＞Ｖth(Ｍ１） ・・・・・（６） したがって、レベルシフト動作を行うためには、r3／r
1，r4／r2の値をできる限り小さくすることが必要であ
ることがわかる。そのための手段として、従来、ＭＯＳ
トランジスタＭ３，Ｍ４のゲート幅（Ｗ）を大きくした
り、その閾値電圧を小さくする設定すること等によりオ
ン抵抗r3，r4を低減していた。 【０００９】 【発明が解決しようとする課題】しかしながら、レベル
シフト回路は、ＬＣＤドライバーＩＣの中に多数内蔵す
る必要があるため、Ｍ３，Ｍ４のトランジスタサイズを
大きくすると、ＩＣのチップ面積が増大するという欠点
があった。一方、イオン注入工程でＭ３，Ｍ４の閾値電
圧を選択的に小さくする設定することは、製造工程の追
加が必要になるという欠点があった。 【００１０】 【課題を解決するための手段】本発明は、上記の課題を
解決するために、ゲートとドレインが相互にクロス接続
された一導電チャネル型の第１，第２の高耐圧ＭＯＳト
ランジスタと、前記第１，第２の高耐圧ＭＯＳトランジ
スタのソースに供給された高電源電圧と、前記第１，第
２の高耐圧ＭＯＳトランジスタのドレインと接地電源電
圧との間に接続され、そのゲートに第１の信号または第
２の信号がそれぞれ入力される逆導電チャネル型の第
３，第４の高耐圧ＭＯＳトランジスタと、前記第１の信
号の反転信号である第２の信号を発生させるインバータ
を構成する第５，第６の通常耐圧ＭＯＳトランジスタと
を有し、前記第３，第４の高耐圧ＭＯＳトランジスタの
接続点からレベルシフトされた信号を出力するレベルシ
フト回路の製造方法において、前記第１，第２，第３，
第４の高耐圧ＭＯＳトランジスタ形成領域上及び第５，
第６の通常耐圧ＭＯＳトランジスタ形成領域上に所定膜
厚の第１のゲート酸化膜を形成する工程と、前記第３，
第４の高耐圧ＭＯＳトランジスタ形成領域上及び第５，
第６の通常耐圧ＭＯＳトランジスタ形成領域上の前記第
１のゲート酸化膜を除去する工程と、前記第３，第４の
高耐圧ＭＯＳトランジスタ形成領域上及び第５，第６の
通常耐圧ＭＯＳトランジスタ形成領域上に前記第１のゲ
ート酸化膜膜厚よりも薄い所定膜厚の第２のゲート酸化
膜を形成する工程と、前記第２のゲート酸化膜を介して
前記第３，第４の高耐圧ＭＯＳトランジスタ形成領域及
び第５，第６の通常耐圧ＭＯＳトランジスタ形成領域に
閾値電圧調整用のチャネルイオン注入を行う工程とを有
することを特徴とするものである。 【００１１】 【作用】一般にＭＯＳトランジスタのドレイン電流Ｉd
は、次式で与えられる。 Ｉｄ＝μ・Ｗ・Ｖds・ε・（Ｖgs−Ｖth)／Ｌ・tox ・・・・（７） したがって、オン抵抗 r ( Ｖds／Ｉｄ） ∝ tox ・・・・（８） ここで、Ｖdsはソースドレイン間電圧、Ｖgsはゲートソ
ース間電圧、εは誘電定数、Ｌはチャネル長、toxはゲ
ート酸化膜厚である。すなわち、ゲート酸化膜厚を小さ
くすることにより、オン抵抗を低減できる。したがっ
て、ＭＯＳトランジスタＭ３，Ｍ４のゲート酸化膜厚
（ｔox2）をＭＯＳトランジスタＭ１，Ｍ２のゲート酸
化膜厚（ｔox1)より薄くすること(tox2＜tox1)により、
上記（５）、（６）式の条件を満足することができる。 【００１２】また、このようにＭ３，Ｍ４のゲート酸化
膜厚（tox2）を薄くしても、回路構成上、そのゲート電
極には高電圧（４０Ｖ）は印加されないので、耐圧不良
を生じるおそれはない。したがって、上記手段によれ
ば、従来に比してチップ面積を低減できる利点がある。
さらに、ＭＯＳトランジスタＭ３，Ｍ４のゲート酸化膜
をＭＯＳトランジスタＭ５，Ｍ６のゲート酸化膜と同一
工程で形成することにより、特別の工程を追加すること
なく、Ｍ３，Ｍ４のゲート酸化膜厚（tox2）を薄くする
ことができるので、製造工程の削減にも効果がある。さ
らにまた、上述したように高耐圧ＭＯＳトランジスタＭ
３，Ｍ４及び通常耐圧ＭＯＳトランジスタＭ５，Ｍ６の
ゲート酸化膜の膜厚が同一であるため、閾値電圧のコン
トロールのためのチャネル・イオン注入工程も共用する
ことができ、製造工程の短縮化が図れる。 【００１３】 【実施例】以下で、本発明の一実施例に係るレベルシフ
ト回路とその製造方法について図面を参照しながら説明
する。本実施例のレベルシフト回路は、図１に示すよう
に、ゲートとドレインが相互にクロス接続された一導電
チャネル型、例えばＰチャネル型ＭＯＳトランジスタＭ
１，Ｍ２と、当該ＭＯＳトランジスタＭ１，Ｍ２のソー
スに供給された高電源電圧Ｖｄｄ（例えば、４０Ｖ）
と、前記ＭＯＳトランジスタＭ１，Ｍ２のドレインと接
地電源電圧Ｖｓｓ（およそ０Ｖ）との間に接続された逆
導電チャネル型、例えばＮチャネル型ＭＯＳトランジス
タＭ３，Ｍ４と、当該ＭＯＳトランジスタＭ３，Ｍ４の
ゲートにそれぞれ入力された信号φ及びその反転信号＊
φとを有し、前記ＭＯＳトランジスタＭ２，Ｍ４の接続
点ｂからレベルシフトされた信号を出力するものであっ
て、前記ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４を
高耐圧型で形成し、前記反転信号＊φを発生させるイン
バータを構成するＭＯＳトランジスタＭ５，Ｍ６を通常
耐圧型で形成するとともに、前記ＭＯＳトランジスタＭ
３，Ｍ４のゲート酸化膜厚（tox2）を前記ＭＯＳトラン
ジスタＭ１，Ｍ２のゲート酸化膜厚（tox１）より薄く
したこと（tox2＜（tox１）を特徴としている。 【００１４】上記したように、本回路が正常にレベルシ
フト動作を行うためには、（５）式および（６）式の条
件を満足することが必要である。ところで、ＭＯＳトラ
ンジスタのオン抵抗は、（８）式で示したようにゲート
酸化膜厚toxに比例することから、ＭＯＳトランジスタ
Ｍ３，Ｍ４のゲート酸化膜厚（ｔox2）をＭＯＳトラン
ジスタＭ１，Ｍ２のゲート酸化膜厚（ｔox1)より薄くす
ることにより、トランジスタ・サイズの増加を抑止しつ
つ、かかる条件を満足することが可能となる。 【００１５】次に、上記ＭＯＳトランジスタＭ１，Ｍ
２，Ｍ３，Ｍ４のデバイス構造を説明する。ＭＯＳトラ
ンジスタＭ１，Ｍ２は、図３に示すように、Ｐ型Ｓｉ基
板１上にＮウエル２が形成され、膜厚tox1(１０００
Å）のゲート酸化膜３上にゲート電極４が形成されてお
り、その両側にソース層５、ドレイン６層が形成されて
いる。ドレイン層６は、ゲート電極４に自己整合された
低濃度のＰ-層６Ａと、ゲート電極からオフセットされ
た高濃度のＰ+層６Ｂとから成る。上記トランジスタ
は、回路構成上、ゲート電極４とドレイン６に高電圧
（４０Ｖ）が印加されるので、ゲート酸化膜３を比較的
厚く形成し、ドレインをオフセット・ゲート型の高耐圧
構造としている。 【００１６】一方、ＭＯＳトランジスタＭ３，Ｍ４は、
図４に示すように、Ｐ型Ｓｉ基板１上に膜厚tox2(３０
０Å）のゲート酸化膜７上を介してゲート電極８が形成
され、その両側にソース層９、ドレイン層１０が形成さ
れている。ドレイン層１０は、ゲート電極８に自己整合
された低濃度のＮ-層１０Ａと、ゲート電極からオフセ
ットされた高濃度のＮ+層１０Ｂとから成る。上記トラ
ンジスタは、ゲート電極８に高電圧は印加されないの
で、ゲート耐圧劣化の問題は生じない。 【００１７】また、ＭＯＳトランジスタＭ５，Ｍ６は、
図５に示すように、通常耐圧型の構造である。すなわ
ち、Ｐ型Ｓｉ基板１上に膜厚tox2（３００Å）のゲート
酸化膜１１を介してゲート電極１２が形成され、その両
側にソース層１３、ドレイン層１４が形成されている。
上記トランジスタは通常耐圧型のため、オフセット・ド
レイン構造を成していない。 【００１８】次に、本実施例のレベルシフト回路を構成
するＭＯＳトランジスタの製造方法を従来例と比較して
説明する。まず、従来の製造方法は図６に示すように、
１回目のゲート酸化（１）により、膜厚tox1（１０００
Å）のゲート酸化膜を形成し、次にゲート酸化膜エッ
チ、すなわち、通常耐圧トランジスタＭ５，Ｍ６の形成
領域のゲート酸化膜を選択的にエッチング除去する。次
いで、２回目のゲート酸化（２）を行い、通常耐圧型ト
ランジスタＭ５，Ｍ６の形成領域に膜厚tox2（３００
Å）のゲート酸化膜を形成する。その後、閾値電圧のコ
ントロールのために、高耐圧ＭＯＳトランジスタＭ３，
Ｍ４と、通常耐圧ＭＯＳトランジスタＭ５，Ｍ６のチャ
ネル・イオン注入をそれぞれに行う。 【００１９】これに対して、本発明に係る製造方法は、
図７に示すように短縮されている。まず、１回目のゲー
ト酸化（１）により、膜厚tox1（１０００Å）のゲート
酸化膜を形成するのは同じであるが、次のゲート酸化膜
エッチでは、通常耐圧トランジスタＭ５，Ｍ６の形成領
域だけでなく、高耐圧ＭＯＳトランジスタＭ３，Ｍ４の
形成領域の酸化膜も同時に除去してしまう。次に、２回
目のゲート酸化（２）を行い、膜厚tox2（３００Å）の
ゲート酸化膜を形成する。そして、通常耐圧トランジス
タＭ５，Ｍ６と高耐圧ＭＯＳトランジスタＭ３，Ｍ４の
チャネル・イオン注入を行う。このように、高耐圧ＭＯ
ＳトランジスタＭ３，Ｍ４のゲート酸化膜厚を薄くする
ために、通常耐圧ＭＯＳトランジスタＭ５，Ｍ６のゲー
ト酸化膜形成工程を利用しているので、特別の工程を追
加することなく、製造することができる。また、ゲート
酸化膜厚が同一になるため、閾値電圧のコントロールの
ためのチャネル・イオン注入工程も共用することがで
き、製造工程が短縮される。 【００２０】 【発明の効果】以上説明したように、本発明によれば、
レベルシフト回路のＭＯＳトランジスタＭ３，Ｍ４のゲ
ート酸化膜厚（ｔox2）をＭＯＳトランジスタＭ１，Ｍ
２のゲート酸化膜厚（tox1)より薄くしている(tox2＜to
x1)。これにより、従来のようにチップ面積を増加する
ことなく、低電圧系から高電圧系へのレベルシフトを実
現することができる。 【００２１】さらに、本発明によれば、ＭＯＳトランジ
スタＭ３，Ｍ４のゲート酸化膜をＭＯＳトランジスタＭ
５，Ｍ６のゲート酸化膜と同一工程で形成することによ
り、特別の工程を追加することなく、Ｍ３，Ｍ４のゲー
ト酸化膜厚（tox2）を薄くすることができるので、製造
工程の削減にも効果がある。さらにまた、上述したよう
に高耐圧ＭＯＳトランジスタＭ３，Ｍ４及び通常耐圧Ｍ
ＯＳトランジスタＭ５，Ｍ６のゲート酸化膜の膜厚が同
一であるため、閾値電圧のコントロールのためのチャネ
ル・イオン注入工程も共用することができ、製造工程の
短縮化が図れる。
造方法に関するものであり、特に各種ドライバーＩＣに
内蔵されるレベルシフト回路の製造方法に関するもので
ある。 【０００２】 【従来の技術】従来のレベルシフト回路について説明す
る。尚、以下の説明ではＬＣＤドライバーＩＣに内蔵さ
れるレベルシフト回路を一例として説明する。ＬＣＤド
ライバーＩＣは、ＣＰＵ等からの低電圧系（例えば、５
Ｖ系）の信号を入力し、シフトレジスタ等によって所定
の信号処理を行い、その出力をレベルシフト回路によっ
て高電圧系（例えば、４０Ｖ）の信号に変換して、ＬＣ
Ｄパネルを駆動するものである。従って、レベルシフト
回路は、低電圧系の信号を高電圧系の信号へ変換すると
いう役割を担っており、ＬＣＤドライバーＩＣの１ビッ
ト毎に１個のレベルシフト回路が必要となる。近年、Ｌ
ＣＤパネルの大容量化に伴って、ＬＣＤドライバーのビ
ット数も大幅に増加する傾向にあり、例えば１６０ビッ
トのものであれば、１６０個のレベルシフト回路を内蔵
化する必要がある。 【０００３】図１は、レベルシフト回路の構成を示す図
である。図において、ＭＯＳトランジスタＭ１，Ｍ２，
Ｍ３，Ｍ４は高耐圧トランジスタであり、ＭＯＳトラン
ジスタＭ５，Ｍ６は、通常耐圧トランジスタである。ま
た、Ｖdd1は、低電圧系の電源電圧（例えば、Ｖdd1＝３
Ｖ）であり、Ｖddは、高電圧系の電源電圧である（例え
ば、Ｖdd＝４０Ｖ）。 【０００４】本回路のＤＣ動作は以下の通りである。い
ま、入力信号φがＬレベルのとき、Ｍ３はオフ、Ｍ４は
オンし、Ｍ１はオン、Ｍ２はオフするので、ノードａは
Ｖdd（４０Ｖ）、ノードｂはＶss（０Ｖ）となる。ま
た、入力信号φがＨレベルのときは、Ｍ３はオン、Ｍ４
はオフし、Ｍ１はオフ、Ｍ２はオンするので、ノードａ
はＶss（０Ｖ）、ノードｂはＶdd（４０Ｖ）となる。し
たがって、本回路は、Ｖdd1/Ｖss（３Ｖ／０Ｖ系）をＶ
dd/Ｖss（４０Ｖ／０Ｖ系）に変換するという動作を行
う。 【０００５】次に、本回路の過渡状態の動作について考
察する。いま、Ｍ１，Ｍ２，Ｍ３，Ｍ４のトランジスタ
サイズが等しいとする。また、各トランジスタのオン抵
抗をｒ1,ｒ2,ｒ3,ｒ4とする。入力信号φがＬからＨに
変化するとＭ３がオフ状態からオン状態となる。このと
き、ノードａの電圧Ｖａは、次式で表される。 Ｖａ＝ｒ3・Ｖdd／(ｒ1＋ｒ3) ・・・・・・（１） また、Ｍ３のＶgs＝Ｖdd1＝３Ｖ、Ｍ１のＶgs＝Ｖdd＝
４０Ｖのため、次式が成り立つ。 【０００６】 ｒ3≫ｒ1 ・・・・・・（２） よって、Ｖａ≒Ｖdd ・・・・・・（３） つまり、入力がＬからＨへ変化してもＶａはＶddに固定
されたままとなる。これでは、Ｍ２もオフからオンに変
化せず、この回路は動作しない。したがって、以上のこ
とから、レベルシフト動作をするためには、次の条件が
必要である。 【０００７】 Ｖdd−Ｖａ＞Ｖth(Ｍ２） ・・・・・（４） ここで、Ｖth(Ｍ２）はＭ２の閾値電圧の絶対値であ
る。そして、（４）式に（１）式のＶａを代入すると、 Ｖdd／（１＋r3／r1）＞Ｖth(Ｍ２） ・・・・・（５） 入力信号φがＨからＬに変化するとＭ４がオフ状態から
オン状態となる。この場合も、上記と同様にしてレベル
シフト動作をするためには、次の条件が必要である。 【０００８】 Ｖdd／（１＋r4／r2）＞Ｖth(Ｍ１） ・・・・・（６） したがって、レベルシフト動作を行うためには、r3／r
1，r4／r2の値をできる限り小さくすることが必要であ
ることがわかる。そのための手段として、従来、ＭＯＳ
トランジスタＭ３，Ｍ４のゲート幅（Ｗ）を大きくした
り、その閾値電圧を小さくする設定すること等によりオ
ン抵抗r3，r4を低減していた。 【０００９】 【発明が解決しようとする課題】しかしながら、レベル
シフト回路は、ＬＣＤドライバーＩＣの中に多数内蔵す
る必要があるため、Ｍ３，Ｍ４のトランジスタサイズを
大きくすると、ＩＣのチップ面積が増大するという欠点
があった。一方、イオン注入工程でＭ３，Ｍ４の閾値電
圧を選択的に小さくする設定することは、製造工程の追
加が必要になるという欠点があった。 【００１０】 【課題を解決するための手段】本発明は、上記の課題を
解決するために、ゲートとドレインが相互にクロス接続
された一導電チャネル型の第１，第２の高耐圧ＭＯＳト
ランジスタと、前記第１，第２の高耐圧ＭＯＳトランジ
スタのソースに供給された高電源電圧と、前記第１，第
２の高耐圧ＭＯＳトランジスタのドレインと接地電源電
圧との間に接続され、そのゲートに第１の信号または第
２の信号がそれぞれ入力される逆導電チャネル型の第
３，第４の高耐圧ＭＯＳトランジスタと、前記第１の信
号の反転信号である第２の信号を発生させるインバータ
を構成する第５，第６の通常耐圧ＭＯＳトランジスタと
を有し、前記第３，第４の高耐圧ＭＯＳトランジスタの
接続点からレベルシフトされた信号を出力するレベルシ
フト回路の製造方法において、前記第１，第２，第３，
第４の高耐圧ＭＯＳトランジスタ形成領域上及び第５，
第６の通常耐圧ＭＯＳトランジスタ形成領域上に所定膜
厚の第１のゲート酸化膜を形成する工程と、前記第３，
第４の高耐圧ＭＯＳトランジスタ形成領域上及び第５，
第６の通常耐圧ＭＯＳトランジスタ形成領域上の前記第
１のゲート酸化膜を除去する工程と、前記第３，第４の
高耐圧ＭＯＳトランジスタ形成領域上及び第５，第６の
通常耐圧ＭＯＳトランジスタ形成領域上に前記第１のゲ
ート酸化膜膜厚よりも薄い所定膜厚の第２のゲート酸化
膜を形成する工程と、前記第２のゲート酸化膜を介して
前記第３，第４の高耐圧ＭＯＳトランジスタ形成領域及
び第５，第６の通常耐圧ＭＯＳトランジスタ形成領域に
閾値電圧調整用のチャネルイオン注入を行う工程とを有
することを特徴とするものである。 【００１１】 【作用】一般にＭＯＳトランジスタのドレイン電流Ｉd
は、次式で与えられる。 Ｉｄ＝μ・Ｗ・Ｖds・ε・（Ｖgs−Ｖth)／Ｌ・tox ・・・・（７） したがって、オン抵抗 r ( Ｖds／Ｉｄ） ∝ tox ・・・・（８） ここで、Ｖdsはソースドレイン間電圧、Ｖgsはゲートソ
ース間電圧、εは誘電定数、Ｌはチャネル長、toxはゲ
ート酸化膜厚である。すなわち、ゲート酸化膜厚を小さ
くすることにより、オン抵抗を低減できる。したがっ
て、ＭＯＳトランジスタＭ３，Ｍ４のゲート酸化膜厚
（ｔox2）をＭＯＳトランジスタＭ１，Ｍ２のゲート酸
化膜厚（ｔox1)より薄くすること(tox2＜tox1)により、
上記（５）、（６）式の条件を満足することができる。 【００１２】また、このようにＭ３，Ｍ４のゲート酸化
膜厚（tox2）を薄くしても、回路構成上、そのゲート電
極には高電圧（４０Ｖ）は印加されないので、耐圧不良
を生じるおそれはない。したがって、上記手段によれ
ば、従来に比してチップ面積を低減できる利点がある。
さらに、ＭＯＳトランジスタＭ３，Ｍ４のゲート酸化膜
をＭＯＳトランジスタＭ５，Ｍ６のゲート酸化膜と同一
工程で形成することにより、特別の工程を追加すること
なく、Ｍ３，Ｍ４のゲート酸化膜厚（tox2）を薄くする
ことができるので、製造工程の削減にも効果がある。さ
らにまた、上述したように高耐圧ＭＯＳトランジスタＭ
３，Ｍ４及び通常耐圧ＭＯＳトランジスタＭ５，Ｍ６の
ゲート酸化膜の膜厚が同一であるため、閾値電圧のコン
トロールのためのチャネル・イオン注入工程も共用する
ことができ、製造工程の短縮化が図れる。 【００１３】 【実施例】以下で、本発明の一実施例に係るレベルシフ
ト回路とその製造方法について図面を参照しながら説明
する。本実施例のレベルシフト回路は、図１に示すよう
に、ゲートとドレインが相互にクロス接続された一導電
チャネル型、例えばＰチャネル型ＭＯＳトランジスタＭ
１，Ｍ２と、当該ＭＯＳトランジスタＭ１，Ｍ２のソー
スに供給された高電源電圧Ｖｄｄ（例えば、４０Ｖ）
と、前記ＭＯＳトランジスタＭ１，Ｍ２のドレインと接
地電源電圧Ｖｓｓ（およそ０Ｖ）との間に接続された逆
導電チャネル型、例えばＮチャネル型ＭＯＳトランジス
タＭ３，Ｍ４と、当該ＭＯＳトランジスタＭ３，Ｍ４の
ゲートにそれぞれ入力された信号φ及びその反転信号＊
φとを有し、前記ＭＯＳトランジスタＭ２，Ｍ４の接続
点ｂからレベルシフトされた信号を出力するものであっ
て、前記ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４を
高耐圧型で形成し、前記反転信号＊φを発生させるイン
バータを構成するＭＯＳトランジスタＭ５，Ｍ６を通常
耐圧型で形成するとともに、前記ＭＯＳトランジスタＭ
３，Ｍ４のゲート酸化膜厚（tox2）を前記ＭＯＳトラン
ジスタＭ１，Ｍ２のゲート酸化膜厚（tox１）より薄く
したこと（tox2＜（tox１）を特徴としている。 【００１４】上記したように、本回路が正常にレベルシ
フト動作を行うためには、（５）式および（６）式の条
件を満足することが必要である。ところで、ＭＯＳトラ
ンジスタのオン抵抗は、（８）式で示したようにゲート
酸化膜厚toxに比例することから、ＭＯＳトランジスタ
Ｍ３，Ｍ４のゲート酸化膜厚（ｔox2）をＭＯＳトラン
ジスタＭ１，Ｍ２のゲート酸化膜厚（ｔox1)より薄くす
ることにより、トランジスタ・サイズの増加を抑止しつ
つ、かかる条件を満足することが可能となる。 【００１５】次に、上記ＭＯＳトランジスタＭ１，Ｍ
２，Ｍ３，Ｍ４のデバイス構造を説明する。ＭＯＳトラ
ンジスタＭ１，Ｍ２は、図３に示すように、Ｐ型Ｓｉ基
板１上にＮウエル２が形成され、膜厚tox1(１０００
Å）のゲート酸化膜３上にゲート電極４が形成されてお
り、その両側にソース層５、ドレイン６層が形成されて
いる。ドレイン層６は、ゲート電極４に自己整合された
低濃度のＰ-層６Ａと、ゲート電極からオフセットされ
た高濃度のＰ+層６Ｂとから成る。上記トランジスタ
は、回路構成上、ゲート電極４とドレイン６に高電圧
（４０Ｖ）が印加されるので、ゲート酸化膜３を比較的
厚く形成し、ドレインをオフセット・ゲート型の高耐圧
構造としている。 【００１６】一方、ＭＯＳトランジスタＭ３，Ｍ４は、
図４に示すように、Ｐ型Ｓｉ基板１上に膜厚tox2(３０
０Å）のゲート酸化膜７上を介してゲート電極８が形成
され、その両側にソース層９、ドレイン層１０が形成さ
れている。ドレイン層１０は、ゲート電極８に自己整合
された低濃度のＮ-層１０Ａと、ゲート電極からオフセ
ットされた高濃度のＮ+層１０Ｂとから成る。上記トラ
ンジスタは、ゲート電極８に高電圧は印加されないの
で、ゲート耐圧劣化の問題は生じない。 【００１７】また、ＭＯＳトランジスタＭ５，Ｍ６は、
図５に示すように、通常耐圧型の構造である。すなわ
ち、Ｐ型Ｓｉ基板１上に膜厚tox2（３００Å）のゲート
酸化膜１１を介してゲート電極１２が形成され、その両
側にソース層１３、ドレイン層１４が形成されている。
上記トランジスタは通常耐圧型のため、オフセット・ド
レイン構造を成していない。 【００１８】次に、本実施例のレベルシフト回路を構成
するＭＯＳトランジスタの製造方法を従来例と比較して
説明する。まず、従来の製造方法は図６に示すように、
１回目のゲート酸化（１）により、膜厚tox1（１０００
Å）のゲート酸化膜を形成し、次にゲート酸化膜エッ
チ、すなわち、通常耐圧トランジスタＭ５，Ｍ６の形成
領域のゲート酸化膜を選択的にエッチング除去する。次
いで、２回目のゲート酸化（２）を行い、通常耐圧型ト
ランジスタＭ５，Ｍ６の形成領域に膜厚tox2（３００
Å）のゲート酸化膜を形成する。その後、閾値電圧のコ
ントロールのために、高耐圧ＭＯＳトランジスタＭ３，
Ｍ４と、通常耐圧ＭＯＳトランジスタＭ５，Ｍ６のチャ
ネル・イオン注入をそれぞれに行う。 【００１９】これに対して、本発明に係る製造方法は、
図７に示すように短縮されている。まず、１回目のゲー
ト酸化（１）により、膜厚tox1（１０００Å）のゲート
酸化膜を形成するのは同じであるが、次のゲート酸化膜
エッチでは、通常耐圧トランジスタＭ５，Ｍ６の形成領
域だけでなく、高耐圧ＭＯＳトランジスタＭ３，Ｍ４の
形成領域の酸化膜も同時に除去してしまう。次に、２回
目のゲート酸化（２）を行い、膜厚tox2（３００Å）の
ゲート酸化膜を形成する。そして、通常耐圧トランジス
タＭ５，Ｍ６と高耐圧ＭＯＳトランジスタＭ３，Ｍ４の
チャネル・イオン注入を行う。このように、高耐圧ＭＯ
ＳトランジスタＭ３，Ｍ４のゲート酸化膜厚を薄くする
ために、通常耐圧ＭＯＳトランジスタＭ５，Ｍ６のゲー
ト酸化膜形成工程を利用しているので、特別の工程を追
加することなく、製造することができる。また、ゲート
酸化膜厚が同一になるため、閾値電圧のコントロールの
ためのチャネル・イオン注入工程も共用することがで
き、製造工程が短縮される。 【００２０】 【発明の効果】以上説明したように、本発明によれば、
レベルシフト回路のＭＯＳトランジスタＭ３，Ｍ４のゲ
ート酸化膜厚（ｔox2）をＭＯＳトランジスタＭ１，Ｍ
２のゲート酸化膜厚（tox1)より薄くしている(tox2＜to
x1)。これにより、従来のようにチップ面積を増加する
ことなく、低電圧系から高電圧系へのレベルシフトを実
現することができる。 【００２１】さらに、本発明によれば、ＭＯＳトランジ
スタＭ３，Ｍ４のゲート酸化膜をＭＯＳトランジスタＭ
５，Ｍ６のゲート酸化膜と同一工程で形成することによ
り、特別の工程を追加することなく、Ｍ３，Ｍ４のゲー
ト酸化膜厚（tox2）を薄くすることができるので、製造
工程の削減にも効果がある。さらにまた、上述したよう
に高耐圧ＭＯＳトランジスタＭ３，Ｍ４及び通常耐圧Ｍ
ＯＳトランジスタＭ５，Ｍ６のゲート酸化膜の膜厚が同
一であるため、閾値電圧のコントロールのためのチャネ
ル・イオン注入工程も共用することができ、製造工程の
短縮化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るレベルシフト回路を説
明する回路図である。 【図２】レシフト回路の過渡応答時の等価回路図であ
る。 【図３】高耐圧ＭＯＳトランジスタＭ１，Ｍ２の構造を
説明する断面図である。 【図４】高耐圧ＭＯＳトランジスタＭ３，Ｍ４の構造を
説明する断面図である。 【図５】通常耐圧ＭＯＳトランジスタＭ５，Ｍ６の構造
を説明する断面図である。 【図６】従来例に係る製造工程を説明するプロセスフロ
ー図である。 【図７】本発明の一実施例に係る製造工程を説明するプ
ロセスフロー図である。 【符号の説明】 Ｍ１，Ｍ２，Ｍ３，Ｍ４ 高耐圧ＭＯＳトランジスタ Ｍ５，Ｍ６ 通常耐圧ＭＯＳトランジス
タ Ｖdd1 低電圧系の電源電圧 Ｖdd 高耐圧系の電源電圧 φ 入力信号 r1 高耐圧ＭＯＳトランジスタ
Ｍ１のオン抵抗 r3 高耐圧ＭＯＳトランジスタ
Ｍ３のオン抵抗 １ Ｐ型基板 ２ Ｎウエル ３ ゲート酸化膜 ４ ゲート電極 ５ ソース層 ６ ドレイン層 ７ ゲート酸化膜 ８ ゲート電極 ９ ソース層 １０ ドレイン層 １１ ゲート酸化膜 １２ ゲート電極 １３ ソース層 １４ ドレイン層
明する回路図である。 【図２】レシフト回路の過渡応答時の等価回路図であ
る。 【図３】高耐圧ＭＯＳトランジスタＭ１，Ｍ２の構造を
説明する断面図である。 【図４】高耐圧ＭＯＳトランジスタＭ３，Ｍ４の構造を
説明する断面図である。 【図５】通常耐圧ＭＯＳトランジスタＭ５，Ｍ６の構造
を説明する断面図である。 【図６】従来例に係る製造工程を説明するプロセスフロ
ー図である。 【図７】本発明の一実施例に係る製造工程を説明するプ
ロセスフロー図である。 【符号の説明】 Ｍ１，Ｍ２，Ｍ３，Ｍ４ 高耐圧ＭＯＳトランジスタ Ｍ５，Ｍ６ 通常耐圧ＭＯＳトランジス
タ Ｖdd1 低電圧系の電源電圧 Ｖdd 高耐圧系の電源電圧 φ 入力信号 r1 高耐圧ＭＯＳトランジスタ
Ｍ１のオン抵抗 r3 高耐圧ＭＯＳトランジスタ
Ｍ３のオン抵抗 １ Ｐ型基板 ２ Ｎウエル ３ ゲート酸化膜 ４ ゲート電極 ５ ソース層 ６ ドレイン層 ７ ゲート酸化膜 ８ ゲート電極 ９ ソース層 １０ ドレイン層 １１ ゲート酸化膜 １２ ゲート電極 １３ ソース層 １４ ドレイン層
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(56)参考文献 特開 昭63−105522（ＪＰ，Ａ)
特開 平４−191855（ＪＰ，Ａ)
特開 昭53−98788（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ゲートとドレインが相互にクロス接続さ
れた一導電チャネル型の第１，第２の高耐圧ＭＯＳトラ
ンジスタと、前記第１，第２の高耐圧ＭＯＳトランジス
タのソースに供給された高電源電圧と、前記第１，第２
の高耐圧ＭＯＳトランジスタのドレインと接地電源電圧
との間に接続され、そのゲートに第１の信号または第２
の信号がそれぞれ入力される逆導電チャネル型の第３，
第４の高耐圧ＭＯＳトランジスタと、前記第１の信号の
反転信号である第２の信号を発生させるインバータを構
成する第５，第６の通常耐圧ＭＯＳトランジスタとを有
し、前記第３，第４の高耐圧ＭＯＳトランジスタの接続
点からレベルシフトされた信号を出力するレベルシフト
回路の製造方法において、 前記第１，第２，第３，第４の高耐圧ＭＯＳトランジス
タ形成領域上及び第５，第６の通常耐圧ＭＯＳトランジ
スタ形成領域上に所定膜厚の第１のゲート酸化膜を形成
する工程と、 前記第３，第４の高耐圧ＭＯＳトランジスタ形成領域上
及び第５，第６の通常耐圧ＭＯＳトランジスタ形成領域
上の前記第１のゲート酸化膜を除去する工程と、 前記第３，第４の高耐圧ＭＯＳトランジスタ形成領域上
及び第５，第６の通常耐圧ＭＯＳトランジスタ形成領域
上に前記第１のゲート酸化膜膜厚よりも薄い所定膜厚の
第２のゲート酸化膜を形成する工程と、前記第２のゲート酸化膜を介して前記第３，第４の高耐
圧ＭＯＳトランジスタ形成領域及び第５，第６の通常耐
圧ＭＯＳトランジスタ形成領域に閾値電圧調整用のチャ
ネルイオン注入を行う工程とを有することを特徴とする
レベルシフト回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228394A JP3448361B2 (ja) | 1994-08-26 | 1994-08-26 | レベルシフト回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228394A JP3448361B2 (ja) | 1994-08-26 | 1994-08-26 | レベルシフト回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870247A JPH0870247A (ja) | 1996-03-12 |
| JP3448361B2 true JP3448361B2 (ja) | 2003-09-22 |
Family
ID=16454978
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20228394A Expired - Fee Related JP3448361B2 (ja) | 1994-08-26 | 1994-08-26 | レベルシフト回路の製造方法 |
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| Country | Link |
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| JP (1) | JP3448361B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302610B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 고전압 구동 회로 |
| JP2002016238A (ja) | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009147985A (ja) * | 2001-08-31 | 2009-07-02 | Renesas Technology Corp | 半導体装置 |
| JP4642417B2 (ja) * | 2004-09-16 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP5286414B2 (ja) * | 2009-07-01 | 2013-09-11 | 株式会社日立製作所 | 半導体記憶回路 |
-
1994
- 1994-08-26 JP JP20228394A patent/JP3448361B2/ja not_active Expired - Fee Related
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| JPH0870247A (ja) | 1996-03-12 |
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