JP3429008B2 - 高電圧ｃｍｏｓレベルシフタ - Google Patents

高電圧ｃｍｏｓレベルシフタ

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JP3429008B2
JP3429008B2 JP53473798A JP53473798A JP3429008B2 JP 3429008 B2 JP3429008 B2 JP 3429008B2 JP 53473798 A JP53473798 A JP 53473798A JP 53473798 A JP53473798 A JP 53473798A JP 3429008 B2 JP3429008 B2 JP 3429008B2
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Description

【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は高電圧CMOS回路の分野に関する。特に、本発
明は相補低電圧入力と相補高電圧出力とを有するレベル
シフタ回路に関する。
2.関連技術の説明 デバイスの制限に起因して、従来の高電圧動作用の回
路は高電圧が存在した時は切り換わらず、そのためこの
回路は高電圧が回路に印加された時は状態を切り換える
ことができなかった。高電圧を扱うための従来の回路能
力を制限する具体的なデバイスパラメータは酸化物降伏
電圧、接合降伏電圧、及びホットスイッチング電圧であ
る。
酸化物降伏電圧は、ゲート酸化物が破壊するゲート−
ソース電圧あるいはゲート−ドレイン電圧である。SiO2
の絶縁破壊強度は約８×106V/cmである。約150Åの最近
のデバイスゲート酸化物厚さでは、ゲート酸化物降伏電
圧は約12Vにすぎない。
接合降伏電圧は、ドレインまたはソースの電気絶縁に
用いる逆バイアスダイオード接合がアバラシェ作用ある
いはツェナー作用のために破壊する、ドレインまたはソ
ースとウエルまたは基板との間の逆バイアスのレベルで
ある。「ドーナツ」トランジスタのゲートはそのドレイ
ン、ソース、あるいはドレイン及びソースを部分的に重
ねる。動作において、特定の電圧範囲内にある電圧がド
ーナツトランジスタのゲートに印加される。ドーナツト
ランジスタにおける上側ゲートの存在は、通常は上側ゲ
ートが無い場合に存在するであろうより高いピーク電界
強度よりも、逆バイアスダイオード接合の空乏領域にお
けるピーク電界強度を減少させる。そのため、ドーナツ
トランジスタは、接合降伏が生じる前に、ソース又はド
レインとウエル又は基板との間の逆バイアスを高レベル
に維持できる。最近の典型的なデバイスパラメータにつ
いては、10Vのゲート−基板電圧を有するドーナツトラ
ンジスタ用の接合降伏電圧は約15Vであり、標準トラン
ジスタ用の接合降伏電圧は約10Vである。このゲート電
圧レベルでは、ゲート電圧が上昇するにつれて、接合降
伏電圧はゲート電圧と共に、ゲート−基板電圧の約1.0
倍の倍率でほぼ線形に上昇する。
過度に大きいドレイン−ソース電圧が存在する場合に
おいてトランジスタがその導通状態を変化する時に、ホ
ットスイッチングが発生する。高いドレイン−ソース電
圧が存在する時にトランジスタがオフからオン或いはオ
ンからオフに変化する場合に、デバイスを損傷する寄生
バイポーラトランジスタが活性化される。最近のデバイ
スでは、ホットスイッチングドレイン−ソース電圧の制
限Vhslは約7Vである。このホットスイッチングドレイン
−ソース電圧の制限Vhslは数多くの技術的パラメータに
依存している。
ホットスイッチングを避けるための7Vの制限は前述の
３つの制限のうち最も低いものであるため、ホットスイ
ッチングが引き起こす制約は満たすのが最も困難であ
る。
図１は従来の低電圧レベルシフタを示している。２つ
の相補入力IN及び/IN及び２つの相補出力OUT及び/OUTと
がある。入力INが高にあり且つ反転入力/INが低にある
時は、出力OUTはトランジスタMNIにより低に駆動され、
また反転出力/OUTはトランジスタMPO'により高に駆動さ
れる。入力INが低にあり且つ反転入力/INが高にある時
は、反転出力/OUTはトランジスタMNI'により低に引か
れ、出力OUTはトランジスタMPO'により高に引かれる。
両入力が低にある時は、スイッチ出力OUT及び/OUTは前
の状態を保持する。供給電圧VHがホットスイッチングの
制限Vhslを超える場合、従来のスイッチ100は信頼でき
なくなる。
以下の表１は２つの入力状態に対応した図１の回路10
0のノード電圧を示している。入力INが高にあり且つ入
力/INが低にある時は、出力トランジスタMPOのソース−
ドレイン電圧は12Vであり、入力トランジスタMNI'のド
レイン−ソース電圧は12Vである。次に、INが低に且つ/
INが高になるように、両入力がその状態を変化すると、
トランジスタMPO及びMNI'内でホットスイッチングが発
生する。再び入力状態を変化する際に、トランジスタM
PO'及びMNI内でホットスイッチングが発生する。このよ
うに、供給電圧がホットスイッチング閾値を超えた時
に、図１の回路100の全てのトランジスタでホットスイ
ッチングが発生する。
前述の説明から明らかなように、高電圧CMOSレベルシ
フタには、ホットスイッチング閾値の制限、接合降伏の
制限或いは酸化物降伏の制限を破らずに、スイッチング
を高電圧動作中に生じさせることを可能にするという要
求が存在する。
発明の概要 従来の高電圧レベルシフタは、高電圧条件下ではホッ
トスイッチング閾値の制約が破られるので、高電圧条件
下で動作しながら状態を切り換えることができなかっ
た。酸化物降伏電圧の制約及び接合降伏電圧の制約も実
現可能な高電圧回路設計を制限する。このように、本発
明の目的は、ホットスイッチング、酸化物降伏や接合降
伏の制約を破らない高電圧レベルシフタを提供すること
である。本発明の別の目的は、回路面積及びスイッチン
グ時間を最小にする高電圧レベルシフタを提供すること
である。本発明の更に別の目的は、非常に高い供給電圧
に適合するように拡張できる高電圧レベルシフタ構造を
提供することである。
本発明によれば、１つ以上の相補NMOS/PMOS直列中間
トランジスタ対が出力ノードを入力プルダウントランジ
スタから分離し、そのため高供給電圧レンジVHが幾つか
のサブレンジに分離される。各相補NMOS/PMOS直列中間
トランジスタ対は、交差接続された差動レベルシフタ構
造の各側に対して直列に接続された１つのNMOSトランジ
スタ及び１つのPMOSトランジスタを有している。これが
内部ノードの電圧の振れ幅を低減し、これにより過剰な
ドレイン−ソース電圧の発生を防止しまたホットスイッ
チングの発生を防止する。
共用バイアス実施例では、各相補NMOS/PMOS直列中間
トランジスタ対の４つの全てのトランジスタのゲートが
固定中間電圧によりバイアスされる。これらの固定中間
電圧は幾つかの電圧サブレンジの各々の間に境界を生じ
させる。所与の相補NMOS/PMOS直列中間トランジスタ対
におけるＮ形及びＰ形中間トランジスタの両方が同じ中
間電圧によりバイアスされるので、相補NMOS/PMOS直列
中間トランジスタ対のソースにおける電圧の振れ幅が中
間NMOS及びPMOS電圧の閾値電圧により低減される。高電
圧供給レンジがｈ個のサブレンジ分割されれば、単にｈ
−１個の中間電圧が必要である。
分割バイアス実施例では、各相補NMOS/PMOS直列中間
トランジスタ対のゲートをバイアスするために、２つの
別個の中間バイアス電圧が使用される。各相補NMOS/PMO
S直列中間トランジスタ対では、２つのNMOSトランジス
タのゲートは対応するNMOSバイアス電圧によりバイアス
され、また２つのPMOSトランジスタのゲートは対応する
PMOSバイアス電圧によりバイアスされる。このように高
電圧供給レンジをｈ個のサブレンジに分割するために
は、分割バイアス実施例によれば、２＊（ｈ−１）中間
電圧が必要とされる。所与の相補NMOS/PMOS直列中間ト
ランジスタ対においては、NMOSバイアス電圧は２閾値電
圧だけPMOSバイアス電圧を超える。このことが、各相補
NMOS/PMOS直列中間トランジスタ対のソースにおいて、
各サブレンジの範囲内で最大電圧振れ幅を可能にする。
電圧の振れ幅が最大にされるので、各NMOS/PMOS直列中
間トランジスタ対の電流容量が最大にされる。所与の面
積に対しては、レベルシフタのスイッチング時間が最小
にされる。
本発明の他の形態によれば、PMOS中間トランジスタを
分離するＮウエルは、共用バイアス実施例では上方に縦
方向に隣接する中間電圧に結合され、また分割バイアス
実施例では上方に縦方向に隣接するNMOSバイアス電圧に
結合される。非常に高い電圧用途に適するツインタブ実
施例では、NMOS中間トランジスタを分離するＰウエル
は、共用バイアス実施例では下方に縦方向に隣接する中
間電圧に結合され、また分割バイアス実施例では下方に
縦方向に隣接するPMOSバイアス電圧に結合される。NMOS
及びPMOS中間トランジスタの両方のボデイについてこの
制御は、全ての中間トランジスタにおける基板効果を最
小にし、また接合降伏の可能性をなくす。
上記の特徴及び利点に加えて本発明の他の特徴及び利
点は、本発明の詳細な説明に十分に説明されるように図
面から明らかになるであろう。
図面の簡単な説明 図１は、従来の相補入力と異なる出力とを有する低電
圧レベルシフタを示している。
図２は、２つの電圧サブレンジ、１つの相補NMOS/PMO
S直列中間トランジスタ対、及び１つの中間電圧を有す
る、本発明に係る高電圧レベルシフタの共用バイアス実
施例を示している。
図３は、本発明に係る高電圧レベルシフタの共用バイ
アス実施例に使用するNMOS/PMOS直列中間トランジスタ
対を示している。
図４は、３つの電圧サブレンジ、２つの相補NMOS/PMO
S直列中間トランジスタ対、及び２つの中間バイアス電
圧を有する、本発明に係る高電圧レベルシフタの共用バ
イアス実施例を示している。
図５は本発明に係る高電圧レベルシフタの分割バイア
ス実施例に使用するNMOS/PMOS直列中間トランジスタ対
を示している。
図６は、３つの電圧サブレンジ、２つの相補NMOS/PMO
S直列中間トランジスタ対、２つのNMOSバイアス電圧、
及び２つのPMOSバイアス電圧を有する、本発明に係る高
電圧レベルシフタの分割バイアス実施例を示している。
図７は、全ての中間トランジスタに対する基板効果を
最小にし、且つ７つの電圧サブレンジ、６つの相補NMOS
/PMOS直列中間トランジスタ対、６つのNMOSバイアス電
圧、及び６つのPMOSバイアス電圧を有する、本発明に係
る高電圧レベルシフタのツインタブ分割バイアス実施例
を示している。
各図は本発明の詳細な説明において十分に説明されて
いる。
発明の詳細な説明 従来の高電圧レベルシフタは、高電圧の供給がある時
は、現状技術のホットスイッチングの制限が破らずに状
態を切り換えることができなかった。本発明に係る高電
圧レベルシフタは、まずNANDフラッシュメモリの分野に
対して発明された。NANDフラッシュメモリは通常プログ
ラミング及び消去動作のために異常に高い電圧を必要と
する。本発明に係る高電圧レベルシフタは、他のフラッ
シュ技術及び他の高電圧回路にも適用できる。本発明
は、高電圧CMOS回路の動作に特に適している。
図２は本発明の簡単な実施例200を示している。本発
明に係る回路200では、高供給電圧Vhは12Vである。この
12Vは、6Vの中間電圧V1により２つのサブレンジに分割
される。一対の付加トランジスタMN1及びMP1が出力ノー
ドOUTを入力トランジスタMN1から分離する。同様に、一
対の付加トランジスタMN1'及びMP1'が反転出力ノード/O
UTを反転入力トランジスタMN1'から分離する。以下の表
２は、全ての中間トランジスタMP1,MN1,MP1'及びMN1'の
閾値電圧の絶対値が等しく且つ単に1Vである場合におけ
る、図２の回路200のノード電圧を示している。各列の
電圧は図２のトランジスタの各々のドレイン及びソース
電圧を表している。従って、表２の縦方向に隣接する２
つの番号間の差は、図２のトランジスタのソース−ドレ
イン電圧あるいはドレイン−ソース電圧を表している。
表２の縦方向に隣接する２つの番号が7V以上は異ならな
いことから、図２の回路200ではホットスイッチングが
回避できる。
図３は、電圧範囲を分割する本発明に係る回路構造を
示したものである。Vkより小さい初期電圧Vyで、ノード
Ｘがプルアップされつつあり且つノードＹがフローティ
ングである場合には、たとえノードＸが強いデバイスに
よりプルアップされても、VyはVk−VtNKを超えることが
出来ない。ここで、VtNKはNMOSトランジスタMNKの閾値
電圧である。同様に、ノードＸがフローティングである
場合には、たとえノードＹが強いデバイスによりプルダ
ウンされても、VxはVk＋VtPKよりも低くプルダウンされ
ることはない。ここで、VtPKはPMOSトランジスタMPKの
閾値電圧の絶対値である。ノードＹが低電位にプルされ
る時にはPMOSトランジスタMPKがカットオフし、一方ノ
ードＸが高電位にプルされる時にはNMOSトランジスタM
NKがカットオフする。この電気的分離は、正に大きな電
圧範囲VHを２以上の小さな電圧範囲に分割するために必
要とされる。中間電圧VkはVk＋VtPKにおいて高電圧ノー
ドＸに対する低位の限界を設定し、且つVk−VtNKにおい
て低電圧ノードＹに対する高位の限界を設定する。
図４は、この電気的分離回路を18Vという高供給電圧V
Hを扱う３つの異なる電圧サブレンジへ拡張する場合を
示している。２つの中間電圧V1及びV2は18V供給範囲内
で均等に配置されている。つまり、V2は12Vであり、V1
は6Vである。以下の表３は、各種の中間トランジスタの
閾値電圧を用いて、図４に示された回路に対する各種の
ノード電圧を表にしたものである。表３に示すものは、
入力の変化に応じて全てのトランジスタがカットオフさ
れた後に達成された最終ノード電圧である。中間トラン
ジスタMN1,MN1',MP1,MP1',MN2,MN2',MP2,MP2'の閾値電
圧はそれぞれVTN1,VTN1',VTP1,VTP1',VTN2,VTN2',VTP2,
及びVTP2'である。
プルダウンされるレベルシフタの側のシート電圧は、
中間PMOSトランジスタのカットオフにより決定される。
同様に、プルアップされるレベルシフタの側のノード電
圧は、中間NMOSトランジスタのカットオフにより決定さ
れる。
表３の縦方向に隣接する電圧のノードがホットスイッ
チング限界よりも大きい限り、図４の回路は正しく動作
する。しかし、最近のデバイスでは、閾値電圧は一般に
1Vより大きい。モデムデバイスはおよそ1.5Vの閾値電圧
を有している。
典型的なCMOSプロセスでは、ソース／ドレイン領域及
びウエルにより形成されたP/N接合が逆バイアスされる
ようにバイアスされたＮ形ウエル内に、PMOSトランジス
タが形成される。この構造がPMOSトランジスタを電気的
に絶縁する。NMOSトランジスタも電気的に絶縁されねば
ならない。しかし、NMOSトランジスタ用のＰ形ウエルを
形成する代わりに、NMOSトランジスタがウエルなしに形
成できるように、しばしば完全な基板がＰ形として初期
に形成される。Ｐ形基板は、グランド電圧又は正電圧で
動作するＮ形のソース又はドレイン領域が電気的絶縁さ
れるように接地される。
図４の回路400におけるトランジスタの直列接続は、
より高いソース及びドレイン電圧で動作するNMOSトラン
ジスタの閾値電圧を増加させる。正常な条件下で、NMOS
トランジスタのゲート−ソース電圧がトランジスタの閾
値よりも大きい時には、Ｎ形ソース及びＰ形基板内の空
乏層は一定の幅のままであり、電荷キャリアはソースか
らチャネルに引き込まれる。しかし、ソース−基板バイ
アスのレベルが増すにつれて、チャネル−基板の空乏層
の幅も増加し、これが空乏層内のトラップされるキャリ
アの密度の増加をもたらす。電荷中性を保持するために
は、チャネル電荷は減少しなければならない。得られる
効果は基板電圧がチャネル−基板接合電位に加えられる
ことである。このため、ゲート−チャネル電圧降下が増
す。全体の効果は、デバイスの閾値電圧が増加すること
であり、基板効果と呼ばれている。
表３からわかるように、NMOSトランジスタMN2及び
MN2'は、V1（6V）を超える閾値である最小ソース電圧及
びV2（12V）より小さい閾値である最大ソース電圧を有
して、かなり高い電圧で動作する。基板は接地されてい
るので、基板効果によりトランジスタMN2及びMN2'の閾
値電圧VtN2及びVtN2'は増大する。例えば一般的な用途
では、トランジスタMN2及びMN2'の閾値電圧VtN2及びV
tN2'は基板効果のために約2.0Vであり、またトランジス
タMN1及びMN1'の閾値電圧VtN1及びVtN1'は基板効果のた
めに約1.5Vである。
これらの一般的な閾値では、ホットスイッチングがト
ランジスタの幾つかで発生する。例えば、表３に示され
たように、入力INが低にある時のトランジスタMN2の両
端間の電圧が、ノードＡ及びＣにおける電圧間の差によ
り示されている。VHが18V,V2が12V,そしてVtN2が2Vであ
る場合には、トランジスタMN2が両端間の電圧は8Vであ
る。入力INが高に駆動され且つ入力/INが低に駆動され
ると、ホットスイッチングがトランジスタMN2で発生す
る。ホットスイッチングが発生することを防止するため
に、各電圧サブレンジはより小さくせねばならず、その
ため最大電圧VHは15Vにすぎず、またV1及びV2はそれぞ
れ5V及び10Vにすぎない。
更に、出力ノードOUT及び/OUTと内部ノードＡ、B,C,
D,E,F,G及びＨとにおける電圧の振れ幅は中間トランジ
スタの閾値電圧により制限されているので、図４の回路
面積は必要なものよりも大きい。このことがトランジス
タの電流容量を制限し、そのため所与のスィッチング速
度を実現するにはより大きいトランジスタが必要とされ
る。特に、中間ノードＣ及びＤは、中間トランジスタの
カットオフ電圧により確定される最小及び最大電圧を有
している。これらのカットオフ電圧は中間トランジスタ
の閾値電圧により決定される。ノードＣの最小及び最大
電圧はそれぞれトランジスタMP1及びMN2の閾値電圧によ
り減少できる。ノードＤの最小及び最大電圧はそれぞれ
トランジスタMP1'及びMN2'の閾値電圧により減少でき
る。これらの内部ノードの振れ幅はより小さいので、MO
SFETトランジスタの動作の３つの領域におけるドレイン
−ソース電流Ｉは以下に与えられる。
Ｉ＝０ 但し、Vgs−Vt≦０ カットオフ Ｉ＝β｛（Vgs−Vt）Vds−Vds 2/2｝ 但し、０＜Vds＜Vgs−Vt 線形 Ｉ＝β/2＊（Vgs−Vt）２ 但し、０＜Vgs−Vt＜Vds 飽和 線形領域及び飽和領域は、ドレイン電流がゼロでない
ようなオン領域である。これらの領域において、ドレイ
ン電流は、ゲート−ソース電圧Vgsからトランジスタの
閾値電圧Vtをマイナスした値であるVgs−Vtと共に少な
くとも線形に増加する。線形領域では、ドレイン電流Ｉ
もドレイン−ソース電圧Vdsの強い関数である。
表６の「共用バイアス」コラムは、非反転入力INの0V
から3Vへの遷移の間の図４のレベルシフタ400のプルダ
ウン側における中間トランジスタMN1,MP1,MN2及びMP2の
各々について、ドレイン−ソース電圧（Vds）及びゲー
ト−ソース電圧からトランジスタの閾値電圧をマイナス
した電圧（Vgs−Vt）の大きさを示している。表６はこ
の遷移の間のプルアップトランジスタMPO'についてのV
ds及びVtも示している。表６の“共用バイアス”コラム
は、各トランジスタについてのドレイン−ソース電圧V
dsの大きさが、閾値電圧の引き算を表す１つの負の項を
含んでいることをはっきりと示している。実際には、ス
イッチが切り換わっている時は、Vdsはだいたい同じで
ありまたVH−V2と等しい。もっと重要なことは、表６の
「共用バイアス」コラムは、各トランジスタにおけるゲ
ート−ソース電圧から閾値電圧をマイナスした電圧Vgs
−Vtの大きさが、閾値電圧の引き算を表す少なくとも１
つの負の項を含んでいることを示している。他の中間ト
ランジスタに接続されたソースおよびドレインの両方を
有する中間トランジスタMN2及びMP1は、それらのゲート
−ソース電圧から閾値電圧をマイナスした電圧表示に２
つの負の閾値電圧の項を有している。
表６は、本発明に係る図４の回路400スイッチング速
度におけるトランジスタの閾値電圧の不利な効果を表示
する簡単化された基準表である。それぞれのトランジス
タが順次に強い飽和に変わるという仮定の下に、表６の
電圧が与えられる。これは例示のために提示された近似
である。実際の回路の振る舞いは多少もっと複雑である
が、以下の説明は本発明に関連する要点だけを示す。例
えば、表６の電圧は、図４の回路400が初期には、入力I
Nが0Vにあり且つ入力/INが3Vにある、という状態にある
ものとされる。この初期状態に対する各種回路のノード
電圧が表３の右側コラムに示されている。次に、入力IN
が高に駆動され且つ反転入力/INが低に駆動される時に
は、入力トランジスタMN1は強い飽和状態でターンオン
され、一方入力トランジスタMN1'は線形領域で動作され
る。表６では、トランジスタMN1が強い飽和状態でトラ
ンジスタMN1のターンオンの前にノードＧを完全に放電
するものとする。ノードＧが完全に放電された時には、
トランジスタMN1はその線形領域で動作し、トランジス
タMN1に供給するのに十分な電流を与える。表６に挙げ
られ動作パラメータの下で、このトランジスタMN1は強
い飽和状態でターンオンする。トランジスタMN1が強い
飽和状態でノードＥを放電した後に、このトランジスタ
MN1が線形領域で動作し、且つトランジスタMP1が強い飽
和状態でターンオンする。PMOSトランジスタMP1は、ノ
ードＣを放電した後に、飽和とカットオフとの間の境界
に達する。トランジスタMN2及びMP2はまた、線形動作
と、強い飽和状態とカットオフとの間の境界とにそれぞ
れ達する前に、強い飽和状態で順次にターンオンされ
る。このように、表６では、全てのトランジスタが初期
にはカットオフあるいは線形動作にあるものとする。更
に表６では、唯１つのプルダウンデバイスが所与の時間
において強い飽和状態で動作しているものとする。トラ
ンジスタは、非反転入力INの低から高への遷移に応答し
て、以下の順で強い飽和状態でターンオンする:MN1,
MN1,MN2,MP2,MP0'（線形）、MP2'、MN2',MP1',MN1'及び
MN1'。交差接続プルアップトランジスタMP0及びMP0'は
同時にターンオンされる。前述のトランジスタの全て
が、入力INの0Vから3Vへの遷移に応答して前述された順
で強い飽和状態の下でターンオンしなければならない。
強い飽和状態で動作した後に、各トランジスタは、基本
的にはドレイン−ソース電圧なしで線形領域で動作する
か、あるいはカットオフと飽和状態との間のVgs−Vt＝
０の境界で動作する点に達する。それらのドレインをま
さにプルダウンしたNMOSトランジスタとそれらのドレイ
ンをまさにプルアップしたPMOSトランジスタとは、小さ
いVdsにより線形領域で動作する。それらのソースをま
さにプルアップしたNMOSトランジスタとそれらのソース
をまさにプルダウンしたPMOSトランジスタとは、小さい
Vgs−Vtによりカットオフと飽和状態との間の境界で動
作する。このように、前述の例では、入力INが高になる
と、トランジスタMN1,MN2,MP2'及びMP1'は強い飽和状態
で動作した後で線形領域で動作し、一方トランジスタM
P1,MP2,MN2'及びMN1'は強い飽和状態で動作した後でカ
ットオフと飽和状態との間の境界で動作する。トランジ
スタが強い飽和状態でターンオンし次に最小値Vds又は
最小値Vgs−Vtに到達するに要する時間は、そのトラン
ジスタについてのスイッチング時間である。全てのトラ
ンジスタが順次に切り換わるので、レベルシフタ変化状
態の合計待ち時間は全てのトランジスタのスイッチング
時間の合計として定義される。このように、トランジス
タの両チェインを経由した合計待ち時間はレベルシフタ
の最大動作周波数を決定する。
表６は、前述のように、トランジスタが順次にターン
オンするとの仮定の下で、各トランジスタがターンオン
する時の初期条件を示している。主要な対応トランジス
タは、初期条件が対応する主要でないトランジスタのも
のと同じであることから、表６には示されていない。例
えば、トランジスタMN2'へのVgs−Vt入力はV2−V1−V
TP1'−VTN2'であり、これはトランジスタMN2の条件に正
確に一致する。
前述の連続したターンオンシナリオは、実際には、回
路が実際に動作する方法に対する近似であり、説明及び
例示のために提示される。トランジスタが前述の順でタ
ーンオンすることは当てはまる。最終のノード電圧が入
力の変化に応答して達成された後にトランジスタが前述
の順でターンオンすることも当てはまる。しかし、一般
的には幾つかのトランジスタ（しばしばトランジスタの
全て）が強い飽和状態で同時にオンとなる。更に、ドレ
イン−ソース電圧とゲート−ソース電圧から閾値電圧を
マイナスした電圧とは、各トランジスタが強い飽和状態
でターンオンする時には、表６に示された電圧ほど高く
はない。例えば、入力トランジスタMN1がノードＧを完
全に放電する前に、中間トランジスタMN1はターンオン
する。このため、トランジスタMN1のドレイン−ソース
電圧とゲート−ソース電圧とは表６に示された電圧とは
決して完全に同じ高さにはならない。しかし、表６は、
各トランジスタの電流駆動強度が中間トランジスタの閾
値電圧により制限されることを示している。
各トランジスタの電流容量は、各トランジスタが中間
ノードでいかに各キャパシタンスを放電することができ
るかを決定する。図５のトランジスタの電流容量は中間
トランジスタの閾値電圧により減少されるが、最小スイ
ッチング速度を満たすために、トランジスタのサイズは
大きくされねばならない。勿論、トランジスタのサイズ
が大きくされるに従って、中間ノードのキャパシタンス
も増加し、このため更に大きなトランジスタが要求され
る。これらの要因は、所与のスイッチング速度に対して
図４の回路400により大きな面積をもたらす傾向があ
る。更に、最大実現可能スイッチング速度が低下する。
図５は、本発明の分割バイアス実施例の特徴に係る１
対の中間トランジスタを示している。図５の分割バイア
ス中間トランジスタ対と図３の共用バイアス中間トラン
ジスタ対との間の相違はゲートのバイアス電圧にある。
分割バイアス中間トランジスタ対では、PMOS及びNMOSの
中間トランジスタのゲートをバイアスするために別個の
電圧が用いられる。詳細には、PMOSトランジスタMPKの
ゲートはNMOSトランジスタMNKのゲートよりも低い電圧
にバイアスされる。PMOSトランジスタは中間電圧VKから
その閾値電圧VTPKをマイナスした電圧にバイアスされ
る。同様に、NMOSトランジスタは中間電圧VKにその閾値
電圧VTNKをプラスした電圧にバイアスされる。この中間
トランジスタ対を用いれば、ノードＸの最小電圧はVKで
あり、またノードＹの最大電圧はVKである。トランジス
タの閾値電圧の悪い効果は抑えられる。各電圧サブレン
ジは分割バイアストランジスタ対によって十分に使用可
能である。
図６は、分割バイアス中間トランジスタ対を用いた本
発明の分割バイアス実施例600を示している。図６に示
された実施例600では、NMOS及びPMOS中間トランジスタ
のゲートをバイアスするために、別個の電圧が使用され
る。以下の表４は、図６の実施例600に対する中間ノー
ド電圧を示している。
本発明の好適な実施例では、中間ノードはトランジス
タの閾値電圧の影響を正確に抑えるようにバイアスされ
る。しかし、これらの正確なバイアスを使用せねばなら
ないという要求はない。例えば、特定の環境下では、中
間トランジスタの閾値電圧以下だけ中間電圧とは異なる
或る分割バイアス電圧を発生させることは特に容易であ
る。これにより、分割バイアス実施例の電位を十分に実
現せずに、分割バイアス法を使用する利点のうちの幾つ
かが達成される。従って、本発明の分割バイアス実施例
には、任意の大きさだけ異なる２つの別個の電圧で中間
トランジスタ対をバイアスすること、及び中間トランジ
スタの閾値の和を含むことが包含される、ことが理解さ
れる。
ダッシュ（’）の付いたトランジスタとダッシ
ュ（’）の付いていないトランジスタの全てが同じ閾値
電圧を有するものとする。例えば、VTN2＝VTN2'。VH＝1
8V,V2＝12V,V1＝6V,VTN1＝VTP1＝VTP2＝1.5V,且つVTN2
＝2Vであれば、本発明の好適実施例に係る中間トランジ
スタをバイアスするために、理想的には以下の値が使用
される。
VN1＝V1＋VTN1＝7.5V VP1＝V1−VTP1＝4.5V VN2＝V2＋VTN2＝14V VP2＝V2−VTP2＝10.5V 以下の表５は、図６に示された好適な分割バイアス実
施例600における中間電圧及び出力ノード電圧を示して
いる。図６に示された好適な分割バイアス実施例600に
おける表５に示された出力ノード電圧の振れ幅は、図４
に示され且つ表３で説明された実施例400のものよりも
大きい。閾値電圧は表５の中間ノード電圧表現に組み込
まれていない。
以下の表６の分割バイアスコラムは、図６の分割バイ
アス実施例の中間トランジスタに対するドレイン−ソー
ス電圧及びゲート−ソース電圧から閾値電圧Vtをマイナ
スした電圧を示している。共用バイアスコラムに関して
前述されたものと同じ仮定が表６の分割バイアスコラム
に適用される。特に、トランジスタは順次スイッチする
ものとし、トランジスタの一つだけが所与の時間にオン
にあるものとする。前述のように、これらの近似は、例
示のために成され、また実際の回路動作の簡単化である
ことが認められる。
表６の「差」コラムは、本発明の共用バイアス実施例
よりもむしろ分割バイアス実施例を実現する時に発生す
る、中間トランジスタのドレイン−ソース電圧Vdsの大
きさの増加及びゲート−ソース電圧から閾値電圧をマイ
ナスした電圧Vgs−Vtの増加を示している。表６の
「差」コラムに示されたこれらの増加は、前述のMOSFET
方式に置き換えられた時に、分割バイアス実施例におけ
るトランジスタの増加された電流容量を示している。分
割バイアス実施例では各トランジスタがより完全にター
ンオンされるので、プルダウントランジスタは中間ノー
ド及び出力ノードをもっとずっと速く充電し放電する。
これにより、レベルシフタが状態を変化するために発生
しなければならないノード電圧遷移の際の合計待ち時間
がより少なくされる。従って、所要の動作周波数を実現
するためには、本発明に係る分割バイアス高電圧レベル
シフタは、本発明の共用バイアスレベルシフタの実施例
よりも小さい回路面積を使用する。
一般に、高電圧レンジVHを２以上の同じ大きさのサブ
レンジに分割することは、本発明に係る簡単な且つ有効
な方法である。しかし、サブレンジのサイズが等しくな
ければならないという本発明に係る要求はない。言い換
えれば、図４の実施例では、VH−V2＝V2−V1＝V1という
本発明に係る要求はない。
本発明に係るサブレンジの数は非常に高い電圧に適応
するために拡張できる。例えば、6Vサブレンジを用いれ
ば、サブレンジの数は24ボルトVHに適応するために４つ
に増加できる。本発明に係る中間トランジスタ対の使用
という簡単な拡張は、ホットスイッチングの制限を破る
ことを防止する。しかし、非常に高い電圧に適応するよ
うにサブレンジの数が拡張される時には、NMOSトランジ
スタでは電圧が接合降伏電圧を超えないことを保証する
ように注意しなければならない。図４及び図６の実施例
では、NMOSトランジスタは接地されたＰ形基板上に製造
される。より高い供給電圧VHが使用されるに従って、交
差接続PMOS出力トランジスタの近くの中間NMOSトランジ
スタのソース及びドレインが、グランドに対してより高
い電圧に維持される。
図７は、中間トランジスタにおける基板効果を最小に
し且つ非常に高い電圧用途における使用に適する本発明
のツインタブ実施例を示している。固定ゲート電圧によ
りバイアスされ且つ接地されたボデイを有するNMOSトラ
ンジスタの接合降伏電圧は、その固定ゲート電圧の約0.
7倍におよそ比例する。このように、ゲート電圧が増加
するにつれて、MOSトランジスタのゲート式ダイオード
降伏電圧が増加する。しかし、非常に高い電圧では、接
地されたボデイを有するNMOSデバイスにおける接合降伏
の制約は超えることができる。Ｐ形ウエル内のNMOSトラ
ンジスタを分離することにより、NMOSトランジスタのボ
デイが、これらのNMOSトランジスタに対する基板効果を
最小にする電圧に結合できる。例えば、図７のNMOSトラ
ンジスタMN7及びMN7'は、下方に縦方向に隣接するPMOS
バイアス電圧VP6に結合されたそれらのボデイを有して
いる。先の実施例と同様に、PMOSトランジスタは、上方
に縦方向に隣接するNMOSバイアス電圧に結合されたそれ
らのボデイを有している。上方に縦方向に隣接するNMOS
バイアス電圧を持たないPMOSトランジスタは、図７の最
高位の中間トランジスタMP7及びMP7'である。これらのP
MOSトランジスタは高電位の供給電圧VHに結合されたボ
デイを有している。同様に、下方に縦方向に隣接するPM
OSバイアス電圧を持たないNMOSトランジスタは、中間ト
ランジスタMN1及びMN1'である。これらのNMOSトランジ
スタはグランド供給電圧に結合されたボデイを有してい
る。
図７の中間NMOSトランジスタのソース／ドレイン−基
板電圧が減少するので、基板効果が特に高電圧NMOSトラ
ンジスタについて減少する。例えば、図６のシングルタ
ブ・分割バイアス実施例600では、NMOSトランジスタMN2
及びMN2'は基板効果に起因して約2.0Vの閾値電圧を有し
ており、一方トランジスタMN1及びMN1'は単に約1.5Vの
閾値電圧を有している。これに対して、図７に示された
ツインタブ・分割バイアス実施例700では、NMOSトラン
ジスタMN2及びMN2'は単に約1.5Vの閾値電圧を有してい
る。もっと重要なことには、より高い電圧のNMOSトラン
ジスタ（MN3、MN3'、MN4、MN4'、MN5、MN5'、MN6、
MN6'、MN7及びMN7'）は基本的にはそれらの閾値電圧に
対していかなる基板効果成分を含んでおらず、また接合
降伏電圧の制約を破らない。
４つのトランジスタの各組、例えばMN1,MN1',MP1及び
MP1'は相補NMOS/PMOS直列中間トランジスタ対を構成す
る。全体としてみた中間トランジスタ（図７に示された
ように接続されたMN1−MN7、MN1'−MN7'、及びMP1−
MP7、MP1'−MP7'）の全てが直列に接続された複数の相
補NMOS/PMOS直列中間トランジスタ対を構成する。図７
の例を参照して、前記複数の対のNMOS非反転中間ソース
はMN1のソースであり；前記複数の対のNMOS反転中間ソ
ースはMN1'のソースであり；前記複数の対のPMOS非反転
中間ソースはMP7のソースであり；また前記複数の対のP
MOS反転中間ソースはMN7'のソースである。各相補NMOS/
PMOS直列中間トランジスタ対は、反転NMOSゲート、非反
転NMOSゲート、反転PMOSゲート及び非反転PMOSゲートを
有している。トランジスタMN1,MN1',MP1及びMP1'を構成
する相補NMOS/PMOS直列中間トランジスタ対にあって
は、反転NMOSゲートはMN1'のゲートであり、非反転NMOS
ゲートはMN1のゲートであり、反転PMOSゲートはMP1'の
ゲートであり、及び非反転PMOSゲートはMP1のゲートで
ある。
図４に示されたような共用バイアス実施例において
は、複数の相補NMOS/PMOS直列中間トランジスタ対は、
対応する複数の中間電圧を有している。図４の例では、
中間電圧V1及びV2は２つの相補NMOS/PMOS直列中間トラ
ンジスタ対に対応する。V1はトランジスタMN1,MN1',
MP1,及びMP1'を構成する相補NMOS/PMOS直列中間トラン
ジスタ対に対応し、一方、V2はトランジスタMN2,MN2',M
P2及びMP2'を構成する相補NMOS/PMOS直列中間トランジ
スタ対に対応する。V2はV1よりも大きいので、中間電圧
は複数の相補NMOS/PMOS直列中間トランジスタ対に沿っ
て単調に増加する。
図６及び図７に示されるような分割バイアス実施例で
は、複数のNMOSバイアス電圧及び複数のPMOSバイアス電
圧が、複数の相補NMOS/PMOS直列中間トランジスタ対に
対応する。言い換えれば、各相補NMOS/PMOS直列中間ト
ランジスタ対は、NMOSバイアス電圧及びこれに対応する
PMOSバイアス電圧の両方を有している。図６の例では、
NMOSバイアス電圧VN1及びPMOSバイアス電圧VP1は、トラ
ンジスタMN1,MN1',MP1及びMP1'から成る相補NMOS/PMOS
直列中間トランジスタ対に対応する。
本発明の全ての実施例において、中間電圧は、中間ト
ランジスタのゲートのみに、或いはゲート及びウエルに
接続されている。MOSトランジスタのゲートは静的電流
を全く導通せず、またウエルは無視できる静的漏洩電流
を導通する逆バイアスダイオード接合により絶縁されて
いる。中間電圧により供給せねばならない合計電流は無
視できるので、高電位の電圧から中間電圧を発生するた
めに、簡単な電圧ドライバが使用できる。高抵抗が電圧
ドライバーに使用でき、そのため非常に少ない電力が高
電圧源から供給される。
PMOSトランジスタに対する基板効果を最小にするため
に、PMOS中間トランジスタのＮウエルは他の中間電圧を
利用してバイアスされるが、中間電圧が使用されるべき
であるという本発明に係る要求は全くない。例えば、全
てのＮウエルをバイアスするために、低電圧PMOS中間ト
ランジスタに対する増大した基板効果を犠牲にしても、
高電圧VHが使用できる。
電圧サブレンジは互いに等しいものとして説明され且
つ図示されたが、本発明によれば、サブレンジが電圧で
等しくなければならないという必要性は存在しない。例
えば、16Vの高電圧レンジは、３つの（５＋1/3）Ｖのサ
ブレンジよりも２つの5Vのサブレンジと１つの6Vのサブ
レンジとに分割できる。
本発明は幾つかの代替的な実施例に関連付けて説明さ
れたが、これらの実施例は、限定的にというよりも、む
しろ例示的に示されたものである。当業者は、本発明の
要旨及び範囲から逸脱することなく、この開示に基づい
て、記述された実施例に対し種々の変形及び変更を行う
ことができるであろう。従って、これらの変形及び変更
は、添付の請求の範囲により特定されるように、本発明
の要旨及び範囲内にあるものとみなされる。
フロントページの続き (72)発明者 ビン・クワン・ラ アメリカ合衆国、94043 カリフォルニ ア州、マウンテン・ビュウ、ナンバー 16、スティアリン・ロード 405 (72)発明者 河村 祥一 アメリカ合衆国、94086 カリフォルニ ア州、サニィベイル、ナンバー101、ワ シントン・アベニュー 555イー (72)発明者 ポウ・リン・チェン アメリカ合衆国、95070 カリフォルニ ア州、サラトガ、アロヨ・デ・アルグエ ッロ 12947 (72)発明者 シェイン・ハルマー アメリカ合衆国、95129 カリフォルニ ア州、サン・ホセ、ブラックフォード・ アベニュー 4390 (56)参考文献 欧州特許出願公開578526（ＥＰ，Ａ １) 欧州特許出願公開388074（ＥＰ，Ａ １) 米国特許5598106（ＵＳ，Ａ) 米国特許5559464（ＵＳ，Ａ) 米国特許5539334（ＵＳ，Ａ) 米国特許5510748（ＵＳ，Ａ) 米国特許4490629（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0185 H03K 5/02

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】ソース、ドレイン及びゲートを有するNMOS
    非反転入力トランジスタと、 ソース、ドレイン及びゲートを有するNMOS反転入力トラ
    ンジスタと、 直列に接続された複数の相補NMOS/PMOS直列中間トラン
    ジスタ対とを具備し、 前記複数の相補NMOS/PMOS直列中間トランジスタ対が、 高電位側の相補NMOS/PMOS直列中間トランジスタ対であ
    って、高電位側の非反転NMOSゲート、高電位側の非反転
    PMOSゲート、高電位側の反転NMOSゲート、高電位側の反
    転PMOSゲート、PMOS反転中間ソース及びPMOS非反転中間
    ソースを有し、前記高電位側の非反転NMOSゲートと前記
    高電位側の反転NMOSゲートが高電位側のNMOSバイアス電
    圧に接続され、前記高電位側の非反転PMOSゲートと前記
    高電位側の反転PMOSゲートが高電位側のPMOSバイアス電
    圧に接続されている、前記高電位側の相補NMOS/PMOS直
    列中間トランジスタ対と、 低電位側の相補NMOS/PMOS直列中間トランジスタ対であ
    って、低電位側の非反転NMOSゲート、低電位側の非反転
    PMOSゲート、低電位側の反転NMOSゲート、低電位側の反
    転PMOSゲート、NMOS反転中間ソース及びNMOS非反転中間
    ソースを有し、前記低電位側の非反転NMOSゲートと前記
    低電位側の反転NMOSゲートが低電位側のNMOSバイアス電
    圧に接続され、前記低電位側の非反転PMOSゲートと前記
    低電位側の反転PMOSゲートが低電位側のPMOSバイアス電
    圧に接続されている、前記低電位側の相補NMOS/PMOS直
    列中間トランジスタ対とを備え、 前記NMOS非反転入力トランジスタのドレインが前記NMOS
    非反転中間ソースに接続され、前記NMOS反転入力トラン
    ジスタのドレインが前記NMOS反転中間ソースに接続され
    ていることを特徴とする高電圧レベルシフタ。
  2. 【請求項２】更に、 ソース、ドレイン及びゲートを有するPMOS非反転出力ト
    ランジスタと、 ソース、ドレイン及びゲートを有するPMOS反転出力トラ
    ンジスタとを具備し、 前記PMOS非反転出力トランジスタのドレインが前記PMOS
    非反転中間ソースに接続され、前記PMOS反転出力トラン
    ジスタのドレインが前記PMOS反転中間ソースに接続され
    ており、 前記PMOS非反転出力トランジスタのドレインが前記PMOS
    反転出力トランジスタのゲートに接続され、前記PMOS反
    転出力トランジスタのドレインが前記PMOS非反転出力ト
    ランジスタのゲートに接続されていることを特徴とする
    請求項１に記載の高電圧レベルシフタ。
  3. 【請求項３】前記PMOS非反転出力トランジスタのソース
    及び前記PMOS反転出力トランジスタのソースが高電位の
    正の供給電圧に接続され、前記NMOS非反転入力トランジ
    スタのソース及び前記NMOS反転入力トランジスタのソー
    スがグランド供給電圧に接続されていることを特徴とす
    る請求項２に記載の高電圧レベルシフタ。
  4. 【請求項４】非反転入力が前記NMOS非反転入力トランジ
    スタのゲートに接続され、反転入力が前記NMOS反転入力
    トランジスタのゲートに接続され、非反転出力が前記非
    反転出力トランジスタのドレインに接続され、反転出力
    が前記反転出力トランジスタのドレインに接続されてい
    ることを特徴とする請求項２に記載の高電圧レベルシフ
    タ。
  5. 【請求項５】高電位側の中間電圧が前記高電位側のNMOS
    バイアス電圧及び前記高電位側のPMOSバイアス電圧に接
    続され、低電位側の中間電圧が前記低電位側のNMOSバイ
    アス電圧及び前記低電位側のPMOSバイアス電圧に接続さ
    れていることを特徴とする請求項１に記載の高電圧レベ
    ルシフタ。
  6. 【請求項６】前記高電位側の中間電圧は、前記低電位側
    の中間電圧よりも高くなっていることを特徴とする請求
    項５に記載の高電圧レベルシフタ。
  7. 【請求項７】前記高電位側のNMOSバイアス電圧は、前記
    高電位側のPMOSバイアス電圧よりも高くなっており、前
    記低電位側のNMOSバイアス電圧は、前記低電位側のPMOS
    バイアス電圧よりも高くなっていることを特徴とする請
    求項１に記載の高電圧レベルシフタ。
  8. 【請求項８】前記高電位側のNMOSバイアス電圧は、Ｎ型
    トランジスタのしきい電圧とＰ型トランジスタのしきい
    電圧の合計分だけ前記高電位側のPMOSバイアス電圧より
    も高くなっており、前記低電位側のNMOSバイアス電圧
    は、前記Ｎ型トランジスタのしきい電圧と前記Ｐ型トラ
    ンジスタのしきい電圧の合計分だけ前記低電位側のPMOS
    バイアス電圧よりも高くなっていることを特徴とする請
    求項７に記載の高電圧レベルシフタ。
  9. 【請求項９】前記高電位側のNMOSバイアス電圧は、前記
    低電位側のNMOSバイアス電圧よりも高くなっており、前
    記高電位側のPMOSバイアス電圧は、前記低電位側のPMOS
    バイアス電圧よりも高くなっていることを特徴とする請
    求項８に記載の高電圧レベルシフタ。
  10. 【請求項１０】ソース、ドレイン及びゲートを有するNM
    OS非反転入力トランジスタと、 ソース、ドレイン及びゲートを有するNMOS反転入力トラ
    ンジスタと、 NMOS非反転中間ソース、NMOS反転中間ソース、PMOS非反
    転中間ソース及びPMOS反転中間ソースを有するように直
    列に接続された複数の相補NMOS/PMOS直列中間トランジ
    スタ対であって、各相補NMOS/PMOS直列中間トランジス
    タ対が、非反転NMOSゲート、非反転PMOSゲート、反転NM
    OSゲート及び反転PMOSゲートを有している、前記複数の
    相補NMOS/PMOS直列中間トランジスタ対とを具備し、 前記NMOS非反転入力トランジスタのドレインが前記NMOS
    非反転中間ソースに接続され、前記NMOS反転入力トラン
    ジスタのドレインが前記NMOS反転中間ソースに接続され
    ており、 前記各相補NMOS/PMOS直列中間トランジスタ対における
    非反転NMOSゲートと反転NMOSゲートが、対応するNMOSバ
    イアス電圧に接続され、前記各相補NMOS/PMOS直列中間
    トランジスタ対における非反転PMOSゲートと反転PMOSゲ
    ートが、対応するPMOSバイアス電圧に接続されており、 高電位側の縦方向に隣接するNMOS/PMOS直列中間トラン
    ジスタ対を有する前記各相補NMOS/PMOS直列中間トラン
    ジスタ対が、上方に縦方向に隣接するNMOSバイアス電圧
    に接続されたＰボデイを有していることを特徴とする高
    電圧レベルシフタ。
  11. 【請求項１１】低電位側の縦方向に隣接するNMOS/PMOS
    直列中間トランジスタ対を有する前記各相補NMOS/PMOS
    直列中間トランジスタ対が、下方に縦方向に隣接するPM
    OSバイアス電圧に接続されたＮボデイを有していること
    を特徴とする請求項10に記載の高電圧レベルシフタ。
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