JP3865689B2 - レベルシフト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧の異なる回路相互間のインターフェイスに用いられるレベルシフト回路に関する。
【０００２】
【従来の技術】
近年のプロセスの微細化に伴って、素子の信頼性の問題から、半導体集積回路の内部回路の電源電圧は低電圧化の傾向にある。一方、電子機器などのシステムにおいて使用される素子の中には従来の電源電圧を継承しているものもある。これら電源電圧の異なる素子と半導体集積回路との間のインターフェイスをとるために、半導体集積回路内にレベルシフト回路を内蔵することが一般的に行われている。
【０００３】
また、最近では、半導体集積回路の中でも、消費電力の削減化のために、回路ブロック毎に最適な電源電圧を供給することが行われており、これら電源電圧が異なる回路ブロック相互間のインターフェイスをとるためにも、レベルシフト回路が使用されている。今後、このレベルシフト回路の重要性は更に増していくと考えられる。
【０００４】
従来のレベルシフト回路の例を図１３に示す。同図において、１、２はＮチャネル型トランジスタ、３、４はＰチャネル型トランジスタ、ＶＤＤは高電圧電源、ＶＳＳは接地電源、ＩＮは入力信号、ＸＩＮは反転入力信号、ＯＵＴは出力信号、ＸＯＵＴは反転出力信号である。各Ｎチャネル型トランジスタ１、２のゲート電極には前記入力信号ＩＮ及び反転入力信号ＸＩＮが各々入力され、それ等のソース電極は接地電源ＶＳＳに接続される。また、Ｐチャネル型トランジスタ３、４は、そのドレイン電極が前記Ｎチャネル型トランジスタ１、２のドレイン電極に接続され、その各ソース電極は高電圧電源ＶＤＤに接続される。この両Ｐチャネル型トランジスタ３、４では、その一方のゲート電極が他方のドレイン電極に接続されたクロスカップル接続とされている。Ｐチャネル型トランジスタ３とＮチャネル型トランジスタ１との接続点から反転出力信号ＸＯＵＴが出力され、Ｐチャネル型トランジスタ４とＮチャネル型トランジスタ２との接続点から出力信号ＯＵＴが出力される。
【０００５】
次に、前記従来のレベルシフト回路の動作を説明する。一例として、入力信号ＩＮ及び反転入力信号ＸＩＮの振幅レベルが１．５Ｖ、高電圧電源ＶＤＤの電源電位が３Ｖ、接地電源ＶＳＳの電位が０Ｖ、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの振幅レベルが３Ｖとして、動作を説明する。
【０００６】
先ず、初期状態として、入力信号ＩＮが０Ｖ、反転入力信号ＸＩＮが１．５Ｖ、出力信号ＯＵＴが０Ｖ、反転出力信号ＸＯＵＴが３Ｖであるとする。この時、Ｎチャネル型トランジスタ１及びＰチャネル型トランジスタ４は非導通状態、Ｎチャネル型トランジスタ２及びＰチャネル型トランジスタ３は導通状態である。
【０００７】
次に、入力信号ＩＮが１．５Ｖに、反転入力信号ＸＩＮが０Ｖに各々変化した場合を考える。この変化により、Ｎチャネル型トランジスタ１は導通状態に遷移し、Ｎチャネル型トランジスタ２は非導通状態に遷移する。この時、Ｐチャネル型トランジスタ３は導通状態であるので、反転出力信号ＸＯＵＴの電位はＮチャネル型トランジスタ１とＰチャネル型トランジスタ３との導通抵抗値の比で決まる中間値まで低下する。この中間値がＰチャネル型トランジスタ４の閾値電圧を超えると、Ｐチャネル型トランジスタ４が導通状態へと遷移して行き、出力信号ＯＵＴの電位を上昇させる。出力信号ＯＵＴの電位が上昇すると、Ｐチャネル型トランジスタ３が非導通状態へと遷移して行くため、Ｐチャネル型トランジスタ３の導通抵抗値が上昇して、反転出力信号ＸＯＵＴの電位は更に低下する。
【０００８】
以上のような正帰還がかかることにより、出力信号ＯＵＴは３Ｖに、反転出力信号ＸＯＵＴは０Ｖに各々変化して、低振幅レベルの入力信号を大振幅レベルの出力信号にシフトする動作が完了する。従って、例えば半導体集積回路内部の電源電圧レベルの低い信号を外部の電源電圧のレベルの高い信号にシフトすることができる。
【０００９】
【特許文献１】
特開平９−１２１１５２号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、前記従来のレベルシフト回路では、電源電圧の低電圧化が進むと、以下に示す問題点が顕著になることが判った。すなわち、図１３に示したレベルシフト回路において、Ｎチャネル型トランジスタ１、２は、高電圧に耐え得るようにゲート酸化膜の厚い高耐圧のトランジスタが使用されるが、この高耐圧のトランジスタは一般的に大きな閾値電圧（例えば０．５Ｖ）を持っている。このため、入力信号ＩＮ及び反転入力信号ＸＩＮの電圧レベルがＮチャネル型トランジスタ１、２の閾値電圧近く（例えば０．７Ｖ）まで低下してくると、これら信号ＩＮ、ＸＩＮをゲート電極に受けるＮチャネル型トランジスタ１、２は急激に能力が低下する。その結果、これら信号ＩＮ、ＸＩＮが０Ｖから所定電圧レベル（０．７Ｖ）に変化する際には、導通状態へ遷移する側のＮチャネル型トランジスタ１、２の動作が遅く、レベルシフト回路全体として動作速度の劣化が生じるという不具合が生じる。
【００１１】
既述の通り、近年の微細化の進展により半導体集積回路の内部の電源電圧は低電圧化の傾向にあるため、低電圧レベル化がより進展すると、この低電圧レベルの信号を如何に高速度で高電圧レベルの信号にシフトするかが重要な課題となっている。
【００１２】
本発明は前記従来の問題点を解決するものであり、その目的は、電圧レベルの低い入力信号を電圧レベルの高い出力信号にシフトするレベルシフト回路において、入力信号の低電圧レベル化が進展しても、その信号のレベルシフトを高速度で且つ低消費電力で行い得るようにすることにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、トランジスタの基板バイアス効果を利用し、入力信号がゲート電極に入力されるトランジスタにおいて、その入力信号が電源電圧レベルに立ち上がる信号変化時にのみ、そのトランジスタの基板に正の電圧を与えて閾値電圧を下げ、その高速動作化を図ることとする。
【００１４】
具体的には、請求項１記載のレベルシフト回路は、入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第１のＰ型トランジスタと、ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第２のＰ型トランジスタと、ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタと、前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えたことを特徴とする。
【００１５】
加えて、請求項２記載のレベルシフト回路は、入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第１のＰ型トランジスタと、ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第２のＰ型トランジスタとを備え、前記信号入力用の第１及び第２のＮ型トランジスタは、そのドレイン電極に前記反転出力信号及び出力信号を各々受け、更に、高電圧電源を前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極に接続する経路に配置され、前記入力信号及び反転入力信号を出力する回路の電源のシャットダウン時に制御信号をゲート電極に受けて非導通状態となる遮断用のＰ型トランジスタと、前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極と低電圧電源との間に各々配置され、前記シャットダウン時にゲート電極に前記制御信号を受けて各々導通状態となるシャットダウン用の第１及び第２のＮ型トランジスタとを備えたことを特徴とする。
【００１６】
また、請求項３記載の発明は、前記請求項２記載のレベルシフト回路において、ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタとを備えたことを特徴とする。
【００１７】
更に、請求項４記載の発明は、前記請求項３記載のレベルシフト回路において、前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えたことを特徴とする。
【００１８】
また、請求項５記載の発明は、前記請求項１、２、３又は４記載のレベルシフト回路において、少なくとも信号入力用の第１及び第２のＮ型トランジスタは、絶縁基板上に形成されることを特徴とする。
【００１９】
更に、請求項６記載の発明は、前記請求項１、２、３、４又は５記載のレベルシフト回路において、前記信号入力用の第１及び第２のＮ型トランジスタの何れか一方のドレイン電極には信号線が接続され、この信号線により前記出力信号及び前記反転出力信号のうち何れか一方のみを出力することを特徴とする。
【００２０】
加えて、請求項７記載の発明のレベルシフト回路は、入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第１のＮ型トランジスタと、ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第２のＮ型トランジスタと、ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタと、前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えたことを特徴とする。
【００２１】
更に、請求項８記載の発明のレベルシフト回路は、入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第１のＮ型トランジスタと、ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第２のＮ型トランジスタとを備え、前記信号入力用の第１及び第２のＮ型トランジスタは、そのドレイン電極に前記反転出力信号及び出力信号を各々受け、更に、高電圧電源を前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極に接続する経路に配置され、前記入力信号及び反転入力信号を出力する回路の電源のシャットダウン時に制御信号をゲート電極に受けて非導通状態となる遮断用のＰ型トランジスタと、前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極と低電圧電源との間に各々配置され、前記シャットダウン時にゲート電極に前記制御信号を受けて各々導通状態となるシャットダウン用の第１及び第２のＮ型トランジスタとを備えたことを特徴とする。
【００２２】
加えて、請求項９記載の発明は、前記請求項８記載のレベルシフト回路において、ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタとを備えたことを特徴とする。
【００２３】
また、請求項１０記載の発明は、前記請求項９記載のレベルシフト回路において、前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えたことを特徴とする。
【００２４】
更に加えて、請求項１１記載の発明は、前記請求項７、８、９又は１０記載のレベルシフト回路において、少なくとも信号入力用の第１及び第２のＮ型トランジスタは、絶縁基板上に形成されることを特徴とする。
【００２５】
また、請求項１２記載の発明は、前記請求項７、８、９、１０又は１１記載のレベルシフト回路において、前記信号入力用の第１及び第２のＮ型トランジスタの何れか一方のドレイン電極には信号線が接続され、この信号線により前記出力信号及び前記反転出力信号のうち何れか一方のみを出力することを特徴とする。
【００２６】
以上により、請求項１〜１２記載の発明では、入力信号又は反転入力信号が高電圧レベル側に立上る信号変化時には、その信号がこれをゲート電極に受ける信号入力用の第１又は第２のＮ型トランジスタの基板にも与えられる。その結果、この信号入力用の第１又は第２のＮ型トランジスタは、基板バイアス効果によりその閾値電圧が下がるので、その入力信号又は反転入力信号の電圧レベルが低電圧化されていても、高速に導通状態に動作することになる。
【００２７】
しかも、入力信号又は反転入力信号が高電圧レベルに立上った後は、出力信号又は反転出力信号の電位が高電圧レベルになって、対応する基板バイアス用の第１又は第２のＰ型又はＮ型のトランジスタが非導通状態に遷移するので、それら信号の立上り変化時以外では、それら信号が信号入力用の第１又は第２のＮ型トランジスタの基板に与えられることが禁止される。従って、この信号入力用の第１又は第２のＮ型トランジスタの基板に貫通電流が常時流れることが防止されて、低消費電力となる。
【００２８】
また、請求項１、請求項３、請求項７及び請求項９記載の発明では、例えば、入力信号の立上りにより出力信号が高電圧レベルに立上った時には、この出力信号によりリセット用の第１のＮ型トランジスタが導通状態となって、前記入力信号をゲート電極に受ける信号入力用の第１のＮ型トランジスタの基板が低電圧電源の電位にリセットされ、次回の入力信号の立上り時に備えるので、信号入力用の第１のＮ型トランジスタの動作の履歴効果が抑制されて、その動作遅延のバラツキが有効に抑制される。
【００２９】
更に、請求項１、請求項４、請求項７及び請求項１０記載の発明では、リセット用の第１及び第２のＮ型トランジスタのリセット動作が、対応する第１及び第２の遅延素子で遅延するので、信号入力用の第１及び第２のＮ型トランジスタの基板バイアス効果に基づく高速動作が信号変化の完了まで維持されることになる。
【００３０】
加えて、請求項２及び請求項８記載の発明では、入力信号及び反転入力信号を出力する回路の電源のシャットダウン時には、その入力信号及び反転入力信号の電位レベルが不定となるのに伴い、信号入力用の第１及び第２のＮ型トランジスタが導通状態となって、レベルシフト回路内で貫通電流が流れる懸念が生じるが、この際には、遮断用のＰ型トランジスタが非導通状態に、シャットダウン用の第１及び第２のＮ型トランジスタが導通状態となって、レベルシフト回路の高電圧電源から信号入力用の第１及び第２のＮ型トランジスタを経る貫通電流経路が遮断されるので、シャットダウン時に貫通電流が流れることが阻止される。また、出力信号及び反転出力信号が接地電位に固定されるので、後段の回路に貫通電流が流れることも阻止される。
【００３１】
更に加えて、請求項５及び請求項１１記載の発明では、信号入力用の第１及び第２のＮ型トランジスタが絶縁基板上に形成されるので、この両トランジスタの基板同士を分離する分離領域が不要となって、レイアウト面積が少なくなる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３３】
（第１の実施の形態）
図１は本発明の第１の実施の形態のレベルシフト回路を示す。同図において、ＶＤＤは高電圧電源、ＶＳＳは接地電源、ＩＮは入力信号、ＸＩＮは反転入力信号、ＯＵＴは出力信号、ＸＯＵＴは反転出力信号である。
【００３４】
また、１は前記入力信号ＩＮがゲート電極に入力される信号入力用の第１のＮチャネル型トランジスタ、２は前記反転入力信号ＸＩＮがゲート電極に入力される信号入力用の第２のＮチャネル型トランジスタであり、この両トランジスタ１、２のソース電極は接地電源ＶＳＳに接続される。３及び４は前記高電圧電源ＶＤＤにソース電極が接続された第１及び第２のＰチャネル型トランジスタであって、その２つのＰチャネル型トランジスタ３、４間では、その一方のＰチャネル型トランジスタのゲート電極が他方のＰチャネル型トランジスタのドレイン電極に接続されたクロスカップル接続となっている。前記第２のＰチャネル型トランジスタ４のドレイン電極は信号入力用の第２のＮチャネル型トランジスタ２のドレイン電極に接続され、この両トランジスタ２、４の接続点に信号線１５が接続されて、この信号線１５から出力信号ＯＵＴが出力される。同様に、第１のＰチャネル型トランジスタ３のドレイン電極は信号入力用の第１のＮチャネル型トランジスタ１のドレイン電極に接続され、この両トランジスタ１、３の接続点に信号線１６が接続されて、この信号線１６から反転出力信号ＸＯＵＴが出力される。
【００３５】
そして、本発明の特徴として、基板バイアス用の第１及び第２のＰチャネル型トランジスタ５及び６が備えられる。基板バイアス用の第１のＰチャネル型トランジスタ５は、そのソース電極に入力信号ＩＮが入力され、ドレイン電極が前記信号入力用の第１のＮチャネル型トランジスタ１の基板に接続され、ゲート電極に前記信号線１５の出力信号ＯＵＴが入力される。一方、基板バイアス用の第２のＰチャネル型トランジスタ６は、そのソース電極に反転入力信号ＸＩＮが入力され、ドレイン電極が前記信号入力用の第２のＮチャネル型トランジスタ２の基板に接続され、ゲート電極に前記信号線１６の反転出力信号ＸＯＵＴが入力されている。
【００３６】
次に、本実施の形態のレベルシフト回路の動作を説明する。一例として、入力信号ＩＮ及び反転入力信号ＸＩＮの振幅レベルが０．７Ｖ、高電圧電源ＶＤＤの電源電位が３Ｖ、接地電源ＶＳＳの電位が０Ｖ、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの振幅レベルが３Ｖであるとして、動作を説明する。
【００３７】
先ず、初期状態として、入力信号ＩＮが０Ｖ、反転入力信号ＸＩＮが０．７Ｖ、出力信号ＯＵＴが０Ｖ、反転出力信号ＸＯＵＴが３Ｖであるとする。この時、信号入力用の第１のＮチャネル型トランジスタ１、Ｐチャネル型トランジスタ４、及び基板バイアス用の第２のＰチャネル型トランジスタ６は非導通状態である。一方、信号入力用の第２のＮチャネル型トランジスタ２、Ｐチャネル型トランジスタ３、及び基板バイアス用の第１のＰチャネル型トランジスタ５は導通状態である。
【００３８】
次に、入力信号ＩＮが０．７Ｖに、反転入力信号ＸＩＮが０Ｖに変化する場合を考える。この電位変化により、信号入力用の第１のＮチャネル型トランジスタ１は導通状態に、信号入力用の第２のＮチャネル型トランジスタ２は非導通状態に各々遷移する。この時、基板バイアス用の第１のＰチャネル型トランジスタ５が導通状態であるので、入力信号ＩＮの電圧がこの基板バイアス用のトランジスタ５を経て信号入力用の第１のＮチャネル型トランジスタ１の基板に与えられる。これにより、信号入力用の第１のＮチャネル型トランジスタ１には基板バイアス効果が生じて、その閾値電圧が下り、その導通状態への遷移は高速に行われる。従って、入力信号ＩＮの低電圧化が進展しても、本実施の形態のレベルシフト回路では高速動作を確保することができる。
【００３９】
その後は、引き続いて以下の動作が行われる。つまり、既述のように信号入力用の第１のＮチャネル型トランジスタ１が導通状態となると、Ｐチャネル型トランジスタ３が導通状態であるので、反転出力信号ＸＯＵＴの電位はＮチャネル型トランジスタ１とＰチャネル型トランジスタ３との導通抵抗値の比で決まる中間値まで低下する。この中間値がＰチャネル型トランジスタ４の閾値電圧を超えると、Ｐチャネル型トランジスタ４が導通状態へと遷移して行くので、出力信号ＯＵＴの電位は上昇する。出力信号ＯＵＴの電位が上昇すると、Ｐチャネル型トランジスタ３が非導通状態へと遷移して行くので、Ｐチャネル型トランジスタ３の導通抵抗値が上昇し、反転出力信号ＸＯＵＴの電位は更に低下することになる。以上のような正帰還がかかることにより、出力信号ＯＵＴは３Ｖに、反転出力信号ＸＯＵＴは０Ｖに変化し、低振幅レベル（０．７Ｖ）の入力信号ＩＮ、ＸＩＮを大振幅レベル（３Ｖ）の出力信号ＯＵＴ、ＸＯＵＴにシフトする動作が完了する。
【００４０】
更に、本実施の形態では、出力信号ＯＵＴが３Ｖになると、基板バイアス用の第１のＰチャネル型トランジスタ５が非導通状態となって、入力信号ＩＮが信号入力用の第１のＮチャネル型トランジスタ１の基板に流れる経路が遮断されるので、基板への貫通電流が阻止され、不必要な電力消費を削減することができる。以上、入力信号ＩＮの立上り変化時を例に挙げて説明したが、反転入力信号ＸＩＮの立上り変化時も既述の説明と同様であるので、その説明を省略する。
【００４１】
よって、本実施の形態のレベルシフト回路では、入力信号ＩＮ、ＸＩＮの立上り変化時のみ信号入力用の第１及び第２のＮチャネル型トランジスタ１、２に基板バイアス効果を生じさせることができるので、入力信号ＩＮ、ＸＩＮの電圧レベルの低電圧化が進展しても、高速且つ低消費電力な動作を実現することができる。
【００４２】
次に、前記信号入力用の第１のＮチャネル型トランジスタ１のレイアウト構造を図３に示す。同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ線断面図である。同図（ａ）〜（ｃ）において、信号入力用の第１のＮチャネル型トランジスタ１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を持つ。即ち、信号入力用の第１のＮチャネル型トランジスタ１は、絶縁板（絶縁基板）１ａに、Ｐ−層より成るバックゲート電極（基板）１ｂと、その左右側方に位置するソース電極及びドレイン電極となる２つのＮ＋ 領域１ｃ、１ｄと、Ｐ−層１ｂの上方に形成されたゲート電極１ｅとを有する。更に、このＮチャネル型トランジスタ１は、既述のように入力信号ＩＮをバックゲート電極（基板）１ｂに入力するように、バックゲート電極１ｂが同図（ａ）で下方に延設され、その側端部にＰ＋層１ｆが接して形成され、このＰ＋層１ｆに入力信号ＩＮを入力するためのコンタクト１ｇが接続されている。以上、信号入力用の第１のＮチャネル型トランジスタ１のレイアウト構造を説明したが、信号入力用の第２のＮチャネル型トランジスタ２のレイアウト構造も同様であるので、その説明を省略する。
【００４３】
図４（ａ）及び（ｂ）は、前記信号入力用の第１及び第２のＮチャネル型トランジスタ１、２を並べて配置したレイアウト構造を示す。同図（ａ）は断面図、同図（ｂ）は平面図である。同図（ａ）及び（ｂ）において、信号入力用の第１及び第２のＮチャネル型トランジスタ１、２は、ゲート電極が並行に延びるように配置されており、同図（ａ）から判るように、信号入力用の第１のＮチャネル型トランジスタ１、２の隣接するＮ＋領域１ｄ、２ｄ間は、絶縁層１７で絶縁されている。
【００４４】
ここで、このＳＯＩ構造と比較するために、バルクＣＭＯＳトランジスタの構成を説明する。図１４（ａ）、（ｂ）は１つのトランジスタ３０のレイアウト構造を示す。同図（ａ）、（ｂ）において、トランジスタ３０は、Ｐ−層で形成された基板３０ａの上端部に所定間隔隔てて形成されたソース電極及びドレイン電極となる２つのＮ＋ 領域３０ｂ、３０ｃと、その両領域の間に位置するＰ−領域の上方に形成されたゲート電極３０ｄとを有する。更に、このような構造において、Ｐ−基板３０ａに入力信号ＩＮを入力するためには、ゲート電極３０ｄの延長線上に所定間隔を隔ててＰ＋領域３０ｅをＰ−基板３０ａの上端部に形成し、このＰ＋領域３０ｅに入力信号ＩＮを入力するコンタクト３０ｆを接続する。尚、図中、３０ｇは絶縁層である。図１５（ａ）、（ｂ）はこのようなトランジスタ３０を２つ並行に配置したレイアウト構造を示す。同図（ａ）及び（ｂ）では、各トランジスタ３０、３０のＰ−基板３０ａ、３０ａの下方にＮ−層で形成された基板３０ｈを配置したトリプルウェル構造とし、両トランジスタ３０、３０間にこのＮ−基板３０ｈの一部領域３０ｉを位置させて両トランジスタ３０、３０の基板３０ａ、３０ａ同士を分離する構造が必要となる。
【００４５】
従って、本実施の形態の図４に示したＳＯＩ構造でトランジスタを形成する場合には、トランジスタ１、２間は１つの絶縁層１７でのみ分離されるのに対し、図１５に示したトリプルウェル構造では、両トランジスタ３０、３０を分離するための領域３０ｉと２つの絶縁領域３０ｇ、３０ｇとを必要とする。よって、本実施の形態では、図１で示した信号入力用の第１及び第２のＮチャネル型トランジスタ１、２をＳＯＩ構造で形成するので、図１５に示した分離領域３０ｉ及び１つの絶縁層３０ｇとを設ける必要がなく、その分、レイアウト面積を少なくすることができ、より高集積なレベルシフト回路を実現できる。
【００４６】
尚、本実施の形態では、信号線１５、１６を接続して出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの双方を出力するようにしたが、本発明はこれに限定されず、その他、図２に示すように、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴのうち何れか一方の信号のみを出力する構成（同図では信号線１５のみを接続して出力信号ＯＵＴのみを出力する構成）を採用しても良いのは勿論である。
【００４７】
（第１の実施の形態の変形例）
図５は、図１に示した第１の実施の形態のレベルシフト回路の変形例を示す。図５のレベルシフト回路では、図１のレベルシフト回路が有する基板バイアス用の第１及び第２のＰチャネル型トランジスタ５、６に代えて、基板バイアス用の第１及び第２のトランジスタ５５、５６の双方をＮチャネル型のトランジスタで構成している。また、トランジスタの極性をＰチャネル型からＮチャネル型に変更したのに伴い、基板バイアス用の第１のＮチャネル型トランジスタ５５のゲート電極には、出力信号ＯＵＴに代えて反転出力信号ＸＯＵＴを入力し、基板バイアス用の第２のＮチャネル型トランジスタ５６のゲート電極には、反転出力信号ＸＯＵＴに代えて出力信号ＯＵＴを入力している。
【００４８】
具体的には、基板バイアス用の第１のＮチャネル型トランジスタ５５は、そのソース電極に入力信号ＩＮが入力され、ドレイン電極が信号入力用の第１のＮチャネル型トランジスタ１の基板に接続され、ゲート電極には反転出力信号ＸＯＵＴが入力される。また、基板バイアス用の第２のＮチャネル型トランジスタ５６は、そのソース電極に反転入力信号ＸＩＮが入力され、ドレイン電極が前記信号入力用の第２のＮチャネル型トランジスタ２の基板に接続され、ゲート電極には出力信号ＯＵＴが入力される。
【００４９】
従って、本変形例においては、基板バイアス用の第１及び第２のＮチャネル型トランジスタ５５、５６は、図１に示した基板バイアス用の第１及び第２のＰチャネル型トランジスタ５、６と同一の動作をして、第１の実施の形態のレベルシフト回路と同一の効果を奏する。
【００５０】
しかも、本変形例では、基板バイアス用の第１及び第２のＮチャネル型トランジスタ５５、５６は、そのソース電極には入力信号ＩＮ、反転入力信号ＸＩＮである低電圧が入力され、そのゲート電極には反転出力信号ＸＯＵＴ、出力信号ＯＵＴである高電圧が入力されるので、ソース電極の入力信号ＩＮ、反転入力信号ＸＩＮの電圧がＮチャネル型トランジスタ５５、５６においてその閾値電圧分の低下を招くことなく、基板に伝達される。更に、これら基板バイアス用のＮチャネル型トランジスタ５５、５６は、図１に示した基板バイアス用のＰチャネル型トランジスタ５、６と比較して、同一ゲート幅の条件下では駆動力が高いので、これらＰチャネル型トランジスタ５、６よりもゲート幅の狭いＮチャネル型トランジスタで構成することができ、その分、小型化が可能である。
【００５１】
図６は、前記図２に示したレベルシフト回路に備える基板バイアス用の第１及び第２のＰチャネル型トランジスタ５、６を、基板バイアス用のＮチャネル型のトランジスタ５５、５６により構成したものである。
【００５２】
（第２の実施の形態）
図７は本発明の第２の実施の形態のレベルシフト回路を示す。
【００５３】
同図のレベルシフト回路は、前記第１の実施の形態のレベルシフト回路の構成に、リセット用の第１及び第２のＮチャネル型トランジスタ７、８を付加した構成に特徴を有する。前記リセット用の第１のＮチャネル型トランジスタ７は、ソース電極が接地電源（低電圧電源）ＶＳＳに接続され、ドレイン電極が信号入力用の第１のＮチャネル型トランジスタ１の基板に接続され、ゲート電極に信号線１５の出力信号ＯＵＴが入力される。同様に、リセット用の第２のＮチャネル型トランジスタ８は、ソース電極が接地電源ＶＳＳに接続され、ドレイン電極が信号入力用の第２のＮチャネル型トランジスタ２の基板に接続され、ゲート電極に信号線１６の反転出力信号ＸＯＵＴが入力される。
【００５４】
本実施の形態では、基本構成が前記第１の実施の形態と同一であるので、入力信号ＩＮ又は反転入力信号ＸＩＮの立上り変化時にのみ、信号入力用の第１又は第２のＮチャネル型トランジスタ１、２に基板バイアス効果を生じさせて、これら信号ＩＮ、ＸＩＮの電圧レベルの低電圧化が進展しても、これら信号をゲート電極に受ける信号入力用の第１又は第２のＮチャネル型トランジスタ１、２の導通状態への遷移を高速に行って、高速にレベルシフトできるレベルシフト回路を得ることができると共に、これら信号ＩＮ、ＸＩＮが信号入力用の第１又は第２のＮチャネル型トランジスタ１、２の基板に流れる経路を基板バイアス用の第１及び第２のＰ型トランジスタ５、６により遮断して、貫通電流が常時流れることを防止でき、低消費電力化を図ることができる効果を奏するのは、前記第１の実施の形態と同様である。
【００５５】
更に、本実施の形態では、例えば、入力信号ＩＮが高電圧レベル（０．７Ｖ）に立上って出力信号ＯＵＴが高電圧レベル（３Ｖ）に変化した後は、この高電圧レベルの出力信号ＯＵＴによりリセット用の第１のＮチャネル型トランジスタ７が導通状態となって、信号入力用の第１のＮチャネル型トランジスタ１の基板の電位を接地電源ＶＳＳの電位にリセットする。従って、次に、入力信号ＩＮが高電圧レベル（０．７Ｖ）から低電圧レベル（０Ｖ）に立下って信号入力用の第１のＮチャネル型トランジスタ１が非導通状態となった後、続いて入力信号ＩＮが低電圧レベル（０Ｖ）から高電圧レベル（０．７Ｖ）に立ち上る際に、この入力信号ＩＮが基板バイアス用の第１のＰチャネル型トランジスタ５を経て信号入力用の第１のＮチャネル型トランジスタ１の基板に流れると、その基板電位は必ず接地電源ＶＳＳの電位から上昇するので、信号入力用の第１のＮチャネル型トランジスタ１の動作の履歴効果が抑制されて、その動作遅延のバラツキが有効に抑制される。リセット用の第２のＮチャネル型トランジスタ８の動作及び作用も同様であるので、その説明を省略する。
【００５６】
従って、本実施の形態では、リセット用の第１及び第２のＮチャネル型トランジスタ７、８によって、信号入力用の第１及び第２のＮチャネル型トランジスタ１、２は毎回同一の基板状態で入力信号ＩＮ及び反転入力信号ＸＩＮの次の立上り変化に備えることができるので、これらＮチャネル型トランジスタ１、２の動作速度を毎回均一にできる効果を奏する。
【００５７】
図８は、図７に示した本実施の形態のレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタ５、６をＮ型トランジスタ５５、５６で構成した変形例を示す図である。この変形例も、本実施の形態のレベルシフト回路と同様の効果を奏する。
【００５８】
尚、図７及び図８に示した信号入力用トランジスタ１、２を図４に示したＳＯＩ構造で形成すれば、既述の通り各トランジスタ１、２の基板同士を分離するのに必要なレイアウト面積を少なくでき、より高集積なレベルシフト回路を実現できる。更に、本実施の形態及びその変形例を示す図７及び図８のレベルシフト回路においても、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの何れか一方のみを出力するようにしても良いのは言うまでもない。
【００５９】
（第３の実施の形態）
図９は本発明の第３の実施の形態のレベルシフト回路を示す。同図のレベルシフト回路は、前記図７に示した第２の実施の形態のレベルシフト回路の構成に、第１及び第２の遅延素子９、１０を付加した構成に特徴を有する。前記第１の遅延素子９は、出力信号ＯＵＴの信号線１５とリセット用の第１のＮチャネル型トランジスタ７のゲート電極との間に配置される。また、前記第２の遅延素子１０は、反転出力信号ＸＯＵＴの信号線１６とリセット用の第２のＮチャネル型トランジスタ８のゲート電極との間に配置される。
【００６０】
本実施の形態のレベルシフト回路は、前記第２の実施の形態のレベルシフト回路の構成を有するので、既述のように、入力信号ＩＮ及び反転入力信号ＸＩＮの立上り変化時においてのみ、これら信号をゲート電極に受けるＮチャネル型トランジスタ１、２に基板バイアス効果を生じさせて、入力信号ＩＮ及び反転入力信号ＸＩＮが低電圧レベル化されても高速且つ低消費電力での動作を実現することができると共に、これらＮチャネル型トランジスタ１、２が導通動作する前に基板電位を接地電源ＶＳＳの電位にリセットして、これら信号入力用の第１及び第２のＮ型トランジスタ１、２の動作速度のばらつきを有効に抑制できる効果を奏する。
【００６１】
更に、本実施の形態では、リセット用の第１のＮチャネル型トランジスタ７のゲート電極と出力信号ＯＵＴの信号線１５との間、及びリセット用の第２のＮチャネル型トランジスタ８のゲート電極と反転出力信号ＸＯＵＴの信号線１６との間には、第１及び第２の遅延素子９、１０が各々配置されているので、これらリセット用のＮチャネル型トランジスタ７、８は、前記第２の実施の形態に比べて、第１及び第２の遅延素子９、１０の遅延時間だけ遅れて導通状態となり、その遅延時間分、信号入力用の第１及び第２のＮチャネル型トランジスタ１、２の基板電位を接地電源ＶＳＳの電位にリセットするタイミングが遅延する。従って、例えば、入力信号ＩＮの立上りにより信号入力用の第１のＮチャネル型トランジスタ１が導通状態となって、反転出力信号ＸＯＵＴが低電圧レベル（０Ｖ）に向かい、出力信号ＯＵＴが高電圧レベル（３Ｖ）に向かう際には、信号入力用の第１のＮチャネル型トランジスタ１が高い能力を維持して反転出力信号ＸＯＵＴを素早く０Ｖに立下げて、その信号変化が完了した後に、初めて、次の信号変化に備えるようこの信号入力用の第１のＮチャネル型トランジスタ１の基板電位を０Ｖにリセットすることができる。よって、信号入力用の第１及び第２のＮチャネル型トランジスタ１、２の高速動作を信号変化の完了まで維持しつつ、その動作速度のバラツキを有効に抑制することができる効果を奏する。
【００６２】
図１０は、図９に示した本実施の形態のレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタ５、６をＮ型トランジスタ５５、５６で構成した変形例を示す図であり、本実施の形態のレベルシフト回路と同様の効果を奏する。
【００６３】
尚、図９及び図１０に示した信号入力用のトランジスタ１、２を図４に示したＳＯＩ構造で形成すれば、既述の通り各トランジスタ１、２の基板同士を分離するのに必要なレイアウト面積を少なくでき、より高集積なレベルシフト回路を実現できる。更に、本実施の形態及びその変形例を示す図９及び図１０のレベルシフト回路においても、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの何れか一方のみを出力するようにしても良いのは言うまでもない。
【００６４】
（第４の実施の形態）
図１１は本発明の第４の実施の形態のレベルシフト回路を示す。同図のレベルシフト回路はシャットダウン機能を持つものであって、前記図１に示した第１の実施の形態のレベルシフト回路の構成に、シャットダウン用の第１及び第２のＮチャネル型トランジスタ２０、２１と、遮断用のＰチャネル型トランジスタ２２とを付加した構成に特徴を有している。
【００６５】
図１１において、シャットダウン用の第１及び第２のＮチャネル型トランジスタ２０、２１は、共に、ソース電極が接地電源ＶＳＳに接続され、ゲート電極には制御信号Ｃが入力される。シャットダウン用の第１のＮチャネル型トランジスタ２０のドレイン電極は、信号入力用の第１のＮチャネル型トランジスタ１のドレイン電極に接続され、シャットダウン用の第２のＮチャネル型トランジスタ２１のドレイン電極は、信号入力用の第２のＮチャネル型トランジスタ２のドレイン電極に接続される。前記制御信号Ｃは、入力信号ＩＮ及び反転入力信号ＸＩＮを出力する回路の電源のシャットダウン時に"Ｈ"レベルとなり、それ以外の通常時には"Ｌ"になる信号である。また、遮断用のＰチャネル型トランジスタ２２は、ソース電極が高電圧電源ＶＤＤに接続され、ドレイン電極が第１及び第２のＰチャネル型トランジスタ３、４の各ソース電極に接続され、ゲート電極には前記制御信号Ｃが入力される。
【００６６】
本実施の形態のレベルシフト回路は、前記第１の実施の形態のレベルシフト回路の構成を有するので、既述のように、入力信号ＩＮ及び反転入力信号ＸＩＮの立上り変化時においてのみ、これら信号をゲート電極に受ける信号入力用のＮチャネル型トランジスタ１、２に基板バイアス効果を生じさせて、入力信号ＩＮ及び反転入力信号ＸＩＮが低電圧レベル化されても高速且つ低消費電力での動作を実現することができる。
【００６７】
更に、本実施の形態では、入力信号ＩＮ及び反転入力信号ＸＩＮを出力する回路の電源のシャットダウン時には、制御信号Ｃが"Ｈ"レベルになって、遮断用のＰチャネル型トランジスタ２２が非導通状態となると共に、シャットダウン用の第１及び第２のＮチャネル型トランジスタ２０、２１が導通状態となる。その結果、高電圧電源ＶＤＤから信号入力用の第１又は第２のＮチャネル型トランジスタ１、２を経て接地電源ＶＳＳに至る貫通電流経路が遮断用のＰチャネル型トランジスタ２２により遮断されると共に、入力信号ＩＮ又は反転入力信号ＸＩＮを受ける信号入力用の第１及び第２のＮチャネル型トランジスタ１、２のソース電極及びドレイン電極が共に接地電極ＶＳＳに接続されるので、たとえこのシャットダウン時に入力信号ＩＮ又は反転入力信号ＸＩＮの電位が不定となっても、直列接続されたＮチャネル型トランジスタ１及びＰチャネル型トランジスタ３同士、又はＮチャネル型トランジスタ２及びＰチャネル型トランジスタ４同士が共に導通状態となることに起因して貫通電流が流れることを確実に阻止することが可能である。また、出力信号及び反転出力信号が接地電位に固定されるので、後段の回路に貫通電流が流れることも阻止される。
【００６８】
図１２は、図１１に示した本実施の形態のレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタ５、６をＮ型トランジスタ５５、５６で構成した変形例を示す図であり、本実施の形態のレベルシフト回路と同様の効果を奏する。
【００６９】
尚、図１１及び図１２に示した信号入力用のトランジスタ１、２を図４に示したＳＯＩ構造で形成すれば、既述の通り各トランジスタ１、２の基板同士を分離するのに必要なレイアウト面積を少なくでき、より高集積なレベルシフト回路を実現できる。更に、更に、本実施の形態及びその変形例を示す図１１及び図１２のレベルシフト回路においても、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの何れか一方のみを出力するようにしても良いのは言うまでもない。
【００７０】
また、本実施の形態及び変形例を示す図１１及び図１２では、図１及び図５に示したレベルシフト回路を基本構成としたが、図７、図８、図９又は図１０に示したレベルシフト回路を基本構成として、シャットダウン用のＮチャネル型トランジスタ２０、２１及び遮断用のＰチャネル型トランジスタ２２を設けても良いのは勿論である。
【００７１】
更に、前記第１〜第４の各実施の形態では、レベルシフト回路としてＰチャネル型トランジスタ３、４を備えた構成のものを説明したが、本発明はこれに限定されず、その他種々の構成のレベルシフト回路に適用可能であり、少なくとも信号入力用の第１及び第２のＮチャネル型トランジスタ１、２を備えれば良い。
【００７２】
【発明の効果】
以上説明したように、請求項１〜請求項１２記載の発明のレベルシフト回路によれば、基板に常時貫通電流が流れることを有効に防止しながら、入力信号及び反転入力信号の立上り変化時に限り、信号入力用のトランジスタに基板バイアス効果を生じさせてその閾値電圧を低くしたので、入力信号及び反転入力信号の低電圧レベル化が進展した場合であっても、これら信号入力用のトランジスタの動作の高速化を低消費電力でもって図ることができる。
【００７３】
特に、請求項１、請求項３、請求項７及び請求項９記載の発明によれば、信号入力用のトランジスタの動作の履歴効果を抑制し、その動作遅延のバラツキを有効に抑制することが可能である。
【００７４】
更に、請求項１、請求項４、請求項７及び請求項１０記載の発明によれば、信号入力用のトランジスタの基板バイアス効果に基づく高速動作を入力信号及び反転入力信号の立上り変化の完了まで維持することができる。
【００７５】
加えて、請求項２及び請求項８記載の発明によれば、入力信号及び反転入力信号を出力する回路の電源のシャットダウン時であっても、レベルシフト回路の電源から信号入力用のトランジスタを経る貫通電流経路を遮断して、貫通電流が流れることを有効に阻止することが可能である。
【００７６】
更に加えて、請求項５及び請求項１１記載の発明によれば、信号入力用の２つのトランジスタの基板同士を分離する分離領域を不要にして、レイアウト面積が少なくでき、より集積度の高いレベルシフト回路を実現できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のレベルシフト回路の構成を示す図である。
【図２】 同実施の形態のレベルシフト回路の変形例を示す図である。
【図３】 （ａ）は同レベルシフト回路に備える信号入力用のトランジスタのレイアウト構成を示す平面図、（ｂ）は同図（ａ）のＡ−Ａ線断面図、（ｃ）は同図（ａ）のＢ−Ｂ線断面図である。
【図４】 （ａ）は同信号入力用のトランジスタを２つ並列に並べたレイアウト構成を示す断面図、（ｂ）は同平面図である。
【図５】 図１に示した第１の実施の形態のレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図６】 図２に示したレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図７】 本発明の第２の実施の形態のレベルシフト回路の構成を示す図である。
【図８】 図７に示したレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図９】 本発明の第３の実施の形態のレベルシフト回路の構成を示す図である。
【図１０】 図９に示したレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図１１】 本発明の第４の実施の形態のレベルシフト回路の構成を示す図である。
【図１２】 図１１に示したレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図１３】 従来のレベルシフト回路の構成を示す図である。
【図１４】 （ａ）は通常のトランジスタのレイアウト構成を示す平面図、（ｂ）は同縦断面図、（ｃ）は同横断面図である。
【図１５】 （ａ）は２つのトランジスタをトリプルウェル構造で形成したレイアウト構造を示す断面図、（ｂ）は同平面図である。
【符号の説明】
１ 信号入力用の第１のＮ型トランジスタ
１ａ 絶縁板（絶縁基板）
１ｂ バックゲート電極（基板）
２ 信号入力用の第２のＮ型トランジスタ
５ 基板バイアス用の第１のＰ型トランジスタ
６ 基板バイアス用の第２のＰ型トランジスタ
７ リセット用の第１のＮ型トランジスタ
８ リセット用の第２のＮ型トランジスタ
９ 第１の遅延素子
１０ 第２の遅延素子
１５、１６ 信号線
２０ シャットダウン用の第１のＮ型トランジスタ
２１ シャットダウン用の第２のＮ型トランジスタ
２２ 遮断用のＰ型トランジスタ
５５ 基板バイアス用の第１のＮ型トランジスタ
５６ 基板バイアス用の第２のＮ型トランジスタ
ＶＤＤ 高電圧電源
ＶＳＳ 接地電源（低電圧電源）
ＩＮ 入力信号
ＸＩＮ 反転入力信号
ＯＵＴ 出力信号
ＸＯＵＴ 反転出力信号
Ｃ 制御信号
【発明の属する技術分野】
本発明は、電源電圧の異なる回路相互間のインターフェイスに用いられるレベルシフト回路に関する。
【０００２】
【従来の技術】
近年のプロセスの微細化に伴って、素子の信頼性の問題から、半導体集積回路の内部回路の電源電圧は低電圧化の傾向にある。一方、電子機器などのシステムにおいて使用される素子の中には従来の電源電圧を継承しているものもある。これら電源電圧の異なる素子と半導体集積回路との間のインターフェイスをとるために、半導体集積回路内にレベルシフト回路を内蔵することが一般的に行われている。
【０００３】
また、最近では、半導体集積回路の中でも、消費電力の削減化のために、回路ブロック毎に最適な電源電圧を供給することが行われており、これら電源電圧が異なる回路ブロック相互間のインターフェイスをとるためにも、レベルシフト回路が使用されている。今後、このレベルシフト回路の重要性は更に増していくと考えられる。
【０００４】
従来のレベルシフト回路の例を図１３に示す。同図において、１、２はＮチャネル型トランジスタ、３、４はＰチャネル型トランジスタ、ＶＤＤは高電圧電源、ＶＳＳは接地電源、ＩＮは入力信号、ＸＩＮは反転入力信号、ＯＵＴは出力信号、ＸＯＵＴは反転出力信号である。各Ｎチャネル型トランジスタ１、２のゲート電極には前記入力信号ＩＮ及び反転入力信号ＸＩＮが各々入力され、それ等のソース電極は接地電源ＶＳＳに接続される。また、Ｐチャネル型トランジスタ３、４は、そのドレイン電極が前記Ｎチャネル型トランジスタ１、２のドレイン電極に接続され、その各ソース電極は高電圧電源ＶＤＤに接続される。この両Ｐチャネル型トランジスタ３、４では、その一方のゲート電極が他方のドレイン電極に接続されたクロスカップル接続とされている。Ｐチャネル型トランジスタ３とＮチャネル型トランジスタ１との接続点から反転出力信号ＸＯＵＴが出力され、Ｐチャネル型トランジスタ４とＮチャネル型トランジスタ２との接続点から出力信号ＯＵＴが出力される。
【０００５】
次に、前記従来のレベルシフト回路の動作を説明する。一例として、入力信号ＩＮ及び反転入力信号ＸＩＮの振幅レベルが１．５Ｖ、高電圧電源ＶＤＤの電源電位が３Ｖ、接地電源ＶＳＳの電位が０Ｖ、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの振幅レベルが３Ｖとして、動作を説明する。
【０００６】
先ず、初期状態として、入力信号ＩＮが０Ｖ、反転入力信号ＸＩＮが１．５Ｖ、出力信号ＯＵＴが０Ｖ、反転出力信号ＸＯＵＴが３Ｖであるとする。この時、Ｎチャネル型トランジスタ１及びＰチャネル型トランジスタ４は非導通状態、Ｎチャネル型トランジスタ２及びＰチャネル型トランジスタ３は導通状態である。
【０００７】
次に、入力信号ＩＮが１．５Ｖに、反転入力信号ＸＩＮが０Ｖに各々変化した場合を考える。この変化により、Ｎチャネル型トランジスタ１は導通状態に遷移し、Ｎチャネル型トランジスタ２は非導通状態に遷移する。この時、Ｐチャネル型トランジスタ３は導通状態であるので、反転出力信号ＸＯＵＴの電位はＮチャネル型トランジスタ１とＰチャネル型トランジスタ３との導通抵抗値の比で決まる中間値まで低下する。この中間値がＰチャネル型トランジスタ４の閾値電圧を超えると、Ｐチャネル型トランジスタ４が導通状態へと遷移して行き、出力信号ＯＵＴの電位を上昇させる。出力信号ＯＵＴの電位が上昇すると、Ｐチャネル型トランジスタ３が非導通状態へと遷移して行くため、Ｐチャネル型トランジスタ３の導通抵抗値が上昇して、反転出力信号ＸＯＵＴの電位は更に低下する。
【０００８】
以上のような正帰還がかかることにより、出力信号ＯＵＴは３Ｖに、反転出力信号ＸＯＵＴは０Ｖに各々変化して、低振幅レベルの入力信号を大振幅レベルの出力信号にシフトする動作が完了する。従って、例えば半導体集積回路内部の電源電圧レベルの低い信号を外部の電源電圧のレベルの高い信号にシフトすることができる。
【０００９】
【特許文献１】
特開平９−１２１１５２号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、前記従来のレベルシフト回路では、電源電圧の低電圧化が進むと、以下に示す問題点が顕著になることが判った。すなわち、図１３に示したレベルシフト回路において、Ｎチャネル型トランジスタ１、２は、高電圧に耐え得るようにゲート酸化膜の厚い高耐圧のトランジスタが使用されるが、この高耐圧のトランジスタは一般的に大きな閾値電圧（例えば０．５Ｖ）を持っている。このため、入力信号ＩＮ及び反転入力信号ＸＩＮの電圧レベルがＮチャネル型トランジスタ１、２の閾値電圧近く（例えば０．７Ｖ）まで低下してくると、これら信号ＩＮ、ＸＩＮをゲート電極に受けるＮチャネル型トランジスタ１、２は急激に能力が低下する。その結果、これら信号ＩＮ、ＸＩＮが０Ｖから所定電圧レベル（０．７Ｖ）に変化する際には、導通状態へ遷移する側のＮチャネル型トランジスタ１、２の動作が遅く、レベルシフト回路全体として動作速度の劣化が生じるという不具合が生じる。
【００１１】
既述の通り、近年の微細化の進展により半導体集積回路の内部の電源電圧は低電圧化の傾向にあるため、低電圧レベル化がより進展すると、この低電圧レベルの信号を如何に高速度で高電圧レベルの信号にシフトするかが重要な課題となっている。
【００１２】
本発明は前記従来の問題点を解決するものであり、その目的は、電圧レベルの低い入力信号を電圧レベルの高い出力信号にシフトするレベルシフト回路において、入力信号の低電圧レベル化が進展しても、その信号のレベルシフトを高速度で且つ低消費電力で行い得るようにすることにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、トランジスタの基板バイアス効果を利用し、入力信号がゲート電極に入力されるトランジスタにおいて、その入力信号が電源電圧レベルに立ち上がる信号変化時にのみ、そのトランジスタの基板に正の電圧を与えて閾値電圧を下げ、その高速動作化を図ることとする。
【００１４】
具体的には、請求項１記載のレベルシフト回路は、入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第１のＰ型トランジスタと、ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第２のＰ型トランジスタと、ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタと、前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えたことを特徴とする。
【００１５】
加えて、請求項２記載のレベルシフト回路は、入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第１のＰ型トランジスタと、ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第２のＰ型トランジスタとを備え、前記信号入力用の第１及び第２のＮ型トランジスタは、そのドレイン電極に前記反転出力信号及び出力信号を各々受け、更に、高電圧電源を前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極に接続する経路に配置され、前記入力信号及び反転入力信号を出力する回路の電源のシャットダウン時に制御信号をゲート電極に受けて非導通状態となる遮断用のＰ型トランジスタと、前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極と低電圧電源との間に各々配置され、前記シャットダウン時にゲート電極に前記制御信号を受けて各々導通状態となるシャットダウン用の第１及び第２のＮ型トランジスタとを備えたことを特徴とする。
【００１６】
また、請求項３記載の発明は、前記請求項２記載のレベルシフト回路において、ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタとを備えたことを特徴とする。
【００１７】
更に、請求項４記載の発明は、前記請求項３記載のレベルシフト回路において、前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えたことを特徴とする。
【００１８】
また、請求項５記載の発明は、前記請求項１、２、３又は４記載のレベルシフト回路において、少なくとも信号入力用の第１及び第２のＮ型トランジスタは、絶縁基板上に形成されることを特徴とする。
【００１９】
更に、請求項６記載の発明は、前記請求項１、２、３、４又は５記載のレベルシフト回路において、前記信号入力用の第１及び第２のＮ型トランジスタの何れか一方のドレイン電極には信号線が接続され、この信号線により前記出力信号及び前記反転出力信号のうち何れか一方のみを出力することを特徴とする。
【００２０】
加えて、請求項７記載の発明のレベルシフト回路は、入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第１のＮ型トランジスタと、ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第２のＮ型トランジスタと、ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタと、前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えたことを特徴とする。
【００２１】
更に、請求項８記載の発明のレベルシフト回路は、入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第１のＮ型トランジスタと、ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第２のＮ型トランジスタとを備え、前記信号入力用の第１及び第２のＮ型トランジスタは、そのドレイン電極に前記反転出力信号及び出力信号を各々受け、更に、高電圧電源を前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極に接続する経路に配置され、前記入力信号及び反転入力信号を出力する回路の電源のシャットダウン時に制御信号をゲート電極に受けて非導通状態となる遮断用のＰ型トランジスタと、前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極と低電圧電源との間に各々配置され、前記シャットダウン時にゲート電極に前記制御信号を受けて各々導通状態となるシャットダウン用の第１及び第２のＮ型トランジスタとを備えたことを特徴とする。
【００２２】
加えて、請求項９記載の発明は、前記請求項８記載のレベルシフト回路において、ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタとを備えたことを特徴とする。
【００２３】
また、請求項１０記載の発明は、前記請求項９記載のレベルシフト回路において、前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えたことを特徴とする。
【００２４】
更に加えて、請求項１１記載の発明は、前記請求項７、８、９又は１０記載のレベルシフト回路において、少なくとも信号入力用の第１及び第２のＮ型トランジスタは、絶縁基板上に形成されることを特徴とする。
【００２５】
また、請求項１２記載の発明は、前記請求項７、８、９、１０又は１１記載のレベルシフト回路において、前記信号入力用の第１及び第２のＮ型トランジスタの何れか一方のドレイン電極には信号線が接続され、この信号線により前記出力信号及び前記反転出力信号のうち何れか一方のみを出力することを特徴とする。
【００２６】
以上により、請求項１〜１２記載の発明では、入力信号又は反転入力信号が高電圧レベル側に立上る信号変化時には、その信号がこれをゲート電極に受ける信号入力用の第１又は第２のＮ型トランジスタの基板にも与えられる。その結果、この信号入力用の第１又は第２のＮ型トランジスタは、基板バイアス効果によりその閾値電圧が下がるので、その入力信号又は反転入力信号の電圧レベルが低電圧化されていても、高速に導通状態に動作することになる。
【００２７】
しかも、入力信号又は反転入力信号が高電圧レベルに立上った後は、出力信号又は反転出力信号の電位が高電圧レベルになって、対応する基板バイアス用の第１又は第２のＰ型又はＮ型のトランジスタが非導通状態に遷移するので、それら信号の立上り変化時以外では、それら信号が信号入力用の第１又は第２のＮ型トランジスタの基板に与えられることが禁止される。従って、この信号入力用の第１又は第２のＮ型トランジスタの基板に貫通電流が常時流れることが防止されて、低消費電力となる。
【００２８】
また、請求項１、請求項３、請求項７及び請求項９記載の発明では、例えば、入力信号の立上りにより出力信号が高電圧レベルに立上った時には、この出力信号によりリセット用の第１のＮ型トランジスタが導通状態となって、前記入力信号をゲート電極に受ける信号入力用の第１のＮ型トランジスタの基板が低電圧電源の電位にリセットされ、次回の入力信号の立上り時に備えるので、信号入力用の第１のＮ型トランジスタの動作の履歴効果が抑制されて、その動作遅延のバラツキが有効に抑制される。
【００２９】
更に、請求項１、請求項４、請求項７及び請求項１０記載の発明では、リセット用の第１及び第２のＮ型トランジスタのリセット動作が、対応する第１及び第２の遅延素子で遅延するので、信号入力用の第１及び第２のＮ型トランジスタの基板バイアス効果に基づく高速動作が信号変化の完了まで維持されることになる。
【００３０】
加えて、請求項２及び請求項８記載の発明では、入力信号及び反転入力信号を出力する回路の電源のシャットダウン時には、その入力信号及び反転入力信号の電位レベルが不定となるのに伴い、信号入力用の第１及び第２のＮ型トランジスタが導通状態となって、レベルシフト回路内で貫通電流が流れる懸念が生じるが、この際には、遮断用のＰ型トランジスタが非導通状態に、シャットダウン用の第１及び第２のＮ型トランジスタが導通状態となって、レベルシフト回路の高電圧電源から信号入力用の第１及び第２のＮ型トランジスタを経る貫通電流経路が遮断されるので、シャットダウン時に貫通電流が流れることが阻止される。また、出力信号及び反転出力信号が接地電位に固定されるので、後段の回路に貫通電流が流れることも阻止される。
【００３１】
更に加えて、請求項５及び請求項１１記載の発明では、信号入力用の第１及び第２のＮ型トランジスタが絶縁基板上に形成されるので、この両トランジスタの基板同士を分離する分離領域が不要となって、レイアウト面積が少なくなる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３３】
（第１の実施の形態）
図１は本発明の第１の実施の形態のレベルシフト回路を示す。同図において、ＶＤＤは高電圧電源、ＶＳＳは接地電源、ＩＮは入力信号、ＸＩＮは反転入力信号、ＯＵＴは出力信号、ＸＯＵＴは反転出力信号である。
【００３４】
また、１は前記入力信号ＩＮがゲート電極に入力される信号入力用の第１のＮチャネル型トランジスタ、２は前記反転入力信号ＸＩＮがゲート電極に入力される信号入力用の第２のＮチャネル型トランジスタであり、この両トランジスタ１、２のソース電極は接地電源ＶＳＳに接続される。３及び４は前記高電圧電源ＶＤＤにソース電極が接続された第１及び第２のＰチャネル型トランジスタであって、その２つのＰチャネル型トランジスタ３、４間では、その一方のＰチャネル型トランジスタのゲート電極が他方のＰチャネル型トランジスタのドレイン電極に接続されたクロスカップル接続となっている。前記第２のＰチャネル型トランジスタ４のドレイン電極は信号入力用の第２のＮチャネル型トランジスタ２のドレイン電極に接続され、この両トランジスタ２、４の接続点に信号線１５が接続されて、この信号線１５から出力信号ＯＵＴが出力される。同様に、第１のＰチャネル型トランジスタ３のドレイン電極は信号入力用の第１のＮチャネル型トランジスタ１のドレイン電極に接続され、この両トランジスタ１、３の接続点に信号線１６が接続されて、この信号線１６から反転出力信号ＸＯＵＴが出力される。
【００３５】
そして、本発明の特徴として、基板バイアス用の第１及び第２のＰチャネル型トランジスタ５及び６が備えられる。基板バイアス用の第１のＰチャネル型トランジスタ５は、そのソース電極に入力信号ＩＮが入力され、ドレイン電極が前記信号入力用の第１のＮチャネル型トランジスタ１の基板に接続され、ゲート電極に前記信号線１５の出力信号ＯＵＴが入力される。一方、基板バイアス用の第２のＰチャネル型トランジスタ６は、そのソース電極に反転入力信号ＸＩＮが入力され、ドレイン電極が前記信号入力用の第２のＮチャネル型トランジスタ２の基板に接続され、ゲート電極に前記信号線１６の反転出力信号ＸＯＵＴが入力されている。
【００３６】
次に、本実施の形態のレベルシフト回路の動作を説明する。一例として、入力信号ＩＮ及び反転入力信号ＸＩＮの振幅レベルが０．７Ｖ、高電圧電源ＶＤＤの電源電位が３Ｖ、接地電源ＶＳＳの電位が０Ｖ、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの振幅レベルが３Ｖであるとして、動作を説明する。
【００３７】
先ず、初期状態として、入力信号ＩＮが０Ｖ、反転入力信号ＸＩＮが０．７Ｖ、出力信号ＯＵＴが０Ｖ、反転出力信号ＸＯＵＴが３Ｖであるとする。この時、信号入力用の第１のＮチャネル型トランジスタ１、Ｐチャネル型トランジスタ４、及び基板バイアス用の第２のＰチャネル型トランジスタ６は非導通状態である。一方、信号入力用の第２のＮチャネル型トランジスタ２、Ｐチャネル型トランジスタ３、及び基板バイアス用の第１のＰチャネル型トランジスタ５は導通状態である。
【００３８】
次に、入力信号ＩＮが０．７Ｖに、反転入力信号ＸＩＮが０Ｖに変化する場合を考える。この電位変化により、信号入力用の第１のＮチャネル型トランジスタ１は導通状態に、信号入力用の第２のＮチャネル型トランジスタ２は非導通状態に各々遷移する。この時、基板バイアス用の第１のＰチャネル型トランジスタ５が導通状態であるので、入力信号ＩＮの電圧がこの基板バイアス用のトランジスタ５を経て信号入力用の第１のＮチャネル型トランジスタ１の基板に与えられる。これにより、信号入力用の第１のＮチャネル型トランジスタ１には基板バイアス効果が生じて、その閾値電圧が下り、その導通状態への遷移は高速に行われる。従って、入力信号ＩＮの低電圧化が進展しても、本実施の形態のレベルシフト回路では高速動作を確保することができる。
【００３９】
その後は、引き続いて以下の動作が行われる。つまり、既述のように信号入力用の第１のＮチャネル型トランジスタ１が導通状態となると、Ｐチャネル型トランジスタ３が導通状態であるので、反転出力信号ＸＯＵＴの電位はＮチャネル型トランジスタ１とＰチャネル型トランジスタ３との導通抵抗値の比で決まる中間値まで低下する。この中間値がＰチャネル型トランジスタ４の閾値電圧を超えると、Ｐチャネル型トランジスタ４が導通状態へと遷移して行くので、出力信号ＯＵＴの電位は上昇する。出力信号ＯＵＴの電位が上昇すると、Ｐチャネル型トランジスタ３が非導通状態へと遷移して行くので、Ｐチャネル型トランジスタ３の導通抵抗値が上昇し、反転出力信号ＸＯＵＴの電位は更に低下することになる。以上のような正帰還がかかることにより、出力信号ＯＵＴは３Ｖに、反転出力信号ＸＯＵＴは０Ｖに変化し、低振幅レベル（０．７Ｖ）の入力信号ＩＮ、ＸＩＮを大振幅レベル（３Ｖ）の出力信号ＯＵＴ、ＸＯＵＴにシフトする動作が完了する。
【００４０】
更に、本実施の形態では、出力信号ＯＵＴが３Ｖになると、基板バイアス用の第１のＰチャネル型トランジスタ５が非導通状態となって、入力信号ＩＮが信号入力用の第１のＮチャネル型トランジスタ１の基板に流れる経路が遮断されるので、基板への貫通電流が阻止され、不必要な電力消費を削減することができる。以上、入力信号ＩＮの立上り変化時を例に挙げて説明したが、反転入力信号ＸＩＮの立上り変化時も既述の説明と同様であるので、その説明を省略する。
【００４１】
よって、本実施の形態のレベルシフト回路では、入力信号ＩＮ、ＸＩＮの立上り変化時のみ信号入力用の第１及び第２のＮチャネル型トランジスタ１、２に基板バイアス効果を生じさせることができるので、入力信号ＩＮ、ＸＩＮの電圧レベルの低電圧化が進展しても、高速且つ低消費電力な動作を実現することができる。
【００４２】
次に、前記信号入力用の第１のＮチャネル型トランジスタ１のレイアウト構造を図３に示す。同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ線断面図である。同図（ａ）〜（ｃ）において、信号入力用の第１のＮチャネル型トランジスタ１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を持つ。即ち、信号入力用の第１のＮチャネル型トランジスタ１は、絶縁板（絶縁基板）１ａに、Ｐ−層より成るバックゲート電極（基板）１ｂと、その左右側方に位置するソース電極及びドレイン電極となる２つのＮ＋ 領域１ｃ、１ｄと、Ｐ−層１ｂの上方に形成されたゲート電極１ｅとを有する。更に、このＮチャネル型トランジスタ１は、既述のように入力信号ＩＮをバックゲート電極（基板）１ｂに入力するように、バックゲート電極１ｂが同図（ａ）で下方に延設され、その側端部にＰ＋層１ｆが接して形成され、このＰ＋層１ｆに入力信号ＩＮを入力するためのコンタクト１ｇが接続されている。以上、信号入力用の第１のＮチャネル型トランジスタ１のレイアウト構造を説明したが、信号入力用の第２のＮチャネル型トランジスタ２のレイアウト構造も同様であるので、その説明を省略する。
【００４３】
図４（ａ）及び（ｂ）は、前記信号入力用の第１及び第２のＮチャネル型トランジスタ１、２を並べて配置したレイアウト構造を示す。同図（ａ）は断面図、同図（ｂ）は平面図である。同図（ａ）及び（ｂ）において、信号入力用の第１及び第２のＮチャネル型トランジスタ１、２は、ゲート電極が並行に延びるように配置されており、同図（ａ）から判るように、信号入力用の第１のＮチャネル型トランジスタ１、２の隣接するＮ＋領域１ｄ、２ｄ間は、絶縁層１７で絶縁されている。
【００４４】
ここで、このＳＯＩ構造と比較するために、バルクＣＭＯＳトランジスタの構成を説明する。図１４（ａ）、（ｂ）は１つのトランジスタ３０のレイアウト構造を示す。同図（ａ）、（ｂ）において、トランジスタ３０は、Ｐ−層で形成された基板３０ａの上端部に所定間隔隔てて形成されたソース電極及びドレイン電極となる２つのＮ＋ 領域３０ｂ、３０ｃと、その両領域の間に位置するＰ−領域の上方に形成されたゲート電極３０ｄとを有する。更に、このような構造において、Ｐ−基板３０ａに入力信号ＩＮを入力するためには、ゲート電極３０ｄの延長線上に所定間隔を隔ててＰ＋領域３０ｅをＰ−基板３０ａの上端部に形成し、このＰ＋領域３０ｅに入力信号ＩＮを入力するコンタクト３０ｆを接続する。尚、図中、３０ｇは絶縁層である。図１５（ａ）、（ｂ）はこのようなトランジスタ３０を２つ並行に配置したレイアウト構造を示す。同図（ａ）及び（ｂ）では、各トランジスタ３０、３０のＰ−基板３０ａ、３０ａの下方にＮ−層で形成された基板３０ｈを配置したトリプルウェル構造とし、両トランジスタ３０、３０間にこのＮ−基板３０ｈの一部領域３０ｉを位置させて両トランジスタ３０、３０の基板３０ａ、３０ａ同士を分離する構造が必要となる。
【００４５】
従って、本実施の形態の図４に示したＳＯＩ構造でトランジスタを形成する場合には、トランジスタ１、２間は１つの絶縁層１７でのみ分離されるのに対し、図１５に示したトリプルウェル構造では、両トランジスタ３０、３０を分離するための領域３０ｉと２つの絶縁領域３０ｇ、３０ｇとを必要とする。よって、本実施の形態では、図１で示した信号入力用の第１及び第２のＮチャネル型トランジスタ１、２をＳＯＩ構造で形成するので、図１５に示した分離領域３０ｉ及び１つの絶縁層３０ｇとを設ける必要がなく、その分、レイアウト面積を少なくすることができ、より高集積なレベルシフト回路を実現できる。
【００４６】
尚、本実施の形態では、信号線１５、１６を接続して出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの双方を出力するようにしたが、本発明はこれに限定されず、その他、図２に示すように、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴのうち何れか一方の信号のみを出力する構成（同図では信号線１５のみを接続して出力信号ＯＵＴのみを出力する構成）を採用しても良いのは勿論である。
【００４７】
（第１の実施の形態の変形例）
図５は、図１に示した第１の実施の形態のレベルシフト回路の変形例を示す。図５のレベルシフト回路では、図１のレベルシフト回路が有する基板バイアス用の第１及び第２のＰチャネル型トランジスタ５、６に代えて、基板バイアス用の第１及び第２のトランジスタ５５、５６の双方をＮチャネル型のトランジスタで構成している。また、トランジスタの極性をＰチャネル型からＮチャネル型に変更したのに伴い、基板バイアス用の第１のＮチャネル型トランジスタ５５のゲート電極には、出力信号ＯＵＴに代えて反転出力信号ＸＯＵＴを入力し、基板バイアス用の第２のＮチャネル型トランジスタ５６のゲート電極には、反転出力信号ＸＯＵＴに代えて出力信号ＯＵＴを入力している。
【００４８】
具体的には、基板バイアス用の第１のＮチャネル型トランジスタ５５は、そのソース電極に入力信号ＩＮが入力され、ドレイン電極が信号入力用の第１のＮチャネル型トランジスタ１の基板に接続され、ゲート電極には反転出力信号ＸＯＵＴが入力される。また、基板バイアス用の第２のＮチャネル型トランジスタ５６は、そのソース電極に反転入力信号ＸＩＮが入力され、ドレイン電極が前記信号入力用の第２のＮチャネル型トランジスタ２の基板に接続され、ゲート電極には出力信号ＯＵＴが入力される。
【００４９】
従って、本変形例においては、基板バイアス用の第１及び第２のＮチャネル型トランジスタ５５、５６は、図１に示した基板バイアス用の第１及び第２のＰチャネル型トランジスタ５、６と同一の動作をして、第１の実施の形態のレベルシフト回路と同一の効果を奏する。
【００５０】
しかも、本変形例では、基板バイアス用の第１及び第２のＮチャネル型トランジスタ５５、５６は、そのソース電極には入力信号ＩＮ、反転入力信号ＸＩＮである低電圧が入力され、そのゲート電極には反転出力信号ＸＯＵＴ、出力信号ＯＵＴである高電圧が入力されるので、ソース電極の入力信号ＩＮ、反転入力信号ＸＩＮの電圧がＮチャネル型トランジスタ５５、５６においてその閾値電圧分の低下を招くことなく、基板に伝達される。更に、これら基板バイアス用のＮチャネル型トランジスタ５５、５６は、図１に示した基板バイアス用のＰチャネル型トランジスタ５、６と比較して、同一ゲート幅の条件下では駆動力が高いので、これらＰチャネル型トランジスタ５、６よりもゲート幅の狭いＮチャネル型トランジスタで構成することができ、その分、小型化が可能である。
【００５１】
図６は、前記図２に示したレベルシフト回路に備える基板バイアス用の第１及び第２のＰチャネル型トランジスタ５、６を、基板バイアス用のＮチャネル型のトランジスタ５５、５６により構成したものである。
【００５２】
（第２の実施の形態）
図７は本発明の第２の実施の形態のレベルシフト回路を示す。
【００５３】
同図のレベルシフト回路は、前記第１の実施の形態のレベルシフト回路の構成に、リセット用の第１及び第２のＮチャネル型トランジスタ７、８を付加した構成に特徴を有する。前記リセット用の第１のＮチャネル型トランジスタ７は、ソース電極が接地電源（低電圧電源）ＶＳＳに接続され、ドレイン電極が信号入力用の第１のＮチャネル型トランジスタ１の基板に接続され、ゲート電極に信号線１５の出力信号ＯＵＴが入力される。同様に、リセット用の第２のＮチャネル型トランジスタ８は、ソース電極が接地電源ＶＳＳに接続され、ドレイン電極が信号入力用の第２のＮチャネル型トランジスタ２の基板に接続され、ゲート電極に信号線１６の反転出力信号ＸＯＵＴが入力される。
【００５４】
本実施の形態では、基本構成が前記第１の実施の形態と同一であるので、入力信号ＩＮ又は反転入力信号ＸＩＮの立上り変化時にのみ、信号入力用の第１又は第２のＮチャネル型トランジスタ１、２に基板バイアス効果を生じさせて、これら信号ＩＮ、ＸＩＮの電圧レベルの低電圧化が進展しても、これら信号をゲート電極に受ける信号入力用の第１又は第２のＮチャネル型トランジスタ１、２の導通状態への遷移を高速に行って、高速にレベルシフトできるレベルシフト回路を得ることができると共に、これら信号ＩＮ、ＸＩＮが信号入力用の第１又は第２のＮチャネル型トランジスタ１、２の基板に流れる経路を基板バイアス用の第１及び第２のＰ型トランジスタ５、６により遮断して、貫通電流が常時流れることを防止でき、低消費電力化を図ることができる効果を奏するのは、前記第１の実施の形態と同様である。
【００５５】
更に、本実施の形態では、例えば、入力信号ＩＮが高電圧レベル（０．７Ｖ）に立上って出力信号ＯＵＴが高電圧レベル（３Ｖ）に変化した後は、この高電圧レベルの出力信号ＯＵＴによりリセット用の第１のＮチャネル型トランジスタ７が導通状態となって、信号入力用の第１のＮチャネル型トランジスタ１の基板の電位を接地電源ＶＳＳの電位にリセットする。従って、次に、入力信号ＩＮが高電圧レベル（０．７Ｖ）から低電圧レベル（０Ｖ）に立下って信号入力用の第１のＮチャネル型トランジスタ１が非導通状態となった後、続いて入力信号ＩＮが低電圧レベル（０Ｖ）から高電圧レベル（０．７Ｖ）に立ち上る際に、この入力信号ＩＮが基板バイアス用の第１のＰチャネル型トランジスタ５を経て信号入力用の第１のＮチャネル型トランジスタ１の基板に流れると、その基板電位は必ず接地電源ＶＳＳの電位から上昇するので、信号入力用の第１のＮチャネル型トランジスタ１の動作の履歴効果が抑制されて、その動作遅延のバラツキが有効に抑制される。リセット用の第２のＮチャネル型トランジスタ８の動作及び作用も同様であるので、その説明を省略する。
【００５６】
従って、本実施の形態では、リセット用の第１及び第２のＮチャネル型トランジスタ７、８によって、信号入力用の第１及び第２のＮチャネル型トランジスタ１、２は毎回同一の基板状態で入力信号ＩＮ及び反転入力信号ＸＩＮの次の立上り変化に備えることができるので、これらＮチャネル型トランジスタ１、２の動作速度を毎回均一にできる効果を奏する。
【００５７】
図８は、図７に示した本実施の形態のレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタ５、６をＮ型トランジスタ５５、５６で構成した変形例を示す図である。この変形例も、本実施の形態のレベルシフト回路と同様の効果を奏する。
【００５８】
尚、図７及び図８に示した信号入力用トランジスタ１、２を図４に示したＳＯＩ構造で形成すれば、既述の通り各トランジスタ１、２の基板同士を分離するのに必要なレイアウト面積を少なくでき、より高集積なレベルシフト回路を実現できる。更に、本実施の形態及びその変形例を示す図７及び図８のレベルシフト回路においても、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの何れか一方のみを出力するようにしても良いのは言うまでもない。
【００５９】
（第３の実施の形態）
図９は本発明の第３の実施の形態のレベルシフト回路を示す。同図のレベルシフト回路は、前記図７に示した第２の実施の形態のレベルシフト回路の構成に、第１及び第２の遅延素子９、１０を付加した構成に特徴を有する。前記第１の遅延素子９は、出力信号ＯＵＴの信号線１５とリセット用の第１のＮチャネル型トランジスタ７のゲート電極との間に配置される。また、前記第２の遅延素子１０は、反転出力信号ＸＯＵＴの信号線１６とリセット用の第２のＮチャネル型トランジスタ８のゲート電極との間に配置される。
【００６０】
本実施の形態のレベルシフト回路は、前記第２の実施の形態のレベルシフト回路の構成を有するので、既述のように、入力信号ＩＮ及び反転入力信号ＸＩＮの立上り変化時においてのみ、これら信号をゲート電極に受けるＮチャネル型トランジスタ１、２に基板バイアス効果を生じさせて、入力信号ＩＮ及び反転入力信号ＸＩＮが低電圧レベル化されても高速且つ低消費電力での動作を実現することができると共に、これらＮチャネル型トランジスタ１、２が導通動作する前に基板電位を接地電源ＶＳＳの電位にリセットして、これら信号入力用の第１及び第２のＮ型トランジスタ１、２の動作速度のばらつきを有効に抑制できる効果を奏する。
【００６１】
更に、本実施の形態では、リセット用の第１のＮチャネル型トランジスタ７のゲート電極と出力信号ＯＵＴの信号線１５との間、及びリセット用の第２のＮチャネル型トランジスタ８のゲート電極と反転出力信号ＸＯＵＴの信号線１６との間には、第１及び第２の遅延素子９、１０が各々配置されているので、これらリセット用のＮチャネル型トランジスタ７、８は、前記第２の実施の形態に比べて、第１及び第２の遅延素子９、１０の遅延時間だけ遅れて導通状態となり、その遅延時間分、信号入力用の第１及び第２のＮチャネル型トランジスタ１、２の基板電位を接地電源ＶＳＳの電位にリセットするタイミングが遅延する。従って、例えば、入力信号ＩＮの立上りにより信号入力用の第１のＮチャネル型トランジスタ１が導通状態となって、反転出力信号ＸＯＵＴが低電圧レベル（０Ｖ）に向かい、出力信号ＯＵＴが高電圧レベル（３Ｖ）に向かう際には、信号入力用の第１のＮチャネル型トランジスタ１が高い能力を維持して反転出力信号ＸＯＵＴを素早く０Ｖに立下げて、その信号変化が完了した後に、初めて、次の信号変化に備えるようこの信号入力用の第１のＮチャネル型トランジスタ１の基板電位を０Ｖにリセットすることができる。よって、信号入力用の第１及び第２のＮチャネル型トランジスタ１、２の高速動作を信号変化の完了まで維持しつつ、その動作速度のバラツキを有効に抑制することができる効果を奏する。
【００６２】
図１０は、図９に示した本実施の形態のレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタ５、６をＮ型トランジスタ５５、５６で構成した変形例を示す図であり、本実施の形態のレベルシフト回路と同様の効果を奏する。
【００６３】
尚、図９及び図１０に示した信号入力用のトランジスタ１、２を図４に示したＳＯＩ構造で形成すれば、既述の通り各トランジスタ１、２の基板同士を分離するのに必要なレイアウト面積を少なくでき、より高集積なレベルシフト回路を実現できる。更に、本実施の形態及びその変形例を示す図９及び図１０のレベルシフト回路においても、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの何れか一方のみを出力するようにしても良いのは言うまでもない。
【００６４】
（第４の実施の形態）
図１１は本発明の第４の実施の形態のレベルシフト回路を示す。同図のレベルシフト回路はシャットダウン機能を持つものであって、前記図１に示した第１の実施の形態のレベルシフト回路の構成に、シャットダウン用の第１及び第２のＮチャネル型トランジスタ２０、２１と、遮断用のＰチャネル型トランジスタ２２とを付加した構成に特徴を有している。
【００６５】
図１１において、シャットダウン用の第１及び第２のＮチャネル型トランジスタ２０、２１は、共に、ソース電極が接地電源ＶＳＳに接続され、ゲート電極には制御信号Ｃが入力される。シャットダウン用の第１のＮチャネル型トランジスタ２０のドレイン電極は、信号入力用の第１のＮチャネル型トランジスタ１のドレイン電極に接続され、シャットダウン用の第２のＮチャネル型トランジスタ２１のドレイン電極は、信号入力用の第２のＮチャネル型トランジスタ２のドレイン電極に接続される。前記制御信号Ｃは、入力信号ＩＮ及び反転入力信号ＸＩＮを出力する回路の電源のシャットダウン時に"Ｈ"レベルとなり、それ以外の通常時には"Ｌ"になる信号である。また、遮断用のＰチャネル型トランジスタ２２は、ソース電極が高電圧電源ＶＤＤに接続され、ドレイン電極が第１及び第２のＰチャネル型トランジスタ３、４の各ソース電極に接続され、ゲート電極には前記制御信号Ｃが入力される。
【００６６】
本実施の形態のレベルシフト回路は、前記第１の実施の形態のレベルシフト回路の構成を有するので、既述のように、入力信号ＩＮ及び反転入力信号ＸＩＮの立上り変化時においてのみ、これら信号をゲート電極に受ける信号入力用のＮチャネル型トランジスタ１、２に基板バイアス効果を生じさせて、入力信号ＩＮ及び反転入力信号ＸＩＮが低電圧レベル化されても高速且つ低消費電力での動作を実現することができる。
【００６７】
更に、本実施の形態では、入力信号ＩＮ及び反転入力信号ＸＩＮを出力する回路の電源のシャットダウン時には、制御信号Ｃが"Ｈ"レベルになって、遮断用のＰチャネル型トランジスタ２２が非導通状態となると共に、シャットダウン用の第１及び第２のＮチャネル型トランジスタ２０、２１が導通状態となる。その結果、高電圧電源ＶＤＤから信号入力用の第１又は第２のＮチャネル型トランジスタ１、２を経て接地電源ＶＳＳに至る貫通電流経路が遮断用のＰチャネル型トランジスタ２２により遮断されると共に、入力信号ＩＮ又は反転入力信号ＸＩＮを受ける信号入力用の第１及び第２のＮチャネル型トランジスタ１、２のソース電極及びドレイン電極が共に接地電極ＶＳＳに接続されるので、たとえこのシャットダウン時に入力信号ＩＮ又は反転入力信号ＸＩＮの電位が不定となっても、直列接続されたＮチャネル型トランジスタ１及びＰチャネル型トランジスタ３同士、又はＮチャネル型トランジスタ２及びＰチャネル型トランジスタ４同士が共に導通状態となることに起因して貫通電流が流れることを確実に阻止することが可能である。また、出力信号及び反転出力信号が接地電位に固定されるので、後段の回路に貫通電流が流れることも阻止される。
【００６８】
図１２は、図１１に示した本実施の形態のレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタ５、６をＮ型トランジスタ５５、５６で構成した変形例を示す図であり、本実施の形態のレベルシフト回路と同様の効果を奏する。
【００６９】
尚、図１１及び図１２に示した信号入力用のトランジスタ１、２を図４に示したＳＯＩ構造で形成すれば、既述の通り各トランジスタ１、２の基板同士を分離するのに必要なレイアウト面積を少なくでき、より高集積なレベルシフト回路を実現できる。更に、更に、本実施の形態及びその変形例を示す図１１及び図１２のレベルシフト回路においても、出力信号ＯＵＴ及び反転出力信号ＸＯＵＴの何れか一方のみを出力するようにしても良いのは言うまでもない。
【００７０】
また、本実施の形態及び変形例を示す図１１及び図１２では、図１及び図５に示したレベルシフト回路を基本構成としたが、図７、図８、図９又は図１０に示したレベルシフト回路を基本構成として、シャットダウン用のＮチャネル型トランジスタ２０、２１及び遮断用のＰチャネル型トランジスタ２２を設けても良いのは勿論である。
【００７１】
更に、前記第１〜第４の各実施の形態では、レベルシフト回路としてＰチャネル型トランジスタ３、４を備えた構成のものを説明したが、本発明はこれに限定されず、その他種々の構成のレベルシフト回路に適用可能であり、少なくとも信号入力用の第１及び第２のＮチャネル型トランジスタ１、２を備えれば良い。
【００７２】
【発明の効果】
以上説明したように、請求項１〜請求項１２記載の発明のレベルシフト回路によれば、基板に常時貫通電流が流れることを有効に防止しながら、入力信号及び反転入力信号の立上り変化時に限り、信号入力用のトランジスタに基板バイアス効果を生じさせてその閾値電圧を低くしたので、入力信号及び反転入力信号の低電圧レベル化が進展した場合であっても、これら信号入力用のトランジスタの動作の高速化を低消費電力でもって図ることができる。
【００７３】
特に、請求項１、請求項３、請求項７及び請求項９記載の発明によれば、信号入力用のトランジスタの動作の履歴効果を抑制し、その動作遅延のバラツキを有効に抑制することが可能である。
【００７４】
更に、請求項１、請求項４、請求項７及び請求項１０記載の発明によれば、信号入力用のトランジスタの基板バイアス効果に基づく高速動作を入力信号及び反転入力信号の立上り変化の完了まで維持することができる。
【００７５】
加えて、請求項２及び請求項８記載の発明によれば、入力信号及び反転入力信号を出力する回路の電源のシャットダウン時であっても、レベルシフト回路の電源から信号入力用のトランジスタを経る貫通電流経路を遮断して、貫通電流が流れることを有効に阻止することが可能である。
【００７６】
更に加えて、請求項５及び請求項１１記載の発明によれば、信号入力用の２つのトランジスタの基板同士を分離する分離領域を不要にして、レイアウト面積が少なくでき、より集積度の高いレベルシフト回路を実現できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のレベルシフト回路の構成を示す図である。
【図２】 同実施の形態のレベルシフト回路の変形例を示す図である。
【図３】 （ａ）は同レベルシフト回路に備える信号入力用のトランジスタのレイアウト構成を示す平面図、（ｂ）は同図（ａ）のＡ−Ａ線断面図、（ｃ）は同図（ａ）のＢ−Ｂ線断面図である。
【図４】 （ａ）は同信号入力用のトランジスタを２つ並列に並べたレイアウト構成を示す断面図、（ｂ）は同平面図である。
【図５】 図１に示した第１の実施の形態のレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図６】 図２に示したレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図７】 本発明の第２の実施の形態のレベルシフト回路の構成を示す図である。
【図８】 図７に示したレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図９】 本発明の第３の実施の形態のレベルシフト回路の構成を示す図である。
【図１０】 図９に示したレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図１１】 本発明の第４の実施の形態のレベルシフト回路の構成を示す図である。
【図１２】 図１１に示したレベルシフト回路の基板バイアス用の第１及び第２のＰ型トランジスタをＮ型トランジスタで構成した変形例を示す図である。
【図１３】 従来のレベルシフト回路の構成を示す図である。
【図１４】 （ａ）は通常のトランジスタのレイアウト構成を示す平面図、（ｂ）は同縦断面図、（ｃ）は同横断面図である。
【図１５】 （ａ）は２つのトランジスタをトリプルウェル構造で形成したレイアウト構造を示す断面図、（ｂ）は同平面図である。
【符号の説明】
１ 信号入力用の第１のＮ型トランジスタ
１ａ 絶縁板（絶縁基板）
１ｂ バックゲート電極（基板）
２ 信号入力用の第２のＮ型トランジスタ
５ 基板バイアス用の第１のＰ型トランジスタ
６ 基板バイアス用の第２のＰ型トランジスタ
７ リセット用の第１のＮ型トランジスタ
８ リセット用の第２のＮ型トランジスタ
９ 第１の遅延素子
１０ 第２の遅延素子
１５、１６ 信号線
２０ シャットダウン用の第１のＮ型トランジスタ
２１ シャットダウン用の第２のＮ型トランジスタ
２２ 遮断用のＰ型トランジスタ
５５ 基板バイアス用の第１のＮ型トランジスタ
５６ 基板バイアス用の第２のＮ型トランジスタ
ＶＤＤ 高電圧電源
ＶＳＳ 接地電源（低電圧電源）
ＩＮ 入力信号
ＸＩＮ 反転入力信号
ＯＵＴ 出力信号
ＸＯＵＴ 反転出力信号
Ｃ 制御信号
Claims (12)
- 入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、
ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、
ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、
ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第１のＰ型トランジスタと、
ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第２のＰ型トランジスタと、
ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、
ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタと、
前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、
前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えた
ことを特徴とするレベルシフト回路。 - 入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、
ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、
ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、
ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第１のＰ型トランジスタと、
ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第２のＰ型トランジスタとを備え、
前記信号入力用の第１及び第２のＮ型トランジスタは、そのドレイン電極に前記反転出力信号及び出力信号を各々受け、
更に、高電圧電源を前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極に接続する経路に配置され、前記入力信号及び反転入力信号を出力する回路の電源のシャットダウン時に制御信号をゲート電極に受けて非導通状態となる遮断用のＰ型トランジスタと、
前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極と低電圧電源との間に各々配置され、前記シャットダウン時にゲート電極に前記制御信号を受けて各々導通状態となるシャットダウン用の第１及び第２のＮ型トランジスタとを備えた
ことを特徴とするレベルシフト回路。 - ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、
ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタと
を備えたことを特徴とする請求項２記載のレベルシフト回路。 - 前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、
前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えた
ことを特徴とする請求項３記載のレベルシフト回路。 - 少なくとも信号入力用の第１及び第２のＮ型トランジスタは、絶縁基板上に形成される
ことを特徴とする請求項１、２、３又は４記載のレベルシフト回路。 - 前記信号入力用の第１及び第２のＮ型トランジスタの何れか一方のドレイン電極には信号線が接続され、この信号線により前記出力信号及び前記反転出力信号のうち何れか一方のみを出力する
ことを特徴とする請求項１、２、３、４又は５記載のレベルシフト回路。 - 入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、
ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、
ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、
ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第１のＮ型トランジスタと、
ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第２のＮ型トランジスタと、
ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、
ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタと、
前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、
前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えた
ことを特徴とするレベルシフト回路。 - 入力信号及び前記入力信号を反転した反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号の少なくとも一方を出力するレベルシフト回路であって、
ゲート電極に前記入力信号が入力される信号入力用の第１のＮ型トランジスタと、
ゲート電極に前記反転入力信号が入力される信号入力用の第２のＮ型トランジスタと、
ソース電極に前記入力信号が入力され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力される基板バイアス用の第１のＮ型トランジスタと、
ソース電極に前記反転入力信号が入力され、ドレイン電極が前記信号入力用の第２のＮ 型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力される基板バイアス用の第２のＮ型トランジスタとを備え、
前記信号入力用の第１及び第２のＮ型トランジスタは、そのドレイン電極に前記反転出力信号及び出力信号を各々受け、
更に、高電圧電源を前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極に接続する経路に配置され、前記入力信号及び反転入力信号を出力する回路の電源のシャットダウン時に制御信号をゲート電極に受けて非導通状態となる遮断用のＰ型トランジスタと、
前記信号入力用の第１及び第２のＮ型トランジスタのドレイン電極と低電圧電源との間に各々配置され、前記シャットダウン時にゲート電極に前記制御信号を受けて各々導通状態となるシャットダウン用の第１及び第２のＮ型トランジスタとを備えた
ことを特徴とするレベルシフト回路。 - ソース電極が低電圧電源に接続され、ドレイン電極が前記信号入力用の第１のＮ型トランジスタの基板に接続され、ゲート電極に前記出力信号が入力されるリセット用の第１のＮ型トランジスタと、
ソース電極が前記低電圧電源に接続され、ドレイン電極が前記信号入力用の第２のＮ型トランジスタの基板に接続され、ゲート電極に前記反転出力信号が入力されるリセット用の第２のＮ型トランジスタと
を備えたことを特徴とする請求項８記載のレベルシフト回路。 - 前記リセット用の第１のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記出力信号の入力を遅延させる第１の遅延素子と、
前記リセット用の第２のＮ型トランジスタのゲート電極に接続され、このゲート電極への前記反転出力信号の入力を遅延させる第２の遅延素子とを備えた
ことを特徴とする請求項９記載のレベルシフト回路。 - 少なくとも信号入力用の第１及び第２のＮ型トランジスタは、絶縁基板上に形成される
ことを特徴とする請求項７、８、９又は１０記載のレベルシフト回路。 - 前記信号入力用の第１及び第２のＮ型トランジスタの何れか一方のドレイン電極には信号線が接続され、この信号線により前記出力信号及び前記反転出力信号のうち何れか一方のみを出力する
ことを特徴とする請求項７、８、９、１０又は１１記載のレベルシフト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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