KR100308546B1 - 반도체집적회로장치 - Google Patents

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Abstract

종래에는 부분 공핍형 디바이스 또는 완전 공핍형 디바이스중 어느 하나에 의해 형성하지 않으면 안되어, 저리크 전류와 고속 동작을 동시에 실현하기 어렵다는 등의 과제가 있었다.
본 발명에 따르면, 매립 산화막상에 두꺼운 실리콘층(3a)과 얇은 실리콘층(3b)을 구비한 웨이퍼상에 각각 CMOS 디바이스를 형성하고, 두꺼운 실리콘층(3a)에 형성된 CMOS 디바이스는 부분 공핍형 모드로 동작시키고, 얇은 실리콘층(3b)에 형성된 CMOS 디바이스는 완전 공핍형 모드로 동작시키도록 구성하였기 때문에, 저리크 전류와 고속 동작을 동시에 실현할 수 있다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 매립 산화막상의 실리콘층(SOI : Silicon On Insulator)에 형성된 MOS 트랜지스터를 이용한 반도체 집적 회로 장치에 관한 것이다.
매립 산화막상의 실리콘층(이하, 적절히 「S0I」라고 함)에 형성된 CMOS 디바이스(S0I/CMOS 디바이스)는 웰 영역에 형성된 통상의 CMOS 디바이스(벌크(bulk)/CMOS 디바이스)에 비해 접합 용량이 작고, 고속이며, 또한 저소비 전력으로 동작한다. 이 S0I/CMOS 디바이스는 동작 모드의 관점에 따라 크게 2개로 분류된다. 즉, 후술하는 「완전 공핍형 모드」와 「부분 공핍형 모드」로 분류된다.
도 10은 종래의 완전 공핍형 모드로 동작하는 NMOS 트랜지스터를 나타내는단면도이다. 도 10에 있어서, 참조부호 (101)은 실리콘 기판, 참조부호 (102)는 매립 산화막, 참조부호 (103)은 실리콘층, 참조부호 (104)는 산화막, 참조부호 (105)는 게이트 산화막, 참조부호 (106)은 게이트 전극, 참조부호 (107)은 게이트 단자, 참조부호 (108)은 소스 단자, 참조부호 (109)는 드레인 단자이다.
이 게이트 단자(107)에는, NMOS 트랜지스터의 임계값 전압 이상의 전압이 인가되어 있고, 트랜지스터가 ON되어 있는 상태를 나타내고 있다. 이 상태에서는 게이트 전극(106) 밑에 NMOS 트랜지스터의 채널 영역(110)이 형성되고, 그 아래 영역(보디 영역(body area))은 모두 공핍화되어 공핍층(111)이 형성되어 있다. 이와 같이 트랜지스터가 ON된 상황에서, 보디 영역이 모두 공핍화되어 있는 상태로 동작하는 디바이스를 「완전 공핍형 디바이스」라고 한다.
도 11은 부분 공핍형 디바이스를 나타내는 단면도이다. 도 11에 있어서, 참조부호 (112)는 P의 보디 영역이다. 게이트 단자(107)에는 NMOS 트랜지스터의 임계값 전압 이상의 전압이 인가되어 있고, 트랜지스터가 ON되어 있는 상태를 나타내고 있다. 트랜지스터가 ON되어 있는 상태에서도 공핍층(111)의 아래의 부분에 P의 보디 영역(112)이 존재한다. 이러한 디바이스를 「부분 공핍형 디바이스」라고 한다.
다음에 동작에 대하여 설명한다.
양자를 비교하면, 완전 공핍형 디바이스는 부분 공핍형 디바이스에 비해 S 팩터(factor)가 작고, 따라서 리크 전류가 작다.
부분 공핍형 디바이스는, P의 보디 영역(112)의 전위를 제어함으로써 온 상태에서의 임계값 전압을 작게 할 수 있으며, 고속 동작시킬 수 있다.
또한, 보디 영역의 전위를 고정함으로써, 완전 공핍형 디바이스보다 트랜지스터의 내압을 향상시킬 수 있다.
도 12는 NMOS 트랜지스터의 심볼을 나타내는 모식도이다. 도 12에 있어서, 참조부호 (113)은 보디 단자이다.
다음에 동작에 대하여 설명한다.
NMOS 트랜지스터의 보디 단자(113)를 게이트 단자(107)와 접속하여 사용하면, 트랜지스터가 온되었을 때 흐르는 전류가 증가하여, 논리 회로가 고속으로 동작한다.
통상, 보디 단자(113)는 트랜지스터의 소스 단자(108)에 접속하여 사용하고, 소스 단자(108)/게이트 단자(107) 사이에 임계값 전압 이상의 전압을 인가하면, 트랜지스터가 온하여 드레인 단자(109)와 소스 단자(108) 사이에 전류가 흐른다.
도 13은 NMOS 트랜지스터의 소스/드레인 단자간 전압(Vds)과 소스/드레인 단자간 전류(Ids)의 관계를 나타내는 그래프도이다. 도 13에 있어서, 파선은 NMOS 트랜지스터의 소스/게이트 단자 사이에 임계값 전압 이상의 전압을 인가하였을 때의 소스/드레인 단자간의 전류(Ids)를 나타내고 있다. 소스/게이트 단자 사이에 인가하는 전압이 큰 만큼 큰 전류가 흐른다.
또한, 실선은 게이트 단자와 보디 단자를 접속한 경우의 소스/드레인 단자간 전류(Ids)를 나타내고 있다. 보디 단자를 소스 단자에 접속한 경우에 비해 대단히 큰 전류가 흐른다.
MOS 트랜지스터 회로는 그 출력 용량을 전류에 따라 충방전함으로써 논리 동작한다. 따라서, 보디 단자를 소스 단자에 접속한 트랜지스터를 이용한 회로는, 소스/드레인 단자간 전류가 커서, 통상 회로에 비해 고속으로 동작한다. 보디 단자를 게이트 단자에 접속한 트랜지스터의 전류가 증가하는 것은, 백 게이트 바이어스 효과가 작아져서, 트랜지스터의 임계값 전압이 작아지기 때문이다.
주지하는 바와 같이, NMOS 트랜지스터의 경우에는 보디 단자의 전압이 소스 단자의 전압보다 높게 될수록 백 게이트 바이어스 효과가 작아지기 때문에, 임계값 전압은 작아진다. PMOS 트랜지스터의 경우에는, 보디 단자의 전압이 소스 단자의 전압보다 낮을수록 백 게이트 바이어스 효과가 작아지기 때문에, 임계값 전압은 작아진다.
통상, 이들의 현상은 보디 영역이 완전히 공핍화하지 않은 부분 공핍형 디바이스에서 현저히 발생하며, 보디 영역이 전부 공핍화하는 완전 공핍형 디바이스에서는 발생하지 않는다.
또한, 반도체 회로에서는 종종 저항 소자가 사용된다. 이 저항 소자는, 벌크(bulk)의 웰 영역 중에 형성된 확산 영역(확산 저항)을 이용하여 구성되거나, 소망하는 저항값으로 설정한 폴리실리콘(폴리실리콘 저항)의 저항 형성 공정을 일반 프로세스 공정에 부가함으로써 실현되어 있다.
확산 저항의 경우는, 통상의 프로세스 공정을 변경하는 일 없이 저항을 실현할 수 있지만, 웰과 확산 영역 사이에서 발생하는 공핍층 용량이 크고, 고주파수로 동작하는 경우에는 손실이 크다.
한편, 폴리실리콘 저항의 경우에는 기생 용량을 작게 할 수 있어 고주파 영역에서도 사용할 수 있지만, 프로세스 공정이 증가하기 때문에, 칩 비용의 증대를 초래하게 된다.
또, 예를 들어 일본국 특허 공개 평성 제 6-291265 호 공보에는, 실리콘 산화막상의 두꺼운 실리콘층 부분에 NMOS 트랜지스터를 형성하고, 얇은 실리콘층 부분에 PMOS 트랜지스터를 형성한 CMOS 집적 회로가 개시되어 있는데, 형성하는 디바이스의 종류가 본원 발명과는 다르다.
종래의 반도체 집적 회로 장치는 이상과 같이 구성되어 있기 때문에, 부분 공핍형 디바이스 또는 완전 공핍형 디바이스중 어느 하나에 의해 형성하지 않으면 안되어, 저리크 전류(low leakage current)와 고속 동작을 동시에 실현하기 어렵다는 등의 과제가 있었다.
또한, 확산 저항을 이용하여 구성된 저항 소자에서는, 웰과 확산 영역 사이에서 발생하는 공핍층 용량이 커서, 고주파수로 동작하는 경우에는 손실이 커지게 된다는 등의 과제가 있었다.
또한, 폴리실리콘 저항을 이용하여 구성된 저항 소자에서는, 프로세스 공정을 증가하지 않으면 안되어, 칩 비용의 증대를 초래하게 된다는 등의 과제가 있었다.
본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위하여 이루어진 것으로, 부분 공핍형 디바이스와 완전 공핍형 디바이스를 동일 칩상에 형성하여, 저리크 전류와 고속 동작을 동시에 실현한 반도체 집적 회로 장치를 얻는 데에 있다.
또한, 본 발명의 목적은 동일 칩상에 있어서의 부분 공핍형 디바이스와 완전 공핍형 디바이스의 제조를 용이하게 실현할 수 있는 반도체 집적 회로 장치를 얻는 데에 있다.
또한, 본 발명의 목적은 막두께가 두꺼운 실리콘층과 얇은 실리콘층을 각각 저저항 소자와 고저항 소자로서 사용함으로써, 기생 용량이 작고 고주파에서도 사용할 수 있으며, 또한 특별한 프로세스 공정이 필요없는 반도체 집적 회로 장치를 얻는 데에 있다.
또한, 본 발명의 목적은 고밀도로 회로를 집적할 수 있음과 동시에, 신뢰성이 높고, 칩 비용의 저감을 도모할 수 있는 반도체 집적 회로 장치를 얻는 데에 있다.
도 1은 본 발명의 실시예 1에 의한 NMOS 트랜지스터를 나타내는 단면도,
도 2는 실리콘층의 두께를 변경하기 전의 SOI 기판을 나타내는 단면도,
도 3은 질화막을 형성한 SOI 기판을 나타내는 단면도,
도 4는 질화막을 소망하는 형상으로 가공한 SOI 기판을 나타내는 단면도,
도 5는 열 산화에 의해 열 산화막을 형성한 SOI 기판을 나타내는 단면도,
도 6은 실리콘층의 막두께가 서로 다른 SOI 기판을 나타내는 단면도,
도 7은 본 발명의 실시예 2에 의한 저항 소자를 나타내는 것으로, 도 7의 (a)는 평면도, 도 7의 (b)는 A-A 단면도,
도 8은 본 발명의 실시예 3에 의한 반도체 집적 회로 장치를 나타내는 구성도,
도 9는 본 발명의 실시예 4에 의한 보디 전압을 제어한 인버터 게이트를 나타내는 구성도,
도 10은 종래의 완전 공핍형 모드로 동작하는 NMOS 트랜지스터를 나타내는 단면도,
도 11은 부분 공핍형 디바이스를 나타내는 단면도,
도 12는 NMOS 트랜지스터의 심볼을 나타내는 모식도,
도 13은 NMOS 트랜지스터의 소스/드레인 단자간 전압(Vds)과 소스/드레인 단자간 전류(Ids)의 관계를 나타내는 그래프도.
도면의 주요 부분에 대한 부호의 설명
2 : 매립 산화막 3 : 실리콘층
3a : 두꺼운 실리콘층 3b : 얇은 실리콘층
4 : 산화막 10 : 저저항 소자
13 : 고저항 소자 17, 18, 19, 20 : 입출력 버퍼 영역
21 : 내부 회로 영역
제 1 발명에 기재된 발명에 대한 반도체 집적 회로 장치는, 매립 산화막상에 두꺼운 실리콘층과 얇은 실리콘층을 구비한 웨이퍼상에 각각 CMOS 디바이스를 형성하여, 두꺼운 실리콘층에 형성된 CMOS 디바이스를 부분 공핍형 모드로 동작시키고, 얇은 실리콘층에 형성된 CMOS 디바이스를 완전 공핍형 모드로 동작시키는 것이다.
제 2 발명에 대한 반도체 집적 회로 장치는, 두꺼운 실리콘층을 선택적으로 열 산화시켜 형성한 열 산화막을 에칭함으로써 얇은 실리콘층을 형성하고, 이 얇은 실리콘층에 형성된 디바이스를 완전 공핍형 모드로 동작시키는 것이다.
제 3 발명에 대한 반도체 집적 회로 장치는, 완전 공핍형 디바이스는 보디 전위를 플로팅으로 사용하고, 부분 공핍형 디바이스는 보디 전위를 전원 레벨, GND레벨, 혹은 그 밖의 전위에 고정하거나, 또는 디바이스의 스위칭 동작에 동기시켜 제어하는 것이다.
발명의 실시예
이하, 본 발명의 일실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 NMOS 트랜지스터를 나타내는 단면도로서, 도 1에 있어서 참조부호 (1)은 실리콘 기판, 참조부호 (2)는 매립 산화막, 참조부호 (3a)는 두꺼운 실리콘층, 참조부호 (3b)는 얇은 실리콘층, 참조부호 (4)는 산화막, 참조부호 (5)는 게이트 단자, 참조부호 (6)은 소스 단자, 참조부호 (7)은 드레인 단자이다. 이와 같이 매립 산화막(2)상의 두꺼운 실리콘층(3a)과 얇은 실리콘층(3b)에 각각 NMOS 트랜지스터가 형성되어 있다.
다음에 두꺼운 실리콘층(3a)과 얇은 실리콘층(3b)의 형성 방법에 대하여 도 2 내지 도 6에 근거하여 설명한다. 여기서, 도 2는 실리콘층의 두께를 변경하기 전의 SOI 기판을 나타내는 단면도, 도 3은 질화막을 형성한 SOI 기판을 나타내는 단면도, 도 4는 질화막을 소망하는 형상으로 가공한 SOI 기판을 나타내는 단면도, 도 5는 열 산화에 의해 열 산화막을 형성한 SOI 기판을 나타내는 단면도, 도 6은 실리콘층의 막두께가 서로 다른 SOI 기판을 나타내는 단면도이다.
우선, 도 2에 도시하는 SOI 기판을 산화하여, 도 3에 도시하는 바와 같이 산화막(SiO2)(4)을 형성한 후, 그 산화막(4)상에 질화막(Si3N4)(8)을 형성한다.
그런 다음, 도 4에 도시하는 바와 같이 사진 제판 기술과 에칭 기술에 의해, 소정 범위의 질화막(8)을 제거하여 질화막(8)을 소망하는 형상으로 가공한다.
다음에, 도 5에 도시하는 바와 같이 열 산화에 의해 산화막(열 산화막)(4)을 형성한다. 그 후, 질화막(8)과 산화막(4)을 제거하면, 도 6에 도시하는 바와 같이 두꺼운 실리콘층(3a)과 얇은 실리콘층(3b)을 갖는 기판을 형성할 수 있다.
그리고 그런 다음, 통상의 SOI 디바이스의 프로세스 공정에 의해 각 실리콘층(3a, 3b)에 MOS 디바이스를 형성하면, 도 1에 도시하는 바와 같은 구조를 얻을 수 있다. 또, 도 1에 있어서의 산화막(4)은 도 5에 도시한 열 산화 공정에 있어서, 산화막(4)이 매립 산화막(2)에 도달할 때까지 열 산화를 하여 형성된 것이다.
다음에 동작에 대하여 설명한다.
게이트 단자(5)에 전압이 인가된 경우, 얇은 실리콘층(3b)에 형성된 NMOS 트랜지스터의 보디 영역은 모두 공핍화되어 버리지만, 두꺼운 실리콘층(3a)에 형성된 NMOS 트랜지스터의 보디 영역은 모두 공핍화되지 않고서, 일부에는 다수 캐리어로서 홀이 축적되어 있는 P의 보디 영역이 존재한다.
따라서, 얇은 실리콘층(3b)에 형성된 NMOS 트랜지스터는 완전 공핍화 모드로 동작하여 리크 전류를 작게 할 수 있고, 두꺼운 실리콘층(3a)에 형성된 NMOS 트랜지스터는 부분 공핍형 모드로 동작하여 고속으로 동작시킬 수 있다.
이상과 같이, 본 실시예 1에 따르면 완전 공핍형 디바이스와 부분 공핍형 디바이스를 하나의 칩상에 혼재시킨 집적 회로를 얻을 수 있어, 각각의 디바이스의 장점인 저리크 전류와 고속 동작을 동시에 실현하는 집적 회로를 제공할 수 있는효과를 얻을 수 있다.
(실시예 2)
도 7은 본 발명의 실시예 2에 의한 저항 소자를 나타내는 평면도(도 7의 (a)) 및 A-A 단면도(도 7의 (b))이다. 또, 이하의 도시예에 있어서, 이미 도시한 부재와 동일 또는 상당하는 부분에는 동일 부호를 부여하고 그 설명을 생략한다.
도 7에 있어서, 참조부호 (10)은 저저항 소자, 참조부호 (11, 12)는 저저항 소자(10)의 접속점, 참조부호 (13)은 고저항 소자, 참조부호 (14, 15)는 고저항 소자(13)의 접속점이다.
두꺼운 실리콘층(3a)과 얇은 실리콘층(3b)은, 상술한 바와 같이 기판을 선택적으로 열 산화함으로써 형성된다. 이 때 산화막(4)은 매립 산화막(2)에 도달할 때까지 열 산화를 하여 형성되며, 이에 따라 저저항 소자(10)와 고저항 소자(13)를 분리하여 하나의 칩상에 형성하고 있다.
다음에 동작에 대하여 설명한다.
일반적으로 저항 소자를 흐르는 전류는, 대략 실리콘층의 막두께에 비례한다. 따라서, 두꺼운 실리콘층(3a)과 얇은 실리콘층(3b)을 상술한 요령으로 1개의 칩상에 형성함으로써, 저저항 소자(10)와 고저항 소자(13)를 용이하게 제조할 수 있다.
이상과 같이 본 실시예 2에 따르면, 두꺼운 실리콘층(3a) 및 얇은 실리콘층(3b)의 저면이 매립 산화막(2)에 접하고 있기 때문에, 기생 용량이 작고, 고주파에서도 사용할 수 있는 효과를 얻을 수 있다.
또한, 제조에 있어서 특별한 프로세스 공정도 필요없기 때문에, 칩 제조 비용을 저감할 수 있는 효과를 얻을 수 있다.
(실시예 3)
도 8은 본 발명의 실시예 3에 의한 반도체 집적 회로 장치를 나타내는 구성도로서, 도 8에 있어서, 참조부호 (17, 18, 19, 20)은 입출력 버퍼 영역, 참조부호 (21)은 내부 회로 영역이다.
다음에 동작에 대하여 설명한다.
입출력 버퍼 영역(17, 18, 19, 20)은 칩 외부와의 신호 교환을 하여, 대용량을 구동한다. 따라서, 입출력 버퍼 영역(17, 18, 19, 20)에는 게이트폭이 큰 트랜지스터가 사용된다. SOI 디바이스의 트랜지스터 내압은 게이트폭이 크게 될수록 저하한다. 따라서, 입출력 버퍼 영역(17, 18, 19, 20)은 상술한 부분 공핍형 디바이스로 구성하여, 그 보디 영역을 도시하지 않은 전원 레벨로 고정함으로써 트랜지스터 내압을 향상시킨다.
한편, 내부 회로 영역(21)은 상술한 완전 공핍형 디바이스를 이용한다. 보디 영역이 완전히 공핍화되어 버리기 때문에, 보디 영역의 전위를 고정하더라도 그 효과는 작다. 따라서, 완전 공핍형 디바이스의 보디 영역의 전위는 플로팅으로 사용한다.
이상과 같이, 본 실시예 3에 따르면, 완전 공핍형 디바이스로 구성된 내부 회로 영역(21)은 보디 콘택트 영역이 필요없어 고밀도로 회로를 집적할 수 있다. 따라서, 고내압의 입출력 버퍼 영역(17, 18, 19, 20)을 구비한 고밀도 SOI 집적 회로를 얻을 수 있어, 신뢰성의 향상이나 칩의 소(小)면적화에 따른 칩 비용의 저감을 도모할 수 있는 효과를 얻을 수 있다.
또, 상기 실시예 3에 있어서는, 입출력 버퍼 영역(17, 18, 19, 20)을 부분 공핍형 디바이스로 구성하고, 그 보디 영역을 도시하지 않은 전원 레벨에 고정하는 것으로 하여 설명하였는데, 이것에 한정되는 것이 아니라 GND 레벨, 혹은 그 밖의 전위로 고정하거나, 또는 디바이스의 스위칭 동작에 동기시켜 제어하는 것도 가능하다. 이 경우에도 고밀도로 회로를 집적할 수 있어 신뢰성의 향상이나 칩 비용의 저감을 도모할 수 있는 효과를 얻을 수 있다.
(실시예 4)
도 9는 본 발명의 실시예 4에 의한 보디 전압을 제어한 인버터 게이트를 나타내는 구성도로서, 도 9에 있어서 참조부호 (23)은 입력 단자, 참조부호 (24)는 출력 단자, 참조부호 (25)는 전원 단자이다.
다음에 동작에 대하여 설명한다.
NMOS와 PMOS의 보디 전극을 그 게이트 단자에 접속한다. 상술한 바와 같이, 보디 전극을 게이트 단자에 접속하면 고속 동작이 가능하게 된다. 입출력 버퍼 등 대용량을 구동하는 영역에서 사용하면 그 장점은 크다.
이상과 같이, 본 실시예 4에 따르면, 보디 전극을 게이트 단자에 접속하면 고속 동작이 가능하게 되고, 특히 입출력 버퍼 등 대용량을 구동하는 영역에서 사용하면 장점은 크고, 고속 동작의 집적 회로를 얻을 수 있는 효과를 얻을 수 있다.
이상과 같이, 본 발명에 따르면 매립 산화막상에 두꺼운 실리콘층과 얇은 실리콘층을 구비한 웨이퍼상에 각각 CMOS 디바이스를 형성하여, 두꺼운 실리콘층에 형성된 CMOS 디바이스를 부분 공핍형 모드로 동작시키고, 얇은 실리콘층에 형성된 CMOS 디바이스를 완전 공핍형 모드로 동작시키도록 구성하였기 때문에, 완전 공핍형 디바이스와 부분 공핍형 디바이스를 1개의 칩상에 혼재시킨 반도체 집적 회로 장치를 얻을 수 있어, 각각의 디바이스의 장점인 저리크 전류와 고속 동작을 동시에 실현하는 반도체 집적 회로 장치를 제공할 수 있는 효과가 있다.
본 발명에 따르면, 두꺼운 실리콘층을 선택적으로 열 산화시켜 형성한 열 산화막을 에칭함으로써 얇은 실리콘층을 형성하고, 이 얇은 실리콘층에 형성된 디바이스를 완전 공핍형 모드로 동작시키도록 구성하였기 때문에, 막두께가 다른 실리콘층을 용이하게 얻을 수 있고, 또한 고속으로 동작하는 반도체 집적 회로 장치를 얻을 수 있는 효과가 있다.
본 발명에 따르면, 완전 공핍형 디바이스는 보디 전위를 플로팅으로 사용하고, 부분 공핍형 디바이스는 보디 전위를 전원 레벨, GND 레벨, 혹은 그 밖의 전위에 고정하거나, 또는 디바이스의 스위칭 동작에 동기시켜 제어하도록 구성하기 때문에, 고밀도로 회로를 집적할 수 있음과 동시에, 신뢰성의 향상이나 칩의 소면적화에 따른 칩 비용의 저감을 도모할 수 있는 효과가 있다.
또한, 보디 전극을 게이트 단자에 접속하면 고속 동작이 가능하게 되어, 특히 입출력 버퍼 등 대용량을 구동하는 영역에서 사용하면 장점은 크고, 고속 동작의 집적 회로를 얻을 수 있는 효과가 있다.

Claims (5)

  1. 매립 산화막상에 두꺼운 실리콘층과 얇은 실리콘층을 구비한 웨이퍼상에 각각 CMOS 디바이스를 형성하고,
    상기 두꺼운 실리콘층에 형성된 CMOS 디바이스를 부분 공핍형 모드로 동작시키고,
    상기 얇은 실리콘층에 형성된 CMOS 디바이스를 완전 공핍형 모드로 동작시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    두꺼운 실리콘층을 선택적으로 열 산화시켜 형성한 열 산화막을 에칭함으로써 얇은 실리콘층을 형성하여, 상기 얇은 실리콘층에 형성된 디바이스를 완전 공핍형 모드로 동작시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    완전 공핍형 디바이스는 보디 전위를 플로팅 상태로 사용하고, 부분 공핍형 디바이스는 보디 전위를 전원 레벨, GND 레벨, 혹은 그 밖의 전위에 고정하거나, 또는 디바이스의 스위칭 동작에 동기시켜 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제 2 항에 있어서,
    완전 공핍형 디바이스는 보디 전위를 플로팅 상태로 사용하고, 부분 공핍형 디바이스는 보디 전위를 레벨, GND 레벨, 혹은 그 밖의 전위에 고정하거나, 또는 디바이스의 스위칭 동작에 동기시켜 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제 1 내지 4 항중 어느 한 항에 있어서,
    부분 공핍형 모드로 동작하는 입출력 버퍼 영역과,
    완전 공핍형 모드로 동작하는 내부 회로 영역을 구비하는 반도체 집적 회로 장치.
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