JP2010245081A - 半導体装置 - Google Patents
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Abstract
【課題】絶縁層上の半導体層に形成された部分空乏型のトランジスタにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置を提供する。
【解決手段】ＢＯＸ層１上のＳＯＩ層２に形成された部分空乏型の第１トランジスタ１０と、第２トランジスタ２０とを備え、第１トランジスタ１０は、ＳＯＩ層２上に絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有し、第２トランジスタ２０は、ＳＯＩ層２上に絶縁膜２３を介して形成されたゲート電極２４と、ゲート電極２４の両側下のＳＯＩ層２に形成されたＰ型のソース２５ａ又はドレイン２５ｂとを有し、第１トランジスタ１０のボディ領域にソース２５ａが電気的に接続されている。
【選択図】図１
【解決手段】ＢＯＸ層１上のＳＯＩ層２に形成された部分空乏型の第１トランジスタ１０と、第２トランジスタ２０とを備え、第１トランジスタ１０は、ＳＯＩ層２上に絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有し、第２トランジスタ２０は、ＳＯＩ層２上に絶縁膜２３を介して形成されたゲート電極２４と、ゲート電極２４の両側下のＳＯＩ層２に形成されたＰ型のソース２５ａ又はドレイン２５ｂとを有し、第１トランジスタ１０のボディ領域にソース２５ａが電気的に接続されている。
【選択図】図１
Description
本発明は、絶縁層上の半導体層に部分空乏型のトランジスタを備えた半導体装置に関する。
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Silicon On Insulator）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。ＳＯＩはドレイン電流の高ＯＮ／ＯＦＦ比あるいは急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器等に用いられる集積回路への応用が進んでいる。現在、ＳＯＩ構造を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor）は、様々な半導体集積回路に用いられている。特に、従来からあるバルク構造のＭＩＳＦＥＴの製造方法と同等に容易に製造できる部分空乏型（ＰＤ：Partially Depleted）のＳＯＩ構造からなるＭＩＳＦＥＴ（以下、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）は、半導体製品に広く応用されている。ＰＤ−ＳＯＩ ＭＩＳＦＥＴの構造については、例えば特許文献１に開示されている。
ＰＤ−ＳＯＩ ＭＩＳＦＥＴでは、素子分離膜と絶縁層（ＢＯＸ層ともいう。）とによって、ボディ領域が他の領域から電気的に分離されており、その電位（即ち、ボディ電位）は浮遊している。このため、基板浮遊効果と呼ばれる現象のデバイス特性への影響（例えば、ヒストリー効果）を考慮しなくてはならない。ここで、ヒストリー効果とは、ゲート、ドレイン、ソースに印加されていた電圧の履歴によって、ボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまう現象のことである。
また、ヒストリー効果は、例えば図１０に示すような既知のボディ電位固定方法により抑制することができる。
また、ヒストリー効果は、例えば図１０に示すような既知のボディ電位固定方法により抑制することができる。
図８（ａ）及び（ｂ）は、従来例に係るＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０の構成例を示す断面図である。図８（ａ）及び（ｂ）に示すように、このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０は、ＢＯＸ層９１上のＳＯＩ層９２の表面に形成されたゲート絶縁膜９３と、ゲート絶縁膜９３を介してＳＯＩ層９２上に形成されたゲート電極９４と、ゲート電極９４の両側下のＳＯＩ層９２に形成されたＮ型のソース９５ａ又はドレイン９５ｂと、ゲート電極９４直下の領域のＳＯＩ層（即ち、ボディ領域）９２に接続するＰ+層９６と、を有する。
このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０では、その動作時には図８（ｂ）に示すように、空乏層９２ａがＢＯＸ層９１まで達せずに中性領域９２ｂが残る。また、コンタクト９７及びＰ+層９６を介してボディ領域９２の電位（即ち、ボディ電位）が所望の電位（例えば、接地電位）に固定されるため、基板浮遊効果が抑えられ、ヒストリー効果が抑制される。このような構造は、ボディコンタクトと呼ばれ、又はボディタイとも呼ばれており、例えば特許文献２に開示されている。
なお、図８（ａ）では、作図の都合から図８（ｂ）に示した層間絶縁膜９８の図示を省略している。
なお、図８（ａ）では、作図の都合から図８（ｂ）に示した層間絶縁膜９８の図示を省略している。
しかしながら、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０において、そのボディ電位を固定した場合（即ち、ボディコンタクトの場合）は、デバイス特性は安定するが、その一方で、ボディ領域に寄生容量が生じるため、ＯＮ（オン）電流が低下し、ドレイン電流のＯＮ／ＯＦＦ（オフ）比が低下したり、サブスレッショルドスイング値（Ｓ値）が増加したりしてしまうという課題があった。つまり、ＰＤ−ＳＯＩ ＭＯＳＦＥＴ９０の駆動電流が低下し、その電流駆動能力はバルクシリコンと同程度となってしまうという課題があった。このため、図８（ａ）及び（ｂ）に示した構造では、ＳＯＩの長所を十分に活かすことができない可能性があった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁層上の半導体層に形成された部分空乏型のトランジスタにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置の提供を目的とする。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁層上の半導体層に形成された部分空乏型のトランジスタにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置の提供を目的とする。
上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型の第１トランジスタと、前記半導体層に形成された第２トランジスタと、を備え、前記第１トランジスタは、前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の両側下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を有し、前記第２トランジスタは、前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両側下の前記半導体層に形成された第２導電型の第２ソース又は第２ドレインと、を有し、前記第２ソース又は前記第２ドレインの一方が、前記第１ゲート電極直下の領域の前記半導体層に電気的に接続されていることを特徴とするものである。
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「部分空乏型のトランジスタ」とは、トランジスタの動作時に、ゲート電極直下の領域の半導体層（即ち、ボディ領域）が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスタのことである。なお、ゲート電極と半導体層との間にある絶縁膜は、半導体層の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
このような構成であれば、第１トランジスタがＯＮのときは第２トランジスタがＯＦＦとなり、第１トランジスタがＯＦＦのときは第２トランジスタがＯＮとなるようにすることができ、第１トランジスタのＯＮ、ＯＦＦに合わせて、ボディフロート構造とボディコンタクト構造とを切り替えることができる。つまり、第１トランジスタがＯＮのときは、第１トランジスタをボディフロート構造にする（即ち、ボディ電位を浮遊させる）ことができる。また、第１トランジスタがＯＦＦのときは、第１トランジスタをボディコンタクト構造にする（即ち、ボディ電位を固定する）ことができる。
この場合、第１トランジスタのＯＮ電流はボディフロートの効果により高くなり、ＯＦＦ電流はボディコンタクトの効果により低くなる。また、第１トランジスタのＯＦＦ時は、ボディコンタクトの効果により第１トランジスタのボディ電位はリセットされるため、第１トランジスタにおけるヒストリー効果は抑制される。従って、第１トランジスタにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
この場合、第１トランジスタのＯＮ電流はボディフロートの効果により高くなり、ＯＦＦ電流はボディコンタクトの効果により低くなる。また、第１トランジスタのＯＦＦ時は、ボディコンタクトの効果により第１トランジスタのボディ電位はリセットされるため、第１トランジスタにおけるヒストリー効果は抑制される。従って、第１トランジスタにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
また、上記の半導体装置において、前記第１ゲート電極と前記第２ゲート電極とが電気的に接続されていることを特徴としても良い。このような構成であれば、第１ゲート電極と第２ゲート電極とを常に同じ電位とすることができ、第１トランジスタのＯＮ／ＯＦＦの切り替えと、第２トランジスタのＯＦＦ／ＯＮの切り替えとを同期させることができる。第１ゲート電極と第２ゲート電極とが電気的に分離されている場合と比べて、第１ゲート電極及び第２ゲート電極に接続する信号線を共通化できるので、信号線の本数や端子の数を削減することができる。
また、上記の半導体装置において、前記第１ゲート電極と前記第２ゲート電極とが電気的に分離されていることを特徴としても良い。このような構成であれば、第１トランジスタのＯＮ／ＯＦＦの切り替え、及び、第２トランジスタのＯＦＦ／ＯＮの切り替えについて、同期又は非同期を選択することができる。第１ゲート電極と第２ゲート電極とが電気的に接続されている場合と比べて、設計の自由度を高いものとすることができる。
また、上記の半導体装置において、前記第１ゲート電極と前記第２ゲート電極とが電気的に分離されていることを特徴としても良い。このような構成であれば、第１トランジスタのＯＮ／ＯＦＦの切り替え、及び、第２トランジスタのＯＦＦ／ＯＮの切り替えについて、同期又は非同期を選択することができる。第１ゲート電極と第２ゲート電極とが電気的に接続されている場合と比べて、設計の自由度を高いものとすることができる。
また、上記の半導体装置において、前記半導体層に形成された部分空乏型の第３トランジスタと、前記半導体層に形成された第４トランジスタと、をさらに備え、前記第３トランジスタは、前記半導体層上に絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極の両側下の前記半導体層に形成された第２導電型の第３ソース又は第３ドレインと、を有し、前記第４トランジスタは、前記半導体層上に絶縁膜を介して形成された第４ゲート電極と、前記第４ゲート電極の両側下の前記半導体層に形成された第１導電型の第４ソース又は第４ドレインと、を有し、前記第４ソース又は第４ドレインの一方が、前記第２ゲート電極直下の領域の前記半導体層に電気的に接続され、前記第１トランジスタと前記第３トランジスタとによってインバーター回路が構成されていることを特徴としても良い。
このような構成であれば、第３トランジスタがＯＮのときは、そのボディ領域をボディフロート構造にすることができ、第３トランジスタがＯＦＦのときは、そのボディ領域をボディコンタクト構造にすることができる。従って、第１トランジスタと同様、第３トランジスタにおいても、ＯＮ電流は高くなりＯＦＦ電流は低くなり、ヒストリー効果も抑制される。従って、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現したインバーター回路を提供することができる。
また、上記の半導体装置において、前記第３ゲート電極と前記第４ゲート電極とが電気的に接続されていることを特徴としても良い。このような構成であれば、第３ゲート電極と第４ゲート電極とを同じ電位に固定することができ、第３トランジスタのＯＮ／ＯＦＦの切り替えと、第４トランジスタのＯＦＦ／ＯＮの切り替えとを同期させることができる。第３ゲート電極と第４ゲート電極とが電気的に分離されている場合と比べて、信号線の本数や端子の数を削減することができる。
また、上記の半導体装置において、前記第３ゲート電極と前記第４ゲート電極とが電気的に分離されていることを特徴としても良い。このような構成であれば、第３トランジスタのＯＮ／ＯＦＦの切り替え、及び、第４トランジスタのＯＦＦ／ＯＮの切り替えについて、同期又は非同期を選択することができる。第３ゲート電極と第４ゲート電極とが電気的に接続されている場合と比べて、設計の自由度を高いものとすることができる。
また、上記の半導体装置において、前記第３ゲート電極と前記第４ゲート電極とが電気的に分離されていることを特徴としても良い。このような構成であれば、第３トランジスタのＯＮ／ＯＦＦの切り替え、及び、第４トランジスタのＯＦＦ／ＯＮの切り替えについて、同期又は非同期を選択することができる。第３ゲート電極と第４ゲート電極とが電気的に接続されている場合と比べて、設計の自由度を高いものとすることができる。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。図１（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上のＳＯＩ層２に形成されたＮチャネル型の第１トランジスタ１０と、Ｐチャネル型の第２トランジスタ２０とを含んで構成されている。ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ2）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。
（１）第１実施形態
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。図１（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上のＳＯＩ層２に形成されたＮチャネル型の第１トランジスタ１０と、Ｐチャネル型の第２トランジスタ２０とを含んで構成されている。ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ2）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。
第１トランジスタ１０は、例えば、絶縁膜１３を介してＳＯＩ層２上に形成されたゲート電極１４と、このゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂと、を有する。この第１トランジスタ１０は、部分空乏型のＭＩＳＦＥＴ（即ち、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）であり、その動作時には図１（ｂ）に示すように、ゲート電極１４直下の領域のＳＯＩ層（即ち、ボディ領域）２において、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。また、第２トランジスタ２０も、例えばＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、絶縁膜２３を介してＳＯＩ層２上に形成されたゲート電極２４と、このゲート電極２４の両側下のＳＯＩ層２に形成されたＰ型のソース２５ａ又はドレイン２５ｂと、を有する。絶縁膜１３、２３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ2若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極１４、２４は、例えばリン、ボロン等の不純物を含むポリシリコンからなる。
図１（ｂ）に示すように、この半導体装置では、ソース２５ａ又はドレイン２５ｂの一方が、第１トランジスタ１０のボディ領域２と直に接するように配置されている。これにより、ソース２５ａ又はドレイン２５ｂの一方を第１トランジスタ１０のボディ領域２に電気的に接続することができる。また、ソース２５ａ又はドレイン２５ｂの他方を、コンタクト２７を介して固定電位に接続することが可能となっている。ここで、固定電位とは、例えば接地電位、電源ＶＳＳ又はＶＤＤなどである。また、この半導体装置では、図１（ａ）に示すように、ゲート電極１４、２４が互いに電気的に接続されている。なお、図１（ａ）では、図面の複雑化を回避するために層間絶縁膜５の図示を省略している。
図２は、第１トランジスタ１０及び第２トランジスタ２０の伝達特性（即ち、Ｖｇ−Ｉｄ特性）を模式的に示す図である。図２において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。図２に示すように、Ｎチャネル型の第１トランジスタ１０では、ドレイン電圧Ｖｄが一定の条件下で、ゲート電圧ＶｇをＶＳＳからＶＤＤの方向へ増加させると、ドレイン電流Ｉｄもこれに応じて増加する。一方、Ｐチャネル型の第２トランジスタ２０では、ドレイン電圧Ｖｄが一定の条件下で、ゲート電圧ＶｇをＶＳＳからＶＤＤの方向へ増加させると、ドレイン電流Ｉｄはこれに応じて減少する。
ここで、本発明の第１実施形態では、第１トランジスタ１０がＯＮのとき（即ち、所望の大きさ以上のドレイン電流Ｉｄが流れるとき）は第２トランジスタ２０がＯＦＦとなり、第１トランジスタ１０がＯＦＦのときは第２トランジスタ２０がＯＮとなるように、第１トランジスタ１０の閾値電圧Ｖｔｈと、第２トランジスタ２０のＶｔｈとがそれぞれ調整されている。
ここで、本発明の第１実施形態では、第１トランジスタ１０がＯＮのとき（即ち、所望の大きさ以上のドレイン電流Ｉｄが流れるとき）は第２トランジスタ２０がＯＦＦとなり、第１トランジスタ１０がＯＦＦのときは第２トランジスタ２０がＯＮとなるように、第１トランジスタ１０の閾値電圧Ｖｔｈと、第２トランジスタ２０のＶｔｈとがそれぞれ調整されている。
例えば、第１トランジスタ１０はエンハンスメント型に設定され、第２トランジスタ２０はデプリーション型に設定されている。そして、ゲート電極１４、２４の電位がＶＳＳ（例えば、ＯＶ）以下のときは第１トランジスタ１０はＯＦＦになり、第２トランジスタ２０はＯＮになり、且つ、ゲート電極１４、２４の電位がＶｘ（ＶＳＳ＜Ｖｘ＜ＶＤＤ）のときは第１トランジスタ１０はＯＮになり、第２トランジスタ２０はＯＦＦになるように、第１トランジスタ１０と第２トランジスタ２０の各Ｖｔｈが調整されている（なお、第１トランジスタ１０は必ずしもエンハンスメント型に限定されず、また、第２トランジスタ２０は必ずしもデプリーション型に限定されない。デバイスのその他の特性如何によっては、第１トランジスタ１０がデプリーション型で、第２トランジスタ２０がエンハンスメント型であっても良い。或いは、第１トランジスタ１０と第２トランジスタ２０の両方がエンハンスメント型であっても良いし、これら両方がデプリーション型であっても良い。）。
このように、本発明の第１実施形態によれば、第１トランジスタ１０がＯＮのときは第２トランジスタ２０がＯＦＦとなり、第１トランジスタ１０がＯＦＦのときは第２トランジスタ２０がＯＮとなり、第１トランジスタ１０のＯＮ、ＯＦＦに合わせて、ボディフロート構造とボディコンタクト構造とを切り替えることができる。つまり、第１トランジスタ１０がＯＮのときは、第１トランジスタ１０をボディフロート構造にする（即ち、ボディ電位を浮遊させる）ことができる。また、第１トランジスタ１０がＯＦＦのときは、第１トランジスタをボディコンタクト構造にする（即ち、ボディ電位を固定する）ことができる。
この場合、第１トランジスタ１０のＯＮ電流はボディフロートの効果により高くなり、ＯＦＦ電流はボディコンタクトの効果により低くなる。また、第１トランジスタ１０のＯＦＦときは、ボディコンタクトの効果により第１トランジスタ１０のボディ電位はリセットされるため、第１トランジスタ１０におけるヒストリー効果は抑制される。従って、第１トランジスタ１０において、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
この第１実施形態では、ＢＯＸ層１が本発明の「絶縁層」に対応し、ＳＯＩ層２が本発明の「半導体層」に対応している。また、第１トランジスタ１０が本発明の「第１トランジスタ」に対応し、ゲート電極１４が本発明の「第１ゲート電極」に対応し、ソース１５ａが本発明の「第１ソース」に対応し、ドレイン１５ｂが本発明の「第１ドレイン」に対応している。さらに、第２トランジスタ２０が本発明の「第２トランジスタ」に対応し、ゲート電極２４が本発明の「第２ゲート電極」に対応し、ソース２５ａが本発明の「第２ソース」に対応し、ドレイン２５ｂが本発明の「第２ドレイン」に対応している。
なお、本発明において、ＯＦＦ電流が低くなる理由を以下に説明する。
ＭＩＳＦＥＴにおいて、ドレイン電圧Ｖｄ＞１．１Ｖ程度の条件下では、インパクトイオン化現象が発生する（この現象はＳＯＩ固有の現象ではない。）。ここで、インパクトイオン化現象とは、荷電粒子とＳｉ原子との衝突により、多数の電子‐ホール対が発生する現象のことである。即ち、チャネルがＯＮのときにチャネルを流れる荷電粒子（ｎは電子、ｐはホール）がドレイン近傍の電界によって加速されて、ある程度以上（約１．５ｅＶ以上）のエネルギーを得てＳｉ原子に衝突すると、そのエネルギーによってＳｉはイオン化し、電子を放出する。また、電子放出に伴い、ホールも生成される。つまり、インパクトイオン化現象により多数の電子−ホール対ができる。
ＭＩＳＦＥＴにおいて、ドレイン電圧Ｖｄ＞１．１Ｖ程度の条件下では、インパクトイオン化現象が発生する（この現象はＳＯＩ固有の現象ではない。）。ここで、インパクトイオン化現象とは、荷電粒子とＳｉ原子との衝突により、多数の電子‐ホール対が発生する現象のことである。即ち、チャネルがＯＮのときにチャネルを流れる荷電粒子（ｎは電子、ｐはホール）がドレイン近傍の電界によって加速されて、ある程度以上（約１．５ｅＶ以上）のエネルギーを得てＳｉ原子に衝突すると、そのエネルギーによってＳｉはイオン化し、電子を放出する。また、電子放出に伴い、ホールも生成される。つまり、インパクトイオン化現象により多数の電子−ホール対ができる。
ＭＩＳＦＥＴがＮチャネル型の場合、生成された電子は電位の高いドレインに流れ、ホールは電位の低いボディ領域に流れ込む（Ｐチャネル型の場合は電子とホールの流れが逆となる。）。Ｎチャネル型の場合はホールの供給によってボディ電位は上がる。Ｐチャネル型の場合は電子の供給によってボディ電位が下がる。いずれにしてもＭＩＳＦＥＴの閾値電圧Ｖｔｈはインパクトイオンによって低下する。さらに、キャリア自体も増えるため、ＯＮ電流の増加につながる。ここで、ＳＯＩの場合はボディが浮遊しているため、その影響はバルクの場合と比べて、明らかに大きい。
図９はＰＤ−ＳＯＩ ＭＩＳＦＥＴがＮチャネル型の場合のインパクトイオン化現象によるＶｔｈの変化を模式的に示す図である。チャネル電流（即ち、ＯＮ電流）が流れるとインパクトイオン化現象によりＶｔｈが下がる。従って、ＰＤ−ＳＯＩ ＭＩＳＦＥＴがＯＮからＯＦＦへと変化したときに、Ｖｔｈは既に下がっているため、ＯＦＦ電流が増加してしまう。これに対し、本発明では、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ（即ち、第１トランジスタ１０）がＯＦＦのときに、ボディ領域にたまったホールを排出するパス（即ち、第２トランジスタ２０）があるため、ＯＦＦ電流を低くすることができる。
（２）第２実施形態
上記の第１実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。
図３（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図と断面図である。図３（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上のＳＯＩ層２に形成されたＰチャネル型の第１トランジスタ３０と、Ｎチャネル型の第２トランジスタ４０とを含んで構成されている。
上記の第１実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。
図３（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図と断面図である。図３（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上のＳＯＩ層２に形成されたＰチャネル型の第１トランジスタ３０と、Ｎチャネル型の第２トランジスタ４０とを含んで構成されている。
第１トランジスタ３０は、例えば、絶縁膜３３を介してＳＯＩ層２上に形成されたゲート電極３４と、このゲート電極３４の両側下のＳＯＩ層２に形成されたＰ型のソース３５ａ又はドレイン３５ｂと、を有する。第１トランジスタ３０は、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、その動作時には図３（ｂ）に示すように、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。また、第２トランジスタ４０も、例えば、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、絶縁膜４３を介してＳＯＩ層２上に形成されたゲート電極４４と、このゲート電極４４の両側下のＳＯＩ層２に形成されたＮ型のソース４５ａ又はドレイン４５ｂと、を有する。絶縁膜３３、４３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ2若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極３４、４４は、例えばリン、ボロン等の不純物を含むポリシリコンからなる。
図３（ｂ）に示すように、この半導体装置では、ソース４５ａ又はドレイン４５ｂの一方は第１トランジスタ３０のボディ領域２と直に接するように配置されている。これにより、ソース４５ａ又はドレイン４５ｂの一方を第１トランジスタ３０のボディ領域２に電気的に接続することができる。また、ソース４５ａ又はドレイン４５ｂの他方を、コンタクト３７を介して固定電位に接続することが可能となっている。また、図３（ａ）に示すように、ゲート電極３４、４４は電気的に接続されている。なお、図３（ａ）では、図面の複雑化を回避するために層間絶縁膜５の図示を省略している。
図４は第１トランジスタ３０及び第２トランジスタ４０の伝達特性（即ち、Ｖｇ−Ｉｄ特性）を模式的に示す図である。図４において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。図４に示すように、Ｐチャネル型の第１トランジスタ３０では、ドレイン電圧Ｖｄが一定の条件下で、ゲート電圧ＶｇをＶＳＳからＶＤＤの方向へ増加させると、ドレイン電流Ｉｄはこれに応じて減少する。一方、Ｎチャネル型の第２トランジスタ４０では、ドレイン電圧Ｖｄが一定の条件下で、ゲート電圧ＶｇをＶＳＳからＶＤＤの方向へ増加させると、ドレイン電流Ｉｄもこれに応じて増加する。
ここで、本発明の第２実施形態では、第１トランジスタ３０がＯＮのときは第２トランジスタ４０がＯＦＦとなり、第１トランジスタ３０がＯＦＦのときは第２トランジスタ４０がＯＮとなるように、第１トランジスタ３０のＶｔｈと、第２トランジスタ４０のＶｔｈとがそれぞれ調整されている。例えば、第１トランジスタ３０はエンハンスメント型に設定され、第２トランジスタ４０はデプリーション型に設定されている。そして、ゲート電極３４、４４の電位がＶＳＳ（例えば、ＯＶ）以上のときは第１トランジスタ３０はＯＦＦになり、第２トランジスタ４０はＯＮになり、且つ、ゲート電極３４、４４の電位がＶｘ（ＶＳＳ＞Ｖｘ＞ＶＤＤ）のときは第１トランジスタ３０はＯＮになり、第２トランジスタ４０はＯＦＦになるように、第１トランジスタ３０と第２トランジスタの各Ｖｔｈは調整されている。
このように、本発明の第２実施形態によれば、第１実施形態と同様、第１トランジスタ３０がＯＮのときは、第１トランジスタ３０をボディフロート構造にすることができる。また、第１トランジスタ３０がＯＦＦのときは、第１トランジスタ３０をボディコンタクト構造にすることができる。従って、第１トランジスタ３０において、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
この第２実施形態では、第１トランジスタ３０が本発明の「第１トランジスタ」に対応し、ゲート電極３４が本発明の「第１ゲート電極」に対応し、ソース３５ａが本発明の「第１ソース」に対応し、ドレイン３５ｂが本発明の「第１ドレイン」に対応している。さらに、第２トランジスタ４０が本発明の「第２トランジスタ」に対応し、ゲート電極４４が本発明の「第２ゲート電極」に対応し、ソース４５ａが本発明の「第２ソース」に対応し、ドレイン４５ｂが本発明の「第２ドレイン」に対応している。その他の対応関係は第１実施形態と同じである。
この第２実施形態では、第１トランジスタ３０が本発明の「第１トランジスタ」に対応し、ゲート電極３４が本発明の「第１ゲート電極」に対応し、ソース３５ａが本発明の「第１ソース」に対応し、ドレイン３５ｂが本発明の「第１ドレイン」に対応している。さらに、第２トランジスタ４０が本発明の「第２トランジスタ」に対応し、ゲート電極４４が本発明の「第２ゲート電極」に対応し、ソース４５ａが本発明の「第２ソース」に対応し、ドレイン４５ｂが本発明の「第２ドレイン」に対応している。その他の対応関係は第１実施形態と同じである。
（３）第３実施形態
上記の第１、第２実施形態では、第１トランジスタのゲート電極と第２トランジスタのゲート電極とが電気的に接続されている場合について説明した。これにより、ゲート電極同士を常に同電位とすることができ、第１トランジスタのＯＮ／ＯＦＦの切り替えと、第２トランジスタのＯＦＦ／ＯＮの切り替えとを同期させることができる。しかしながら、本発明はこれに限られることはない。
図５（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置の構成例を示す平面図である。本発明では、図５（ａ）に示すように、第１トランジスタ１０のゲート電極１４と第２トランジスタ２０のゲート電極２４とが電気的に分離していても良い。また、図５（ｂ）に示すように、第１トランジスタ３０のゲート電極３４と、第２トランジスタ４０のゲート電極４４とが電気的に分離していても良い。
上記の第１、第２実施形態では、第１トランジスタのゲート電極と第２トランジスタのゲート電極とが電気的に接続されている場合について説明した。これにより、ゲート電極同士を常に同電位とすることができ、第１トランジスタのＯＮ／ＯＦＦの切り替えと、第２トランジスタのＯＦＦ／ＯＮの切り替えとを同期させることができる。しかしながら、本発明はこれに限られることはない。
図５（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置の構成例を示す平面図である。本発明では、図５（ａ）に示すように、第１トランジスタ１０のゲート電極１４と第２トランジスタ２０のゲート電極２４とが電気的に分離していても良い。また、図５（ｂ）に示すように、第１トランジスタ３０のゲート電極３４と、第２トランジスタ４０のゲート電極４４とが電気的に分離していても良い。
このような構成であれば、第１、第２実施形態と比べて、ゲート電極に接続する信号線が別々となるので、信号線の本数や端子の数が増えてしまう。しかしながら、第１トランジスタのＯＮ／ＯＦＦの切り替え、及び、第２トランジスタのＯＦＦ／ＯＮの切り替えについて、同期又は非同期を選択することができるようになる。
例えば、図５（ａ）において、ゲート電極１４とゲート電極２４とに同じタイミングで電圧を印加して、第１トランジスタ１０のＯＮ／ＯＦＦの切り替えと、第２トランジスタ２０のＯＦＦ／ＯＮの切り替えを同時に行うことができる。また、ゲート電極１４とゲート電極２４とに異なるタイミングで電圧を印加して、第１トランジスタ１０のＯＮ／ＯＦＦの切り替えと、第２トランジスタ２０のＯＦＦ／ＯＮの切り替えをそれぞれ独立して行うこともできる。このため、第１、第２実施形態と比べて、半導体装置の設計の自由度を高めることができる。この第３実施形態における本発明との対応関係は、第１、第２実施形態と同じである。
例えば、図５（ａ）において、ゲート電極１４とゲート電極２４とに同じタイミングで電圧を印加して、第１トランジスタ１０のＯＮ／ＯＦＦの切り替えと、第２トランジスタ２０のＯＦＦ／ＯＮの切り替えを同時に行うことができる。また、ゲート電極１４とゲート電極２４とに異なるタイミングで電圧を印加して、第１トランジスタ１０のＯＮ／ＯＦＦの切り替えと、第２トランジスタ２０のＯＦＦ／ＯＮの切り替えをそれぞれ独立して行うこともできる。このため、第１、第２実施形態と比べて、半導体装置の設計の自由度を高めることができる。この第３実施形態における本発明との対応関係は、第１、第２実施形態と同じである。
（４）第４実施形態
図６は、本発明の第４実施形態に係る半導体装置の構成例を示す平面図である。図６に示すように、この半導体装置は、例えば、第１実施形態で説明した第１トランジスタ１０及び第２トランジスタ２０と、第２実施形態で説明した第１トランジスタ（以下、説明の便宜上から第３トランジスタという。）３０及び第２トランジスタ（以下、同理由から第４トランジスタという。）４０と、を有し、これら各トランジスタの組み合わせにより、ＣＭＯＳインバーター回路５０を構成している。
図６は、本発明の第４実施形態に係る半導体装置の構成例を示す平面図である。図６に示すように、この半導体装置は、例えば、第１実施形態で説明した第１トランジスタ１０及び第２トランジスタ２０と、第２実施形態で説明した第１トランジスタ（以下、説明の便宜上から第３トランジスタという。）３０及び第２トランジスタ（以下、同理由から第４トランジスタという。）４０と、を有し、これら各トランジスタの組み合わせにより、ＣＭＯＳインバーター回路５０を構成している。
即ち、このＣＭＯＳインバーター回路５０は、第１トランジスタ１０と、第２トランジスタ２０と、第３トランジスタ３０及び第４トランジスタ４０、を含む。第１トランジスタ１０のソース１５ａと電源線ＶＳＳとが電気的に接続され、第１トランジスタ１０のドレイン１５ｂと第３トランジスタ３０のドレイン３５ｂとが電気的に接続され、第３トランジスタ３０のソース３５ａが電源線ＶＤＤに接続されている。また、第２トランジスタ２０のドレイン２５ｂがＶＳＳに電気的に接続され、第２トランジスタ２０のソース２５ａが第１トランジスタ１０のボディ領域に接続されている。さらに、第４トランジスタ４０のソース４５ａがＶＤＤに接続され、第４トランジスタ４０のドレイン４５ｂが第３トランジスタ３０のボディ領域に接続されている。
また、第１トランジスタ１０のゲート電極１４と、第３トランジスタ３０のゲート電極３４とが共に入力信号線Ａに電気的に接続されている。さらに、第１トランジスタ１０のドレイン１５ｂと、第３トランジスタ３０のドレイン３５ｂとが共に出力信号線Ｂに電気的に接続されている。
例えば、入力信号線Ａの電位がＶＤＤ（＞ＶＳＳ）のときは、第１トランジスタ１０がＯＮになり、第３トランジスタ３０がＯＦＦになる。このため、出力信号線Ｂの電位はＶＳＳとほぼ等しくなる。ここで、第２トランジスタ２０はＯＦＦとなるため、第１トランジスタ１０はボディフロート構造となる。従って、第１トランジスタ１０のＯＮ電流を（ボディコンタクト構造と比べて）高くすることができる。一方、第４トランジスタ４０はＯＮとなるため、第３トランジスタ３０はボディコンタクト構造となる。従って、第３トランジスタ３０のＯＦＦ電流を（ボディフロート構造と比べて）低くすることができる。さらに、ボディコンタクト構造により、第３トランジスタ３０のボディ電位はリセットされるため、第３トランジスタ３０のボディ電位はリセットされ、第３トランジスタ３０におけるヒストリー効果は抑制される。
例えば、入力信号線Ａの電位がＶＤＤ（＞ＶＳＳ）のときは、第１トランジスタ１０がＯＮになり、第３トランジスタ３０がＯＦＦになる。このため、出力信号線Ｂの電位はＶＳＳとほぼ等しくなる。ここで、第２トランジスタ２０はＯＦＦとなるため、第１トランジスタ１０はボディフロート構造となる。従って、第１トランジスタ１０のＯＮ電流を（ボディコンタクト構造と比べて）高くすることができる。一方、第４トランジスタ４０はＯＮとなるため、第３トランジスタ３０はボディコンタクト構造となる。従って、第３トランジスタ３０のＯＦＦ電流を（ボディフロート構造と比べて）低くすることができる。さらに、ボディコンタクト構造により、第３トランジスタ３０のボディ電位はリセットされるため、第３トランジスタ３０のボディ電位はリセットされ、第３トランジスタ３０におけるヒストリー効果は抑制される。
また、入力信号線Ａの電位が−ＶＤＤ（＜ＶＳＳ）のときは、第１トランジスタ１０がＯＦＦになり、第３トランジスタ３０がＯＮになる。このため、出力信号線Ｂの電位はＶＤＤとほぼ等しくなる。ここで、第２トランジスタ２０はＯＮとなるため、第１トランジスタ１０はボディコンタクト構造となる。従って、第１トランジスタ１０のＯＦＦ電流を（ボディフロート構造と比べて）低くすることができる。さらに、ボディコンタクト構造により、第１トランジスタ１０のボディ電位はリセットされるため、第１トランジスタ１０におけるヒストリー効果は抑制される。一方、第４トランジスタ４０はＯＦＦとなるため、第３トランジスタ３０はボディフロート構造となる。従って、第３トランジスタ３０のＯＮ電流を（ボディコンタクト構造と比べて）高くすることができる。
このように、本発明の第３実施形態によれば、第１、第２実施形態で説明した各トランジスタ１０、２０、３０、４０が応用されるため、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現したＣＭＯＳインバーター回路５０を提供することができる。
この第４実施形態では、第３トランジスタ３０が本発明の「第３トランジスタ」に対応し、ゲート電極３４が本発明の「第３ゲート電極」に対応し、ソース３５ａが本発明の「第３ソース」に対応し、ドレイン３５ｂが本発明の「第３ドレイン」に対応している。さらに、第４トランジスタ４０が本発明の「第４トランジスタ」に対応し、ゲート電極４４が本発明の「第４ゲート電極」に対応し、ソース４５ａが本発明の「第４ソース」に対応し、ドレイン４５ｂが本発明の「第４ドレイン」に対応している。また、ＣＭＯＳインバーター回路５０が本発明の「インバーター回路」に対応している。その他の対応関係は第１実施形態と同じである。
この第４実施形態では、第３トランジスタ３０が本発明の「第３トランジスタ」に対応し、ゲート電極３４が本発明の「第３ゲート電極」に対応し、ソース３５ａが本発明の「第３ソース」に対応し、ドレイン３５ｂが本発明の「第３ドレイン」に対応している。さらに、第４トランジスタ４０が本発明の「第４トランジスタ」に対応し、ゲート電極４４が本発明の「第４ゲート電極」に対応し、ソース４５ａが本発明の「第４ソース」に対応し、ドレイン４５ｂが本発明の「第４ドレイン」に対応している。また、ＣＭＯＳインバーター回路５０が本発明の「インバーター回路」に対応している。その他の対応関係は第１実施形態と同じである。
（５）第５実施形態
上記の第４実施形態では、図６に示したように、各ゲート電極１４、２４、３４、４４の全てが入力信号線Ａに電気的に接続されている場合について説明した。しかしながら、本発明に係るＣＭＯＳインバーター回路はこれに限られることはない。
図７は、本発明の第５実施形態に係る半導体装置の構成例を示す平面図である。図７に示すように、本発明に係るＣＭＯＳインバーター回路では、ゲート電極１４、２４が電気的に分離していても良く、また、ゲート電極３４、４４が電気的に分離していても良い。その場合は、例えば、ゲート電極２４に信号線Ｃが電気的に接続され、ゲート電極４４に信号線Ｄが接続されている。
上記の第４実施形態では、図６に示したように、各ゲート電極１４、２４、３４、４４の全てが入力信号線Ａに電気的に接続されている場合について説明した。しかしながら、本発明に係るＣＭＯＳインバーター回路はこれに限られることはない。
図７は、本発明の第５実施形態に係る半導体装置の構成例を示す平面図である。図７に示すように、本発明に係るＣＭＯＳインバーター回路では、ゲート電極１４、２４が電気的に分離していても良く、また、ゲート電極３４、４４が電気的に分離していても良い。その場合は、例えば、ゲート電極２４に信号線Ｃが電気的に接続され、ゲート電極４４に信号線Ｄが接続されている。
このような構成であれば、第４実施形態と比べて、信号線の本数や端子数は増えてしまう。しかしながら、第３実施形態でも説明したように、第１トランジスタ１０のＯＮ／ＯＦＦの切り替え、及び、第２トランジスタ２０のＯＦＦ／ＯＮの切り替えについて、同期又は非同期を選択することができるようになる。また、第３トランジスタ３０のＯＮ／ＯＦＦと、第４トランジスタ４０のＯＦＦ／ＯＮの切り替えについても、同期又は非同期を選択することができる。このため、第４実施形態と比べて、設計の自由度を高めたＣＭＯＳインバーター回路５０´を提供することができる。この第５実施形態では、ＣＭＯＳインバーター回路５０´が本発明の「インバーター回路」に対応している。その他の対応関係は第４実施形態と同じである。
１ ＢＯＸ層、２ ＳＯＩ層（ボディ領域）、２ａ 空乏層、２ｂ 中性領域、５ 層間絶縁膜、１０、２０、３０、４０ トランジスタ（ＰＤ−ＳＯＩ ＭＯＳＦＥＴ）、１３、２３、３３、４３ 絶縁膜、１４、２４、３４、４４ ゲート電極、１５ａ、２５ａ、３５ａ、４５ａ ソース、１５ｂ、２５ｂ、３５ｂ、４５ｂ ドレイン、２７、３７ コンタクト、５０、５０´ ＣＭＯＳインバーター回路
Claims (6)
- 絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された部分空乏型の第１トランジスタと、
前記半導体層に形成された第２トランジスタと、を備え、
前記第１トランジスタは、
前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を有し、
前記第２トランジスタは、
前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側下の前記半導体層に形成された第２導電型の第２ソース又は第２ドレインと、を有し、
前記第２ソース又は前記第２ドレインの一方が、前記第１ゲート電極直下の領域の前記半導体層に電気的に接続されていることを特徴とする半導体装置。 - 前記第１ゲート電極と前記第２ゲート電極とが電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
- 前記第１ゲート電極と前記第２ゲート電極とが電気的に分離されていることを特徴とする請求項１に記載の半導体装置。
- 前記半導体層に形成された部分空乏型の第３トランジスタと、
前記半導体層に形成された第４トランジスタと、をさらに備え、
前記第３トランジスタは、
前記半導体層上に絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の両側下の前記半導体層に形成された第２導電型の第３ソース又は第３ドレインと、を有し、
前記第４トランジスタは、
前記半導体層上に絶縁膜を介して形成された第４ゲート電極と、
前記第４ゲート電極の両側下の前記半導体層に形成された第１導電型の第４ソース又は第４ドレインと、を有し、
前記第４ソース又は第４ドレインの一方が、前記第２ゲート電極直下の領域の前記半導体層に電気的に接続され、
前記第１トランジスタと前記第３トランジスタとによってインバーター回路が構成されていることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。 - 前記第３ゲート電極と前記第４ゲート電極とが電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
- 前記第３ゲート電極と前記第４ゲート電極とが電気的に分離されていることを特徴とする請求項４に記載の半導体装置。
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