JP5594753B2 - トランジスタ及び半導体装置 - Google Patents

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Description

本発明は、トランジスタ及びＩＣ、ＬＳＩ等の半導体装置に関する。
従来、ＩＣ、ＬＳＩ等の半導体装置において広く使われているのは、Ｉｎｖｅｒｓｉｏｎ型トランジスタである。Ｉｎｖｅｒｓｉｏｎ型トランジスタにおいては、トランジスタのオン時とオフ時とで、ゲート絶縁膜及びチャンネル領域に作用する実効電界の向きがそれぞれ同方向であった。なぜなら、Ｉｎｖｅｒｓｉｏｎ型トランジスタをオンさせるためには、キャリアが移動するチャンネルを形成するために、空乏層中に、キャリアと同符号の電荷を空乏層が最大空乏層幅に達するまで誘電する必要があるからである。そこで、トランジスタがオン状態である時にドレイン電流駆動能力を高めるためには、ゲート電極に印加する電圧をできるだけ高くすることが効果的である。しかし、ゲート絶縁膜の信頼性を考慮すると、ゲート絶縁膜に印加することの出来る電界の絶対値が例えば８ＭＶ／ｃｍなどと決まるので、結果としてゲート電極に印加する電圧スイングが大きくとれず、トランジスタの電流駆動能力を向上させることが出来ないという問題があった。
ここで、以下の数式（１）で一般的に示されるように「ゲート電圧ＶG」マイナス「しきい値電圧Ｖth」の差の値に対して２次関数的に増加するドレイン電流駆動能力を向上させることができれば、回路の動作速度を向上させることが可能になる。
Figure 0005594753
ここで、ＩＤｓａｔは飽和ドレイン電流、Ｗ、Ｌはゲート幅及びゲート長、Ｃｉはゲート絶縁膜の単位キャパシタンス、μは電子もしくはホールのモビリティ、ＶGはゲート電極に印加するゲート電圧、Ｖthはしきい値電圧である。ゲート電極に印加する電圧スイングが大きくとれないということは、「ゲート電圧ＶG」マイナス「しきい値電圧Ｖth」を大きくすることができない、ということであるので、結果としてドレイン電流駆動能力の向上、回路の動作速度の向上に限界があった。
一方、Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタも知られている。しかし、従来提案されているＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタは、チャンネル領域の不純物濃度を２×１０１７ｃｍ−３より低くすることでノーマリーオフを実現するという構成である。このようなＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタのチャンネル領域においては、ゲート絶縁膜と半導体の界面付近のＡｃｃｕｍｕｌａｔｉｏｎ層中に流れる電流量と比べて、半導体基板中に流れる電流量が十分に小さくなってしまい、オンとオフを半導体基板中に流れる電流によって制御することができない。トランジスタをオンさせるためには十分にＡｃｃｕｍｕｌａｔｉｏｎ層にキャリアを誘電しなければならないので、ゲート電極に印加される電圧がオンとオフの境であるしきい値の時とオンした以降では、Ｉｎｖｅｒｓｉｏｎ型トランジスタ同様、ゲート絶縁膜及びシリコンのチャンネルに作用する実効電界の向きがそれぞれ同方向となり、ゲート電極に印加する電圧スイングが大きくとれなかった。
本発明の例示的な目的は、ゲート電極に印加する電圧スイングを大きくとることのできるようなトランジスタを提供することにある。
本発明の他の例示的な目的は、ゲート電極に印加する電圧スイングを大きくとることができ、電流駆動能力を向上させることが出来るトランジスタを提供することにある。
本発明者等は、ゲート絶縁膜及びチャンネルの半導体層にかかる実効電界の向きがトランジスタのオン時とオフ時とでそれぞれ逆方向になるようにすればゲート電極に印加する電圧スイングをより大きくすることができること、Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタを使うことによってしかその実現はできないこと、を新たに見出し本発明に至ったものである。
以下に、本発明の態様を列挙する。
（第１の態様）
チャンネル領域とその両端に形成したソース領域、ドレイン領域とを有するトランジスタであって、前記チャンネル領域の不純物濃度が２×１０１７ｃｍ−３より高く、かつ前記チャンネル領域をｎ型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をｐ型半導体で構成すると共にキャリアをホールとすることを特徴とするＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタ。
（第２の態様）
第１の態様において、前記ソース領域、前記ドレイン領域を前記チャンネル領域と同一導電型の半導体で構成した。
（第３の態様）
第１の態様において、前記ソース領域、前記ドレイン領域を、それらの仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成した。
（第４の態様）
第３の態様において、前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース領域、前記ドレイン領域を、それらの仕事関数が−４．３７ｅＶ以上であるような金属または金属半導体化合物で構成した。
（第５の態様）
第３の態様において、前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース領域、前記ドレイン領域を、それらの仕事関数が−４．９５ｅＶ以下であるような金属または金属半導体化合物で構成した。
（第６の態様）
第１〜第６の態様のいずれかにおいて、当該トランジスタをノーマリーオフ型とした。
（第７の態様）
第６の態様において、前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記チャンネル領域の半導体層に形成される空乏層の厚さより小さくした。
（第８の態様）
第７の態様において、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物濃度、及び前記チャンネル領域上のゲート電極の仕事関数を定めた。
（第９の態様）
第１〜第８の態様のいずれかにおいて、前記チャンネル領域の不純物濃度が１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３である。
（第１０の態様）
第１〜第９のいずれか一つの態様によるトランジスタを少なくとも二つ含み、一方をｎチャンネルトランジスタ、他方をｐチャンネルトランジスタとしたことを特徴とするＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ半導体装置。
（第１１の態様）
第１０の態様において、前記ｎチャンネルトランジスタ及びｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有するようにした。
（第１２の態様）
第１０の態様において、前記ｎチャンネルトランジスタ及びｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにした。
（第１３の態様）
第１０の態様において、前記ｎチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有し、かつ前記ｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにした。
本発明によれば、ゲート絶縁膜及びチャンネル領域の半導体層に印加する実効電界の向きがトランジスタのオン時とオフ時とでそれぞれ逆方向になるので、ゲート電極に印加する電圧スイングを大きくとることができ、ドレイン電流駆動能力の向上、回路の動作速度の向上が得られるという効果がある。
Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタにおいて、半導体層の不純物濃度と、ゲート電極にフラットバンド電圧が印加され、ドレイン電極にはｎチャンネルであればソース電圧に対して５０ｍＶ、ｐチャンネルであればソース電圧に対して−５０ｍＶが印加された時にチャンネルを介して流れる電流との関係を示す図である。 チャンネル長が４５ｎｍのＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタにおいて、半導体層の不純物濃度と、ゲート電極にしきい値を超えるオン電圧が印加され、ドレイン電極にはｎチャンネルであればソース電圧に対して１Ｖ、ｐチャンネルであればソース電圧に対して−１Ｖが印加された時にチャンネルを介して流れる電流との関係を示す図である。 Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタの構造を模式的に示す図である。 Ｉｎｖｅｒｓｉｏｎ型のｐチャンネルトランジスタの構造を模式的に示す図である。 本発明によるＡｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタの構造を模式的に示す図である。 本発明によるＡｃｃｕｍｕｌａｔｉｏｎ型のｐチャンネルトランジスタの構造を模式的に示す図である。 半導体層の不純物濃度が２×１０１７ｃｍ−３である、Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタと本発明によるＡｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタのゲート電極に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域に実効的に印加される電界を示す図である。 半導体層の不純物濃度が２×１０１７ｃｍ−３である、Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタと本発明によるＡｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタのゲート電極に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域に実効的に印加される電界を示す図である。 半導体層の不純物濃度が１×１０１８ｃｍ−３である、Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタと本発明によるＡｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタのゲート電極に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域に実効的に印加される電界を示す図である。 半導体層の不純物濃度が１×１０１８ｃｍ−３である、Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタと本発明によるＡｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタのゲート電極に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域に実効的に印加される電界を示す図である。 半導体層の不純物濃度が３×１０１８ｃｍ−３である、Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタと本発明によるＡｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタのゲート電極に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域に実効的に印加される電界を示す図である。 半導体層の不純物濃度が３×１０１８ｃｍ−３である、Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタと本発明によるＡｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタのゲート電極に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域に実効的に印加される電界を示す図である。 Ｉｎｖｅｒｓｉｏｎ型及びＡｃｃｕｍｕｌａｔｉｏｎ型のｐチャンネルトランジスタの等しいゲート絶縁膜電界及び温度による電気的ストレス下でのしきい値の経時的な変化の測定結果を示す図である。 ＳＯＩ基板を示す。 二次元平面形状のＳＯＩ型ＣＭＯＳの構成例を示した図である。 （５５１）面方位上に作製されたＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流電圧特性を示す図である。 （１００）面方位上に作製されたＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流電圧特性を示す図である。 三次元ＳＯＩ型で作製されたＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流電圧特性を示す図である。 ４入力１０段ＮＯＲゲートの回路構成図である。 ４入力１０段ＮＡＮＤゲートの回路構成図である。 はＩｎｖｅｒｓｉｏｎ型ＣＭＯＳ及びＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳで構成された４入力１０段のＮＯＲゲートの５０ＧＨｚクロックの信号に対する応答波形を示す図である。 はＩｎｖｅｒｓｉｏｎ型ＣＭＯＳ及びＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳで構成された４入力１０段のNANDゲートの５０ＧＨｚクロックの信号に対する応答波形を示す図である。
図１にＡｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴについての半導体層の不純物濃度と、ゲート電極にフラットバンド電圧が印加され、ドレイン電極に５０ｍＶが印加された際に半導体層に流れる電流との関係を示す。半導体層の厚さは、Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴがＮｏｒｍａｌｌｙ ＯＦＦになるように選んであるが、チャンネル長が４５ｎｍ程度の短チャンネルのＭＯＳＦＥＴを実現する際には半導体層の厚さは２０ｎｍ以下が好ましい。そこで、不純物濃度で決定される最大空乏層幅が２０ｎｍ以上の場合は半導体層の厚さを２０ｎｍとした。図１が示す通り、不純物濃度が２×１０１７ｃｍ−３より高濃度であれば、ゲート電極にフラットバンド電圧が印加された際に、一般的にしきい値の基準値とされる１μＡのドレイン電流が流れるので、しきい値の制御を、半導体層の蓄積層ではなく、半導体基板層に流れる電流によって行える。すなわち、半導体層の不純物濃度が２×１０１７ｃｍ−３より高濃度であればしきい値にあたるゲート電圧が印加された時にゲート絶縁膜にかかる電界は０ＭＶ／ｃｍもしくはそれ以下となり、オン時とオフ時とではゲート絶縁膜及びシリコンのチャンネルに作用する実効電界の向きがそれぞれ逆方向とすることが出来る。それゆえ、トランジスタが同じゲート絶縁膜電界まで達するゲート電圧を従来のトランジスタと比べてより高くすることができる。ゲート電極に印加する電圧を高く出来れば、数式（１）で示される通りドレイン電流駆動能力を２次関数的に向上させることが出来る。また、Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴについての半導体層の不純物濃度を増加させることにより、半導体基板中を流れる電流によってしきい値の制御だけでなく、オン電流も増加させることができる。
なお、半導体層の不純物濃度として好ましい範囲は、１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３であり、この範囲を超えて不純物濃度が高くなると、Ｎｏｒｍａｌｌｙ ＯＦＦの実現が困難になる。これは、不純物濃度が高いほど空乏層が伸びにくくなるからである。
［第１の実施例］
図３Ａ、図３Ｂにチャンネル領域が（１００）面方位を表面としたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層１０で構成されたＩｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタとｐチャンネルトランジスタを示す。図３Ｃ、図３Ｄにはチャンネル領域がＳＯＩ層１０で構成されたＡｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタとｐチャンネルトランジスタを示す。以下では、ＳＯＩ層１０を半導体層と呼ぶことがある。
図３〜図３Ｄにおいては、半導体層１０のチャンネル及び空乏層領域の平均的な不純物濃度は２×１０１７ｃｍ−３で半導体層１０の膜厚は２０ｎｍである。ゲート絶縁膜は電気的等価膜厚（ＥＯＴ）で１ｎｍである。ここで、チャンネル領域の表面はＰｅａｋ ｔｏ Ｖａｌｌｅｙが０．１６ｎｍ以下となるような平坦化処理を受けており、ゲート絶縁膜とチャンネル領域との間の界面は原子オーダーで極めて平坦である。ゲート電極１１、１２は、図３Ａ、図３Ｄにおいてはｎ+ポリシリコンであり、図３Ｂ、図３Ｃにおいてはｐ+ポリシリコンである。ゲート長は４５ｎｍで実行的なゲート長は２９ｎｍである。ゲート幅は１．０μmである。ソース・ドレイン層１３、１４はチャンネル領域と接触している横方向の厚さが５ｎｍで不純物濃度が２×１０２０ｃｍ−３の半導体と金属半導体化合物からなる。ここで、その金属半導体化合物は、図３Ａ、図３ＣにおいてはMgシリサイドであり、図３Ｂ、図３ＤにおいてはIrシリサイドである。いずれの場合においても、半導体との接触抵抗が１×１０−１１Ωｃｍ２以下に抑えられ、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなっている。
ここで、ソース・ドレイン層１３、１４は、図３Ａ、図３Ｃにおいては仕事関数が−４．３７ｅＶ以上の金属または金属半導体化合物でもよく、図３Ｂ、図３Ｄにおいては仕事関数が−４．９５ｅＶ以下の金属または金属半導体化合物でもよい。ソース・ドレイン層１３、１４はまた、それらの仕事関数がチャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成することが望ましい。これは、上記の仕事関数の差が０．３２ｅＶ以下であれば、ソース又はドレインのコンタクト抵抗が１×１０−１０Ωｃｍ２以下とすることができるからである。そして、コンタクト抵抗が上記の値以下であれば、理想条件と実質的に変わらない特性が得られる。図３Ｃ、図３Ｄはゲート電極に印加される電圧がソース電極に印加される電圧と等しい時にドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、チャンネル領域とソース領域の接触部分においてチャンネル領域の半導体層に形成される空乏層の厚さが２０ｎｍよりも長いのでノーマリーオフを実現している。言い換えれば、チャンネル領域とソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極とチャンネル領域の半導体層との仕事関数差により半導体層に形成される空乏層が半導体層の深さ方向にとぎれなく形成されるようにしてノーマリーオフを実現している。
図４Ａ、図４Ｂに前記Ａｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタと前記Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタのゲート電圧と、ゲート絶縁膜に作用する電界及びチャンネルに実効的に作用する電界との関係を示す。ノーマリーオフのＡｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴはノーマリーオフを、オフ時のＳＯＩ層の厚さを空乏層幅よりも小さくすることで達成するので、オフ時とオン時とではゲート絶縁膜に作用する電界の向きが逆方向である。よってＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタとＩｎｖｅｒｓｉｏｎ型トランジスタとが等しいしきい値電圧を有する場合、Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタはＩｎｖｅｒｓｉｏｎ型トランジスタと比べて同じゲート絶縁膜電界まで達するゲート電圧が高い。それゆえ、Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタは、動作電圧の最大許容値をゲート絶縁膜電界で規定した際には、動作電圧をＩｎｖｅｒｓｉｏｎ型トランジスタより高くすることができ、高速化を達成することができる。前記のＩｎｖｅｒｓｉｏｎ型トランジスタとＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタの場合、しきい値を０．３Ｖ、電源電圧の最大許容値をゲート絶縁膜電界が８ＭＶ／ｃｍとなるゲート電圧と規定すると、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳではゲート電圧１．２Ｖ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳではゲート電圧１．３５Ｖとなり、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力としては数式（１）から１．４倍の向上となる。
さらに、Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴは、オン時であるＡｃｃｕｍｕｌａｔｉｏｎ状態では空乏層電荷は存在しない。それゆえ、Ｉｎｖｅｒｓｉｏｎ型ＭＯＳＦＥＴとＡｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴのチャンネル領域に存在する電気伝導に寄与するキャリア密度が等しい場合、Ｉｎｖｅｒｓｉｏｎ型ＭＯＳＦＥＴと比べてＡｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴは、半導体のチャンネル部分にゲート絶縁膜と垂直方向に作用する電界がＩｎｖｅｒｓｉｏｎ型ＭＯＳＦＥＴと比べて低く抑えることができる。ここで、シリコンのチャンネル部分に作用する電界と伝導に寄与するキャリア密度との関係は、以下の数式のうち、Ｉｎｖｅｒｓｉｏｎ型トランジスタの場合は数式（２）で、Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタの場合は数式（３）で与えられる。
Figure 0005594753
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ここで、Ｅｅｆｆはチャンネル領域に作用する実効電界、εｓｉはシリコンの誘電率、ＱｉｎｖｅｒｓｉｏｎとＱａｃｃｕｍｕｌａｔｉｏｎは寄与するキャリア密度、Ｑｄｅｐｌｅｔｉｏｎは空乏層に存在する電荷密度である。シリコンの電子・ホールモビリティは、トランジスタのオン電流の駆動能力を決定するようなバイアス点付近においては、シリコンのチャンネル部分に作用する電界に対して負の傾きを持っている。よって、Ｉｎｖｅｒｓｉｏｎ型ＭＯＳＦＥＴと比べて、同じ伝導に寄与するキャリア密度があった場合、Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴではシリコンのチャンネルに作用する実効的な電界が小さく抑えられる。それゆえ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴはＩｎｖｅｒｓｉｏｎ型ＭＯＳＦＥＴに比べてモビリティが大きい領域で動作することができるので、高速化を達成することができる。前記のＩｎｖｅｒｓｉｏｎ型ＣＭＯＳとＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの場合、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳではゲート電圧を１．２Ｖ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳではゲート電圧を１．３５Ｖとすると、電子のモビリティはＩｎｖｅｒｓｉｏｎ型ＣＭＯＳについては２４０ｃｍ２／Ｖｓｅｃ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳについては２５４ｃｍ２／Ｖｓｅｃとなる。これにより、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力は数式（１）より、モビリティに起因する向上のみで１．０６倍となる。
さらにＡｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴでは、オン時にはＡｃｃｕｍｕｌａｔｉｏｎ層以外の基板領域にも基板電流が流れるので、さらなる電流駆動能力と動作速度向上を達成することができる。ここで、図２にゲート長が４５ｎｍのＡｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴについての半導体層の不純物濃度と、ゲート電圧にオン時の電圧が印加され、ドレイン電圧に１．０Ｖが印加された際に半導体層に流れる電流との関係を示す。半導体層の厚さは、Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴがＮｏｒｍａｌｌｙ ＯＦＦになるように選んであるが、チャンネル長が４５ｎｍ程度の短チャンネルのＭＯＳＦＥＴを実現する際には半導体層の厚さは２０ｎｍ以下が好ましいので、不純物濃度で決定される最大空乏層幅が２０ｎｍ以上の場合は半導体層の厚さを２０ｎｍとした。図２より前記Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタでは、基板電流は０．１ｍＡ／μｍであり、前記のＩｎｖｅｒｓｉｏｎ型トランジスタにおいて最大飽和電流であった４．５ｍＡ／μｍと比較すると２％程度の電流駆動能力の向上となる。よって、動作電圧、モビリティ、基板電流の全ての要素を考慮するとＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力はＩｎｖｅｒｓｉｏｎ型ＣＭＯＳの１．５倍程度となる。
ここで、図３Ａ〜図３Ｄにおいて半導体層の不純物濃度が１×１０１８ｃｍ−３とした場合、前記Ａｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタと前記Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタのゲート電圧とゲート絶縁膜に作用する電界及びチャンネルに実効的に作用する電界との関係は図５Ａ、図５Ｂに示すようになる。前記のＩｎｖｅｒｓｉｏｎ型トランジスタとＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタの場合、しきい値を０．３Ｖ、電源電圧の最大許容値をゲート絶縁膜電界が８ＭＶ／ｃｍとなるゲート電圧と規定すると、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳではゲート電圧１．０５Ｖ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳではゲート電圧１．３０Ｖとなり、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力は数式（１）から１．８倍の向上となる。また、前記のＩｎｖｅｒｓｉｏｎ型ＣＭＯＳとＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの場合、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳではゲート電圧を１．０５Ｖ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳではゲート電圧を１．３０Ｖとすると、電子のモビリティはＩｎｖｅｒｓｉｏｎ型ＣＭＯＳにおいては２２５ｃｍ２／Ｖｓｅｃ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳにおいては２５０ｃｍ２／Ｖｓｅｃとなる。それゆえ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力は数式（１）より、モビリティに起因する向上のみで１．１倍となる。さらに、前記Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタでは、基板電流は０．４ｍＡ／μｍであり、９％程度の電流駆動能力の向上となる。よって、動作電圧、モビリティ、基板電流の全ての要素を考慮するとＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力はＩｎｖｅｒｓｉｏｎ型ＣＭＯＳの２．１倍程度となる。
図３Ａ〜図３Ｄにおいて、半導体層の不純物濃度を３×１０１８ｃｍ−３とし、厚さを１０ｎｍとした場合の、前記Ａｃｃｕｍｕｌａｔｉｏｎ型のｎチャンネルトランジスタと前記Ｉｎｖｅｒｓｉｏｎ型のｎチャンネルトランジスタのゲート電圧とゲート絶縁膜にかかる電界及びチャンネルに実効的に作用する電界との関係を図６Ａ、図６Ｂに示す。前記のＩｎｖｅｒｓｉｏｎ型トランジスタとＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタの場合、しきい値を０．３Ｖ、電源電圧の最大許容値をゲート絶縁膜電界が８ＭＶ／ｃｍとなるゲート電圧と規定すると、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳではゲート電圧１．０Ｖ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳではゲート電圧１．３Ｖとなる。それゆえ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力は数式（１）から２．０倍の向上となる。また、前記のＩｎｖｅｒｓｉｏｎ型ＣＭＯＳとＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの場合、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳではゲート電圧を１．２Ｖ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳではゲート電圧を１．３Ｖとすると、電子のモビリティはＩｎｖｅｒｓｉｏｎ型ＣＭＯＳにおいては２１０ｃｍ２／Ｖｓｅｃ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳにおいては２５０ｃｍ２／Ｖｓｅｃとなる。それゆえ、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力は数式（１）より、モビリティに起因する向上のみで１．２倍となる。さらに、前記Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタでは、基板電流は０．５ｍＡ／μｍであり、１１％程度の電流駆動能力の向上となる。よって、動作電圧、モビリティ、基板電流の全ての要素を考慮するとＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流駆動能力はＩｎｖｅｒｓｉｏｎ型ＣＭＯＳの２．７倍程度となる。
また、Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタにおいて、シリコンのチャンネル領域に実効的に印加される電界がＩｎｖｅｒｓｉｏｎ型トランジスタに比べて緩和される効果は、トランジスタのキャリアのエネルギーの大きさに起因するＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタの電流駆動能力の経時的劣化に対する信頼性をＩｎｖｅｒｓｉｏｎ型トランジスタに対して高くする効果がある。なぜならチャンネル領域に存在するキャリアのエネルギーは、チャンネル領域に実効的に印加される電界が大きいと高くなるという相関があるからである。
図７はＩｎｖｅｒｓｉｏｎ型のｐチャンネルトランジスタ及びＡｃｃｕｍｕｌａｔｉｏｎ型のｐチャンネルトランジスタについて現状深刻な信頼性問題であるＮｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙに対する耐性を示す図である。図７は特に、等しい絶縁膜厚及び等しい半導体層の不純物濃度を有するＩｎｖｅｒｓｉｏｎ型のｐチャンネルトランジスタ及びＡｃｃｕｍｕｌａｔｉｏｎ型のｐチャンネルトランジスタに、等しいストレス温度下で、ゲート絶縁膜に等しいストレス電界を印加し、特性劣化の一例であるしきい値の経時的な変化を測定した結果である。ゲート絶縁膜に等しいストレス電界が印加された際に、シリコンのチャンネル領域に実効的に印加される電界がＩｎｖｅｒｓｉｏｎ型トランジスタより小さいＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタにおいては、同じストレス時間に対するしきい値の劣化がＩｎｖｅｒｓｉｏｎ型トランジスタに比べて一桁程度小さい。その結果、Ａｃｃｕｍｕｌａｔｉｏｎ型のｐチャンネルトランジスタは、電界及び温度のストレスに対する耐性がＩｎｖｅｒｓｉｏｎ型のｐチャンネルトランジスタに比べて非常に高いことがわかった。
上記した説明では、ノーマリーオフ型を前提としたが、本発明による最大飽和電流の優位性はノーマリーオン型であっても同様である。さらにＳＯＩ層が（１００）面方位である場合について説明をしたが、いずれの面方位の場合でも上記の説明と同等の効果が得られる。
［第２の実施例］
本発明の第２の実施例について図８Ａ、図８Ｂ〜図１２Ａ、図１２Ｂを用いて説明する。図８Ａ、図８Ｂは第２の実施例による半導体装置の断面図である。図９Ａ、図９Ｂ、図９Ｃは本発明の効果を表す電流電圧特性を示す。図１０、図１１はそれぞれ本発明の効果を説明するために、４入力１０段のＮＯＲゲート、４入力１０段のＮＡＮＤゲートの入力、出力波形のシミュレーション条件を示し、図１２Ａ、図１２Ｂにそれらの結果を示す。
図８Ａに示すように、支持基板２０上に、１００ｎｍ厚さの埋め込み酸化膜２１で分離された１０ｎｍ厚さの（５５１）面方位のｎ型ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層２２を有する基板を準備する。ここで、（５５１）面方位は（１１０）面方位から８°傾いた面方位である。次に、図８Ｂに示されるようにＳＯＩ層２２のトランジスタを形成する部分以外をエッチングし、各領域を分離する。このとき各領域にしきい値調整用の不純物注入を行い、基板濃度調整を行う。Ａｃｃｕｍｕｌａｔｉｏｎ型ｎチャンネルトランジスタになる部分にはリンを注入し、濃度を３×１０１８ｃｍ−３とする一方、Ａｃｃｕｍｕｌａｔｉｏｎ型ｐチャンネルトランジスタになる部分にはボロンを注入し、濃度を３×１０１８ｃｍ−３とする。洗浄後、ゲート絶縁膜の形成をマイクロ波励起のプラズマ装置で行うことにより、電気的酸化膜等価絶縁膜厚で１ｎｍのＳｉ３Ｎ４膜２３を形成する。ここで、チャンネル領域の表面はＰｅａｋ ｔｏ Ｖａｌｌｅｙが０．１６ｎｍ以下となるような平坦化処理を受けており、ゲート絶縁膜とチャンネル領域との間の界面は原子オーダーで極めて平坦である。また、ゲート絶縁膜はＳｉＯ２膜や、ＨｆＯｘ,ＺｒＯｘ,Ｌａ２Ｏ３等の金属酸化膜、ＰｒｘＳｉｙＮｚ等の金属窒化物等の高誘電材料を用いても良い。
その後、ゲート絶縁膜上にＴａ膜を形成し、それぞれ所望のゲート長、ゲート幅にエッチングし、ゲート電極２４を形成する。このとき、Ａｃｃｕｍｕｌａｔｉｏｎ型ｎチャンネルトランジスタ、Ａｃｃｕｍｕｌａｔｉｏｎ型ｐチャンネルトランジスタのいずれもゲート電極との仕事関数差によりおよそ厚さ１８ｎｍの空乏層が形成されることでＳＯＩ層が完全に空乏化しているのでノーマリーオフになっている。その後、ｎチャンネルトランジスタ領域のソース・ドレイン層にヒ素を注入して活性化を行い、濃度を２×１０２０ｃｍ−３とする一方、ｐチャンネルトランジスタ領域のソース・ドレイン層にはボロンを注入して活性化を行い、濃度を２×１０２０ｃｍ−３とする。さらにＳｉＯ２膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成し、配線層としてゲート配線２５、出力配線２６、電源配線２７、２８を形成する。この場合、ドレイン電極３０、３０及びソース電極２９、２９はそれぞれ、各電極からチャンネル領域までの抵抗が１Ωμｍ以下になるように、ソース領域及びドレイン領域内にも埋設されており、ソース・ドレイン領域の半導体層は横方向に２ｎｍである。ここでは、各電極とシリコンの間の接触抵抗Ｒｃが１０−11Ωｃｍ２以下になるように、ｎチャンネルトランジスタのｎ＋シリコン領域に接続される電極はＭｇによって形成される一方、ｐチャンネルトランジスタのｐ＋シリコン領域に接続される電極はＩｒによって形成されている。これによって、電極とシリコン領域との間の仕事関数差を０．２ｅＶ以下にすることができ、ソース及びドレイン領域の直列抵抗及び接触抵抗を合わせても１．０Ωμｍである。結果としてｎチャンネルトランジスタ、ｐチャンネルトランジスタにおける実効相互コンダクタンスをソース・ドレイン領域の抵抗が全くなかった場合と比べて劣化が無視できる程度である。図示された例では、選択された各電極材料はシリコン領域との間でシリサイドを形成している。
上記のＣＭＯＳは（５５１）面方位以外の他の面方位上に作成しても構わない。例えば（１００）面方位のＳＯＩ層上に作製したものでもよい。また、特願２００５−３６９１７０号明細書に示されるＳＯＩ型三次元構造で、ｐチャンネルトランジスタはホールの移動度が大きくなる（１１０）面にのみ作成し、ｎチャンネルトランジスタは電子移動度がやや劣る（１１０）面に加えて電子移動度の大きい側壁の（１００）面をもゲートを構成するように作製したものであって、ｎチャンネルトランジスタは三次元構造、ｐチャンネルトランジスタは二次元構造のものでもよい。この場合は、ｐチャンネルトランジスタのチャンネル幅と、ｎチャンネルトランジスタのチャンネル幅及びチャンネル高さを選択することで、ｎチャンネルトランジスタとｐチャンネルトランジスタの動作速度とチャンネル領域上面の面積のどちらもが等しいものにすることができる。
図９Ａに前記の（５５１）面方位上に作製したＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流電圧特性のシミュレーション結果を示し、図９Ｂに前記の（１００）面方位上に作製したＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流電圧特性のシミュレーション結果を示す。図９Ｃには前記のＳＯＩ型三次元構造で、ｎチャンネルトランジスタとｐチャンネルトランジスタの動作速度とチャンネル領域上面の面積のどちらもが等しくなるようにｐチャンネルトランジスタのチャンネル幅と、ｎチャンネルトランジスタのチャンネル幅及びチャンネル高さを選択したＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電流電圧特性のシミュレーション結果を示す。いずれの場合も、ゲート長が４５ｎｍ、実効チャンネル長が２９ｎｍ、チャンネル幅が１μｍである。
図１２Ａは前記の（５５１）面方位上に作製したＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ及びＩｎｖｅｒｓｉｏｎ型ＣＭＯＳによる４入力１０段のＮＯＲゲートの、５０ＧＨｚの入力波形に対する出力波形のシミュレーション結果を一点鎖線で示す。図１２Ｂには、図１２Ａと同様、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ及びＩｎｖｅｒｓｉｏｎ型ＣＭＯＳによる４入力１０段のＮＡＮＤゲートの、５０ＧＨｚの入力波形に対する出力波形のシミュレーション結果を一点鎖線で示す。４入力１０段のＮＯＲゲートと４入力１０段のＮＡＮＤゲートの回路構成は図１０及び図１１に示されている。電源電圧はＡｃｃｕｍｕｌａｔｉｏｎ型、Ｉｎｖｅｒｓｉｏｎ型ともに、ゲート絶縁膜に作用する電界を８ＭＶ／ｃｍまで許容することを条件として選び、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電源電圧は１．３Ｖ、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳの電源電圧は１．０Ｖとした。この場合、図９Ａに示す通り、（５５１）面方位上に作製したＣＭＯＳではｎチャンネルトランジスタの電流駆動能力がｐチャンネルトランジスタの電流駆動能力のおよそ６０％である。そして、４入力ＮＯＲゲートの場合はｐチャンネルトランジスタとｎチャンネルトランジスタの電流駆動能力を等しくするため、ｐチャンネルトランジスタのゲート幅を４μｍとした際にはｎチャンネルトランジスタのゲート幅が１．７μｍとなるように作製する必要がある。一方、４入力ＮＡＮＤゲートの場合はｐチャンネルトランジスタのゲート幅を１μｍとした際にはｎチャンネルトランジスタのゲート幅が６．８μｍとなるように作製する必要がある。この場合、（５５１）面方位上のＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳにおいては、４入力１０段ＮＯＲゲートに対するロジック回路としての最大動作周波数が６０ＧＨｚ、４入力１０段NANDゲートに対するロジック回路としての最大動作周波数が４０ＧＨｚであり、４入力１０段のランダムロジックで構成したＬＳＩの最大動作周波数は４０ＧＨｚである。また（５５１）面方位上のＩｎｖｅｒｓｉｏｎ型ＣＭＯＳにおいては、４入力１０段ＮＯＲゲートに対するロジック回路としての最大動作周波数が２５ＧＨｚ、４入力１０段ＮＡＮＤゲートに対するロジック回路としての最大動作周波数が２０ＧＨｚであり、４入力１０段のランダムロジックで構成したＬＳＩの最大動作周波数は２０GHｚである。また上記のいずれのシミュレーションでもトランジスタのゲート長は４５ｎｍで実効チャンネル長は２９ｎｍである。
図１２Ａにはまた、前記の（１００）面方位上に作製したＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ及びＩｎｖｅｒｓｉｏｎ型ＣＭＯＳによる４入力１０段のＮＯＲゲートの、５０ＧＨｚの入力波形に対する出力波形のシミュレーション結果を破線で示す。図１２Ｂには、図１２Ａと同様、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ及びＩｎｖｅｒｓｉｏｎ型ＣＭＯＳによる４入力１０段のＮＡＮＤゲートの、５０ＧＨｚの入力波形に対する出力波形のシミュレーション結果を破線で示す。Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電源電圧は１．３Ｖ、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳの電源電圧は１．０Ｖと設定した。この場合、図９Ｂに示す通り、（１００）面方位上に作製したＣＭＯＳではｐチャンネルトランジスタの電流駆動能力がｎチャンネルトランジスタの電流駆動能力のおよそ３０％である。それゆえ、４入力ＮＯＲゲートの場合は、ｐチャンネルトランジスタとｎチャンネルトランジスタの電流駆動能力を等しくするために、ｎチャンネルトランジスタのゲート幅を１μｍとした際にはｐチャンネルトランジスタのゲート幅が１２μｍとなるように作製する必要がある。また４入力ＮＡＮＤゲートの場合は、ｎチャンネルトランジスタのゲート幅を４μｍとした際にはｐチャンネルトランジスタのゲート幅が３μｍとなるように作製する必要がある。この場合、（１００）面方位上のＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳにおいては、４入力１０段ＮＯＲゲートに対するロジック回路としての最大動作周波数が２０ＧＨｚ、４入力１０段ＮＡＮＤゲートに対するロジック回路としての最大動作周波数が５０ＧＨｚであり、４入力１０段のランダムロジックで構成したＬＳＩの最大動作周波数は２０ＧＨｚである。また（１００）面方位上のＩｎｖｅｒｓｉｏｎ型ＣＭＯＳにおいては、４入力１０段ＮＯＲゲートに対するロジック回路としての最大動作周波数が１０ＧＨｚ、４入力１０段ＮＡＮＤゲートに対するロジック回路としての最大動作周波数が２５ＧＨｚであり、４入力１０段のランダムロジックで構成したＬＳＩの最大動作周波数は１０ＧＨｚである。また上記のいずれのシミュレーションでもトランジスタのゲート長は４５ｎｍで実効チャンネル長は２９ｎｍである。
図１２Ａには更に、前記の三次元ＳＯＩ構造でｎチャンネルとｐチャンネルの動作速度及び面積が等しくなるように作製したＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ及びＩｎｖｅｒｓｉｏｎ型ＣＭＯＳによる４入力１０段のＮＯＲゲートの、５０GHｚの入力波形に対する出力波形のシミュレーション結果を実線で示す。図１２Ｂは、図１２Ａと同様、Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ及びＩｎｖｅｒｓｉｏｎ型ＣＭＯＳによる４入力１０段のＮＡＮＤゲートの、５０ＧＨｚの入力波形に対する出力波形のシミュレーション結果を実線で示す。Ａｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳの電源電圧は１．３Ｖ、Ｉｎｖｅｒｓｉｏｎ型ＣＭＯＳの電源電圧は１．０Ｖと設定した。この場合、図９Ｃに示す通り、三次元ＳＯＩ構造のＣＭＯＳではｎチャンネルトランジスタの電流駆動能力がｐチャンネルトランジスタの電流駆動能力にほぼ等しい。それゆえ、４入力ＮＯＲゲートの場合は、ｐチャンネルトランジスタとｎチャンネルトランジスタの電流駆動能力を等しくするためには、ｎチャンネルトランジスタのゲート幅を１μｍとした際にはｐチャンネルトランジスタのゲート幅は４μｍとなるように作製すればよい。また、４入力ＮＡＮＤゲートの場合は、ｎチャンネルトランジスタのゲート幅を４μｍとした際にはｐチャンネルトランジスタのゲート幅が１μｍとなるように作製すればよい。この場合、三次元ＳＯＩ構造のＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳにおいては、４入力１０段ＮＯＲゲートに対するロジック回路としての最大動作周波数が６０ＧＨｚ、４入力１０段ＮＡＮＤゲートに対するロジック回路としての最大動作周波数が６０ＧＨｚであり、４入力１０段のランダムロジックで構成したＬＳＩの最大動作周波数は６０ＧＨｚである。また（５５１）面方位上のＩｎｖｅｒｓｉｏｎ型ＣＭＯＳにおいては、４入力１０段ＮＯＲゲートに対するロジック回路としての最大動作周波数が３０ＧＨｚ、４入力１０段ＮＡＮＤゲートに対するロジック回路としての最大動作周波数が３０ＧＨｚであり、４入力１０段のランダムロジックで構成したＬＳＩの最大動作周波数は３０ＧＨｚである。また上記のいずれのシミュレーションでもトランジスタのゲート長は４５ｎｍで実効チャンネル長は２９ｎｍである。
図１２Ａ及び図１２Ｂに示すように、同一構成のＣＭＯＳ構造で比較すると、ＣＭＯＳを構成するトランジスタをＩｎｖｅｒｓｉｏｎ型とした場合に比べて、ＣＭＯＳを構成するトランジスタを半導体層の基板濃度が２×１０１７ｃｍ−３より高いＡｃｃｕｍｕｌａｔｉｏｎ型にすることによって、動作速度が劇的に向上することが明らかになった。
以上、本発明を、半導体層の基板濃度が２×１０１７ｃｍ−３より高いＡｃｃｕｍｕｌａｔｉｏｎ型ｎチャンネルトランジスタ及びＡｃｃｕｍｕｌａｔｉｏｎ型ｐチャンネルトランジスタ、及びこれらのトランジスタによって構成されたＣＭＯＳ回路（半導体装置）について説明したが、本発明はこれに限定されることなく、各種の素子並びに電子回路にも適用できる。

Claims (11)

  1. チャンネル領域とその両端に形成したソース領域、ドレイン領域とを有するトランジスタであって、前記チャンネル領域の不純物濃度が１×１０ １８ ｃｍ −３ 〜５×１０ １９ ｃｍ −３ （ただし、１×１０ １８ ｃｍ −３ を除く）で、かつ前記チャンネル領域をｎ型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をｐ型半導体で構成すると共にキャリアをホールとし、
    前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記チャンネル領域の半導体層に形成される空乏層の厚さより小さくし、
    さらにしきい値にあたるゲート電圧が印加された時にゲート絶縁膜にかかる電界を０ＭＶ／ｃｍもしくはそれ以下とし、オン時とオフ時とではゲート絶縁膜及び前記チャンネルに作用する実効電界の向きをそれぞれ逆方向とすることを特徴とするＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタ。
  2. 前記ソース領域、前記ドレイン領域を前記チャンネル領域と同一導電型の半導体で構成したことを特徴とする請求項１に記載のＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタ。
  3. 前記ソース領域、前記ドレイン領域を、それらの仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項１に記載のＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタ。
  4. 前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース領域、前記ドレイン領域を、それらの仕事関数が−４．３７ｅＶ以上であるような金属または金属半導体化合物で構成したことを特徴とする請求項３に記載のＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタ。
  5. 前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース領域、前記ドレイン領域を、それらの仕事関数が−４．９５ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項３に記載のＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタ。
  6. 当該トランジスタをノーマリーオフ型としたことを特徴とする請求項１に記載のＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタ。
  7. ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物濃度、及び前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする請求項１に記載のＡｃｃｕｍｕｌａｔｉｏｎ型トランジスタ。
  8. 請求項１〜７のいずれか一つに記載のトランジスタを少なくとも二つ含み、一方をｎチャンネルトランジスタ、他方をｐチャンネルトランジスタとしたことを特徴とするＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ半導体装置。
  9. 前記ｎチャンネルトランジスタ及びｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有するようにしたことを特徴とする請求項８に記載のＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ半導体装置。
  10. 前記ｎチャンネルトランジスタ及びｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項８に記載のＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ半導体装置。
  11. 前記ｎチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有し、かつ前記ｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項８に記載のＡｃｃｕｍｕｌａｔｉｏｎ型ＣＭＯＳ半導体装置。
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