CN101490849A - 晶体管及半导体器件 - Google Patents

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Abstract

一种积累型晶体管，沟道区半导体层的杂质浓度高于2×1017cm－3，从而能够承受更大的栅极电压摆幅。

Description

晶体管及半导体器件
技术领域
本发明涉及晶体管以及IC(Integratedcircuit，集成电路)、LSI(Large ScaleIntegration大规模集成电路)等半导体器件。
背景技术
现在，在IC、LSI等半导体器件中被广泛使用的是，反型(Inversion)晶体管。在反型晶体管中，在晶体管的开启时和关闭时，作用于栅极绝缘膜及沟道区的有效电场的方向分别为同一方向。究其原因，是因为为让反型晶体管开启，为形成载流子移动的沟道，在空乏层中，有必要感应载流子和同极性的电荷，使空乏层达到最大空乏层幅度。因此，在晶体管处于开启状态时，为提高漏极电流驱动能力，需尽可能有效地提高加载在栅极电极上的电压。但是，若考虑栅极绝缘膜的可靠性的话，能够加载在栅极绝缘膜上的电场的绝对值，例如8MV/cm等所规定的，因此，其结果就是，存在无法承受在栅极电极上加载更大的电压摆幅、进而不能提高晶体管的电流驱动能力的问题。
这里，若能如用以下公式(1)所一般表示的，使漏极电流驱动能力提高到相对“栅极电压VG”减去“阈值电压Vth”的差值增加2次方函数的话，则提高电路的动作速度也就成为可能。
I Dsat = 1 2 W L C i μ ( V G - V th ) 2         公式(1)
这里，IDsat表示饱和漏极电流，W、L表示栅极宽和栅极长、Ci表示栅极绝缘膜的单位电容，μ表示电子或空穴的迁移率，VG表示加载在栅极电极上的电压，Vth表示阈值电压。所谓加在栅极电极上的电压摆幅不能太大，就是说“栅极电压VG”减去“阈值电压Vth”不可能很大，因此，其结果就是，在提高漏极电流驱动能力、提高电路的动作速度上存在界限。
另一方面，积累(Accumulation)型晶体管也被大众所知。但是，以前提出的积累型晶体管，是通过使沟道区的杂质浓度低于2×1017cm-3，实现常关的结构。在这样的积累型晶体管的沟道区中，与栅极绝缘膜和半导体的界面附近的积累层中的电流量相比，半导体衬底中的电流量就非常小了、不可能通过半导体衬底中的电流来控制开启和关闭。为让晶体管开启必须充分在积累层感应载流子，因此，在加载在栅极电极的电压为开启和关闭时的阈值时，以及在开启以后，同反型晶体管一样，对栅极绝缘膜以及硅沟道起作用的有效电场方向，分别为同方向，也无法承受在栅极电极上加载更大的电压摆幅。
发明内容
本发明的实施例提供一种能够承受在栅极电极上加载更大的电压摆幅，能使电流驱动能力得到提高的晶体管及半导体器件。
本发明的发明人发现，若栅极绝缘膜以及沟道半导体层相关的有效电场的方向，在晶体管开启时和关闭时各自成相反方向的话，就能够承受在栅极电极上加载更大的电压摆幅，只有通过使用积累型晶体管才能实现。
为达到上述目的，本发明的实施例采用如下技术方案：
(第1方式)
一种积累型晶体管，包括沟道区和在其两端形成的源极区和漏极区，所述沟道区的杂质浓度高于2×1017cm-3，且以n型半导体构成所述沟道区的同时将载流子作为电子，或者以p型半导体构成所述沟道区的同时将载流子作为空穴。
(第2方式)
在第1方式中，以所述沟道区和同一导电型半导体构成所述源极区、所述漏极区。
(第3方式)
在第1方式中，以功函数为和所述沟道区的半导体的功函数的差在0.32eV以下的金属或金属半导体化合物构成所述源极区、所述漏极区。
(第4方式)
在第3方式中，以n型硅构成所述沟道区的同时，以功函数在-4.37eV以上的金属或金属半导体化合物构成所述源极区、所述漏极区。
(第5方式)
在第3方式中，以p型硅构成所述沟道区的同时，以功函数在-4.95eV以下的金属或金属半导体化合物构成所述源极区、所述漏极区。
(第6方式)
在第1～第6方式的任意方式中，将该晶体管设为常关型。
(第7方式)
在第6方式中，以SOI(Silicon On Insulator，绝缘衬底上的硅)层构成所述沟道区的同时，当栅极电极上加载的电压和源极电极上加载的电压相等时，在漏极电极上加载的电压从0V变到电源电压时，所述SOI层的厚度，比在所述沟道区和所述源极区的接触部分，所述沟道区半导体层所形成的空乏层的厚度小。
(第8方式)
在第7方式中，当栅极电极上加载的电压和源极电极上加载的电压相等时，在漏极电极上加载的电压从0V变到电源电压时，在所述沟道区和所述源极区的接触部分，根据设置于栅极绝缘膜上的栅极电极和所述沟道区半导体层的功函数差，确定所述SOI层的厚度、所述SOI层的杂质浓度、以及所述沟道区上的栅极电极的功函数，使在所述半导体层形成的空乏层能在所述半导体层的深度方向上不断地被形成。
(第9方式)
在第1～第8方式的任意方式中，所述沟道区的杂质浓度是1×1018cm-3～5×1019cm-3。
(第10方式)
一种积累型互补金属氧化物半导体器件，其特征在于，至少包括两个由第1～第9中任一方式所得到的晶体管，一部分为n沟道晶体管，另一部分为p沟道晶体管。
(第11方式)
在第10方式中，所述n沟道晶体管以及p沟道晶体管的沟道区的至少一部分含有(100)面或者离(100)面±10°以内的面。
(第12方式)
在第10方式中，所述n沟道晶体管以及p沟道晶体管的沟道区的至少一部分含有(110)面或者离(110)面±10°以内的面。
(第13方式)
在第10方式中，所述n沟道晶体管的沟道区的至少一部分含有(100)面或者离(100)面±10°以内的面，且所述p沟道晶体管的沟道区的至少一部分含有(110)面或者离(110)面±10°以内的面。
本发明实施例提供的晶体管及半导体器件，由于加载在栅极绝缘膜以及沟道区半导体层上的有效电场的方向，在晶体管开启和关闭时分别为相反方向，所以有能够承受在栅极电极上加载更大的电压摆幅，得到漏极电流驱动能力提高、电路的动作速度提高的效果。
附图说明
图1为在积累型晶体管中，半导体层的杂质浓度，和在栅极电极上加载平带电压，漏极若是n沟道则对源极电压加载50mV，若是p沟道则对源极电压加载-50mV时的沟道流经电流的关系示意图；
图2为沟道长45nm的积累型晶体管，半导体层的杂质浓度，和在栅极电极上加载超过阈值的开启电压，漏极若是n沟道则对源极电压加载1V，若是p沟道则对源极电压加载-1V时的沟道流经电流的关系示意图；
图3A为反型n沟道晶体管的模式化构造示意图；
图3B为反型p沟道晶体管的模式化构造示意图；
图3C为本发明提供的积累型n沟道晶体管的模式化构造示意图；
图3D为本发明提供的积累型p沟道晶体管的模式化构造示意图；
图4A为半导体层的杂质浓度为2×1017cm-3，加载在反型n沟道晶体管和本发明提供的积累型n沟道晶体管的栅极电极上的电压，和加载在栅极绝缘膜上的电场以及有效加载在硅沟道区的电场的示意图；
图4B为半导体层的杂质浓度为2×1017cm-3，加载在反型n沟道晶体管和本发明提供的积累型n沟道晶体管的栅极电极上的电压，和加载在栅极绝缘膜上的电场以及有效加载在硅沟道区的电场的示意图；
图5A为半导体层的杂质浓度为1×1018cm-3，加载在反型n沟道晶体管和本发明提供的积累型n沟道晶体管的栅极电极上的电压，和加载在栅极绝缘膜上的电场以及有效加载在硅沟道区的电场的示意图；
图5B为半导体层的杂质浓度为1×1018cm-3，加载在反型n沟道晶体管和本发明提供的积累型n沟道晶体管的栅极电极上的电压，和加载在栅极绝缘膜上的电场以及有效加载在硅沟道区的电场的示意图；
图6A为半导体层的杂质浓度为3×1018cm-3，加载在反型n沟道晶体管和本发明提供的积累型n沟道晶体管的栅极电极上的电压，和加载在栅极绝缘膜上的电场以及有效加载在硅沟道区的电场的示意图；
图6B为半导体层的杂质浓度为3×1018cm-3，加载在反型n沟道晶体管和本发明提供的积累型n沟道晶体管的栅极电极上的电压，和加载在栅极绝缘膜上的电场以及有效加载在硅沟道区的电场的示意图；
图7A为反型以及积累型的p沟道晶体管的在由相等的栅极绝缘膜电场以及温度引起的电应力下的阈值随时间变化的测定结果；
图8A为SOI衬底的示意图；
图8B为二维平面状的SOI型CMOS的构成示意图；
图9A为在(551)面方位上制作的积累型CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)的电流电压特性的示意图；
图9B为在(100)面方位上制作的积累型CMOS的电流电压特性的示意图；
图9C为以三维SOI型制作的积累型CMOS的电流电压特性的示意图；
图10为4输入10段或非门的电路构成示意图；
图11为4输入10段与非门的电路构成示意图；
图12A为以反型CMOS和积累型CMOS构成的4输入10段或非门对于50GHz时钟信号的应答波形的示意图；
图12B为以反型CMOS以及积累型CMOS构成的4输入10段与非门对于50GHz时钟信号的应答波形的示意图。
具体实施方式
图1表示的是对于积累型MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，金属-氧化层-半导体-场效晶体管)的半导体层的杂质浓度，和在栅极电极上加载平带电压，在漏极电极上加载50mV时的半导体层所流电流的关系。对于半导体层的厚度，选择成使积累型MOSFET为Normally OFF(常关)，在实现沟道长为45nm的短沟道MOSFET时，半导体层的厚度在20nm以下比较好。因此，由杂质浓度所决定的最大空乏层宽度在20nm以上时，半导体层的厚度为20nm。按照图1所示，若杂质浓度高于2×1017cm-3，在栅极电极加载平带电压时，一般的，由于被作为阈值基准值的1μA的漏极电流流动，所以可以通过流经半导体衬底层而非半导体层的积累层的电流，来对阈值进行控制。也就是说，若半导体层的杂质浓度高于2×1017cm-3，当加载的栅极电压达到阈值时，作用于栅极绝缘膜的电场为0MV/cm或者低于它，在开启时和关闭时，作用于栅极绝缘膜以及硅沟道的有效电场的方向各自为相反方向。因此，晶体管到达同样栅极绝缘膜电场的栅极电压就比现有的晶体管要高。若加载在栅极电极上的电压能够提高时，按照公式(1)所示，漏极电流驱动能力就能够得到2次函数的提高。另外，通过增加积累型MOSFET的半导体层的杂质浓度，不仅能够利用半导体衬底中流动的电流来控制阈值，还能够使开启电流也得到增加。
再有，作为半导体层的杂质浓度，适宜范围为1×1018cm-3～5×1019cm-3，超过该范围杂质浓度就偏高，实现Normally OFF就困难。这是由于杂质浓度偏高，空乏层难以延伸造成的。
实施例一
图3A、图3B表示的是沟道区以(100)面方位为表面的SOI(Silicon-On-Insulator，绝缘衬底上的硅)层10构成的反型的n沟道晶体管和p沟道晶体管。图3C、图3D表示的是沟道区以SOI层10构成的积累型的n沟道晶体管和p沟道晶体管。在以下叙述中，将SOI层10称为半导体层。
在图3～图3D中，半导体层10的沟道以及空乏层区的平均杂质浓度为2×1017cm-3，半导体层10的膜厚度为20nm。栅极绝缘膜为电等价膜厚(EOT)(Equivalent Oxide Thickness)厚1nm。在此，沟道区表面接受平坦化处理，使Peakto Valley(峰谷)在0.16nm以下，栅极绝缘膜和沟道区之间的界面在原子级极为平坦。栅极电极11、12，在图3A、图3D中为n+多晶硅，在图3B、图3C中为p+多晶硅。栅极长为45nm，实际可用的栅极长为29nm。栅极宽为1.0μm。源极·漏极层13、14，和沟道区接触的横方向的厚度为5nm，由杂质浓度为2×1020cm-3的半导体和金属半导体化合物所组成。这里，该金属半导体化合物，在图3A、图3C中是Mg硅化物，在图3B、图3D中是Ir硅化物。在任意一个场合中，和半导体的接触电阻控制在1×10-11Ωcm2以下，与源极·漏极区的半导体部分的串联电阻一起作为晶体管的串联电阻设为1.0Ωμm。
这里，源极·漏极层13、14，在图3A、图3C中，可以是功函数在-4.37eV以上的金属或金属半导体化合物，在图3B、图3D中，可以是功函数在-4.95eV以下的金属或金属半导体化合物。源极·漏极层13、14最好是由那些功函数与沟道区半导体的功函数之差在0.32eV以下的金属或金属半导体化合物构成。这是因为，若上述功函数差在0.32eV以下的话，源极或者漏极的接触电阻就能够处于1×10-10Ωcm2以下。并且，若接触电阻为上述值以下时，就能够取得理想条件和实质不变的特性。图3C、图3D，在栅极电极上加载的电压和在源极电极上加载的电压相等时，在漏极电极上加载的电压从0V变到电源电压时，在沟道区和源极区的接触部分，沟道区半导体层所形成的空乏层的厚度大于20nm，所以实现了常关。换言之，在沟道区和源极区的接触部分，根据设置在栅极绝缘膜上的栅极电极和沟道区半导体层的功函数差，实现常关，使半导体层所形成的空乏层在半导体层的深度方向上能够不断地被形成。
图4A，图4B表示的是，所述积累型的n沟道晶体管和所述反型的n沟道晶体管的栅极电压，和作用于栅极绝缘膜的电场以及实际作用于沟道的电场的关系。常关的积累型MOSFET，通过使关闭时的SOI层的厚度比空乏层宽度小来做到常关，所以，在关闭时和开启时，对栅极绝缘膜起作用的电场的方向为相反方向。因而，积累型晶体管和反型晶体管在有相等阈值电压的情况下，积累型晶体管比反型晶体管达到同一栅极绝缘膜电场的栅极电压要高。因此，积累型晶体管，在以栅极绝缘膜电场规定动作电压的最大允许值时，其动作电压能够比反型晶体管高，也就能够达到高速化。在所述反型晶体管和积累型晶体管中，如果阈值规定为0.3V，电源电压的最大允许值规定为栅极绝缘膜电场是8MV/cm的栅极电压时，那么，反型CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)的栅极电压为1.2V，积累型CMOS的栅极电压为1.35V，作为积累型CMOS的电流驱动能力，根据公式(1)提高了1.4倍。
进一步地，积累型MOSFET，，在开启时的积累状态下不存在空乏层电荷。因此，存在于反型MOSFET和积累型MOSFET的沟道区的促进导电的载流子密度相等时，与反型MOSFET相比，积累型MOSFET，在半导体的沟道部分，对栅极绝缘膜和垂直方向起作用的电场，与反型MOSFET相比能够控制得很低。这里，对硅沟道部分起作用的电场和促进传导的载流子密度的关系，以下的公式中，反型晶体管由公式(2)，积累型晶体管由公式(3)给出。
E eff = 1 ϵ si ( 1 η Q inversion + Q depletion )          公式(2)
E eff = 1 ϵ si ( 1 η Q accumulation )                公式(3)
这里，Eeff是对沟道区起作用的有效电场，εsi是硅的感应电率，Qinversion和Q积累是有贡献的载流子密度，Qdepletion是在空乏层存在电荷密度。硅的电子·空穴迁移率，在决定晶体管的开启电流的驱动能力的偏压点附近，相对作用于硅沟道部分的电场，有负向倾斜。因此，与反型MOSFET相比，在含有同样促进传导的载流子密度的情况下，积累型MOSFET中对硅沟道起作用的实际的电场能被控制得很小。因此，积累型MOSFET与反型MOSFET相比，能够在迁移率更大的区域动作，因而能够实现高速化。所述反型CMOS和积累型CMOS，若反型CMOS的栅极电压是1.2V，积累型CMOS的栅极电压是1.35V时，那么，电子的迁移率，反型CMOS是240cm2/Vsec，积累型CMOS是254cm2/Vsec。由此，积累型CMOS的电流驱动能力根据公式(1)，仅由迁移率引起的提高为1.06倍。
进一步地，积累型MOSFET，由于开启时在积累层以外的衬底区也有衬底电流流动，所以能够进一步实现提高电流驱动能力和动作速度。这里，图2表示栅极长为45nm的积累型MOSFET的半导体层的杂质浓度，和在栅极电压加载开启电压，在漏极电压加载1.0V时，半导体层所流电流的关系。半导体层的厚度选择成使积累型MOSFET为Normally OFF(常关)，在实现沟道长为45nm程度的短沟道的MOSFET时，半导体层的厚度在20nm以下比较好，因此，由杂质浓度决定的最大空乏层宽度在20nm以上时，半导体层的厚度为20nm。图2所示的所述积累型晶体管，衬底电流为0.1mA/μm，与所述反型晶体管中最大饱和电流4.5mA/μm相比较，电流驱动能力有2％左右的提高。因此，如果考虑动作电压、迁移率、衬底电流所有要素的话，积累型CMOS的电流驱动能力是反型CMOS的1.5倍左右。
这里，图3A～图3D中的半导体层的杂质浓度为1×1018cm-3时，所述积累型n沟道晶体管和所述反型n沟道晶体管的栅极电压，和作用于栅极绝缘膜的电场，以及实际作用于沟道的电场的关系，如图5A、图5B所示。所述反型晶体管和积累型晶体管时，若阈值规定为0.3V、电源电压的最大允许值规定为栅极绝缘膜电场是8MV/cm的栅极电压的话，则反型CMOS的栅极电压为1.05V、积累型CMOS的栅极电压为1.30V、积累型CMOS的电流驱动能力根据公式(1)提高了1.8倍。再有，对于所述反型CMOS和积累型CMOS，若反型CMOS的栅极电压为1.05V、积累型CMOS的栅极电压为1.30V时，电子的迁移率，在反型CMOS中为225cm2/Vsec、在积累型CMOS中为250cm2/Vsec。因而，积累型CMOS的电流驱动能力根据公式(1)，仅由迁移率所引起的提高为1.1倍。进一步地，在所述积累型晶体管中，衬底电流为0.4mA/μm，电流驱动能力有9％左右的提高。因此，若考虑动作电压、迁移率、衬底电流所有要素的话，积累型CMOS的电流驱动能力是反型CMOS的2.1倍左右。
图3A～图3D中的半导体层的杂质浓度为3×1018cm-3，厚度为10nm的情况下，所述积累型n沟道晶体管和所述反型n沟道晶体管的栅极电压，和栅极绝缘膜相关的电场，以及实际作用于沟道的电场的关系如图6A、图6B所示。对于所述反型晶体管和积累型晶体管，若规定阈值为0.3V、电源电压的最大允许值为栅极绝缘膜电场是8MV/cm的栅极电压的话，则反型CMOS的栅极电压为1.0V，积累型CMOS的栅极电压为1.3V。因而，积累型CMOS的电流驱动能力根据公式(1)，提高了2.0倍。再有，对于所述反型CMOS和积累型CMOS，若反型CMOS的栅极电压为1.2V，积累型CMOS的栅极电压为1.3V的话，电子的迁移率，在反型CMOS中为210cm2/Vsec，在积累型CMOS中为250cm2/Vsec。因此，积累型CMOS的电流驱动能力根据公式(1)，仅由迁移率所引起的提高为1.2倍。进一步地，在所述积累型晶体管中，衬底电流为0.5mA/μm，电流驱动能力提高了11％左右。因此，若考虑动作电压、迁移率、衬底电流所有要素的话，积累型CMOS的电流驱动能力是反型CMOS的2.7倍左右。
另外，在积累型晶体管中，实际加载在硅沟道区的电场，与反型晶体管相比较为缓和，其效果为，对因晶体管的载流子的能量大小所引起的电流驱动能力的时间衰减，积累型晶体管的信赖性要高于反型晶体管。究其原因，是因为存在当实际加载在沟道区的电场大时，存在于沟道区的载流子的能量就高的相互关系。
图7是关于反型p沟道晶体管以及积累型p沟道晶体管，对于现在非常重视的信赖性问题--负偏压温度不稳定性(Negative Bias Temperature Instability)的耐性的示意图。图7尤其是，在含有相同绝缘膜厚度以及相同半导体层的杂质浓度的反型p沟道晶体管以及积累型p沟道晶体管上，在相同的应力温度下，在栅极绝缘膜上加载相同的应力电场，特性退化的一个例子的阈值随着时间推移而改变的测定结果。在栅极绝缘膜上加载相同的应力电场时，积累型晶体管在硅沟道区实际加载的电场比反型晶体管小时，对于同等应力时间的阈值退化，积累型晶体管比反型晶体管小一位左右。其结果是，了解到积累型的p沟道晶体管，对于电场以及温度应力的耐性，比反型的p沟道晶体管高出很多。
在上述说明中，以常关型作为前提，但本发明提供的最大饱和电流的优势性对于常开型也是同样的。进一步是对SOI层为(100)面方位的情况进行说明，而对任意的面方位的情况均能够得到和上述说明同等的效果。
实施例二
关于本发明的第2实施例，利用图8A、图8B～图12A、图12B进行说明。图8A、图8B为第2实施例提供的半导体器件的截面图。图9A、图9B、图9C为表示本发明效果的电流电压特性的示意图。图10、图11分别为了说明本发明的效果，表示4输入10段或非门、4输入10段与非门的输入、输出波形的模拟条件，在图12A、图12B中表示这些结果。
如图8A所示，在支撑衬底20上，装备了设有被100nm厚的埋入氧化膜21所分离的10nm厚的(551)面方位的n型SOI层22的衬底。这里，(551)面方位是离(110)面方位倾斜8°的面方位。接着，如图8B所示，将形成SOI层22的晶体管的部分以外蚀刻，分离各区域。这时，在各区域中注入用于调整阈值的杂质，进行衬底浓度的调整。向成为积累型n沟道晶体管的部分注入浓度为3×1018cm-3的磷，另一方面，向成为积累型p沟道晶体管的部分注入浓度为3×1018cm-3的硼。洗净之后，通过利用微波激励的等离子装置形成栅极绝缘膜，从而形成电氧化膜等价绝缘膜厚度为1nm的Si3N4膜23。这里，沟道区表面接受平坦化处理，使Peak to Valley(峰谷)在0.16nm以下，栅极绝缘膜和沟道区之间的界面在原子级极为平坦。另外，栅极绝缘膜也可以采用SiO2膜、HfOx，ZrOx，La2O3等金属氧化膜、PrxSiyNz等金属氮化物等的高感应电材料。
之后，在栅极绝缘膜上形成Ta膜，蚀刻出各自所希望的栅极长，栅极宽，形成栅极电极24。这时，通过根据与积累型n沟道晶体管、积累型p沟道晶体管中任意一个栅极电极的功函数差，形成厚度约为18nm的空乏层，SOI层完全空乏化，因而实现常关。这之后，在n沟道晶体管区的源极·漏极层注入浓度为2×1020cm-3的砷进行活性化，另一方面，在p沟道晶体管区的源极·漏极层注入浓度为2×1020cm-3的硼进行活性化。进一步地，以CVD(chemical vapordeposition，化学气相沉积)形成SiO2膜，作为配线层形成了栅极配线25、输出配线26、电源配线27、28。在此种情况下，为使各电极到沟道区的电阻都在1Ωμm以下，在源极区以及漏极区内分别埋设漏极电极30、30以及源极电极29、29，源极·漏极区的半导体层在横方向上为2nm。这里，为使各电极和硅之间的接触电阻Rc都在10-11Ωcm2以下，由Mg形成连接n沟道晶体管的n+硅区的电极，另一方面，由Ir形成连接p沟道晶体管的p+硅区的电极。因此，电极和硅区之间的功函数差能够在0.2eV以下，即使合并源极以及漏极区的串联电阻以及接触电阻，也为1.0Ωμm。其结果是，在n沟道晶体管、p沟道晶体管中，实效互导与源极·漏极区的电阻完全没有的情况相比，可以忽视退化。在图中所表示的例子中，在选择的各电极材料和硅区之间形成硅化物。
上述的CMOS，也可以做成在(551)面方位以外的其他的面方位上。例如，可以在(100)面方位的SOI层上制作。另外，在特愿2005-369170号说明书中明示的SOI型三维构造中，p沟道晶体管仅在空穴迁移率变大的(110)面做成，n沟道晶体管在电子迁移率稍差的(110)面上增加电子迁移率大的侧壁(100)面而构成栅极，n沟道晶体管可以为三维构造，p沟道晶体管可以为二维构造。在这种情况下，通过选择p沟道晶体管的沟道宽度，和n沟道晶体管的沟道宽度以及沟道高度，可以使n沟道晶体管和p沟道晶体管的动作速度和沟道区上面的面积都相等。
图9A所示的是，在所述(551)面方位上制作的积累型CMOS的电流电压特性的模拟结果，图9B所示的是，在所述(100)面方位上制作的积累型CMOS的电流电压特性的模拟结果。图9C所示的是，所述SOI型三维构造中，为了n沟道晶体管和p沟道晶体管的动作速度和沟道区上面的面积都相等，而选择p沟道晶体管的沟道宽度，和n沟道晶体管的沟道宽度以及沟道高度的积累型CMOS的电流电压特性的模拟结果。在任何情况下，栅极长都为45nm，实效沟道长都为29nm，沟道宽都为1μm。
图12A用点画线表示在所述(551)面方位上制作的积累型CMOS以及反型CMOS的4输入10段或非门，对应50GHz输入波形的输出波形的模拟结果。在图12B中，与图12A一样，用点画线表示积累型CMOS以及反型CMOS的4输入10段与非门，对应50GHz输入波形的输出波形的模拟结果。4输入10段或非门和4输入10段与非门的电路构成在图10以及图11中表示。电源电压在积累型和反型中，均以允许作用在栅极绝缘膜上的电场在8MV/cm以内作为条件选择，积累型CMOS的电源电压定为1.3V，反型CMOS的电源电压定为1.0V。此种情况，如图9A所示，在(551)面方位上制作的CMOS中n沟道晶体管的电流驱动能力是p沟道晶体管的电流驱动能力的大约60％。并且，对于4输入或非门，为使p沟道晶体管和n沟道晶体管的电流驱动能力相等，有必要在p沟道晶体管的栅极宽为4μm时，将n沟道晶体管的栅极宽做成1.7μm。另一方面，对于4输入与非门，有必要在p沟道晶体管的栅极宽为1μm时，将n沟道晶体管的栅极宽做成6.8μm。此种情况下，(551)面方位上的积累型CMOS中，作为4输入10段或非门对应的，逻辑电路的最大动作频率为60GHz，作为4输入10段与非门对应的逻辑电路的最大动作频率为40GHz，以4输入10段的随机逻辑构成的LSI(Large-scale integration大规模集成电路)的最大动作频率为40GHz。同样，(551)面方位上的反型CMOS中，作为4输入10段或非门对应的逻辑电路的最大动作频率为25GHz，作为4输入10段与非门对应的逻辑电路的最大动作频率为20GHz，以4输入10段的随机逻辑构成的LSI的最大动作频率为20GHz。另外，上述的任意模拟实例中，晶体管的栅极长都为45nm，实效沟道长都为29nm。
在图12A中还用虚线表示在所述(100)面方位上制作的积累型CMOS以及反型CMOS的4输入10段或非门，对应50GHz输入波形的输出波形的模拟结果。在图12B中，与图12A相同，用虚线表示积累型CMOS以及反型CMOS的4输入10段与非门，对应50GHz输入波形的输出波形的模拟结果。积累型CMOS的电源电压设定为1.3V，反型CMOS的电源电压设定为1.0V。这时，如图9B所示，在(100)面方位上制作的CMOS中，p沟道晶体管的电流驱动能力是n沟道晶体管的电流驱动能力的约30％。因此，对于4输入或非门，为使p沟道晶体管和n沟道晶体管的电流驱动能力相等，有必要在n沟道晶体管的栅极宽为1μm时，将p沟道晶体管的栅极宽做成12μm。同样，对于4输入与非门，有必要在n沟道晶体管的栅极宽为4μm时，将p沟道晶体管的栅极宽做成3μm。这种情况下，在(100)面方位上的积累型CMOS中，作为4输入10段或非门对应的逻辑电路的最大动作频率为20GHz，作为4输入10段与非门对应的逻辑电路的最大动作频率为50GHz，以4输入10段的随机逻辑构成的LSI的最大动作频率为20GHz。同样，在(100)面方位上的反型CMOS中，作为4输入10段或非门对应的逻辑电路的最大动作频率为10GHz，作为4输入10段与非门对应的逻辑电路的最大动作频率为25GHz，以4输入10段的随机逻辑构成的LSI的最大动作频率为10GHz。另外，上述的任意模拟实例中，晶体管的栅极长为45nm，实效沟道长为29nm。
图12A中进一步用实线表示在所述三维SOI构造中，为使n沟道和p沟道的动作速度以及面积相等而制作的积累型CMOS以及反型CMOS的4输入10段或非门，对应50GHz输入波形的输出波形的模拟结果。图12B和图12A相同，用实线表示积累型CMOS以及反型CMOS的4输入10段与非门，对应50GHz输入波形的输出波形的模拟结果。积累型CMOS的电源电压设为1.3V，反型CMOS的电源电压设为1.0V。这种情况下，如图9C所示，在三维SOI构造的CMOS中，n沟道晶体管的电流驱动能力和p沟道晶体管的电流驱动能力大体相等。因此，对于4输入或非门，为使p沟道晶体管和n沟道晶体管的电流驱动能力相等，可以在n沟道晶体管的栅极宽为1μm时，将p沟道晶体管的栅极宽做成4μm。同样，对于4输入与非门，可以在n沟道晶体管的栅极宽为4μm时，将p沟道晶体管的栅极宽做成1μm。此时，在三维SOI构造的积累型CMOS中，作为4输入10段或非门对应的逻辑电路的最大动作频率为60GHz，作为4输入10段与非门对应的逻辑回路的最大动作频率为60GHz，以4输入10段的随机逻辑构成的LSI的最大动作频率为60GHz。同样，在(551)面方位上的反型CMOS中，作为4输入10段或非门对应的逻辑电路的最大动作频率为30GHz，作为4输入10段与非门对应的逻辑电路的最大动作频率为30GHz，以4输入10段的随机逻辑构成的LSI的最大动作频率为30GHz。另外，在上述的任意模拟实例中，晶体管的栅极长为45nm，实效沟道长为29nm。
如图12A以及图12B所示，若对同一构成的CMOS构造进行比较的话，与构成CMOS的晶体管为反型相比，由于构成CMOS的晶体管为半导体层的衬底浓度高于2×1017cm-3的积累型，所以，动作速度明显显著提高。
以上，本发明对半导体层的衬底浓度高于2×1017cm-3的积累型n沟道晶体管和积累型p沟道晶体管，以及由这些晶体管所构成的CMOS电路(半导体器件)进行说明，但本发明不仅限定于此，也可以适用在各种元件及电子电路中。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (13)

1、一种积累型晶体管，其特征在于，包括沟道区和在所述沟道区两端形成的源极区和漏极区，所述沟道区的杂质浓度高于2×1017cm-3，且以n型半导体构成所述沟道区的同时将载流子作为电子，或者以p型半导体构成所述沟道区的同时将载流子作为空穴。
2、根据权利要求1所述的积累型晶体管，其特征在于，以所述沟道区和同一导电型半导体构成所述源极区、所述漏极区。
3、根据权利要求1所述的积累型晶体管，其特征在于，以功函数为和所述沟道区的半导体的功函数之差在0.32eV以下的金属或金属半导体化合物构成所述源极区、所述漏极区。
4、根据权利要求3所述的积累型晶体管，其特征在于，以n型硅构成所述沟道区的同时，以功函数在-4.37eV以上的金属或金属半导体化合物构成所述源极区、所述漏极区。
5、根据权利要求3所述的积累型晶体管，其特征在于，以p型硅构成所述沟道区的同时，以功函数在-4.95eV以下的金属或金属半导体化合物构成所述源极区、所述漏极区。
6、根据权利要求1所述的积累型晶体管，其特征在于，所述晶体管为常关型。
7、根据权利要求6所述的积累型晶体管，其特征在于，以绝缘衬底上的硅层构成所述沟道区的同时，当栅极电极上加载的电压和源极电极上加载的电压相等时，在漏极电极上加载的电压从0V变到电源电压时，所述绝缘衬底上的硅层的厚度，比在所述沟道区和所述源极区的接触部分，所述沟道区半导体层所形成的空乏层的厚度小。
8、根据权利要求7所述的积累型晶体管，其特征在于，当栅极电极上加载的电压和源极电极上加载的电压相等时，在漏极电极上加载的电压从0V变到电源电压时，在所述沟道区和所述源极区的接触部分，根据设置于栅极绝缘膜上的栅极电极和所述沟道区半导体层的功函数差，确定所述绝缘衬底上的硅层的厚度、所述绝缘衬底上的硅层的杂质浓度、以及所述沟道区上的栅极电极的功函数，使在所述半导体层形成的空乏层能在所述半导体层的深度方向上不断地被形成。
9、根据权利要求1所述的积累型晶体管，其特征在于，所述沟道区的杂质浓度为1×1018cm-3～5×1019cm-3。
10、一种积累型互补金属氧化物半导体器件，其特征在于，至少包括两个权利要求1至9中任一所述的晶体管，一部分为n沟道晶体管，另一部分为p沟道晶体管。
11、根据权利要求10所述的积累型互补金属氧化物半导体器件，其特征在于，所述n沟道晶体管以及p沟道晶体管的沟道区的至少一部分含有(100)面或者离(100)面±10°以内的面。
12、根据权利要求10所述的积累型互补金属氧化物半导体器件，其特征在于，所述n沟道晶体管以及p沟道晶体管的沟道区的至少一部分含有(110)面或者离(110)面±10°以内的面。
13、根据权利要求10所述的积累型互补金属氧化物半导体器件，其特征在于，所述n沟道晶体管的沟道区的至少一部分含有(100)面或者离(100)面±10°以内的面，且所述p沟道晶体管的沟道区的至少一部分含有(110)面或者离(110)面±10°以内的面。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5299752B2 (ja) * 2008-04-28 2013-09-25 国立大学法人東北大学 半導体装置
JP5424299B2 (ja) * 2008-12-16 2014-02-26 国立大学法人東北大学 イオン注入装置、イオン注入方法、及び半導体装置
US20120305893A1 (en) * 2010-02-19 2012-12-06 University College Cork-National University of Ireland ,Cork Transistor device
JP2013012768A (ja) * 2012-09-05 2013-01-17 Tohoku Univ 半導体装置
JP5704586B2 (ja) * 2012-10-25 2015-04-22 国立大学法人東北大学 Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111260A (en) 1983-06-17 1992-05-05 Texax Instruments Incorporated Polysilicon FETs
DE68916401T2 (de) 1988-10-03 1994-11-17 Toshiba Kawasaki Kk Feldeffekttransistor auf einem Isolator und Verfahren zu seiner Herstellung.
JP2002026313A (ja) 2000-07-06 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4542689B2 (ja) * 2000-09-26 2010-09-15 株式会社東芝 半導体装置の製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6855988B2 (en) * 2002-07-08 2005-02-15 Viciciv Technology Semiconductor switching devices
KR20050061446A (ko) 2002-08-07 2005-06-22 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 절연 게이트 트랜지스터, 트랜지스터 장치, 트랜지스터회로 및 트랜지스터 작동 방법
US20040079997A1 (en) * 2002-10-24 2004-04-29 Noriyuki Miura Semiconductor device and metal-oxide-semiconductor field-effect transistor
JP2004146550A (ja) * 2002-10-24 2004-05-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
JP2006100600A (ja) 2004-09-29 2006-04-13 Toshiba Corp 半導体装置およびその製造方法
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Kuo et al. Back-gate bias effect on the subthreshold behavior and the switching performance in an ultrathin SOI CMOS inverter operating at 77 and 300 K
Maity et al. Compact drain current modeling of InAs-OI-Si MOS transistor including quantum confinement
Pfitzner et al. DC characteristics of junction vertical slit field-effect transistor (JVeSFET)
da Silva et al. Effect of substrate bias and temperature variation in the capacitive coupling of SOI UTBB MOSFETs
Sayed et al. Modeling of 3-D potential distribution for a thin film fully-depleted p-channel G4-FET
Marino et al. Double control gate field-effect transistor for area efficient and cost effective applications
Chakraborty et al. A Study On Double Gate Field Effect Transistor For Area And Cost Efficiency
Satyala et al. Simulation and transient analysis of organic/inorganic CMOS inverter circuit
Seo et al. Dual-Gate Operation and Configurable Logic From Solution Pattern-Based Zinc Tin Oxide Thin-Film Transistors
Kumari et al. Performance Investigation of Insulated Shallow Extension Silicon On Nothing (ISE-SON) MOSFET for Low Volatge Digital Applications
Marino et al. Alternative MOS devices for the manufacture of high-density ICs
Kumari et al. Theoretical investigation of back gate bias effect on the electrostatic integrity of Insulated Shallow Extension Silicon On Void (ISESOV) MOSFET

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