KR101357421B1 - 트랜지스터 및 반도체 장치 - Google Patents

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고에키자이단호진 고쿠사이카가쿠 신고우자이단
고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
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Abstract

게이트 전압 스윙이 크게 취해지도록 채널 영역의 반도체층의 불순물 농도를 2×1017cm-3 보다 높게 한 어큐뮬레이션 형 트랜지스터.
Figure R1020097002665
게이트 전극, 불순물 농도, 모빌리티

Description

트랜지스터 및 반도체 장치{TRANSISTOR AND SEMICONDUCTOR DEVICE}
기술분야
본 발명은 트랜지스터 및 IC, LSI 등의 반도체 장치에 관한 것이다.
배경기술
종래, IC, LSI 등의 반도체 장치에 있어서 널리 사용되고 있는 것은 인버전 (inversion) 형 트랜지스터이다. 인버전 형 트랜지스터에 있어서는, 트랜지스터의 온 시와 오프 시에, 게이트 절연막 및 채널 영역에 작용하는 실효 전계의 방향이 각각 동 방향이었다. 왜냐하면, 인버전 형 트랜지스터를 온 시키기 위해서는, 캐리어가 이동하는 채널을 형성하기 위해, 공핍층 중에 캐리어와 동 부호의 전하를 공핍층이 최대 공핍층 폭에 도달할 때까지 유전 (誘電) 할 필요가 있기 때문이다. 그래서, 트랜지스터가 온 상태일 때에 드레인 전류 구동 능력을 높이기 위해서는, 게이트 전극에 인가하는 전압을 가능한 한 높게 하는 것이 효과적이다. 그러나, 게이트 절연막의 신뢰성을 고려하면, 게이트 절연막에 인가할 수 있는 전계의 절대치가 예를 들어 8MV/cm 등으로 정해지므로, 결과적으로 게이트 전극에 인가하는 전압 스윙을 크게 취할 수 없어, 트랜지스터의 전류 구동 능력을 향상시킬 수 없다는 문제가 있었다.
여기에서, 이하의 수학식 (1) 로 일반적으로 나타내는 바와 같이 「게이트 전압 (VG)」마이너스 「임계값 전압 (Vth)」의 차의 값에 대해 2 차 함수적으로 증 가하는 드레인 전류 구동 능력을 향상시킬 수 있으면, 회로의 동작 속도를 향상시킬 수 있게 된다.
Figure 112009008062256-pct00001
여기에서, IDsat 는 포화 드레인 전류, W, L 은 게이트 폭 및 게이트 길이, Ci 는 게이트 절연막의 단위 커패시턴스, μ 는 전자 혹은 홀의 모빌리티, VG 는 게이트 전극에 인가하는 게이트 전압, Vth 는 임계값 전압이다. 게이트 전극에 인가하는 전압 스윙을 크게 취할 수 없다는 것은, 「게이트 전압 (VG)」마이너스 「임계값 전압 (Vth)」를 크게 취할 수 없다는 것이므로, 결과적으로 드레인 전류 구동 능력의 향상, 회로의 동작 속도의 향상에 한계가 있었다.
한편, 어큐뮬레이션 (accumulation) 형 트랜지스터도 알려져 있다. 그러나, 종래 제안되어 있는 어큐뮬레이션 형 트랜지스터는, 채널 영역의 불순물 농도를 2×1017cm-3 보다 낮게 함으로써 노멀리 오프 (Normally OFF) 를 실현한다는 구성이다. 이와 같은 어큐뮬레이션 형 트랜지스터의 채널 영역에 있어서는, 게이트 절연막과 반도체의 계면 부근의 어큐뮬레이션 층 중에 흐르는 전류량과 비교하여 반도체 기판 중에 흐르는 전류량이 충분히 작아져, 온과 오프를 반도체 기판 중에 흐르는 전류에 의해 제어할 수 없다. 트랜지스터를 온 시키기 위해서는 충분히 어큐뮬레이션 층에 캐리어를 유전시켜야 하기 때문에, 게이트 전극에 인가되는 전 압이 온과 오프의 경계인 임계치일 때와 온한 이후에는, 인버전 형 트랜지스터와 동일하게, 게이트 절연막 및 실리콘의 채널에 작용하는 실효 전계의 방향이 각각 동 방향이 되어, 게이트 전극에 인가하는 전압 스윙을 크게 취할 수 없었다.
발명의 개시
본 발명의 예시적인 목적은, 게이트 전극에 인가하는 전압 스윙을 크게 취할 수 있는 트랜지스터를 제공하는 것에 있다.
본 발명의 다른 예시적인 목적은, 게이트 전극에 인가하는 전압 스윙을 크게 취할 수 있고, 전류 구동 능력을 향상시킬 수 있는 트랜지스터를 제공하는 것에 있다.
본 발명자들은, 게이트 절연막 및 채널의 반도체층에 가해지는 실효 전계의 방향이 트랜지스터의 온 시와 오프 시에 각각 역방향이 되도록 하면 게이트 전극에 인가하는 전압 스윙을 보다 크게 할 수 있다는 것, 어큐뮬레이션 형 트랜지스터를 사용함으로써만 그 실현이 가능한 것을 새롭게 알아내어 본 발명에 이른 것이다.
이하에, 본 발명의 양태를 열거한다.
(제 1 양태)
채널 영역과 그 양단에 형성된 소스 영역, 드레인 영역을 갖는 트랜지스터 로서, 상기 채널 영역의 불순물 농도가 2×1017cm-3 보다 높고, 또한 상기 채널 영역을 n 형 반도체로 구성함과 함께 캐리어를 전자로 하거나, 또는 상기 채널 영역을 p 형 반도체로 구성함과 함께 캐리어를 홀로 하는 것을 특징으로 하는 어큐뮬레이 션 형 트랜지스터.
(제 2 양태)
제 1 양태에 있어서, 상기 소스 영역, 상기 드레인 영역을 상기 채널 영역과 동일 도전형의 반도체로 구성하였다.
(제 3 양태)
제 1 양태에 있어서, 상기 소스 영역, 상기 드레인 영역을, 그들의 일함수가 상기 채널 영역의 반도체의 일함수와의 차가 0.32eV 이하인 금속 또는 금속 반도체 화합물로 구성하였다.
(제 4 양태)
제 3 양태에 있어서, 상기 채널 영역을 n 형 실리콘으로 구성함과 함께, 상기 소스 영역, 상기 드레인 영역을, 그들의 일함수가 -4.37eV 이상인 금속 또는 금속 반도체 화합물로 구성하였다.
(제 5 양태)
제 3 양태에 있어서, 상기 채널 영역을 p 형 실리콘으로 구성함과 함께, 상기 소스 영역, 상기 드레인 영역을, 그들의 일함수가 -4.95eV 이하인 금속 또는 금속 반도체 화합물로 구성하였다.
(제 6 양태)
제 1 양태 내지 제 5 양태 중 어느 하나에 있어서, 당해 트랜지스터를 노멀리 오프형으로 하였다.
(제 7 양태)
제 6 양태에 있어서, 상기 채널 영역을 SOI 층으로 구성함과 함께, 그 SOI 층의 두께를, 게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동등할 경우에, 드레인 전극에 인가되는 전압이 0V 에서 전원 전압까지 변화했을 때에 상기 채널 영역과 상기 소스 영역의 접촉 부분에 있어서 상기 채널 영역의 반도체층에 형성되는 공핍층의 두께보다 작게 하였다.
(제 8 양태)
제 7 양태에 있어서, 게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동등할 경우에, 드레인 전극에 인가되는 전압이 0V 에서 전원 전압까지 변화했을 때에 상기 채널 영역과 상기 소스 영역의 접촉 부분에 있어서 게이트 절연막 상에 형성되는 게이트 전극과 상기 채널 영역의 반도체층과의 일함수차에 의해 상기 반도체층에 형성되는 공핍층이 상기 반도체층의 깊이 방향으로 중단되지 않게 형성되도록, 상기 SOI 층의 두께, 상기 SOI 층의 불순물 농도, 및 상기 채널 영역 상의 게이트 전극의 일함수를 정했다.
(제 9 양태)
제 1 양태 내지 제 8 양태 중 어느 하나에 있어서, 상기 채널 영역의 불순물 농도가 1×1018cm-3 ∼ 5×1019cm-3 이다.
(제 10 양태)
제 1 양태 내지 제 9 양태 중 어느 하나의 양태에 의한 트랜지스터를 적어도 2 개 포함하고, 일방을 n 채널 트랜지스터, 타방을 p 채널 트랜지스터로 한 것을 특징으로 하는 어큐뮬레이션 형 CM0S 반도체 장치.
(제 11 양태)
제 10 양태에 있어서, 상기 n 채널 트랜지스터 및 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖도록 하였다.
(제 12 양태)
제 10 양태에 있어서, 상기 n 채널 트랜지스터 및 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면을 갖도록 하였다.
(제 13 양태)
제 10 양태에 있어서, 상기 n 채널 트랜지스터의 채널 영역의 적어도 일부가 (100) 면 또는 (100) 면으로부터 ±10˚ 이내의 면을 갖고, 또한 상기 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (110) 면 또는 (110) 면으로부터 ±10˚ 이내의 면을 갖도록 하였다.
본 발명에 의하면, 게이트 절연막 및 채널 영역의 반도체층에 인가하는 실효 전계의 방향이 트랜지스터의 온 시와 오프 시에 각각 역방향이 되므로, 게이트 전극에 인가하는 전압 스윙을 크게 취할 수 있어, 드레인 전류 구동 능력의 향상, 회로의 동작 속도의 향상이 얻어진다는 효과가 있다.
도면의 간단한 설명
도 1 은 어큐뮬레이션 형 트랜지스터에 있어서, 반도체층의 불순물 농도와, 게이트 전극에 플랫 밴드 전압이 인가되고, 드레인 전극에는 n 채널이면 소스 전압 에 대해 50mV, p 채널이면 소스 전압에 대해 -50mV 가 인가됐을 때에 채널을 통하여 흐르는 전류와의 관계를 나타내는 도면이다.
도 2 는 채널 길이가 45㎚ 인 어큐뮬레이션 형 트랜지스터에 있어서, 반도체층의 불순물 농도와, 게이트 전극에 임계치를 초과하는 온 전압이 인가되고, 드레인 전극에는 n 채널이면 소스 전압에 대해 1V, p 채널이면 소스 전압에 대해 -1V 가 인가됐을 때에 채널을 통하여 흐르는 전류와의 관계를 나타내는 도면이다.
도 3a 는 인버전 형의 n 채널 트랜지스터의 구조를 모식적으로 나타내는 도면이다.
도 3b 는 인버전 형의 p 채널 트랜지스터의 구조를 모식적으로 나타내는 도면이다.
도 3c 는 본 발명에 의한 어큐뮬레이션 형의 n 채널 트랜지스터의 구조를 모식적으로 나타내는 도면이다.
도 3d 는 본 발명에 의한 어큐뮬레이션 형의 p 채널 트랜지스터의 구조를 모식적으로 나타내는 도면이다.
도 4a 는 반도체층의 불순물 농도가 2×1017cm-3 인, 인버전 형의 n 채널 트랜지스터와 본 발명에 의한 어큐뮬레이션 형의 n 채널 트랜지스터의 게이트 전극에 인가된 전압과, 게이트 절연막에 인가되는 전계 및 실리콘의 채널 영역에 실효적으로 인가되는 전계를 나타내는 도면이다.
도 4b 는 반도체층의 불순물 농도가 2×1017cm-3 인, 인버전 형의 n 채널 트랜지스터와 본 발명에 의한 어큐뮬레이션 형의 n 채널 트랜지스터의 게이트 전극에 인가된 전압과, 게이트 절연막에 인가되는 전계 및 실리콘의 채널 영역에 실효적으로 인가되는 전계를 나타내는 도면이다.
도 5a 는 반도체층의 불순물 농도가 1×1018cm-3 인, 인버전 형의 n 채널 트랜지스터와 본 발명에 의한 어큐뮬레이션 형의 n 채널 트랜지스터의 게이트 전극에 인가된 전압과, 게이트 절연막에 인가되는 전계 및 실리콘의 채널 영역에 실효적으로 인가되는 전계를 나타내는 도면이다.
도 5b 는 반도체층의 불순물 농도가 1×1018cm-3 인, 인버전 형의 n 채널 트랜지스터와 본 발명에 의한 어큐뮬레이션 형의 n 채널 트랜지스터의 게이트 전극에 인가된 전압과, 게이트 절연막에 인가되는 전계 및 실리콘의 채널 영역에 실효적으로 인가되는 전계를 나타내는 도면이다.
도 6a 는 반도체층의 불순물 농도가 3×1018cm-3 인, 인버전 형의 n 채널 트랜지스터와 본 발명에 의한 어큐뮬레이션 형의 n 채널 트랜지스터의 게이트 전극에 인가된 전압과, 게이트 절연막에 인가되는 전계 및 실리콘의 채널 영역에 실효적으로 인가되는 전계를 나타내는 도면이다.
도 6b 는 반도체층의 불순물 농도가 3×1018cm-3 인, 인버전 형의 n 채널 트랜지스터와 본 발명에 의한 어큐뮬레이션 형의 n 채널 트랜지스터의 게이트 전극에 인가된 전압과, 게이트 절연막에 인가되는 전계 및 실리콘의 채널 영역에 실효적으로 인가되는 전계를 나타내는 도면이다.
도 7 은 인버전 형 및 어큐뮬레이션 형의 p 채널 트랜지스터의 동등한 게이트 절연막 전계 및 온도에 의한 전기적 스트레스 하에서의 임계값의 경시적인 변화의 측정 결과를 나타내는 도면이다.
도 8a 는 SOI 기판을 나타낸다.
도 8b 는 2 차원 평면 형상의 SOI 형 CMOS 의 구성예를 나타낸 도면이다.
도 9a 는 (551) 면 방위 상에 제조된 어큐뮬레이션 형 CMOS 의 전류 전압 특성을 나타내는 도면이다.
도 9b 는 (100) 면 방위 상에 제조된 어큐뮬레이션 형 CMOS 의 전류 전압 특성을 나타내는 도면이다.
도 9c 는 3 차원 SOI 형으로 제조된 어큐뮬레이션 형 CMOS 의 전류 전압 특성을 나타내는 도면이다.
도 10 은 4 입력 10 단 NOR 게이트의 회로 구성도이다.
도 11 은 4 입력 10 단 NAND 게이트의 회로 구성도이다.
도 12a 는 인버전 형 CMOS 및 어큐뮬레이션 형 CMOS 로 구성된 4 입력 10 단의 NOR 게이트의 50GHz 클록 신호에 대한 응답 파형을 나타내는 도면이다.
도 12b 는 인버전 형 CMOS 및 어큐뮬레이션 형 CMOS 로 구성된 4 입력 10 단의 NAND 게이트의 50GHz 클록 신호에 대한 응답 파형을 나타내는 도면이다.
발명을 실시하기 위한 최선의 형태
도 1 에 어큐뮬레이션 형 MOSFET 에 대한 반도체층의 불순물 농도와, 게이트 전극에 플랫 밴드 전압이 인가되고, 드레인 전극에 50mV 가 인가되었을 때에 반도체층에 흐르는 전류와의 관계를 나타낸다. 반도체층의 두께는, 어큐뮬레이션 형 MOSFET 가 노멀리 오프가 되도록 선택하고 있는데, 채널 길이가 45㎚ 정도인 단(短)채널의 MOSFET 를 실현할 때에는 반도체층의 두께는 20㎚ 이하가 바람직하다. 그래서, 불순물 농도에 의해 결정되는 최대 공핍층 폭이 20㎚ 이상인 경우에는 반도체층의 두께를 20㎚ 로 하였다. 도 1 이 나타내는 바와 같이, 불순물 농도가 2×1017cm-3 보다 고농도이면, 게이트 전극에 플랫 밴드 전압이 인가된 때에, 일반적으로 임계값의 기준치가 되는 1μA 의 드레인 전류가 흐르므로, 임계값의 제어를 반도체층의 축적층이 아닌, 반도체 기판층에 흐르는 전류에 의해 실시할 수 있다. 즉, 반도체층의 불순물 농도가 2×1017cm-3 보다 고농도이면 임계값에 해당하는 게이트 전압이 인가된 때에 게이트 절연막에 가해지는 전계는 0MV/cm 혹은 그것 이하가 되어, 온 시와 오프 시에는 게이트 절연막 및 실리콘의 채널에 작용하는 실효 전계의 방향을 각각 역방향으로 할 수 있다. 그러므로, 트랜지스터가 동일한 게이트 절연막 전계까지 도달하는 게이트 전압을 종래의 트랜지스터와 비교하여 더욱 높게 할 수 있다. 게이트 전극에 인가하는 전압을 높게 할 수 있으면, 수학식 (1) 로 나타내는 바와 같이 드레인 전류 구동 능력을 2 차 함수적으로 향상시킬 수 있다. 또, 어큐뮬레이션 형 MOSFET 에 대한 반도체층의 불순물 농도를 증가시킴으로써, 반도체 기판 중을 흐르는 전류에 의해 임계값의 제어뿐만 아 니라 온 전류도 증가시킬 수 있다.
또한, 반도체층의 불순물 농도로서 바람직한 범위는 1×1018cm-3 ∼ 5×1019cm-3 이고, 이 범위를 초과하여 불순물 농도가 높아지면 노멀리 오프의 실현이 곤란해진다. 이것은 불순물 농도가 높을수록 공핍층이 잘 신장되지 않기 때문이다.
[제 1 실시예]
도 3a, 도 3b 에 채널 영역이 (100) 면방위를 표면으로 한 SOI (Silicon on Insulator) 층 (10) 으로 구성된 인버전 형의 n 채널 트랜지스터와 p 채널 트랜지스터를 나타낸다. 도 3c, 도 3d 에는 채널 영역이 SOI 층 (10) 으로 구성된 어큐뮬레이션 형의 n 채널 트랜지스터와 p 채널 트랜지스터를 나타낸다. 이하에서는, SOI 층 (10) 을 반도체층으로 부르는 경우가 있다.
도 3a ∼ 도 3d 에 있어서는, 반도체층 (10) 의 채널 및 공핍층 영역의 평균적인 불순물 농도는 2×1017cm-3 이고 반도체층 (10) 의 막두께는 20㎚ 이다. 게이트 절연막은 전기적 등가 막두께 (EOT) 로 1㎚ 이다. 여기에서, 채널 영역의 표면은 피크 투 밸리 (Peak to Valley) 가 0.16㎚ 이하가 되는 평탄화 처리가 되어 있어, 게이트 절연막과 채널 영역 사이의 계면은 원자 오더로 매우 평탄하다. 게이트 전극 (11, 12) 은 도 3a, 도 3d 에 있어서는 n+ 폴리실리콘이고, 도 3b, 도 3c 에 있어서는 p+ 폴리실리콘이다. 게이트 길이는 45㎚ 로 실행적인 게이트 길이는 29㎚ 이다. 게이트 폭은 1.0㎛ 이다. 소스·드레인층 (13, 14) 은 채널 영역과 접촉하고 있는 가로 방향의 두께가 5㎚ 이고 불순물 농도가 2×1020cm-3 인 반도체와 금속 반도체 화합물로 이루어진다. 여기에서, 그 금속 반도체 화합물은 도 3a, 도 3c 에 있어서는 Mg 실리사이드이고, 도 3b, 도 3d 에 있어서는 Ir 실리사이드이다. 어떠한 경우에도, 반도체와의 접촉 저항이 1×10-11Ω㎠ 이하로 억제되어, 소스·드레인 영역의 반도체 부분의 직렬 저항과 합해도 트랜지스터의 직렬 저항으로서는 1.0Ω㎛ 가 되어 있다.
여기에서, 소스·드레인층 (13, 14) 은, 도 3a, 도 3c 에 있어서는 일함수가 -4.37eV 이상인 금속 또는 금속 반도체 화합물이어도 되고, 도 3b, 도 3d 에 있어서는 일함수가 -4.95eV 이하인 금속 또는 금속 반도체 화합물이어도 된다. 소스·드레인층 (13, 14) 은 또, 그들의 일함수가 채널 영역의 반도체의 일함수와의 차가 0.32eV 이하인 금속 또는 금속 반도체 화합물로 구성하는 것이 바람직하다. 이것은, 상기의 일함수의 차가 0.32eV 이하이면, 소스 또는 드레인의 컨택트 저항을 1×10-10Ω㎠ 이하로 할 수 있기 때문이다. 그리고, 컨택트 저항이 상기의 값 이하이면, 이상적인 조건과 실질적으로 다르지 않은 특성이 얻어진다. 도 3c, 도 3d 는 게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동등한 경우에 드레인 전극에 인가되는 전압이 0V 에서 전원 전압까지 변화했을 때에, 채널 영역과 소스 영역의 접촉 부분에 있어서 채널 영역의 반도체층에 형성되는 공핍층의 두께가 20㎚ 보다 길기 때문에 노멀리 오프를 실현하고 있다. 바꿔 말하면, 채널 영역과 소스 영역의 접촉 부분에 있어서 게이트 절연막 상에 형성되는 게 이트 전극과 채널 영역의 반도체층과의 일함수차에 의해 반도체층에 형성되는 공핍층이 반도체층의 깊이 방향으로 중단되지 않게 형성되도록 하여 노멀리 오프를 실현하고 있다.
도 4a, 도 4b 에 상기 어큐뮬레이션 형의 n 채널 트랜지스터와 상기 인버전 형의 n 채널 트랜지스터의 게이트 전압과, 게이트 절연막에 작용하는 전계 및 채널에 실효적으로 작용하는 전계와의 관계를 나타낸다. 노멀리 오프의 어큐뮬레이션 형 MOSFET 는 노멀리 오프를, 오프 시의 SOI 층의 두께를 공핍층 폭보다 작게 함으로써 달성하므로, 오프 시와 온 시에는 게이트 절연막에 작용하는 전계의 방향이 역방향이다. 따라서 어큐뮬레이션 형 트랜지스터와 인버전 형 트랜지스터가 동등한 임계값 전압을 갖는 경우, 어큐뮬레이션 형 트랜지스터는 인버전 형 트랜지스터와 비교하여 동일한 게이트 절연막 전계까지 도달하는 게이트 전압이 높다. 그러므로, 어큐뮬레이션 형 트랜지스터는, 동작 전압의 최대 허용값을 게이트 절연막 전계로 규정했을 때에는, 동작 전압을 인버전 형 트랜지스터보다 높게 할 수 있어, 고속화를 달성할 수 있다. 상기의 인버전 형 트랜지스터와 어큐뮬레이션 형 트랜지스터의 경우, 임계값을 0.3V, 전원 전압의 최대 허용치를 게이트 절연막 전계가 8MV/cm 가 되는 게이트 전압으로 규정하면, 인버전 형 CMOS 에서는 게이트 전압 1.2V, 어큐뮬레이션 형 CMOS 에서는 게이트 전압 1.35V 가 되어, 어큐뮬레이션 형 CMOS 의 전류 구동 능력으로서는 수학식 (1) 로부터 1.4 배의 향상이 된다.
또한, 어큐뮬레이션 형 MOSFET 는, 온 시인 어큐뮬레이션 상태에서는 공핍층 전하는 존재하지 않는다. 그러므로, 인버전 형 MOSFET 와 어큐뮬레이션 형 MOSFET 의 채널 영역에 존재하는 전기 전도에 기여하는 캐리어 밀도가 동등한 경우, 인버전 형 MOSFET 와 비교하여 어큐뮬레이션 형 MOSFET 는, 반도체의 채널 부분에 게이트 절연막과 수직 방향으로 작용하는 전계를 인버전 형 MOSFET 와 비교하여 낮게 억제할 수 있다. 여기에서, 실리콘의 채널 부분에 작용하는 전계와 전도에 기여하는 캐리어 밀도와의 관계는, 이하의 수학식 중, 인버전 형 트랜지스터의 경우에는 수학식 (2) 로, 어큐뮬레이션 형 트랜지스터의 경우에는 수학식 (3) 에 의해 주어진다.
Figure 112009008062256-pct00002
Figure 112009008062256-pct00003
여기에서, Eeff 는 채널 영역에 작용하는 실효 전계, εsi 는 실리콘의 유전율, Qinversion 과 Qaccumulation 는 기여하는 캐리어 밀도, Qdepletion 은 공핍층에 존재하는 전하 밀도이다. 실리콘의 전자·홀 모빌리티는 트랜지스터의 온 전류의 구동 능력을 결정하는 바이어스점 부근에서는, 실리콘의 채널 부분에 작용하는 전계에 대해 부(負)의 기울기를 갖고 있다. 따라서, 인버전 형 MOSFET 와 비교하여, 동일한 전도에 기여하는 캐리어 밀도가 있는 경우, 어큐뮬레이션 형 MOSFET 에서는 실리콘의 채널에 작용하는 실효적인 전계가 작게 억제된다. 그러므로, 어큐뮬레이션 형 MOSFET 는 인버전 형 MOSFET 에 비해 모빌리티가 큰 영역에서 동작할 수 있으므로 고속화를 달성할 수 있다. 상기의 인버전 형 CMOS 와 어큐뮬레이션 형 CMOS 의 경우, 인버전 형 CMOS 에서는 게이트 전압을 1.2V, 어큐뮬레이션 형 CMOS 에서는 게이트 전압을 1.35V 로 하면, 전자의 모빌리티는 인버전 형 CMOS 에 대해서는 240㎠/Vsec, 어큐뮬레이션 형 CMOS 에 대해서는 254㎠/Vsec 가 된다. 이로써, 어큐뮬레이션 형 CMOS 의 전류 구동 능력은 수학식 (1) 로부터, 모빌리티에서 기인되는 향상만으로 1.06 배가 된다.
또한 어큐뮬레이션 형 MOSFET 에서는, 온 시에는 어큐뮬레이션 층 이외의 기판 영역에도 기판 전류가 흐르므로, 한층 더 전류 구동 능력과 동작 속도 향상을 달성할 수 있다. 여기에서, 도 2 에 게이트 길이가 45㎚ 인 어큐뮬레이션 형 MOSFET 에 대한 반도체층의 불순물 농도와, 게이트 전압에 온 시의 전압이 인가되어 드레인 전압에 1.0V 가 인가됐을 때에 반도체층에 흐르는 전류와의 관계를 나타낸다. 반도체층의 두께는 어큐뮬레이션 형 MOSFET 가 노멀리 오프가 되도록 선택하고 있는데, 채널 길이가 45㎚ 정도인 단채널의 MOSFET 를 실현할 때에는 반도체층의 두께는 20㎚ 이하가 바람직하기 때문에, 불순물 농도에 의해 결정되는 최대 공핍층 폭이 20㎚ 이상인 경우에는 반도체층의 두께를 20㎚ 로 하였다. 도 2 로부터 상기 어큐뮬레이션 형 트랜지스터에서는, 기판 전류는 0.1mA/㎛ 로, 상기의 인버전 형 트랜지스터에 있어서 최대 포화 전류였던 4.5mA/㎛ 와 비교하면 2% 정도 의 전류 구동 능력의 향상이 된다. 따라서, 동작 전압, 모빌리티, 기판 전류의 모든 요소를 고려하면 어큐뮬레이션 형 CMOS 의 전류 구동 능력은 인버전 형 CMOS 의 1.5 배 정도가 된다.
여기에서, 도 3a ∼ 도 3d 에 있어서 반도체층의 불순물 농도를 1×1018cm-3 으로 한 경우, 상기 어큐뮬레이션 형의 n 채널 트랜지스터와 상기 인버전 형의 n 채널 트랜지스터의 게이트 전압과 게이트 절연막에 작용하는 전계 및 채널에 실효적으로 작용하는 전계와의 관계는 도 5a, 도 5b 에 나타내는 바와 같이 된다. 상기의 인버전 형 트랜지스터와 어큐뮬레이션 형 트랜지스터의 경우, 임계값을 0.3V, 전원 전압의 최대 허용치를 게이트 절연막 전계가 8MV/cm 가 되는 게이트 전압으로 규정하면, 인버전 형 CMOS 에서는 게이트 전압 1.05V, 어큐뮬레이션 형 CMOS 에서는 게이트 전압 1.30V 가 되고, 어큐뮬레이션 형 CMOS 의 전류 구동 능력은 수학식 (1) 로부터 1.8 배의 향상이 된다. 또, 상기의 인버전 형 CMOS 와 어큐뮬레이션 형 CMOS 의 경우, 인버전 형 CMOS 에서는 게이트 전압을 1.05V, 어큐뮬레이션 형 CMOS 에서는 게이트 전압을 1.30V 로 하면, 전자의 모빌리티는 인버전 형 CMOS 에 있어서는 225㎠/Vsec, 어큐뮬레이션 형 CMOS 에 있어서는 250㎠/Vsec 가 된다. 그러므로, 어큐뮬레이션 형 CM0S 의 전류 구동 능력은 수학식 (1) 로부터, 모빌리티에서 기인하는 향상만으로 1.1 배가 된다. 또한 상기 어큐뮬레이션 형 트랜지스터에서는, 기판 전류는 0.4mA/㎛ 로, 9% 정도의 전류 구동 능력의 향상이 된다. 따라서, 동작 전압, 모빌리티, 기판 전류의 모든 요소를 고려하 면 어큐뮬레이션 형 CMOS 의 전류 구동 능력은 인버전 형 CMOS의 2.1 배 정도가 된다.
도 3a ∼ 도 3d 에 있어서, 반도체층의 불순물 농도를 3×1018cm-3 으로 하고, 두께를 10㎚ 으로 한 경우의, 상기 어큐뮬레이션 형의 n 채널 트랜지스터와 상기 인버전 형의 n 채널 트랜지스터의 게이트 전압과 게이트 절연막에 가해지는 전계 및 채널에 실효적으로 작용하는 전계와의 관계를 도 6a, 도 6b 에 나타낸다. 상기의 인버전 형 트랜지스터와 어큐뮬레이션 형 트랜지스터의 경우, 임계값을 0.3V, 전원 전압의 최대 허용치를 게이트 절연막 전계가 8MV/cm 가 되는 게이트 전압으로 규정하면, 인버전 형 CMOS 에서는 게이트 전압 1.0V, 어큐뮬레이션 형 CMOS 에서는 게이트 전압 1.3V 가 된다. 그러므로, 어큐뮬레이션 형 CMOS 의 전류 구동 능력은 수학식 (1) 로부터 2.0 배의 향상이 된다. 또, 상기의 인버전 형 CMOS 와 어큐뮬레이션 형 CMOS 의 경우, 인버전 형 CMOS 에서는 게이트 전압을 1.2V, 어큐뮬레이션 형 CMOS 에서는 게이트 전압을 1.3V 로 하면, 전자의 모빌리티는 인버전 형 CMOS 에 있어서는 210㎠/Vsec, 어큐뮬레이션 형 CMOS 에 있어서는 250㎠/Vsec 가 된다. 그러므로, 어큐뮬레이션 형 CM0S 의 전류 구동 능력은 수학식 (1) 로부터, 모빌리티에서 기인되는 향상만으로 1.2 배가 된다. 또한, 상기 어큐뮬레이션 형 트랜지스터에서는, 기판 전류는 0.5mA/㎛ 로, 11% 정도의 전류 구동 능력의 향상이 된다. 따라서, 동작 전압, 모빌리티, 기판 전류의 모든 요소를 고려하면 어큐뮬레이션 형 CMOS 의 전류 구동 능력은 인버전 형 CMOS 의 2.7 배 정도가 된다.
또, 어큐뮬레이션 형 트랜지스터에 있어서, 실리콘의 채널 영역에 실효적으로 인가되는 전계가 인버전 형 트랜지스터에 비해 완화되는 효과는, 트랜지스터의 캐리어의 에너지의 크기에서 기인하는 어큐뮬레이션 형 트랜지스터의 전류 구동 능력의 경시적 열화에 대한 신뢰성을 인버전 형 트랜지스터에 대해 높게 하는 효과가 있다. 왜냐하면 채널 영역에 존재하는 캐리어의 에너지는, 채널 영역에 실효적으로 인가되는 전계가 크면 높아진다는 상관이 있기 때문이다.
도 7 은 인버전 형의 p 채널 트랜지스터 및 어큐뮬레이션 형의 p 채널 트랜지스터에 대해 현재 심각한 신뢰성 문제인 역바이어스 온도 불안정성 (Negative Bias Temperature Instability) 에 대한 내성을 나타내는 도면이다. 도 7 은 특히, 동등한 절연막 두께 및 동등한 반도체층의 불순물 농도를 갖는 인버전 형의 p 채널 트랜지스터 및 어큐뮬레이션 형의 p 채널 트랜지스터에, 동등한 스트레스 온도 하에서, 게이트 절연막에 동등한 스트레스 전계를 인가하여, 특성 열화의 일례인 임계값의 경시적인 변화를 측정한 결과이다. 게이트 절연막에 동등한 스트레스 전계가 인가된 때에, 실리콘의 채널 영역에 실효적으로 인가되는 전계가 인버전 형 트랜지스터보다 작은 어큐뮬레이션 형 트랜지스터에 있어서는, 동일한 스트레스 시간에 대한 임계값의 열화가 인버전 형 트랜지스터에 비해 1 자리수 정도 작다. 그 결과, 어큐뮬레이션 형의 p 채널 트랜지스터는, 전계 및 온도의 스트레스에 대한 내성이 인버전 형인 p 채널 트랜지스터에 비해 매우 높은 것을 알 수 있었다.
상기한 설명에서는 노멀리 오프형을 전제로 하였는데, 본 발명에 의한 최대 포화 전류의 우위성은 노멀리 온형이어도 동일하다. 또한 SOI 층이 (100) 면방위인 경우에 대해 설명하였는데, 어느 면방위의 경우에도 상기의 설명과 동등한 효과가 얻어진다.
[제 2 실시예]
본 발명의 제 2 실시예에 대해 도 8a, 도 8b ∼ 도 12a, 도 12b 를 이용하여 설명한다. 도 8a, 도 8b 는 제 2 실시예에 의한 반도체 장치의 단면도이다. 도 9a, 도 9b, 도 9c 는 본 발명의 효과를 나타내는 전류 전압 특성을 나타낸다. 도 10, 도 11 은 각각 본 발명의 효과를 설명하기 위해, 4 입력 10 단의 NOR 게이트, 4 입력 10 단의 NAND 게이트의 입력, 출력 파형의 시뮬레이션 조건을 나타내고, 도 12a, 도 12b 에 그들의 결과를 나타낸다.
도 8a 에 나타내는 바와 같이, 지지 기판 (20) 상에 100㎚ 두께의 매립 산화막 (21) 으로 분리된 10㎚ 두께의 (551) 면방위의 n 형 SOI (Silicon on Insulator) 층 (22) 을 갖는 기판을 준비한다. 여기에서, (551) 면방위는 (110) 면방위로부터 8˚ 기울어진 면방위이다. 다음으로, 도 8b 에 나타내는 바와 같이 SOI 층 (22) 의 트랜지스터를 형성하는 부분 이외를 에칭하여 각 영역을 분리한다. 이 때 각 영역에 임계값 조정용의 불순물 주입을 실시하여, 기판 농도 조정을 실시한다. 어큐뮬레이션 형 n 채널 트랜지스터가 되는 부분에는 인을 주입하여, 농도를 3×1018cm-3 으로 하는 한편, 어큐뮬레이션 형 p 채널 트랜지스 터가 되는 부분에는 붕소를 주입하여, 농도를 3×1018cm-3 으로 한다. 세정 후, 게이트 절연막의 형성을 마이크로파 여기의 플라즈마 장치로 실시함으로써, 전기적 산화막 등가 절연막 두께로 1㎚ 의 Si3N4 막 (23) 을 형성한다. 여기에서, 채널 영역의 표면은 피크 투 밸리가 0.16㎚ 이하가 되는 평탄화 처리가 되어 있어, 게이트 절연막과 채널 영역 사이의 계면은 원자 오더로 매우 평탄하다. 또, 게이트 절연막은 SiO2 막이나, HfOx, ZrOx, La2O3 등의 금속 산화막, PrxSiyNz 등의 금속 질화물 등의 고유전 재료를 이용해도 된다.
그 후, 게이트 절연막 상에 Ta 막을 형성하고, 각각 원하는 게이트 길이, 게이트 폭으로 에칭하여 게이트 전극 (24) 을 형성한다. 이 때, 어큐뮬레이션 형 n 채널 트랜지스터, 어큐뮬레이션 형 p 채널 트랜지스터 모두 게이트 전극과의 일함수차에 의해 대략 두께 18㎚ 의 공핍층이 형성됨으로써 SOI 층이 완전하게 공핍화되어 있으므로 노멀리 오프가 되어 있다. 그 후, n 채널 트랜지스터 영역의 소스·드레인층에 비소를 주입하고 활성화를 실시하여, 농도를 2×1020cm-3 으로 하는 한편, p 채널 트랜지스터 영역의 소스·드레인층에는 붕소를 주입하고 활성화를 실시하여, 농도를 2×1020cm-3 으로 한다. 또한 SiO2 막을 CVD (Chemical Vapor Deposition) 로 형성하고, 배선층으로서 게이트 배선 (25), 출력 배선 (26), 전원 배선 (27, 28) 을 형성한다. 이 경우, 드레인 전극 (30, 30) 및 소스 전극 (29, 29) 은 각각, 각 전극으로부터 채널 영역까지의 저항이 1Ω㎛ 이하가 되도록, 소스 영역 및 드레인 영역 내에도 매립되어 있고, 소스·드레인 영역의 반도체층은 가로 방향으로 2㎚ 이다. 여기에서는, 각 전극과 실리콘 사이의 접촉 저항 Rc가 10-11Ω㎠ 이하가 되도록, n 채널 트랜지스터의 n+ 실리콘 영역에 접속되는 전극은 Mg 에 의해 형성되는 한편, p 채널 트랜지스터의 p+ 실리콘 영역에 접속되는 전극은 Ir 에 의해 형성되어 있다. 이로써, 전극과 실리콘 영역 사이의 일함수차를 0.2eV 이하로 할 수 있어, 소스 및 드레인 영역의 직렬 저항 및 접촉 저항을 합해도 1.0Ω㎛ 이다. 결과적으로 n 채널 트랜지스터, p 채널 트랜지스터에 있어서의 실효 상호 컨덕턴스를 소스·드레인 영역의 저항이 전혀 없었던 경우와 비교하여 열화를 무시할 수 있는 정도이다. 도시된 예에서는, 선택된 각 전극 재료는 실리콘 영역 사이에 실리사이드를 형성하고 있다.
상기의 CMOS 는 (551) 면방위 이외의 다른 면방위 상에 제조해도 상관없다. 예를 들어 (100) 면방위의 SOI 층 상에 제조한 것이어도 된다. 또, 일본 특허출원 2005-369170호 명세서에 나타내는 SOI 형 3 차원 구조로, p 채널 트랜지스터는 홀의 이동도가 커지는 (110) 면에만 제조하고, n 채널 트랜지스터는 전자 이동도가 약간 떨어지는 (110) 면에 더하여 전자 이동도가 큰 측벽의 (100) 면도 게이트를 구성하도록 제조한 것으로서, n 채널 트랜지스터는 3 차원 구조, p 채널 트랜지스터는 2 차원 구조의 것이어도 된다. 이 경우에는, p 채널 트랜지스터의 채널 폭과, n 채널 트랜지스터의 채널 폭 및 채널 높이를 선택함으로써, n 채널 트랜지스터와 p 채널 트랜지스터의 동작 속도와 채널 영역 상면의 면적의 모두가 동 등한 것으로 할 수 있다.
도 9a 에 상기의 (551) 면방위 상에 제조한 어큐뮬레이션 형 CMOS 의 전류 전압 특성의 시뮬레이션 결과를 나타내고, 도 9b 에 상기 (100) 면방위 상에 제조한 어큐뮬레이션 형 CMOS 의 전류 전압 특성의 시뮬레이션 결과를 나타낸다. 도 9c 에는 상기의 SOI 형 3 차원 구조로, n 채널 트랜지스터와 p 채널 트랜지스터의 동작 속도와 채널 영역 상면의 면적의 모두가 동등하게 되도록 p 채널 트랜지스터의 채널 폭과, n 채널 트랜지스터의 채널 폭 및 채널 높이를 선택한 어큐뮬레이션 형 CMOS 의 전류 전압 특성의 시뮬레이션 결과를 나타낸다. 어떠한 경우에도, 게이트 길이가 45㎚, 실효 채널 길이가 29㎚, 채널 폭이 1㎛ 이다.
도 12a 는 상기의 (551) 면방위 상에 제조한 어큐뮬레이션 형 CMOS 및 인버전 형 CMOS 에 의한 4 입력 10 단의 NOR 게이트의, 50GHz 의 입력 파형에 대한 출력 파형의 시뮬레이션 결과를 1 점 쇄선으로 나타낸다. 도 12b 에는, 도 12a 와 동일하게, 어큐뮬레이션 형 CMOS 및 인버전 형 CMOS 에 의한 4 입력 10 단의 NAND 게이트의, 50GHz 의 입력 파형에 대한 출력 파형의 시뮬레이션 결과를 1 점 쇄선으로 나타낸다. 4 입력 10 단의 NOR 게이트와 4 입력 10 단의 NAND 게이트의 회로 구성은 도 10 및 도 11 에 나타내고 있다. 전원 전압은 어큐뮬레이션 형, 인버전 형 모두, 게이트 절연막에 작용하는 전계를 8MV/cm 까지 허용하는 것을 조건으로서 선택하여, 어큐뮬레이션 형 CMOS 의 전원 전압은 1.3V, 인버전 형 CMOS 의 전원 전압은 1.0V 로 하였다. 이 경우, 도 9a 에 나타내는 바와 같이, (551) 면방위 상에 제조한 CMOS 에서는 n 채널 트랜지스터의 전류 구동 능력이 p 채널 트랜지스터의 전류 구동 능력의 대략 60% 이다. 그리고, 4 입력 NOR 게이트의 경우에는 p 채널 트랜지스터와 n 채널 트랜지스터의 전류 구동 능력을 동등하게 하기 위해, p 채널 트랜지스터의 게이트 폭을 4㎛ 로 했을 때에는 n 채널 트랜지스터의 게이트 폭이 1.7㎛ 가 되도록 제조할 필요가 있다. 한편, 4 입력 NAND 게이트의 경우에는 p 채널 트랜지스터의 게이트 폭을 1㎛ 로 했을 때에는 n 채널 트랜지스터의 게이트 폭이 6.8㎛ 가 되도록 제조할 필요가 있다. 이 경우, (551) 면방위 상의 어큐뮬레이션 형 CMOS 에 있어서는, 4 입력 10 단 NOR 게이트에 대한 로직 회로로서의 최대 동작 주파수가 60GHz, 4 입력 10 단 NAND 게이트에 대한 로직 회로로서의 최대 동작 주파수가 40GHz 이며, 4 입력 10 단의 랜덤 로직으로 구성된 LSI 의 최대 동작 주파수는 40GHz 이다. 또 (551) 면방위 상의 인버전 형 CMOS 에 있어서는, 4 입력 10 단 NOR 게이트에 대한 로직 회로로서의 최대 동작 주파수가 25GHz, 4 입력 10 단 NAND 게이트에 대한 로직 회로로서의 최대 동작 주파수가 20GHz 이며, 4 입력 10 단의 랜덤 로직으로 구성된 LSI 의 최대 동작 주파수는 20GHz 이다. 또 상기의 어떠한 시뮬레이션에서도 트랜지스터의 게이트 길이는 45㎚ 이고 실효 채널 길이는 29㎚ 이다.
도 12a 에는 또, 상기의 (100) 면방위 상에 제조한 어큐뮬레이션 형 CMOS 및 인버전 형 CMOS 에 의한 4 입력 10 단의 NOR 게이트의, 50GHz 의 입력 파형에 대한 출력 파형의 시뮬레이션 결과를 파선으로 나타낸다. 도 12b 에는, 도 12a 와 동일하게, 어큐뮬레이션 형 CMOS 및 인버전 형 CMOS 에 의한 4 입력 10 단의 NAND 게이트의, 50GHz 의 입력 파형에 대한 출력 파형의 시뮬레이션 결과를 파선으로 나 타낸다. 어큐뮬레이션 형 CMOS 의 전원 전압은 1.3V, 인버전 형 CMOS의 전원 전압은 1.0V 로 설정하였다. 이 경우, 도 9b 에 나타내는 바와 같이, (100) 면방위 상에 제조한 CMOS 에서는 p 채널 트랜지스터의 전류 구동 능력이 n 채널 트랜지스터의 전류 구동 능력의 대략 30% 이다. 그러므로, 4 입력 NOR 게이트의 경우에는, p 채널 트랜지스터와 n 채널 트랜지스터의 전류 구동 능력을 동등하게 하기 위해, n 채널 트랜지스터의 게이트 폭을 1㎛ 로 했을 때에는 p 채널 트랜지스터의 게이트 폭이 12㎛ 가 되도록 제조할 필요가 있다. 또 4 입력 NAND 게이트의 경우에는, n 채널 트랜지스터의 게이트 폭을 4㎛ 로 했을 때에는 p채널 트랜지스터의 게이트 폭이 3㎛ 가 되도록 제조할 필요가 있다. 이 경우, (100) 면방위 상의 어큐뮬레이션 형 CMOS 에 있어서는, 4 입력 10 단 NOR 게이트에 대한 로직 회로로서의 최대 동작 주파수가 20GHz, 4 입력 10 단 NAND 게이트에 대한 로직 회로로서의 최대 동작 주파수가 50GHz 이며, 4 입력 10 단의 랜덤 로직으로 구성된 LSI 의 최대 동작 주파수는 20GHz 이다. 또 (100) 면방위 상의 인버전 형 CMOS 에 있어서는, 4 입력 10 단 NOR 게이트에 대한 로직 회로로서의 최대 동작 주파수가 10GHz, 4 입력 10 단 NAND 게이트에 대한 로직 회로로서의 최대 동작 주파수가 25GHz 이며, 4 입력 10 단의 랜덤 로직으로 구성된 LSI 의 최대 동작 주파수는 10GHz 이다. 또 상기의 어떠한 시뮬레이션에서도 트랜지스터의 게이트 길이는 45㎚ 이고 실효 채널 길이는 29㎚ 이다.
도 12a 에는 또한, 상기의 3 차원 SOI 구조로 n 채널과 p 채널의 동작 속도 및 면적이 동등해지도록 제조한 어큐뮬레이션 형 CMOS 및 인버전 형 CMOS 에 의한 4 입력 10 단의 NOR 게이트의, 50GHz 의 입력 파형에 대한 출력 파형의 시뮬레이션 결과를 실선으로 나타낸다. 도 12b 는, 도 12a 와 동일하게, 어큐뮬레이션 형 CMOS 및 인버전 형 CMOS 에 의한 4 입력 10 단의 NAND 게이트의, 50GHz 의 입력 파형에 대한 출력 파형의 시뮬레이션 결과를 실선으로 나타낸다. 어큐뮬레이션 형 CMOS 의 전원 전압은 1.3V, 인버전 형 CMOS 의 전원 전압은 1.0V 로 설정하였다. 이 경우, 도 9c 에 나타내는 바와 같이, 3 차원 SOI 구조의 CMOS 에서는 n 채널 트랜지스터의 전류 구동 능력이 p 채널 트랜지스터의 전류 구동 능력에 거의 동등하다. 그러므로, 4 입력 NOR 게이트의 경우에는, p 채널 트랜지스터와 n 채널 트랜지스터의 전류 구동 능력을 동등하게 하기 위해서는, n 채널 트랜지스터의 게이트 폭을 1㎛ 로 했을 때에는 p 채널 트랜지스터의 게이트 폭은 4㎛ 가 되도록 제조하면 된다. 또, 4 입력 NAND 게이트의 경우에는, n 채널 트랜지스터의 게이트 폭을 4㎛ 로 했을 때에는 p 채널 트랜지스터의 게이트 폭이 1㎛ 가 되도록 제조하면 된다. 이 경우, 3 차원 SOI 구조의 어큐뮬레이션 형 CMOS 에 있어서는, 4 입력 10 단 NOR 게이트에 대한 로직 회로로서의 최대 동작 주파수가 60GHz, 4 입력 10 단 NAND 게이트에 대한 로직 회로로서의 최대 동작 주파수가 60GHz 이며, 4 입력 10 단의 랜덤 로직으로 구성된 LSI 의 최대 동작 주파수는 60GHz 이다. 또 (551) 면방위 상의 인버전 형 CMOS 에 있어서는, 4 입력 10 단 NOR 게이트에 대한 로직 회로로서의 최대 동작 주파수가 30GHz, 4 입력 10 단 NAND 게이트에 대한 로직 회로로서의 최대 동작 주파수가 30GHz 이며, 4 입력 10 단의 랜덤 로직으로 구성된 LSI 의 최대 동작 주파수는 30GHz 이다. 또 상기의 어떠한 시뮬레이 션에서도 트랜지스터의 게이트 길이는 45㎚ 이고 실효 채널 길이는 29㎚ 이다.
도 12a 및 도 12b 에 나타내는 바와 같이, 동일 구성의 CMOS 구조로 비교하면, CMOS 를 구성하는 트랜지스터를 인버전 형으로 한 경우에 비해, CM0S 를 구성하는 트랜지스터를 반도체층의 기판 농도가 2×1017cm-3 보다 높은 어큐뮬레이션 형으로 함으로써 동작 속도가 극적으로 향상되는 것이 명백해졌다.
산업상이용가능성
이상, 본 발명을 반도체층의 기판 농도가 2×1017cm-3 보다 높은 어큐뮬레이션 형 n 채널 트랜지스터 및 어큐뮬레이션 형 p 채널 트랜지스터, 및 이들 트랜지스터에 의해 구성된 CM0S 회로 (반도체 장치) 에 대해 설명하였는데, 본 발명은 이것에 한정되지 않고, 각종의 소자 그리고 전자 회로에도 적용할 수 있다.

Claims (13)

  1. 채널 영역과 그 양단에 형성된 소스 영역, 드레인 영역을 갖는 트랜지스터 로서,
    상기 채널 영역의 불순물 농도가 2×1017cm-3 보다 높고, 또한 상기 채널 영역을 n 형 반도체로 구성함과 함께 캐리어를 전자로 하거나, 또는 상기 채널 영역을 p 형 반도체로 구성함과 함께 캐리어를 홀로 하고,
    상기 소스 영역, 상기 드레인 영역을, 그들의 일함수가 상기 채널 영역의 반도체의 일함수와의 차가 0.32eV 이하인 금속 또는 금속 반도체 화합물로 구성한 것을 특징으로 하는 어큐뮬레이션 형 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스 영역, 상기 드레인 영역을 상기 채널 영역과 동일 도전형의 반도체로 구성한 것을 특징으로 하는 어큐뮬레이션 형 트랜지스터.
  3. 제 1 항에 있어서,
    상기 채널 영역을 n 형 실리콘으로 구성함과 함께, 상기 소스 영역, 상기 드레인 영역을, 그들의 일함수가 -4.37eV 이상인 금속 또는 금속 반도체 화합물로 구성한 것을 특징으로 하는 어큐뮬레이션 형 트랜지스터.
  4. 제 1 항에 있어서,
    상기 채널 영역을 p 형 실리콘으로 구성함과 함께, 상기 소스 영역, 상기 드레인 영역을, 그들의 일함수가 -4.95eV 이하인 금속 또는 금속 반도체 화합물로 구성한 것을 특징으로 하는 어큐뮬레이션 형 트랜지스터.
  5. 제 1 항에 있어서,
    당해 트랜지스터를 노멀리 오프형으로 한 것을 특징으로 하는 어큐뮬레이션 형 트랜지스터.
  6. 제 5 항에 있어서,
    상기 채널 영역을 SOI 층으로 구성함과 함께, 그 SOI 층의 두께를, 게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동등할 경우에, 드레인 전극에 인가되는 전압이 0V 에서 전원 전압까지 변화했을 때에 상기 채널 영역과 상기 소스 영역의 접촉 부분에 있어서 상기 채널 영역의 반도체층에 형성되는 공핍층의 두께보다 작게 한 것을 특징으로 하는 어큐뮬레이션 형 트랜지스터.
  7. 제 6 항에 있어서,
    게이트 전극에 인가되는 전압이 소스 전극에 인가되는 전압과 동등할 경우에, 드레인 전극에 인가되는 전압이 0V 에서 전원 전압까지 변화했을 때에 상기 채널 영역과 상기 소스 영역의 접촉 부분에 있어서 게이트 절연막 상에 형성되는 게이트 전극과 상기 채널 영역의 반도체층과의 일함수차에 의해 상기 반도체층에 형성되는 공핍층이 상기 반도체층의 깊이 방향으로 중단되지 않게 형성되도록, 상기 SOI 층의 두께, 상기 SOI 층의 불순물 농도, 및 상기 채널 영역 상의 게이트 전극의 일함수를 정한 것을 특징으로 하는 어큐뮬레이션 형 트랜지스터.
  8. 제 1 항에 있어서,
    상기 채널 영역의 불순물 농도가 1×1018cm-3 ∼ 5×1019cm-3 인 것을 특징으로 하는 어큐뮬레이션 형 트랜지스터.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 트랜지스터를 적어도 2 개 포함하고, 일방을 n 채널 트랜지스터, 타방을 p 채널 트랜지스터로 한 것을 특징으로 하는 어큐뮬레이션 형 CM0S 반도체 장치.
  10. 제 9 항에 있어서,
    상기 n 채널 트랜지스터 및 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (100) 면 방위인 SOI 층 또는 (100) 면 방위로부터 ±10˚ 이내의 면 방위인 SOI 층을 갖도록 한 것을 특징으로 하는 어큐뮬레이션 형 CM0S 반도체 장치.
  11. 제 9 항에 있어서,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (110) 면 방위인 SOI 층 또는 (110) 면 방위로부터 ±10˚ 이내의 면 방위인 SOI 층을 갖도록 한 것을 특징으로 하는 어큐뮬레이션 형 CMOS 반도체 장치.
  12. 제 9 항에 있어서,
    상기 n 채널 트랜지스터의 채널 영역의 적어도 일부가 (100) 면 방위인 SOI 층 또는 (100) 면 방위로부터 ±10˚ 이내의 면 방위인 SOI 층을 갖고, 또한 상기 p 채널 트랜지스터의 채널 영역의 적어도 일부가 (110) 면 방위인 SOI 층 또는 (110) 면 방위로부터 ±10˚ 이내의 면 방위인 SOI 층을 갖도록 한 것을 특징으로 하는 어큐뮬레이션 형 CM0S 반도체 장치.
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