WO2008007749A1 - Transistor et dispositif à semi-conducteurs - Google Patents

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Tadahiro Ohmi
Akinobu Teramoto
Rihito Kuroda
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Definitions

  • the present invention relates to a transistor and a semiconductor device such as K and LSI.
  • Inversion transistors are widely used in semiconductor devices such as ICs and LSIs.
  • the direction of the effective electric field acting on the gate insulating film and the channel region is the same when the transistor is on and when it is off. This is because, in order to turn on the Inversion transistor, it is necessary to dielectrically charge in the depletion layer until the depletion layer reaches the maximum depletion layer width in order to form a channel through which carriers move. Because. Therefore, in order to increase the drain current driving capability when the transistor is on, it is effective to increase the voltage applied to the gate electrode as much as possible.
  • the absolute value of the electric field that can be applied to the gate insulating film is determined to be, for example, 8 MVZcm, and as a result, the voltage swing applied to the gate electrode cannot be increased. There was a problem that the current drive capability of the inverter could not be improved.
  • drain current drive that increases in a quadratic function with respect to the difference between "gate voltage VG" minus "threshold voltage Vth" If the capacity can be improved, the operation speed of the circuit can be improved.
  • I is the saturation drain current
  • W and L are the gate width and gate length
  • Ci is the gate insulating film
  • ⁇ is the mobility of electrons or holes
  • VG is the gate voltage applied to the gate electrode
  • Vth is the threshold voltage.
  • An exemplary object of the present invention is to provide a transistor capable of increasing a voltage swing applied to a gate electrode.
  • Another exemplary object of the present invention is to provide a transistor capable of increasing a voltage swing applied to a gate electrode and improving a current driving capability.
  • the inventors have determined that the direction of the effective electric field exerted on the gate insulating film and the semiconductor layer of the channel, and the voltage applied to the gate electrode when the S transistor is turned on and off.
  • the present invention was newly found out that the swing can be further increased and that the swing can be realized only by using an accumulation type transistor.
  • the carrier is an electron, or the channel region is made of a p-type semiconductor and the carrier is a hole. Accumulation type transistor.
  • the source region and the drain region are made of a semiconductor having the same conductivity type as the channel region.
  • the source region and the drain region are made of a metal or a metal semiconductor compound whose work function is different from a semiconductor work function of the channel region by 0.32 eV or less. .
  • the channel region is made of n-type silicon, and the source region and the drain region are made of a metal or metal semiconductor layer whose work function is ⁇ 4.3 eV or more. Composed of compound.
  • the channel region is made of p-type silicon, and the source region and the drain region are made of a metal or metal semiconductor compound having a work function of 4.95 eV or less. Composed of things.
  • the transistor is a normally-off transistor.
  • the channel region is composed of an SOI layer, and the thickness of the SOI layer is applied to the drain electrode when the voltage applied to the gate electrode is equal to the voltage applied to the source electrode.
  • the thickness of the depletion layer formed in the semiconductor layer of the channel region was made smaller than the contact portion between the channel region and the source region.
  • the voltage applied to the gate electrode when the voltage applied to the gate electrode is equal to the voltage applied to the source electrode, the voltage applied to the drain electrode changes from OV to the power supply voltage.
  • the gate insulating film at the contact part of the source region The thickness of the SOI layer, so that a depletion layer formed in the semiconductor layer is formed in the depth direction of the semiconductor layer due to a work function difference between the gate electrode and the semiconductor layer of the channel region.
  • the impurity concentration of the SOI layer and the work function of the gate electrode on the channel region were determined.
  • the channel region has an impurity concentration of 1 ⁇ 10 cm to 5 ⁇ 10 cm.
  • An Accumulation type CMOS semiconductor device comprising at least two transistors according to any one of the first to ninth aspects, wherein one is an n-channel transistor and the other is a p-channel transistor.
  • At least a part of the channel region has a (100) plane or a plane within ⁇ 10 ° from the (100) plane.
  • At least a part of the channel region has a (110) plane or a plane within ⁇ 10 ° from the (110) plane.
  • At least a part of the channel region of the n-channel transistor has a (100) plane or a plane within ⁇ 10 ° from the (100) plane, and the channel region of the p-channel transistor At least part of (110) plane or ⁇ 10 from (110) plane
  • the surface should be within ⁇ °.
  • the direction of the effective electric field applied to the gate insulating film and the semiconductor layer of the channel region is reversed between when the transistor is on and when the transistor is off.
  • the drain current driving capability and the circuit operating speed can be improved.
  • Figure 1 In an accumulation-type transistor, a flat band voltage is applied to the impurity concentration of the semiconductor layer and the gate electrode, and the drain electrode is applied to a source voltage of 50 mV for the n channel and to the source voltage for the p channel.
  • the drain electrode is applied to a source voltage of 50 mV for the n channel and to the source voltage for the p channel.
  • FIG. 1 it is a diagram showing the relationship with the current flowing through the channel when 50 mV is applied.
  • FIG.2 Accumulation type transistor with channel length of 45 nm! If the impurity concentration of the semiconductor layer and the ON voltage exceeding the threshold value are applied to the gate electrode, and the drain electrode is n channel, the source voltage
  • the drain electrode is n channel, the source voltage
  • IV and p channels it is a diagram showing the relationship between the current flowing through the channel when IV is applied to the source voltage.
  • FIG. 3A is a diagram schematically showing the structure of an Inversion type n-channel transistor.
  • FIG. 3B is a diagram schematically showing the structure of an Inversion type p-channel transistor.
  • FIG. 3C is a diagram schematically showing the structure of an accumulation type n-channel transistor according to the present invention.
  • FIG. 3D is a diagram schematically showing a structure of an accumulation type p-channel transistor according to the present invention.
  • Is a [FIG 4A] impurity concentration of the semiconductor layer is 2 X 10 17 cm_ 3, the voltage applied to the gate electrode of the Accumulation-type n-channel transistor of an n-channel transistor and the present invention Inversion type, applied to the gate insulating film It is a figure which shows the applied electric field and the electric field effectively applied to the channel region of silicon.
  • Is a [FIG 4B] impurity concentration of the semiconductor layer is 2 X 10 17 cm_ 3, the voltage applied to the gate electrode of the Accumulation-type n-channel transistor of an n-channel transistor and the present invention Inversion type, applied to the gate insulating film It is a figure which shows the applied electric field and the electric field effectively applied to the channel region of silicon.
  • impurity concentration of the semiconductor layer is 1 X 10 18 cm_ 3, the voltage applied to the gate electrode of the Accumulation-type n-channel transistor of an n-channel transistor and the present invention Inversion type, applied to the gate insulating film It is a figure which shows the applied electric field and the electric field effectively applied to the channel region of silicon.
  • FIG. 5B The voltage applied to the gate electrode of the Inversion type n-channel transistor and the accumulation type n-channel transistor according to the present invention in which the impurity concentration of the semiconductor layer is 1 ⁇ 10 cm, and the gate insulating film It is a figure which shows the electric field effectively applied to the electric field and the channel region of silicon.
  • FIG. 7 is a diagram showing measurement results of changes in threshold values over time under electrical stress due to equal gate insulating film electric field and temperature of Inversion-type and Accumulation-type p-channel transistors.
  • FIG. 8B is a diagram showing a configuration example of a two-dimensional planar SOI SOI CMOS.
  • FIG. 9A is a diagram showing the current-voltage characteristics of an Accumulation-type CMOS fabricated in the (551) plane orientation.
  • FIG. 9B is a diagram showing current-voltage characteristics of an Accumulation-type CMOS fabricated on the (100) plane orientation.
  • FIG. 9C is a diagram showing the current-voltage characteristics of an Accumulation-type CMOS fabricated with a three-dimensional SOI type.
  • FIG. 10 is a circuit configuration diagram of a 4-input 10-stage NOR gate.
  • FIG. 11 is a circuit configuration diagram of a 4-input 10-stage NAND gate.
  • FIG. 12A shows 4 inputs configured with Inversion type CMOS and Accumulation type CMOS 1
  • FIG. 12B is a 4-input 1 composed of Inversion type CMOS and Accumulation type CMOS 1 It is a figure which shows the response waveform with respect to the signal of 50 GHz clock of NAND gate of 0 stage.
  • Fig. 1 shows the relationship between the impurity concentration in the semiconductor layer and the current that flows in the semiconductor layer when a flat-band voltage is applied to the gate electrode and 50 mV is applied to the drain electrode for the Accumulation MOSFET.
  • the thickness of the semiconductor layer is selected so that Accumulation-type MOSFE T is normally OFF. However, when realizing a short channel MOSFET with a channel strength of about 5 nm, the thickness of the semiconductor layer is preferably 20 nm or less. . Therefore, when the maximum depletion layer width determined by the impurity concentration is 20 nm or more, the thickness of the semiconductor layer is set to 20 nm. As shown in FIG.
  • the threshold value can be controlled by the current flowing through the semiconductor substrate layer, not the storage layer of the semiconductor layer. That is, the force mowing field at the gate insulating film if high concentration than the impurity concentration of 2 X 10 17 cm_ 3 gate voltage corresponding threshold is applied the semiconductor layer becomes OMVZcm or less, during on-time and off In this case, the direction of the effective electric field acting on the gate insulating film and the silicon channel can be reversed.
  • the gate voltage at which the transistor reaches the same gate insulating film electric field can be made higher than that of the conventional transistor. If the voltage applied to the gate electrode can be increased, the drain current drive capability can be improved in a quadratic function as shown in Equation (1). Also, by increasing the impurity concentration of the semiconductor layer for the accumulation-type MOSFET, the on-state current can be increased only by controlling the value, depending on the current flowing in the semiconductor substrate.
  • a preferable range of the impurity concentration of the semiconductor layer is 1 ⁇ 10 18 cm 1 3 to 5 ⁇ 10 19 cm — 3 , and when the impurity concentration is higher than this range, it is difficult to realize normally OFF. It becomes difficult. This is because the higher the impurity concentration, the longer the depletion layer becomes.
  • 3A and 3B show an Inversion type n-channel transistor and a p-channel transistor in which the channel region is composed of an SOI (Silicon on Insulator) layer 10 with the (100) orientation as the surface.
  • 3C and 3D show that the channel region is made up of SOI layer 10.
  • the SOI layer 10 is sometimes called a semiconductor layer.
  • the average impurity concentration in the channel and depletion layer region of the semiconductor layer 10 is 2 ⁇ 10 17 cm — 3 and the thickness of the semiconductor layer 10 is 20 nm.
  • the gate insulating film has an equivalent electrical thickness (EOT) of lnm.
  • EOT equivalent electrical thickness
  • the surface of the channel region is subjected to a flattening treatment so that the peak to valley is 0.16 nm or less, and the interface between the gate insulating film and the channel region is extremely flat on the atomic order.
  • the gate electrodes 11 and 12 are n + polysilicon in FIGS. 3A and 3D, and p + polysilicon in FIGS. 3B and 3C.
  • the gate length is 45nm and the effective gate length is 29nm.
  • the gate width is 1.
  • the source / drain layers 13 and 14 are made of a semiconductor and metal semiconductor compound having a lateral thickness of 5 nm in contact with the channel region and an impurity concentration of 2 ⁇ 10 2 cm _3 .
  • the metal semiconductor compound is Mg silicide in FIGS. 3A and 3C, and Ir silicide in FIGS. 3B and 3D. In either case, the contact resistance with the semiconductor is suppressed to 1 X 10 _11 ⁇ « ⁇ 2 or less, and even when combined with the series resistance of the semiconductor part of the source and drain regions, the transistor series resistance is 1.0 ⁇ / zm.
  • the source and drain layers 13 and 14 may be a metal or a metal semiconductor compound having a work function of 1.37 eV or more in FIGS. 3A and 3C.
  • the work function is — 4.
  • Metal or metal semiconductor compound of 95eV or less may be used.
  • the source / drain layers 13 and 14 are also preferably composed of a metal or a metal semiconductor compound whose work function is less than 0.32 eV from the work function of the semiconductor in the channel region. . This is because the difference between the work function is equal to or less than 0. 32eV, source or can contact resistance of the drain is to 1 X 10 _1 ⁇ cm 2 or less.
  • 3C and 3D show the contact between the channel region and the source region when the voltage applied to the drain electrode changes from 0 V to the power supply voltage when the voltage applied to the gate electrode is equal to the voltage applied to the source electrode. Since the thickness of the depletion layer formed in the semiconductor layer in the channel region is longer than 20 nm, the normally-off is realized. In other words, the gate electrode provided on the gate insulating film at the contact portion between the channel region and the source region Normally-off is realized so that the depletion layer formed in the semiconductor layer is formed in the depth direction of the semiconductor layer due to the work function difference with the semiconductor layer in the channel region.
  • FIGS. 4A and 4B show the relationship between the gate voltage of the Accumulation type n-channel transistor and the Inversion type n-channel transistor and the electric field acting on the gate insulating film and the electric field acting effectively on the channel.
  • Normally-off Accumulation-type MOSFETs achieve normally-off by making the thickness of the SOI layer smaller than the depletion layer width when turned off, so that the electric field acting on the gate insulating film is turned off and turned on. The direction is the opposite direction. Therefore, when the Accumulation type transistor and the Inversion type transistor have the same V, threshold, and value voltage, the Accumulation type transistor has a higher gate voltage reaching the same gate insulating film electric field than the Inversion type transistor.
  • the operating voltage of the accumulation type transistor can be made higher than that of the inversion type transistor, and high speed can be achieved.
  • the threshold voltage is 0.3 V and the maximum allowable power supply voltage is defined as the gate voltage at which the gate insulating film electric field is 8 MVZcm
  • the gate voltage of Inversion type CMOS is 1.2 V.
  • the gate voltage is 1.35V
  • the current drive capability of Accumulation-type CMOS is 1.4 times that of Equation (1).
  • the accumulation type MOSFET has no depletion layer charge in the accumulation state when it is on. Therefore, when the carrier density that contributes to electrical conduction in the channel region of the Inversion type MOSFET and Accumulation type MO SFET is equal, the Accumulation type MOSFET is perpendicular to the gate insulating film in the channel part of the semiconductor compared to the Inversion type MOSFET. Electric field force acting in the direction can be kept lower than inversion MOSFETs.
  • Equation (2) for the Inversion type transistor and Equation (2) for the Accumulation type transistor Given in 3)
  • Accumulation is the contributing carrier density, and depletion is the charge density in the depletion layer.
  • the electron's hole mobility of silicon has a negative slope with respect to the electric field acting on the silicon channel portion in the vicinity of the bias point that determines the on-current driving capability of the transistor. Therefore, compared to the Inversion type MOSFET, if there is a carrier density that contributes to the same conduction, the Accumulation type MOSFET suppresses the effective electric field acting on the silicon channel. Therefore, Accumulation-type MOS FETs can operate in a region with greater mobility than Inversion-type MOSFETs, and can achieve high speed.
  • the impurity concentration of the semiconductor layer for the Accumulation-type MOSFET with a gate length of 45 nm and the on-state voltage are applied to the gate voltage and the drain voltage is applied to 1.0 V as shown in FIG.
  • the relationship with the electric current which flows into a layer is shown.
  • the thickness of the semiconductor layer is chosen so that the Accumulation MOSFET is normally turned off, but when realizing a short channel MOSFET with a channel length of about 45 nm, the thickness of the semiconductor layer is preferably 20 nm or less.
  • the thickness of the semiconductor layer was set to 20 nm.
  • the substrate current of the Accumulation type transistor was 0.1 lmAZ m, which was about 2% higher than the 4.5 mAZ m, which was the maximum saturation current of the Inversion type transistor. Become. Therefore, considering all factors of operating voltage, mobility, and substrate current, the current drive capability of Accumulation CMOS is about 1.5 times that of Inversion CMOS.
  • the gate voltage and gate insulation of the Accumulation type n-channel transistor and the Inversion type n-channel transistor are used.
  • the relationship between the electric field acting on the film and the electric field acting effectively on the channel is as shown in FIGS. 5A and 5B.
  • the threshold value is 0.3 V and the maximum allowable power supply voltage is defined as the gate voltage at which the gate insulating film electric field is 8 MVZcm, the gate voltage is 1.
  • the gate voltage is 1.30 V, and the current drive capability of Accumulation CMOS is 1.8 times higher than Equation (1).
  • the current driving capability of Accumulation type CMOS is 1.1 times only by the improvement due to mobility, based on Equation (1).
  • the substrate current is 0.4m AZw m, which improves the current drive capability by about 9%, so considering all factors of operating voltage, mobility, and substrate current, Accumulation type CMOS Current drive capability is about 2.1 times that of Inversion type CMOS.
  • the threshold value is 0.3 V and the maximum power supply voltage is If the allowable value is defined as the gate voltage at which the gate insulating film electric field is 8 MVZcm, the gate voltage is 1.0 V for Inversion type CMOS and 1.3 V for Accumulation type CMOS. Therefore, the current drive capability of Accumulation-type CMOS is improved 2.0 times from Equation (1).
  • the gate voltage is 1.2 V for Inversion type CMOS and the gate voltage is 1.3 V for Accumulation type CMOS, the mobility of electrons is 210 cm 2 for Inversion type CMOS.
  • the current drive capability of the accumulation-type CMOS can be increased by a factor of 1.2 only by the improvement due to mobility, based on Equation (1).
  • the substrate current is 0.5 mAZ wm, and the current driving capability is improved by about 11%. Therefore, considering all factors of operating voltage, mobility, and substrate current, the current driving capability of Accumulation CMOS is about 2.7 times that of Inversion CMOS.
  • the electric field force that is effectively applied to the silicon channel region in the Accumulation type transistor ⁇ is the magnitude of the energy of the carrier of the transistor. This has the effect of increasing the reliability of the current drive capability of the Accumulation-type transistor due to the deterioration of the Inversion-type transistor over time. This is because there is a correlation that the energy of carriers existing in the channel region increases as the electric field effectively applied to the channel region increases.
  • FIG. 7 is a diagram showing the resistance to negative bias temperatu re instability, which is a serious reliability problem for Inversion type p-channel transistors and Accumulation type p-channel transistors.
  • FIG. 7 shows that an Inversion p-channel transistor and an Accumulation p-channel transistor having the same insulating film thickness and equal semiconductor layer impurity concentration are equal to the gate insulating film under the same stress temperature and the stress electric field. This is an example of characteristic deterioration when voltage is applied and the change over time of the value is measured. Field force that is effectively applied to the channel region of silicon when an equal stress electric field is applied to the gate insulating film.
  • the threshold degradation force for the same stress time nversion It is about an order of magnitude smaller than type transistors.
  • Accumulation type p The channel transistor was found to be much more resistant to electric field and temperature stress than the inversion type p-channel transistor.
  • FIGS. 8A, 8B to 12A, and 12B are sectional views of the semiconductor device according to the second embodiment.
  • 9A, 9B, and 9C show current-voltage characteristics representing the effects of the present invention.
  • FIGS. 10 and 11 show the simulation conditions for the input and output waveforms of the 4-input 10-stage NOR gate, 4-input 10-stage NAND gate, and FIGS. 12A and 12B, respectively, to explain the effects of the present invention. The result of is shown.
  • a 10 nm thick (551) plane n-type SOI (Silicon on Insulator) layer 22 separated by a buried oxide film 21 having a lOOnm thickness is formed on a support substrate 20.
  • the (551) plane orientation is a plane orientation inclined by 8 ° from the (110) plane orientation.
  • the portions other than the portion where the transistor of the SOI layer 22 is formed are etched to separate the respective regions. At this time, impurities for threshold adjustment are implanted into each region to adjust the substrate concentration.
  • the gate insulating film is made of SiO film, metal oxide film such as HfO, ZrO and LaO, metal nitride such as PrxSiyNz, etc.
  • a high dielectric material may be used.
  • a Ta film is formed on the gate insulating film, and each has a desired gate length and gate width.
  • the gate electrode 24 is opened.
  • the SOI layer is completely depleted by forming a depletion layer with a thickness of approximately 18 nm due to the work function difference between the Accumulation type n-channel transistor and Accumulation type p-channel transistor. So it is normally off.
  • arsenic is injected into the source / drain layer of the n-channel transistor region to perform activation, and the concentration is set to 2 ⁇ 10 2 G cm _3 , while boron is injected into the source / drain layer of the p-channel transistor region the active I spoon line ,, concentration and 2 X 10 2 ° cm_ 3 in.
  • SiO film is formed by CVD (Chemical Vapor Deposition).
  • a gate wiring 25, an output wiring 26, and power supply wirings 27 and 28 are formed.
  • the drain electrodes 30 and 30 and the source electrodes 29 and 29 are also embedded in the source region and the drain region so that the resistance from each electrode to the channel region is 1 ⁇ ⁇ m or less.
  • the semiconductor layer in the source / drain region is 2 nm in the lateral direction.
  • the electrode connected to the n + silicon region of the n-channel transistor is formed of Mg so that the contact resistance Rc between each electrode and silicon is 10 _11 ⁇ cm 2 or less, while the p-channel transistor
  • the electrode connected to the p + silicon region is made of Ir.
  • each selected electrode material forms a silicide with the silicon region.
  • the above CMOS may be formed on a plane orientation other than the (551) plane orientation.
  • it may be fabricated on a (100) plane SOI layer.
  • a p-channel transistor is created only on the (110) plane where the mobility of holes increases, and an n-channel transistor is slightly inferior in electron mobility.
  • the (100) plane on the side wall with high electron mobility is also constructed to form a gate.
  • the n-channel transistor has a three-dimensional structure and the p-channel transistor has a two-dimensional structure. It may be a thing.
  • Fig. 9A shows the simulation results of the current-voltage characteristics of the Accumulation type CMOS fabricated in the (551) plane orientation
  • Fig. 9B shows the current of the Accumulation type CMOS fabricated in the (100) plane orientation.
  • the simulation result of a voltage characteristic is shown.
  • FIG. 9C the channel width of the p-channel transistor and the channel width of the n-channel transistor so that both the operation speed of the n-channel transistor and the p-channel transistor and the area of the upper surface of the channel region are equal in the SOI type three-dimensional structure described above.
  • the simulation results of current-voltage characteristics of Accumulation type CMOS with channel width and channel height selected are shown.
  • the gate length is 45 nm
  • the effective channel length is 29 nm
  • the channel width is 1 ⁇ m.
  • Figure 12A shows the output waveform simulation results for a 50GHz input waveform of a 4-input 10-stage NOR gate using Accumulation-type CMOS and Inversion-type CMOS fabricated in the (551) plane orientation as shown by a one-dot chain line.
  • FIG. 12B similarly to FIG. 12A, the simulation result of the output waveform for the 50 GHz input waveform of the 4-input 10-stage NAND gate by Accumulation type CMOS and Inversion type CMOS is shown by a one-dot chain line.
  • the circuit configuration of the 4-input 10-stage NOR gate and 4-input 10-stage NAND gate is shown in Figs. 10 and 11.
  • the power supply voltage for both Accumulation type and Inversion type is selected on condition that the electric field acting on the gate insulating film is allowed up to 8MVZcm.
  • the power supply voltage of Accumulation type CMOS is 1.3V
  • the power supply voltage of Inversion type CMOS is 1.0V. did.
  • the current drive capability of the n-channel transistor is approximately 60% of the current drive capability of the p-channel transistor.
  • the current drive capability of the p-channel transistor and n-channel transistor is equalized.
  • the gate width of the p-channel transistor is 4 m
  • the gate width of the n-channel transistor is 1.7. It is necessary to make it so that it becomes m.
  • the gate width of the ⁇ channel transistor must be 6.8 ⁇ m when the gate width of the p-channel transistor is 1 ⁇ m.
  • 4 The maximum operating frequency of a logic circuit for a 10-input NOR gate is 60 GHz, and the maximum operating frequency is 0 GHz as a logic circuit for a 4-input 10-stage NAND gate. The frequency is 40GHz.
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NOR gate is 25 GHz
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NAND gate is 20 GHz.
  • the maximum operating frequency of an LSI composed of 4 inputs and 10 stages of random logic is 20 GHz.
  • the gate length of the transistor is 45 nm and the effective channel length is 29 nm.
  • Figure 12A also shows the output waveform simulation results for the 50 GHz input waveform of the 4-input 10-stage NOR gate using the Accumulation-type CMOS and Inversion-type CMOS fabricated in the (100) plane orientation described above with a broken line.
  • Figure 12B shows the output waveform simulation results for the 50 GHz input waveform of the 4-input 10-stage NAND gate using Accumulation-type CMOS and Inversion-type CMOS in the same way as in Figure 12A.
  • the power supply voltage of Accumulation type CMOS was set to 1.3V
  • the power supply voltage of Inversion type CMOS was set to 1.0V. In this case, as shown in FIG.
  • the current drive capability of the p-channel transistor is about 30% of the current drive capability of the channel transistor. Therefore, in the case of 4-input NOR gate, in order to make the current drive capacity of the p-channel transistor and the n-channel transistor equal, when the gate width of the n-channel transistor is 1 ⁇ m, the gate width of the ⁇ -channel transistor is Must be made to be 12 / zm. In the case of a 4-input NAND gate, when the gate width of the n-channel transistor is 4 ⁇ m, it is necessary to make the gate width of the ⁇ -channel transistor 3 / zm.
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NOR gate is 20 GHz
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NAND gate is The maximum operating frequency of the LSI, which is 50 GHz and consists of 4 inputs and 10 stages of random logic, is 20 GHz.
  • Inversion type CMOS on the (100) plane orientation has a maximum operating frequency of 10 GHz as a logic circuit for a 4-input 10-stage NOR gate.
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NAND gate is 25 GHz
  • the maximum operating frequency of an LSI composed of 4-input 10-stage random logic is 10 GHz.
  • the gate length of the transistor is 45 nm and the effective channel length is 29 nm.
  • FIG. 12A further shows a 4-input 10-stage NOR gate using Accumulation-type CMOS and Inversion-type C MOS fabricated with the above three-dimensional SOI structure so that the operating speed and area of n-channel and p-channel are equal.
  • the solid line shows the simulation result of the output waveform for the 50 GHz input waveform.
  • Fig. 12B shows the simulation results of the output waveform for the 50 GHz input waveform of the 4-input 10-stage NAND gate using Accumulation-type C MOS and Inversion-type CMOS, as in Fig. 12A.
  • the power supply voltage of Accumulation type CMOS was set to 1.3V
  • the power supply voltage of Inversion type CMOS was set to 1.0V.
  • the current drive capability of the n-channel transistor is almost equal to the current drive capability of the P-channel transistor in the 3D SOI CMOS. Therefore, in the case of 4-input NOR gate, in order to make the current drive capacity of the p-channel transistor and n-channel transistor equal, when the gate width of the n-channel transistor is 1 ⁇ m, the gate width of the p-channel transistor Should be made to be 4 m. In the case of a 4-input NAND gate, if the gate width of the n-channel transistor is 4 ⁇ m, the gate width of the p-channel transistor should be 1 ⁇ m.
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NOR gate is 60 GHz
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NAND gate is 60 GHz
  • the maximum operating frequency of LSI composed of 4 inputs and 10 stages of random logic is 60 GHz.
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NOR gate is 30 GHz
  • the maximum operating frequency as a logic circuit for a 4-input 10-stage NAND gate is The maximum operating frequency of an LSI composed of 30GHz and 4 input 10 stage random logic is 30GHz.
  • the gate length of the transistor is 45 nm and the effective channel length is 29 nm.

Description

トランジスタ及び半導体装置
技術分野
[0001] 本発明は、トランジスタ及び K、 LSI等の半導体装置に関する。
背景技術
[0002] 従来、 IC、 LSI等の半導体装置において広く使われているのは、 Inversion型トラ ンジスタである。 Inversion型トランジスタにおいては、トランジスタのオン時とオフ時と で、ゲート絶縁膜及びチャンネル領域に作用する実効電界の向きがそれぞれ同方向 であった。なぜなら、 Inversion型トランジスタをオンさせるためには、キャリアが移動 するチャンネルを形成するために、空乏層中に、キャリアと同符号の電荷を空乏層が 最大空乏層幅に達するまで誘電する必要があるからである。そこで、トランジスタがォ ン状態である時にドレイン電流駆動能力を高めるためには、ゲート電極に印加する電 圧をできるだけ高くすることが効果的である。しかし、ゲート絶縁膜の信頼性を考慮す ると、ゲート絶縁膜に印加することの出来る電界の絶対値が例えば 8MVZcmなどと 決まるので、結果としてゲート電極に印加する電圧スイングが大きくとれず、トランジス タの電流駆動能力を向上させることが出来な 、と 、う問題があった。
[0003] ここで、以下の数式（1)で一般的に示されるように「ゲート電圧 VG」マイナス「しき ヽ 値電圧 Vth」の差の値に対して 2次関数的に増加するドレイン電流駆動能力を向上さ せることができれば、回路の動作速度を向上させることが可能になる。
[0004]
Figure imgf000003_0001
[0005] ここで、 I は飽和ドレイン電流、 W、 Lはゲート幅及びゲート長、 Ciはゲート絶縁膜
Dsat
の単位キャパシタンス、 μは電子もしくはホールのモビリティ、 VGはゲート電極に印 加するゲート電圧、 Vthはしきい値電圧である。ゲート電極に印加する電圧スイングが 大きくとれな 、と 、うことは、「ゲート電圧 VG」マイナス「しき 、値電圧 Vth」を大きくす ることができない、ということであるので、結果としてドレイン電流駆動能力の向上、回 路の動作速度の向上に限界があった。
[0006] 一方、 Accumulation型トランジスタも知られて!/、る。し力し、従来提案されて!、る A ccumulation型トランジスタは、チャンネル領域の不純物濃度を 2 X 1017cm_3より低 くすることでノーマリーオフを実現すると 、う構成である。このような Accumulation型 トランジスタのチャンネル領域にぉ 、ては、ゲート絶縁膜と半導体の界面付近の Acc umulation層中に流れる電流量と比べて、半導体基板中に流れる電流量が十分に 小さくなつてしまい、オンとオフを半導体基板中に流れる電流によって制御することが できな 、。トランジスタをオンさせるためには十分に Accumulation層にキャリアを誘 電しなければならな 、ので、ゲート電極に印加される電圧がオンとオフの境であるし きい値の時とオンした以降では、 Inversion型トランジスタ同様、ゲート絶縁膜及びシ リコンのチャンネルに作用する実効電界の向きがそれぞれ同方向となり、ゲート電極 に印加する電圧スイングが大きくとれな力つた。
発明の開示
[0007] 本発明の例示的な目的は、ゲート電極に印加する電圧スイングを大きくとることので きるようなトランジスタを提供することにある。
[0008] 本発明の他の例示的な目的は、ゲート電極に印加する電圧スイングを大きくとること ができ、電流駆動能力を向上させることが出来るトランジスタを提供することにある。
[0009] 本発明者等は、ゲート絶縁膜及びチャンネルの半導体層に力かる実効電界の向き 力 Sトランジスタのオン時とオフ時とでそれぞれ逆方向になるようにすればゲート電極に 印加する電圧スイングをより大きくすることができること、 Accumulation型トランジス タを使うことによってしかその実現はできないこと、を新たに見出し本発明に至ったも のである。
[0010] 以下に、本発明の態様を列挙する。
[0011] (第 1の態様）
チャンネル領域とその両端に形成したソース領域、ドレイン領域とを有するトランジ スタであって、前記チャンネル領域の不純物濃度が 2 X 1017cm_3より高ぐかつ前記 チャンネル領域を n型半導体で構成すると共にキャリアを電子とするか、または前記 チャンネル領域を p型半導体で構成すると共にキャリアをホールとすることを特徴とす る Accumulation型トランジスタ。
[0012] (第 2の態様）
第 1の態様において、前記ソース領域、前記ドレイン領域を前記チャンネル領域と 同一導電型の半導体で構成した。
[0013] (第 3の態様）
第 1の態様において、前記ソース領域、前記ドレイン領域を、それらの仕事関数が 前記チャンネル領域の半導体の仕事関数との差が 0. 32eV以下であるような金属ま たは金属半導体化合物で構成した。
[0014] (第 4の態様）
第 3の態様において、前記チャンネル領域を n型シリコンで構成すると共に、前記ソ ース領域、前記ドレイン領域を、それらの仕事関数が— 4. 37eV以上であるような金 属または金属半導体ィ匕合物で構成した。
[0015] (第 5の態様）
第 3の態様において、前記チャンネル領域を p型シリコンで構成すると共に、前記ソ ース領域、前記ドレイン領域を、それらの仕事関数が 4. 95eV以下であるような金 属または金属半導体ィ匕合物で構成した。
[0016] (第 6の態様）
第 1〜第 6の態様のいずれかにおいて、当該トランジスタをノーマリーオフ型とした。
[0017] (第 7の態様）
第 6の態様において、前記チャンネル領域を SOI層で構成すると共に、該 SOI層の 厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等 ヽ時に、 ドレイン電極に印加される電圧が 0Vから電源電圧まで変化した際に、前記チャンネ ル領域と前記ソース領域の接触部分にぉ 、て前記チャンネル領域の半導体層に形 成される空乏層の厚さより小さくした。
[0018] (第 8の態様）
第 7の態様にぉ ヽて、ゲート電極に印加される電圧がソース電極に印加される電圧 と等しい時に、ドレイン電極に印加される電圧が OVから電源電圧まで変化した際に 前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けら れるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体 層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前 記 SOI層の厚さ、前記 SOI層の不純物濃度、及び前記チャンネル領域上のゲート電 極の仕事関数を定めた。
[0019] (第 9の態様）
第 1〜第 8の態様のいずれかにおいて、前記チャンネル領域の不純物濃度が 1 X 1 0 cm 〜5 X 10 cm (？める。
[0020] (第 10の態様）
第 1〜第 9のいずれか一つの態様によるトランジスタを少なくとも二つ含み、一方を n チャンネルトランジスタ、他方を pチャンネルトランジスタとしたことを特徴とする Accu mulation型 CMOS半導体装置。
[0021] (第 11の態様） チャンネル領域の少なくとも一部が（100)面または（100)面から ± 10° 以内の面を 有するようにした。
[0022] (第 12の態様） チャンネル領域の少なくとも一部が（110)面または（110)面から ± 10° 以内の面を 有するようにした。
[0023] (第 13の態様）
第 10の態様にお!、て、前記 nチャンネルトランジスタのチャンネル領域の少なくとも 一部が（100)面または（100)面から ± 10° 以内の面を有し、かつ前記 pチャンネル トランジスタのチャンネル領域の少なくとも一部が（110)面または（110)面から ± 10
° 以内の面を有するようにした。
[0024] 本発明によれば、ゲート絶縁膜及びチャンネル領域の半導体層に印加する実効電 界の向きがトランジスタのオン時とオフ時とでそれぞれ逆方向になるので、ゲート電極 に印加する電圧スイングを大きくとることができ、ドレイン電流駆動能力の向上、回路 の動作速度の向上が得られるという効果がある。 図面の簡単な説明
[図 1] Accumulation型トランジスタにおいて、半導体層の不純物濃度と、ゲート電極 にフラットバンド電圧が印加され、ドレイン電極には nチャンネルであればソース電圧 に対して 50mV、 pチャンネルであればソース電圧に対して 50mVが印加された時 にチャンネルを介して流れる電流との関係を示す図である。
[図 2]チャンネル長が 45nmの Accumulation型トランジスタにお!/、て、半導体層の 不純物濃度と、ゲート電極にしきい値を超えるオン電圧が印加され、ドレイン電極に は nチャンネルであればソース電圧に対して IV、 pチャンネルであればソース電圧に 対して IVが印加された時にチャンネルを介して流れる電流との関係を示す図であ る。
[図 3A]Inversion型の nチャンネルトランジスタの構造を模式的に示す図である。
[図 3B]Inversion型の pチャンネルトランジスタの構造を模式的に示す図である。
[図 3C]本発明による Accumulation型の nチャンネルトランジスタの構造を模式的に 示す図である。
[図 3D]本発明による Accumulation型の pチャンネルトランジスタの構造を模式的に 示す図である。
[図 4A]半導体層の不純物濃度が 2 X 1017cm_3である、 Inversion型の nチャンネル トランジスタと本発明による Accumulation型の nチャンネルトランジスタのゲート電極 に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域 に実効的に印加される電界を示す図である。
[図 4B]半導体層の不純物濃度が 2 X 1017cm_3である、 Inversion型の nチャンネル トランジスタと本発明による Accumulation型の nチャンネルトランジスタのゲート電極 に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域 に実効的に印加される電界を示す図である。
[図 5A]半導体層の不純物濃度が 1 X 1018cm_3である、 Inversion型の nチャンネル トランジスタと本発明による Accumulation型の nチャンネルトランジスタのゲート電極 に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域 に実効的に印加される電界を示す図である。 [図 5B]半導体層の不純物濃度が 1 X 10 cm である、 Inversion型の nチャンネル トランジスタと本発明による Accumulation型の nチャンネルトランジスタのゲート電極 に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域 に実効的に印加される電界を示す図である。
[図 6A]半導体層の不純物濃度が 3 X 1018cm_3である、 Inversion型の nチャンネル トランジスタと本発明による Accumulation型の nチャンネルトランジスタのゲート電極 に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域 に実効的に印加される電界を示す図である。
[図 6B]半導体層の不純物濃度が 3 X 1018cm_3である、 Inversion型の nチャンネル トランジスタと本発明による Accumulation型の nチャンネルトランジスタのゲート電極 に印加された電圧と、ゲート絶縁膜に印加される電界及びシリコンのチャンネル領域 に実効的に印加される電界を示す図である。
[図 7]Inversion型及び Accumulation型の pチャンネルトランジスタの等しいゲート 絶縁膜電界及び温度による電気的ストレス下でのしきい値の経時的な変化の測定結 果を示す図である。
圆 8A]SOI基板を示す。
[図 8B]二次元平面形状の SOI型 CMOSの構成例を示した図である。
[図 9A] (551)面方位上に作製された Accumulation型 CMOSの電流電圧特性を 示す図である。
[図 9B] (100)面方位上に作製された Accumulation型 CMOSの電流電圧特性を 示す図である。
[図 9C]三次元 SOI型で作製された Accumulation型 CMOSの電流電圧特性を示 す図である。
[図 10]4入力 10段 NORゲートの回路構成図である。
[図 11]4入力 10段 NANDゲートの回路構成図である。
[図 12A]は Inversion型 CMOS及び Accumulation型 CMOSで構成された 4入力 1
0段の NORゲートの 50GHzクロックの信号に対する応答波形を示す図である。
[図 12B]は Inversion型 CMOS及び Accumulation型 CMOSで構成された 4入力 1 0段の NANDゲートの 50GHzクロックの信号に対する応答波形を示す図である。 発明を実施するための最良の形態
[0026] 図 1に Accumulation型 MOSFETについての半導体層の不純物濃度と、ゲート 電極にフラットバンド電圧が印加され、ドレイン電極に 50mVが印加された際に半導 体層に流れる電流との関係を示す。半導体層の厚さは、 Accumulation型 MOSFE Tが Normally OFFになるように選んであるが、チャンネル長力 5nm程度の短チ ヤンネルの MOSFETを実現する際には半導体層の厚さは 20nm以下が好ましい。 そこで、不純物濃度で決定される最大空乏層幅が 20nm以上の場合は半導体層の 厚さを 20nmとした。図 1が示す通り、不純物濃度が 2 X 1017cm_3より高濃度であれ ば、ゲート電極にフラットバンド電圧が印加された際に、一般的にしきい値の基準値と される: Aのドレイン電流が流れるので、しきい値の制御を、半導体層の蓄積層で はなぐ半導体基板層に流れる電流によって行える。すなわち、半導体層の不純物 濃度が 2 X 1017cm_3より高濃度であればしきい値にあたるゲート電圧が印加された 時にゲート絶縁膜に力かる電界は OMVZcmもしくはそれ以下となり、オン時とオフ 時とではゲート絶縁膜及びシリコンのチャンネルに作用する実効電界の向きがそれ ぞれ逆方向とすることが出来る。それゆえ、トランジスタが同じゲート絶縁膜電界まで 達するゲート電圧を従来のトランジスタと比べてより高くすることができる。ゲート電極 に印加する電圧を高く出来れば、数式（1)で示される通りドレイン電流駆動能力を 2 次関数的に向上させることが出来る。また、 Accumulation型 MOSFETについての 半導体層の不純物濃度を増カロさせることにより、半導体基板中を流れる電流によつ てしき 、値の制御だけでなぐオン電流も増加させることができる。
[0027] なお、半導体層の不純物濃度として好ましい範囲は、 1 X 1018cm一3〜 5 X 1019cm _3であり、この範囲を超えて不純物濃度が高くなると、 Normally OFFの実現が困 難になる。これは、不純物濃度が高いほど空乏層が伸びに《なるからである。
[0028] [第 1の実施例]
図 3A、図 3Bにチャンネル領域が（100)面方位を表面とした SOI (Silicon on In sulator)層 10で構成された Inversion型の nチャンネルトランジスタと pチャンネルト ランジスタを示す。図 3C、図 3Dにはチャンネル領域が SOI層 10で構成された Accu SOI層 10を半導体層と呼ぶことがある。
[0029] 図 3〜図 3Dにおいては、半導体層 10のチャンネル及び空乏層領域の平均的な不 純物濃度は 2 X 1017cm_3で半導体層 10の膜厚は 20nmである。ゲート絶縁膜は電 気的等価膜厚（EOT)で lnmである。ここで、チャンネル領域の表面は Peak to V alleyが 0. 16nm以下となるような平坦ィ匕処理を受けており、ゲート絶縁膜とチャンネ ル領域との間の界面は原子オーダーで極めて平坦である。ゲート電極 11、 12は、図 3A、図 3Dにおいては n+ポリシリコンであり、図 3B、図 3Cにおいては p+ポリシリコン である。ゲート長は 45nmで実行的なゲート長は 29nmである。ゲート幅は 1. で ある。ソース'ドレイン層 13、 14はチャンネル領域と接触している横方向の厚さが 5n mで不純物濃度が 2 X 102 cm_3の半導体と金属半導体ィ匕合物からなる。ここで、そ の金属半導体化合物は、図 3A、図 3Cにおいては Mgシリサイドであり、図 3B、図 3D においては Irシリサイドである。いずれの場合においても、半導体との接触抵抗が 1 X 10_11 Ω «η2以下に抑えられ、ソース'ドレイン領域の半導体部分の直列抵抗と合 わせてもトランジスタの直列抵抗としては 1. 0 Ω /z mとなっている。
[0030] ここで、ソース'ドレイン層 13、 14は、図 3A、図 3Cにおいては仕事関数が一 4. 37 eV以上の金属または金属半導体化合物でもよぐ図 3B、図 3Dにおいては仕事関数 が— 4. 95eV以下の金属または金属半導体化合物でもよい。ソース'ドレイン層 13、 14はまた、それらの仕事関数がチャンネル領域の半導体の仕事関数との差が 0. 32 eV以下であるような金属または金属半導体ィ匕合物で構成することが望ま 、。これ は、上記の仕事関数の差が 0. 32eV以下であれば、ソース又はドレインのコンタクト 抵抗が 1 X 10_1 Ω cm2以下とすることができるからである。そして、コンタクト抵抗が 上記の値以下であれば、理想条件と実質的に変わらない特性が得られる。図 3C、図 3Dはゲート電極に印加される電圧がソース電極に印加される電圧と等しい時にドレ イン電極に印加される電圧が 0Vから電源電圧まで変化した際に、チャンネル領域と ソース領域の接触部分にぉ ヽてチャンネル領域の半導体層に形成される空乏層の 厚さが 20nmよりも長いのでノーマリーオフを実現している。言い換えれば、チャンネ ル領域とソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と チャンネル領域の半導体層との仕事関数差により半導体層に形成される空乏層が半 導体層の深さ方向にとぎれなく形成されるようにしてノーマリーオフを実現している。
[0031] 図 4A、図 4Bに前記 Accumulation型の nチャンネルトランジスタと前記 Inversion 型の nチャンネルトランジスタのゲート電圧と、ゲート絶縁膜に作用する電界及びチヤ ンネルに実効的に作用する電界との関係を示す。ノーマリーオフの Accumulation 型 MOSFETはノーマリーオフを、オフ時の SOI層の厚さを空乏層幅よりも小さくする ことで達成するので、オフ時とオン時とではゲート絶縁膜に作用する電界の向きが逆 方向である。よって Accumulation型トランジスタと Inversion型トランジスタとが等し V、しき 、値電圧を有する場合、 Accumulation型トランジスタは Inversion型トランジ スタと比べて同じゲート絶縁膜電界まで達するゲート電圧が高い。それゆえ、 Accum ulation型トランジスタは、動作電圧の最大許容値をゲート絶縁膜電界で規定した際 には、動作電圧を Inversion型トランジスタより高くすることができ、高速化を達成する ことができる。前記の Inversion型トランジスタと Accumulation型トランジスタの場合 、しきい値を 0. 3V、電源電圧の最大許容値をゲート絶縁膜電界が 8MVZcmとなる ゲート電圧と規定すると、 Inversion型 CMOSではゲート電圧 1. 2V、 Accumulatio n型 CMOSではゲート電圧 1. 35Vとなり、 Accumulation型 CMOSの電流駆動能 力としては数式（1)から 1. 4倍の向上となる。
[0032] さらに、 Accumulation型 MOSFETは、オン時である Accumulation状態では空 乏層電荷は存在しない。それゆえ、 Inversion型 MOSFETと Accumulation型 MO SFETのチャンネル領域に存在する電気伝導に寄与するキャリア密度が等しい場合 、 Inversion型 MOSFETと比べて Accumulation型 MOSFETは、半導体のチャン ネル部分にゲート絶縁膜と垂直方向に作用する電界力 inversion型 MOSFETと比 ベて低く抑えることができる。ここで、シリコンのチャンネル部分に作用する電界と伝 導に寄与するキャリア密度との関係は、以下の数式のうち、 Inversion型トランジスタ の場合は数式（2)で、 Accumulation型トランジスタの場合は数式（3)で与えられる
[0033] [数 2] Q inversion + Q depletion
[0034] [数 3]
Figure imgf000012_0001
[0035] ここで、 E はチャンネル領域に作用する実効電界、 ε はシリコンの誘電率、 Q
eff si mvers
Q
ionと Q
accumulationは寄与するキャリア密度、 depletionは空乏層に存在する電荷密度であ る。シリコンの電子'ホールモビリティは、トランジスタのオン電流の駆動能力を決定す るようなバイアス点付近においては、シリコンのチャンネル部分に作用する電界に対 して負の傾きを持っている。よって、 Inversion型 MOSFETと比べて、同じ伝導に寄 与するキャリア密度があった場合、 Accumulation型 MOSFETではシリコンのチヤ ンネルに作用する実効的な電界が小さく抑えられる。それゆえ、 Accumulation型 M OSFETは Inversion型 MOSFETに比べてモビリティが大きい領域で動作すること ができるので、高速化を達成することができる。前記の Inversion型 CMOSと Accu mulation型 CMOSの場合、 Inversion型 CMOSではゲート電圧を 1. 2V、 Accum ulation型 CMOSではゲート電圧を 1. 35Vとすると、電子のモビリティは Inversion 型 CMOSについては 240cm2ZVsec、 Accumulation型 CMOSについては 254c m2ZVsecとなる。これにより、 Accumulation型 CMOSの電流駆動能力は数式（1) より、モビリティに起因する向上のみで 1. 06倍となる。
[0036] さらに Accumulation型 MOSFETでは、オン時には Accumulation層以外の基 板領域にも基板電流が流れるので、さらなる電流駆動能力と動作速度向上を達成す ることができる。ここで、図 2にゲート長が 45nmの Accumulation型 MOSFETにつ いての半導体層の不純物濃度と、ゲート電圧にオン時の電圧が印加され、ドレイン電 圧に 1. 0Vが印加された際に半導体層に流れる電流との関係を示す。半導体層の 厚さは、 Accumulation型 MOSFETが Normally OFFになるように選んであるが 、チャンネル長が 45nm程度の短チャンネルの MOSFETを実現する際には半導体 層の厚さは 20nm以下が好ましいので、不純物濃度で決定される最大空乏層幅が 2 Onm以上の場合は半導体層の厚さを 20nmとした。図 2より前記 Accumulation型ト ランジスタでは、基板電流は 0. lmAZ mであり、前記の Inversion型トランジスタ において最大飽和電流であった 4. 5mAZ mと比較すると 2%程度の電流駆動能 力の向上となる。よって、動作電圧、モビリティ、基板電流の全ての要素を考慮すると Accumulation型 CMOSの電流駆動能力は Inversion型 CMOSの 1. 5倍程度と なる。
[0037] ここで、図 3A〜図 3Dにおいて半導体層の不純物濃度が 1 X 1018cm_3とした場合 、前記 Accumulation型の nチャンネルトランジスタと前記 Inversion型の nチャンネ ルトランジスタのゲート電圧とゲート絶縁膜に作用する電界及びチャンネルに実効的 に作用する電界との関係は図 5A、図 5Bに示すようになる。前記の Inversion型トラ ンジスタと Accumulation型トランジスタの場合、しきい値を 0. 3V、電源電圧の最大 許容値をゲート絶縁膜電界が 8MVZcmとなるゲート電圧と規定すると、 Inversion 型 CMOSではゲート電圧 1. 05V、 Accumulation型 CMOSではゲート電圧 1. 30 Vとなり、 Accumulation型 CMOSの電流駆動能力は数式（1)から 1. 8倍の向上と なる。また、前記の Inversion型 CMOSと Accumulation型 CMOSの場合、 Inversi on型 CMOSではゲート電圧を 1. 05V、 Accumulation型 CMOSではゲート電圧 を 1. 30Vとすると、電子のモビリティは Inversion型 CMOSにおいては 225cm2/V sec、 Accumulation型 CMOSにおいては 250cm"/Vsecとなる。それゆえ、 Accu mulation型 CMOSの電流駆動能力は数式（1)より、モビリティに起因する向上のみ で 1. 1倍となる。さらに、前記 Accumulation型トランジスタでは、基板電流は 0. 4m AZw mであり、 9%程度の電流駆動能力の向上となる。よって、動作電圧、モビリテ ィ、基板電流の全ての要素を考慮すると Accumulation型 CMOSの電流駆動能力 は Inversion型 CMOSの 2. 1倍程度となる。
[0038] 図 3A〜図 3Dにお!/、て、半導体層の不純物濃度を 3 X 1018cm_3とし、厚さを 10η mとした場合の、前記 Accumulation型の nチャンネルトランジスタと前記 Inversion 型の nチャンネルトランジスタのゲート電圧とゲート絶縁膜に力かる電界及びチャンネ ルに実効的に作用する電界との関係を図 6A、図 6Bに示す。前記の Inversion型トラ ンジスタと Accumulation型トランジスタの場合、しきい値を 0. 3V、電源電圧の最大 許容値をゲート絶縁膜電界が 8MVZcmとなるゲート電圧と規定すると、 Inversion 型 CMOSではゲート電圧 1. 0V、 Accumulation型 CMOSではゲート電圧 1. 3Vと なる。それゆえ、 Accumulation型 CMOSの電流駆動能力は数式（1)から 2. 0倍の 向上となる。また、前記の Inversion型 CMOSと Accumulation型 CMOSの場合、 I nversion型 CMOSではゲート電圧を 1. 2V、 Accumulation型 CMOSではゲート 電圧を 1. 3Vとすると、電子のモビリティは Inversion型 CMOSにおいては 210cm2 /Vsec, Accumulation型 CMOSにおいては 250cm2ZVsecとなる。それゆえ、 A ccumulation型 CMOSの電流駆動能力は数式（1)より、モビリティに起因する向上 のみで 1. 2倍となる。さらに、前記 Accumulation型トランジスタでは、基板電流は 0 . 5mAZ w mであり、 11%程度の電流駆動能力の向上となる。よって、動作電圧、 モビリティ、基板電流の全ての要素を考慮すると Accumulation型 CMOSの電流駆 動能力は Inversion型 CMOSの 2. 7倍程度となる。
[0039] また、 Accumulation型トランジスタにお!/、て、シリコンのチャンネル領域に実効的 に印加される電界力 ^Inversion型トランジスタに比べて緩和される効果は、トランジス タのキャリアのエネルギーの大きさに起因する Accumulation型トランジスタの電流 駆動能力の経時的劣化に対する信頼性を Inversion型トランジスタに対して高くする 効果がある。なぜならチャンネル領域に存在するキャリアのエネルギーは、チャンネ ル領域に実効的に印加される電界が大きいと高くなるという相関があるからである。
[0040] 図 7は Inversion型の pチャンネルトランジスタ及び Accumulation型の pチャンネ ルトランジスタについて現状深刻な信頼性問題である Negative Bias Temperatu re Instabilityに対する耐性を示す図である。図 7は特に、等しい絶縁膜厚及び等 しい半導体層の不純物濃度を有する Inversion型の pチャンネルトランジスタ及び Ac cumulation型の pチャンネルトランジスタに、等しいストレス温度下で、ゲート絶縁膜 に等し 、ストレス電界を印加し、特性劣化の一例であるしき 、値の経時的な変化を測 定した結果である。ゲート絶縁膜に等しいストレス電界が印加された際に、シリコンの チャンネル領域に実効的に印加される電界力 nversion型トランジスタより小さい Ac cumulation型トランジスタにおいては、同じストレス時間に対するしきい値の劣化力 nversion型トランジスタに比べて一桁程度小さい。その結果、 Accumulation型の p チャンネルトランジスタは、電界及び温度のストレスに対する耐性力 inversion型の p チャンネルトランジスタに比べて非常に高いことがわかった。
[0041] 上記した説明では、ノーマリーオフ型を前提としたが、本発明による最大飽和電流 の優位性はノーマリーオン型であっても同様である。さらに SOI層が（100)面方位で ある場合について説明をした力 いずれの面方位の場合でも上記の説明と同等の効 果が得られる。
[0042] [第 2の実施例]
本発明の第 2の実施例について図 8A、図 8B〜図 12A、図 12Bを用いて説明する 。図 8A、図 8Bは第 2の実施例による半導体装置の断面図である。図 9A、図 9B、図 9Cは本発明の効果を表す電流電圧特性を示す。図 10、図 11はそれぞれ本発明の 効果を説明するために、 4入力 10段の NORゲート、 4入力 10段の NANDゲートの 入力、出力波形のシミュレーション条件を示し、図 12A、図 12Bにそれらの結果を示 す。
[0043] 図 8Aに示すように、支持基板 20上に、 lOOnm厚さの埋め込み酸化膜 21で分離さ れた 10nm厚さの（551)面方位の n型 SOI (Silicon on Insulator)層 22を有する 基板を準備する。ここで、（551)面方位は（110)面方位から 8° 傾いた面方位である 。次に、図 8Bに示されるように SOI層 22のトランジスタを形成する部分以外をエッチ ングし、各領域を分離する。このとき各領域にしきい値調整用の不純物注入を行い、 基板濃度調整を行う。 Accumulation型 nチャンネルトランジスタになる部分にはリン を注入し、濃度を 3 X 1018cm_3とする一方、 Accumulation型 pチャンネルトランジ スタになる部分にはボロンを注入し、濃度を 3 X 1018cm—3とする。洗浄後、ゲート絶 縁膜の形成をマイクロ波励起のプラズマ装置で行うことにより、電気的酸ィ匕膜等価絶 縁膜厚で lnmの Si N膜 23を形成する。ここで、チャンネル領域の表面は Peak to
3 4
Valleyが 0. 16nm以下となるような平坦ィ匕処理を受けており、ゲート絶縁膜とチヤ ンネル領域との間の界面は原子オーダーで極めて平坦である。また、ゲート絶縁膜 は SiO膜や、 HfO ,ZrO ,La O等の金属酸化膜、 PrxSiyNz等の金属窒化物等の
2 2 3
高誘電材料を用いても良い。
[0044] その後、ゲート絶縁膜上に Ta膜を形成し、それぞれ所望のゲート長、ゲート幅にェ ツチングし、ゲート電極 24を开成する。このとき、 Accumulation型 nチャンネルトラン ジスタ、 Accumulation型 pチャンネルトランジスタの!/、ずれもゲート電極との仕事関 数差によりおよそ厚さ 18nmの空乏層が形成されることで SOI層が完全に空乏化して いるのでノーマリーオフになっている。その後、 nチャンネルトランジスタ領域のソース 'ドレイン層にヒ素を注入して活性ィ匕を行い、濃度を 2 X 102Gcm_3とする一方、 pチヤ ンネルトランジスタ領域のソース ·ドレイン層にはボロンを注入して活性ィ匕を行 、、濃 度を 2 X 102°cm_3とする。さらに SiO膜を CVD (Chemical Vapor Deposition)
2
で形成し、配線層としてゲート配線 25、出力配線 26、電源配線 27、 28を形成する。 この場合、ドレイン電極 30、 30及びソース電極 29、 29はそれぞれ、各電極からチヤ ンネル領域までの抵抗が 1 Ω μ m以下になるように、ソース領域及びドレイン領域内 にも埋設されており、ソース'ドレイン領域の半導体層は横方向に 2nmである。ここで は、各電極とシリコンの間の接触抵抗 Rcが 10_11 Ω cm2以下になるように、 nチャンネ ルトランジスタの n+シリコン領域に接続される電極は Mgによって形成される一方、 p チャンネルトランジスタの p+シリコン領域に接続される電極は Irによって形成されてい る。これによつて、電極とシリコン領域との間の仕事関数差を 0. 2eV以下にすること ができ、ソース及びドレイン領域の直列抵抗及び接触抵抗を合わせても 1. 0 Ω m である。結果として nチャンネルトランジスタ、 pチャンネルトランジスタにおける実効相 互コンダクタンスをソース ·ドレイン領域の抵抗が全くなカゝつた場合と比べて劣化が無 視できる程度である。図示された例では、選択された各電極材料はシリコン領域との 間でシリサイドを形成して 、る。
上記の CMOSは（551)面方位以外の他の面方位上に作成しても構わない。例え ば（100)面方位の SOI層上に作製したものでもよい。また、特願 2005— 369170号 明細書に示される SOI型三次元構造で、 pチャンネルトランジスタはホールの移動度 が大きくなる（110)面にのみ作成し、 nチャンネルトランジスタは電子移動度がやや 劣る（110)面に加えて電子移動度の大きい側壁の（100)面をもゲートを構成するよ うに作製したものであって、 nチャンネルトランジスタは三次元構造、 pチャンネルトラ ンジスタは二次元構造のものでもよい。この場合は、 pチャンネルトランジスタのチャン ネル幅と、 nチャンネルトランジスタのチャンネル幅及びチャンネル高さを選択するこ とで、 nチャンネルトランジスタと pチャンネルトランジスタの動作速度とチャンネル領域 上面の面積のどちらもが等しいものにすることができる。
[0046] 図 9Aに前記の（551)面方位上に作製した Accumulation型 CMOSの電流電圧 特性のシミュレーション結果を示し、図 9Bに前記の（100)面方位上に作製した Accu mulation型 CMOSの電流電圧特性のシミュレーション結果を示す。図 9Cには前記 の SOI型三次元構造で、 nチャンネルトランジスタと pチャンネルトランジスタの動作速 度とチャンネル領域上面の面積のどちらもが等しくなるように pチャンネルトランジスタ のチャンネル幅と、 nチャンネルトランジスタのチャンネル幅及びチャンネル高さを選 択した Accumulation型 CMOSの電流電圧特性のシミュレーション結果を示す。 ヽ ずれの場合も、ゲート長が 45nm、実効チャンネル長が 29nm、チャンネル幅が 1 μ mである。
[0047] 図 12Aは前記の（551)面方位上に作製した Accumulation型 CMOS及び Inver sion型 CMOSによる 4入力 10段の NORゲートの、 50GHzの入力波形に対する出 力波形のシミュレーション結果を一点鎖線で示す。図 12Bには、図 12Aと同様、 Acc umulation型 CMOS及び Inversion型 CMOSによる 4入力 10段の NANDゲートの 、 50GHzの入力波形に対する出力波形のシミュレーション結果を一点鎖線で示す。 4入力 10段の NORゲートと 4入力 10段の NANDゲートの回路構成は図 10及び図 1 1に示されている。電源電圧は Accumulation型、 Inversion型ともに、ゲート絶縁膜 に作用する電界を 8MVZcmまで許容することを条件として選び、 Accumulation 型 CMOSの電源電圧は 1. 3V、 Inversion型 CMOSの電源電圧は 1. 0Vとした。こ の場合、図 9Aに示す通り、（551)面方位上に作製した CMOSでは nチャンネルトラ ンジスタの電流駆動能力が pチャンネルトランジスタの電流駆動能力のおよそ 60%で ある。そして、 4入力 NORゲートの場合は pチャンネルトランジスタと nチャンネルトラン ジスタの電流駆動能力を等しくするため、 pチャンネルトランジスタのゲート幅を 4 m とした際には nチャンネルトランジスタのゲート幅が 1. 7 mとなるように作製する必要 がある。一方、 4入力 NANDゲートの場合は pチャンネルトランジスタのゲート幅を 1 μ mとした際には ηチャンネルトランジスタのゲート幅が 6. 8 μ mとなるように作製する 必要がある。この場合、（551)面方位上の Accumulation型 CMOSにおいては、 4 入力 10段 NORゲートに対するロジック回路としての最大動作周波数が 60GHz、 4 入力 10段 NANDゲートに対するロジック回路としての最大動作周波数力 0GHzであ り、 4入力 10段のランダムロジックで構成した LSIの最大動作周波数は 40GHzであ る。また（551)面方位上の Inversion型 CMOSにおいては、 4入力 10段 NORゲート に対するロジック回路としての最大動作周波数が 25GHz、 4入力 10段 NANDゲート に対するロジック回路としての最大動作周波数が 20GHzであり、 4入力 10段のラン ダムロジックで構成した LSIの最大動作周波数は 20GHzである。また上記の!/、ずれ のシミュレーションでもトランジスタのゲート長は 45nmで実効チャンネル長は 29nm である。
図 12Aにはまた、前記の（100)面方位上に作製した Accumulation型 CMOS及 び Inversion型 CMOSによる 4入力 10段の NORゲートの、 50GHzの入力波形に対 する出力波形のシミュレーション結果を破線で示す。図 12Bには、図 12Aと同様、 A ccumulation型 CMOS及び Inversion型 CMOSによる 4入力 10段の NANDゲー トの、 50GHzの入力波形に対する出力波形のシミュレーション結果を破線で示す。 Accumulation型 CMOSの電源電圧は 1. 3V、 Inversion型 CMOSの電源電圧は 1. 0Vと設定した。この場合、図 9Bに示す通り、（100)面方位上に作製した CMOS では pチャンネルトランジスタの電流駆動能力力 ¾チャンネルトランジスタの電流駆動 能力のおよそ 30%である。それゆえ、 4入力 NORゲートの場合は、 pチャンネルトラ ンジスタと nチャンネルトランジスタの電流駆動能力を等しくするために、 nチャンネル トランジスタのゲート幅を 1 μ mとした際には ρチャンネルトランジスタのゲート幅が 12 /z mとなるように作製する必要がある。また 4入力 NANDゲートの場合は、 nチャンネ ルトランジスタのゲート幅を 4 μ mとした際には ρチャンネルトランジスタのゲート幅が 3 /z mとなるように作製する必要がある。この場合、（100)面方位上の Accumulation 型 CMOSにおいては、 4入力 10段 NORゲートに対するロジック回路としての最大動 作周波数が 20GHz、 4入力 10段 NANDゲートに対するロジック回路としての最大動 作周波数が 50GHzであり、 4入力 10段のランダムロジックで構成した LSIの最大動 作周波数は 20GHzである。また（100)面方位上の Inversion型 CMOSにおいては 、4入力 10段 NORゲートに対するロジック回路としての最大動作周波数が 10GHz、 4入力 10段 NANDゲートに対するロジック回路としての最大動作周波数が 25GHz であり、 4入力 10段のランダムロジックで構成した LSIの最大動作周波数は 10GHz である。また上記の 、ずれのシミュレーションでもトランジスタのゲート長は 45nmで実 効チャンネル長は 29nmである。
[0049] 図 12Aには更に、前記の三次元 SOI構造で nチャンネルと pチャンネルの動作速度 及び面積が等しくなるように作製した Accumulation型 CMOS及び Inversion型 C MOSによる 4入力 10段の NORゲートの、 50GHzの入力波形に対する出力波形の シミュレーション結果を実線で示す。図 12Bは、図 12Aと同様、 Accumulation型 C MOS及び Inversion型 CMOSによる 4入力 10段の NANDゲートの、 50GHzの入 力波形に対する出力波形のシミュレーション結果を実線で示す。 Accumulation型 CMOSの電源電圧は 1. 3V、 Inversion型 CMOSの電源電圧は 1. 0Vと設定した。 この場合、図 9Cに示す通り、三次元 SOI構造の CMOSでは nチャンネルトランジスタ の電流駆動能力が Pチャンネルトランジスタの電流駆動能力にほぼ等 U、。それゆえ 、 4入力 NORゲートの場合は、 pチャンネルトランジスタと nチャンネルトランジスタの 電流駆動能力を等しくするためには、 nチャンネルトランジスタのゲート幅を 1 μ mとし た際には pチャンネルトランジスタのゲート幅は 4 mとなるように作製すればよい。ま た、 4入力 NANDゲートの場合は、 nチャンネルトランジスタのゲート幅を 4 μ mとした 際には pチャンネルトランジスタのゲート幅が 1 μ mとなるように作製すればよい。この 場合、三次元 SOI構造の Accumulation型 CMOSにおいては、 4入力 10段 NOR ゲートに対するロジック回路としての最大動作周波数が 60GHz、 4入力 10段 NAND ゲートに対するロジック回路としての最大動作周波数が 60GHzであり、 4入力 10段 のランダムロジックで構成した LSIの最大動作周波数は 60GHzである。また（551) 面方位上の Inversion型 CMOSにおいては、 4入力 10段 NORゲートに対するロジ ック回路としての最大動作周波数が 30GHz、 4入力 10段 NANDゲートに対するロジ ック回路としての最大動作周波数が 30GHzであり、 4入力 10段のランダムロジックで 構成した LSIの最大動作周波数は 30GHzである。また上記の!/、ずれのシミュレーシ ヨンでもトランジスタのゲート長は 45nmで実効チャンネル長は 29nmである。
[0050] 図 12A及び図 12Bに示すように、同一構成の CMOS構造で比較すると、 CMOS を構成するトランジスタを Inversion型とした場合に比べて、 CMOSを構成するトラン ジスタを半導体層の基板濃度が 2 X 1017cm_3より高 ヽ Accumulation型にすること によって、動作速度が劇的に向上することが明らかになった。
産業上の利用可能性
以上、本発明を、半導体層の基板濃度が 2 X 1017cm_3より高い Accumulation型 nチャンネルトランジスタ及び Accumulation型 pチャンネルトランジスタ、及びこれら のトランジスタによって構成された CMOS回路（半導体装置）について説明したが、 本発明はこれに限定されることなぐ各種の素子並びに電子回路にも適用できる。

Claims

請求の範囲
[1] チャンネル領域とその両端に形成したソース領域、ドレイン領域とを有するトランジ スタであって、前記チャンネル領域の不純物濃度が 2 X 1017cm_3より高ぐかつ前記 チャンネル領域を n型半導体で構成すると共にキャリアを電子とするか、または前記 チャンネル領域を p型半導体で構成すると共にキャリアをホールとすることを特徴とす る Accumulation型トランジスタ。
[2] 前記ソース領域、前記ドレイン領域を前記チャンネル領域と同一導電型の半導体 で構成したことを特徴とする請求項 1に記載の Accumulation型トランジスタ。
[3] 前記ソース領域、前記ドレイン領域を、それらの仕事関数が前記チャンネル領域の 半導体の仕事関数との差が 0. 32eV以下であるような金属または金属半導体ィ匕合 物で構成したことを特徴とする請求項 1に記載の Accumulation型トランジスタ。
[4] 前記チャンネル領域を n型シリコンで構成すると共に、前記ソース領域、前記ドレイ ン領域を、それらの仕事関数が 4. 37eV以上であるような金属または金属半導体 化合物で構成したことを特徴とする請求項 3に記載の Accumulation型トランジスタ
[5] 前記チャンネル領域を p型シリコンで構成すると共に、前記ソース領域、前記ドレイ ン領域を、それらの仕事関数が 4. 95eV以下であるような金属または金属半導体 化合物で構成したことを特徴とする請求項 3に記載の Accumulation型トランジスタ
[6] 当該トランジスタをノーマリーオフ型としたことを特徴とする請求項 1に記載の Accu mulation型トランジスタ。
[7] 前記チャンネル領域を SOI層で構成すると共に、該 SOI層の厚さを、ゲート電極に 印加される電圧がソース電極に印加される電圧と等し 、時に、ドレイン電極に印加さ れる電圧が 0Vから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領 域の接触部分にぉ ヽて前記チャンネル領域の半導体層に形成される空乏層の厚さ より小さくしたことを特徴とする請求項 6に記載の Accumulation型トランジスタ。
[8] ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン 電極に印加される電圧が 0Vから電源電圧まで変化した際に前記チャンネル領域と 前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記 チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏 層が前記半導体層の深さ方向にとぎれなく形成されるように、前記 SOI層の厚さ、前 記 SOI層の不純物濃度、及び前記チャンネル領域上のゲート電極の仕事関数を定 めたことを特徴とする請求項 7に記載の Accumulation型トランジスタ。
[9] 前記チャンネル領域の不純物濃度が 1 X 1018cm_3〜5 X 1019cm_3であることを特 徴とする請求項 1に記載の Accumulation型トランジスタ。
[10] 請求項 1〜9のいずれか一つに記載のトランジスタを少なくとも二つ含み、一方を n チャンネルトランジスタ、他方を pチャンネルトランジスタとしたことを特徴とする Accu mulation型 CMOS半導体装置。 くとも一部が（100)面または（100)面から ± 10° 以内の面を有するようにしたことを 特徴とする請求項 10に記載の Accumulation型 CMOS半導体装置。 くとも一部が（110)面または（110)面から ± 10° 以内の面を有するようにしたことを 特徴とする請求項 10に記載の Accumulation型 CMOS半導体装置。
[13] 前記 nチャンネルトランジスタのチャンネル領域の少なくとも一部が（100)面または（ 100)面から ± 10° 以内の面を有し、かつ前記 pチャンネルトランジスタのチャンネル 領域の少なくとも一部が（110)面または（110)面から ± 10° 以内の面を有するよう にしたことを特徴とする請求項 10に記載の Accumulation型 CMOS半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010071074A1 (ja) * 2008-12-16 2010-06-24 国立大学法人東北大学 イオン注入装置、イオン注入方法及び半導体装置
JP2013012768A (ja) * 2012-09-05 2013-01-17 Tohoku Univ 半導体装置
WO2014064737A1 (ja) * 2012-10-25 2014-05-01 国立大学法人東北大学 Accumulation型ＭＯＳＦＥＴ

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5299752B2 (ja) * 2008-04-28 2013-09-25 国立大学法人東北大学 半導体装置
US20120305893A1 (en) * 2010-02-19 2012-12-06 University College Cork-National University of Ireland ,Cork Transistor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026313A (ja) * 2000-07-06 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002110586A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2004146550A (ja) * 2002-10-24 2004-05-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005019996A (ja) * 2003-06-26 2005-01-20 Internatl Business Mach Corp <Ibm> ハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイス

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111260A (en) 1983-06-17 1992-05-05 Texax Instruments Incorporated Polysilicon FETs
DE68916401T2 (de) 1988-10-03 1994-11-17 Toshiba Kawasaki Kk Feldeffekttransistor auf einem Isolator und Verfahren zu seiner Herstellung.
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6855988B2 (en) * 2002-07-08 2005-02-15 Viciciv Technology Semiconductor switching devices
KR20050061446A (ko) 2002-08-07 2005-06-22 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 절연 게이트 트랜지스터, 트랜지스터 장치, 트랜지스터회로 및 트랜지스터 작동 방법
US20040079997A1 (en) * 2002-10-24 2004-04-29 Noriyuki Miura Semiconductor device and metal-oxide-semiconductor field-effect transistor
JP2006100600A (ja) 2004-09-29 2006-04-13 Toshiba Corp 半導体装置およびその製造方法
CN101346820B (zh) 2005-12-22 2010-11-03 国立大学法人东北大学 半导体器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026313A (ja) * 2000-07-06 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002110586A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2004146550A (ja) * 2002-10-24 2004-05-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005019996A (ja) * 2003-06-26 2005-01-20 Internatl Business Mach Corp <Ibm> ハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイス

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2043159A4

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010071074A1 (ja) * 2008-12-16 2010-06-24 国立大学法人東北大学 イオン注入装置、イオン注入方法及び半導体装置
JP2010147045A (ja) * 2008-12-16 2010-07-01 Tohoku Univ イオン注入装置、イオン注入方法、及び半導体装置
JP2013012768A (ja) * 2012-09-05 2013-01-17 Tohoku Univ 半導体装置
WO2014064737A1 (ja) * 2012-10-25 2014-05-01 国立大学法人東北大学 Accumulation型ＭＯＳＦＥＴ
JP5704586B2 (ja) * 2012-10-25 2015-04-22 国立大学法人東北大学 Ａｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳＦＥＴ
KR101529023B1 (ko) * 2012-10-25 2015-06-15 도호쿠 다이가쿠 Accumulation형 MOSFET
US9299844B2 (en) 2012-10-25 2016-03-29 Tohoku University Accumulation-mode MOSFET and driving method thereof

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