RU2626392C1 - Туннельный нелегированный многозатворный полевой нанотранзистор с контактами шоттки - Google Patents
Туннельный нелегированный многозатворный полевой нанотранзистор с контактами шоттки Download PDFInfo
- Publication number
- RU2626392C1 RU2626392C1 RU2016123988A RU2016123988A RU2626392C1 RU 2626392 C1 RU2626392 C1 RU 2626392C1 RU 2016123988 A RU2016123988 A RU 2016123988A RU 2016123988 A RU2016123988 A RU 2016123988A RU 2626392 C1 RU2626392 C1 RU 2626392C1
- Authority
- RU
- Russia
- Prior art keywords
- gate
- nanotransistor
- electrodes
- drain
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 230000005641 tunneling Effects 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 230000000694 effects Effects 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims 1
- 229910004129 HfSiO Inorganic materials 0.000 claims 1
- -1 InO 2 Inorganic materials 0.000 claims 1
- 229910006501 ZrSiO Inorganic materials 0.000 claims 1
- 230000005611 electricity Effects 0.000 abstract 1
- 239000007772 electrode material Substances 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000005275 alloying Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002071 nanotube Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 239000002674 ointment Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
Использование: в полупроводниковой технологии для изготовления нанотранзисторов и СБИС. Технический результат: электрическое легирование с помощью дополнительных управляющих электродов затворов, позволяющее создавать более резкие p-n-переходы, чем в туннельных транзисторах с физическим легированием; увеличение крутизны вольт-амперных характеристик туннельных транзисторов и снижение их порогового напряжения; возможность изменения типа проводимости канала для применения предлагаемых транзисторов в КМОП технологии цифровых интегральных схем, отсутствие технологических операций, связанных с легированием, расширение функциональных возможностей, увеличение крутизны подпороговой вольтамперной характеристики за счет увеличения количества управляющих электродов затворов и обеспечение работы в режиме туннельного транзистора. Сущность изобретения: предлагается конструкция туннельного нелегированного многозатворного полевого нанотранзистора с контактами Шоттки, характеризующаяся тем, что на поверхности слоя подзатворного диэлектрика располагаются последовательно два или больше управляющих электродов затворов на участке над каналом нанотранзистора между электродами стока и истока, при этом боковые поверхности управляющих электродов затворов закрыты слоями диэлектрика спейсеров, легирование слоя полупроводника не производится ни под электродами стока и истока, ни в канале нанотранзистора на участке между электродами стока и истока, а необходимые режимы работы нанотранзистора обеспечиваются использованием эффекта туннелирования и соответствующим выбором материалов электродов стока, истока и управляющих электродов затворов, а также прилагаемыми к управляющим электродам затворов напряжениями. 3 з.п. ф-лы, 3 ил.
Description
Изобретение относится к области микро- и наноэлектроники и может быть использовано для изготовления как полевых нанотранзисторов, так и интегральных схем на их основе.
При создании транзисторов малых размеров на объемной полупроводниковой подложке сталкиваются с принципиальными ограничениями, вызванными так называемыми короткоканальными эффектами. Используя материалы с высоким, более 10, значением диэлектрической проницаемости k, уменьшая глубину переходов и толщину подзатворного диэлектрика, используя полупроводниковые подложки "кремний на изоляторе", добиваются возможности избавиться от "короткоканальных" эффектов, чтобы тем самым уменьшить размеры транзисторов и, главное, длину канала нанотранзисторов. Это позволяет повысить быстродействие интегральных схем. Кроме того, для высокого быстродействия также необходимо использовать высокопроводящие материалы затворов, например металлы или силициды металлов [1].
Продвижение в область еще меньших размеров элементов транзисторов требует отказа от легирования полупроводника в контактных областях. Реализация такой возможности обеспечивается только с использованием полевого транзистора с контактами Шоттки (SB FET) на истоке и стоке вместо омических контактов, которые обычно создаются путем сильного легирования полупроводника. Такие транзисторы были реализованы различными авторами [2]. Преимущества подобных транзисторов обусловлены отсутствием технологических операций, связанных с легированием контактов. Легирование включает процессы ионной имплантации и быстрого отжига при высокой, около 1000°С, температуре. Высокая температура вызывает нежелательную диффузию примеси и атомов металлов в структуре транзисторов.
Хотя предложенные конструкции транзисторов и решали поставленную задачу повышения степени интеграции и быстродействия, развитие технологии требует дальнейшего улучшения характеристик транзисторов, а также снижения энергопотребления и уменьшения разогрева. Этого можно добиться путем уменьшения рабочего напряжения транзисторов в цифровой логической схеме. Для уменьшения рабочего напряжения требуется увеличение наклона подпороговой вольт-амперной характеристики транзистора. Однако в транзисторах с контактами Шоттки наклон подпороговой характеристики ограничен величиной 60 мВ напряжения на затворе на декаду тока канала при комнатной температуре, как и в обычном полевом транзисторе [3].
Известны туннельные транзисторы [4], в которых в принципе может быть достигнута большая крутизна подпороговой характеристики. Работа таких транзисторов основана на смыкании и размыкании зоны проводимости и валентной зоны полупроводника, которые управляются напряжением на затворе. У этой конструкции имеется механический аналог в виде электромеханических переключателей, в которых напряжение на затворе смыкает и размыкает электрические контакты. В туннельных транзисторах обычно используется латеральная структура с областями разного типа легирования: p+-i-n+, причем затвор расположен над нелегированной i-областью. Недостатки подобных транзисторов обусловлены наличием технологических операций, связанных с легированием контактов. В частности, не удается создать резкие переходы в структурах p+-i-n+, в результате ток открытого состояния транзистора падает, что сказывается на его быстродействии. Кроме того, в процессе отжига примеси из контактов заходят в канал транзистора, уменьшая его проводимость. Другим нежелательным обстоятельством является то, что флуктуации концентрации легирующей примеси делают невозможным резкое смыкание и размыкание зоны проводимости и валентной зоны, что ограничивает достижимую крутизну вольт-амперной характеристики транзистора [5]. В связи с этим мы предлагаем добиваться повышения подпороговой крутизны транзистора за счет увеличения числа затворов и отсутствия легирования. С помощью дополнительных затворов осуществляется так называемое "электрическое легирование" подзатворных областей, при этом в процессе работы транзистора на дополнительные затворы подается постоянное напряжение. Выбор величины и знака этого напряжения позволяет получать структуры p+-i-n+ и n+-i-p+, т.е. с разным типом проводимости, что необходимо для создания КМОП (CMOS) пары, применяемой в цифровых логических схемах.
Для предлагаемой конструкции туннельного нелегированного многозатворного полевого нанотранзистора с контактами Шоттки с несколькими управляющими электродами затворов наиболее близким по конструкции является полевой транзистор с контактами Шоттки на истоке и стоке и одним управляющим электродом затвора [6]. Как отмечалось ранее, у такого транзистора наклон подпороговой вольт-амперной характеристики ограничен величиной 60 мВ напряжения на управляющем электроде затвора на декаду тока канала при комнатной температуре, как и в обычном полевом транзисторе.
Решение задачи повышения наклона подпороговой характеристики достигается тем, что предлагается конструкция туннельного нелегированного многозатворного полевого нанотранзистора с контактами Шоттки, включающая в себя полупроводниковую подложку, электроды стока и истока с контактами Шоттки, сформированные на слое полупроводника, канал полевого транзистора в слое полупроводника, расположенный между электродами стока и истока с контактами Шоттки и покрытый сверху слоем подзатворного диэлектрика, на котором расположен управляющий электрод затвора, сформированный на участке между электродами стока и истока над каналом нанотранзистора, при этом боковые поверхности управляющего электрода затвора закрыты изолирующими слоями диэлектрика спейсеров, отличается тем, что на поверхности слоя подзатворного диэлектрика на участке над каналом нанотранзистора между электродами стока и истока располагаются последовательно два или больше управляющих электродов затворов, при этом боковые поверхности управляющих электродов (затворов) закрыты слоями диэлектрика спейсеров, легирование слоя полупроводника не производится ни под электродами стока и истока, ни в канале нанотранзистора на участке между электродами стока и истока, а необходимые режимы работы нанотранзистора обеспечиваются использованием эффекта туннелирования и соответствующим выбором материалов электродов стока, истока и управляющих электродов затворов, а также прилагаемыми к управляющим электродам затворов напряжениями.
На прилагаемых чертежах показаны: изолирующая подложка 1; кремний 2; электрод истока 3; электрод стока 4; диэлектрик спейсера 5; управляющий электрод затвора 6 и подзатворный диэлектрик 7.
На фиг. 1-2 представлены конструкция выбранного в качестве прототипа туннельного полевого транзистора и конструкция предлагаемого туннельного нелегированного многозатворного полевого нанотранзистора с контактами Шоттки в варианте использования в качестве полупроводниковой подложки типа "кремний на изоляторе". Во втором случае показаны три управляющих электрода затворов, однако следует отметить, что - это только пример конструкции, а в общем случае может быть несколько, т.е. два или больше управляющих электродов затворов, как это сказано в формуле изобретения.
На фиг. 3 представлен результат расчета вольт-амперных характеристик, т.е. зависимости тока транзистора от напряжения на затворе для «классического» кремниевого транзистора с физическим легированием и одним затвором и для предлагаемого транзистора с электрическим легированием и несколькими управляющими электродами затворов.
Мы провели расчет вольт-амперных характеристик «классического» кремниевого транзистора с физическим легированием и одним затвором и предлагаемого транзистора с электрическим легированием и несколькими управляющими электродами затворов. При расчете характеристики транзистора с одним затвором мы использовали идеализированную модель резкой границы легирования на p-i-переходе. Это приближение дает завышенные значения подпороговой крутизны, т.к. не принимает во внимание флуктуацию плотности легирующей примеси. По-видимому, именно в результате этих флуктуаций экспериментально достигнутые значения подпороговой крутизны в легированных туннельных транзисторах гораздо ниже, а именно (53 мВ/дек)-1 для кремниевых транзисторов [7] и (47 мВ/дек)-1 для транзисторов на основе материалов А3В5 [8].
Следует отметить, что использование германия приводит к улучшению характеристик (крутизны и тока открытого состояния) по сравнению с кремниевыми туннельными транзисторами. Полупроводники группы А3В5, в принципе, также позволяют улучшить характеристики предлагаемых транзисторов, однако до сих пор не решена проблема подзатворных диэлектриков, т.к. существующие в настоящее время диэлектрики обладают большим количеством дефектов на границе раздела с полупроводником.
Предлагаемая конструкция туннельного нелегированного многозатворного полевого нанотранзистора с контактами Шоттки и интегральные схемы на их основе обеспечивают следующие преимущества:
- совмещение в одном транзисторе преимуществ транзисторов с контактами Шоттки (отсутствие легирования) с преимуществами туннельных транзисторов (высокая крутизна подпороговой характеристики);
- электрическое легирование, используемое вместо физического легирования, устраняет потребность в высокотемпературной операции отжига для активации примесей и повышает крутизну характеристики туннельного транзистора;
- выбор величины и знака напряжения на вспомогательных легирующих управляющих электродах затворов позволяет получать транзисторы с разным типом проводимости канала, т.е. n- и p-типа, что необходимо для создания КМОП-пары, применяемой в цифровых интегральных схемах.
Эти преимущества обеспечивают нанометровую, вплоть до нескольких нанометров, длину канала полевого нанотранзистора, решая проблемы достижения высокой степени интеграции, увеличения рабочей частоты, повышения крутизны подпороговой характеристики и увеличения тока открытого состояния при работе в режиме туннельного транзистора, уменьшения рабочего напряжения, снижения энергопотребления, а также повышения быстродействия и воспроизводимости параметров приборов. В целом наличие необходимого, произвольно выбираемого, количества управляющих электродов затворов значительно расширяет функциональные возможности нанотранзистора и повышает эффективность управления его характеристиками.
Источники информации
1. Патент США US 6602781 В1, 2003 (Metal silicide gate transistors, Qi Xiang et al.).
2. A) D.J. Pearman, G. Pailloncy, J.-P. Raskin, J.M. Larson, J.P. Snyder, E.H.C. Parker and Т.E. Whall. Static and High-Frequency Behavior and Performance of Schottky-Barrier p-MOSFET Devices, IEEE Tr. El. Dev., vol. 54, pp, 2796-2802, 2007.
B) Li Ding-Yu, Sun Lei, Zhang Sheng-Dong, Wang Yi, Liu Xiao-Yan and Han Ru-Qi. Schottky barrier MOSFET structure with silicide source/drain on buried metal. Chinese Physics, vol. 16. pp. 240-244, 2007.
C) C. Ahn and M. Shin. Ballistic Quantum Transport in Nanoscale Schottky-Barrier Tunnel Transistors. IEEE Tr. Nanotech., vol. 5, pp. 278-283, 2006.
3. D. Svintsov, V. Vyurkov, A. Burenkov, R. Oechsner, V. Lukichev and A. Orlikovsky. Tunnel FET with nanotube and graphene channels, Semiconductors, 47, 2, p. 279-284, 2013.
4. C. Aydin, A. Zaslavsky, S. Luryi, S. Cristoloveanu, D. Mariolle, D. Fraboulet and S. Deleonibus. Lateral interband tunneling transistor in silicon-on-insulator. Applied Physics Letters 84, 1780 (2004).
5. A) S. Mookerjea, D. Mohata, T. Mayer, V. Narayanan, S. Datta Temperature-Dependent I-V Characteristics of a Vertical In0,53Ga0,47As Tunnel FET // IEEE Electron Device Letters, Vol. 31, 2010, p. 564.
B) C.D. Bessire, M.T. 
, H. Schmid, A. Schenk, K.B. Reuter, H. Riel Trap-Assisted Tunneling in Si-InAs Nanowire Heteroj unction Tunnel Diodes // Nano Letters, Vol. 11, 2011, p. 4195.
6. Патент США US 2007/0187758 A1 (SB-MOSFET (Schottky Barrier Metal-Oxide-Semiconductor Field Effect Transistor), with low barrier height and fabricating method thereof, Myung Sim Jun et al.).
7. Gandhi, R. et al. Vertical Si-nanowire n-type tunneling FETs with low subthreshold swing (≤50 mV/decade) at room temperature. IEEE Electron Device Lett. 32, 437-439 (2011).
8. Tomioka, K., Yoshimura, M. & Fukui, T. Steep-slope tunnel field-effect transistors using III-V nanowire / Si heterojunction. In Symposium on VLSI Technology, 47-48 (IEEE, 2012).
Claims (4)
1. Туннельный нелегированный многозатворный полевой нанотранзистор с контактами Шоттки, включающий в себя полупроводниковую подложку, электроды стока и истока с контактами Шоттки, сформированные на поверхности полупроводниковой подложки, канал полевого транзистора в полупроводниковой подложке, расположенный между электродами стока и истока с контактами Шоттки и покрытый сверху слоем подзатворного диэлектрика, на котором расположен управляющий электрод затвора, сформированный на участке между электродами стока и истока над каналом нанотранзистора, при этом боковые поверхности управляющего электрода затвора закрыты изолирующими слоями диэлектрика спейсеров, отличающийся тем, что на поверхности слоя подзатворного диэлектрика на участке над каналом нанотранзистора между электродами стока и истока располагаются последовательно два или больше управляющих электродов затворов, при этом боковые поверхности управляющих электродов затворов закрыты слоями диэлектрика спейсеров, легирование полупроводниковой подложки не производится ни под электродами стока и истока, ни в канале нанотранзистора на участке между электродами стока и истока, а необходимые режимы работы нанотранзистора обеспечиваются использованием эффекта туннелирования и соответствующим выбором материалов электродов стока, истока и управляющих электродов затворов, а также прилагаемыми к управляющим электродам затворов напряжениями.
2. Туннельный нелегированный многозатворный полевой нанотранзистор с контактами Шоттки по п. 1, отличающийся тем, что в качестве полупроводниковой подложки используется полупроводниковая подложка типа "полупроводник на изоляторе", например "кремний на изоляторе".
3. Туннельный нелегированный многозатворный полевой нанотранзистор с контактами Шоттки по п. 1, отличающийся тем, что в качестве полупроводниковой подложки используется полупроводниковая подложка в виде объемного полупроводника.
4. Туннельный нелегированный многозатворный полевой нанотранзистор с контактами Шоттки по п. 1, отличающийся тем, что в качестве подзатворного диэлектрика и диэлектрика спейсеров используется один и тот же диэлектрический материал с высоким, более 10, значением диэлектрической проницаемости k, например HfO2, ZrO2, Al2O3, InO2, LaO2, Ta2O5, ZrSiO4, HfSiO4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2016123988A RU2626392C1 (ru) | 2016-06-17 | 2016-06-17 | Туннельный нелегированный многозатворный полевой нанотранзистор с контактами шоттки |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2016123988A RU2626392C1 (ru) | 2016-06-17 | 2016-06-17 | Туннельный нелегированный многозатворный полевой нанотранзистор с контактами шоттки |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2626392C1 true RU2626392C1 (ru) | 2017-07-26 |
Family
ID=59495748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2016123988A RU2626392C1 (ru) | 2016-06-17 | 2016-06-17 | Туннельный нелегированный многозатворный полевой нанотранзистор с контактами шоттки |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2626392C1 (ru) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2674413C1 (ru) * | 2017-12-29 | 2018-12-07 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
| RU2717157C2 (ru) * | 2018-06-07 | 2020-03-18 | Федеральное государственное бюджетное учреждение науки Физико-технологический институт Российской академии наук | Способ изготовления тунельного многозатворного полевого нанотранзистора с контактами шоттки |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060214238A1 (en) * | 2005-03-28 | 2006-09-28 | Glass Elizabeth C | Multi-gate enhancement mode RF switch and bias arrangement |
| RU2312422C2 (ru) * | 2003-12-10 | 2007-12-10 | Государственное учреждение "Научно-производственный комплекс "Технологический центр" Московского государственного института электронной техники" | Способ изготовления самосовмещенного планарного двухзатворного моп-транзистора на кни подложке |
| US20080017553A1 (en) * | 2004-09-22 | 2008-01-24 | Fuji Xerox Co., Ltd. | Method and device for classifying fine particles |
| WO2010009873A1 (en) * | 2008-07-23 | 2010-01-28 | University College Cork, National University Of Ireland, Cork | Tunnel nanowire transistor |
| US20140199817A1 (en) * | 2011-10-18 | 2014-07-17 | United Microelectronics Corp. | Method for manufacturing multi-gate transistor device |
| US20160163739A1 (en) * | 2012-10-01 | 2016-06-09 | Globalfoundries Inc. | Multi-gate field effect transistor (fet) including isolated fin body |
-
2016
- 2016-06-17 RU RU2016123988A patent/RU2626392C1/ru active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2312422C2 (ru) * | 2003-12-10 | 2007-12-10 | Государственное учреждение "Научно-производственный комплекс "Технологический центр" Московского государственного института электронной техники" | Способ изготовления самосовмещенного планарного двухзатворного моп-транзистора на кни подложке |
| US20080017553A1 (en) * | 2004-09-22 | 2008-01-24 | Fuji Xerox Co., Ltd. | Method and device for classifying fine particles |
| US20060214238A1 (en) * | 2005-03-28 | 2006-09-28 | Glass Elizabeth C | Multi-gate enhancement mode RF switch and bias arrangement |
| WO2010009873A1 (en) * | 2008-07-23 | 2010-01-28 | University College Cork, National University Of Ireland, Cork | Tunnel nanowire transistor |
| US20140199817A1 (en) * | 2011-10-18 | 2014-07-17 | United Microelectronics Corp. | Method for manufacturing multi-gate transistor device |
| US20160163739A1 (en) * | 2012-10-01 | 2016-06-09 | Globalfoundries Inc. | Multi-gate field effect transistor (fet) including isolated fin body |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2674413C1 (ru) * | 2017-12-29 | 2018-12-07 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
| RU2717157C2 (ru) * | 2018-06-07 | 2020-03-18 | Федеральное государственное бюджетное учреждение науки Физико-технологический институт Российской академии наук | Способ изготовления тунельного многозатворного полевого нанотранзистора с контактами шоттки |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Chattopadhyay et al. | Impact of a spacer dielectric and a gate overlap/underlap on the device performance of a tunnel field-effect transistor | |
| Asthana et al. | High-speed and low-power ultradeep-submicrometer III-V heterojunctionless tunnel field-effect transistor | |
| Ghosh et al. | A junctionless tunnel field effect transistor with low subthreshold slope | |
| WO2019233481A1 (en) | Metal-oxide-semiconductor field-effect transistor with cold source | |
| WO2011101463A1 (en) | A transistor device | |
| Solankia et al. | A Review paper: A Comprehensive study of Junctionless transistor | |
| Nigam et al. | A new approach for design and investigation of junction-less tunnel FET using electrically doped mechanism | |
| Madadi et al. | Investigation of 4H-SiC gate-all-around cylindrical nanowire junctionless MOSFET including negative capacitance and quantum confinements | |
| Narula et al. | Investigating short channel effects and performance parameters of double gate junctionless transistor at various technology nodes | |
| Saravanan et al. | Performance Analysis of InAs-GaAs Gate-all-around Tunnel Field Effect Transistors (GAA-TFET) for Analog/RF applications | |
| RU2626392C1 (ru) | Туннельный нелегированный многозатворный полевой нанотранзистор с контактами шоттки | |
| Asthana | High performance 20 nm GaSb/InAs junctionless tunnel field effect transistor for low power supply | |
| Hähnel et al. | Germanium vertical tunneling field-effect transistor | |
| Chandan et al. | A fair comparison of the performance of charge plasma and electrostatic tunnel FETs for low-power high-frequency applications | |
| Tripathi et al. | Design of triple material junctionless CG MOSFET | |
| Rony et al. | Short channel effects suppression in a dual-gate gate-all-around Si nanowire junctionless nMOSFET | |
| Tachi et al. | Comparison of low-temperature electrical characteristics of gate-all-around nanowire FETs, Fin FETs and fully-depleted SOI FETs | |
| Naik et al. | Si 0.5 Ge 0.5 single and hetero-gate dielectric doping-less tunnel FETs | |
| Alias et al. | Electrical characterization of n-type cylindrical gate all around nanowire junctionless transistor with SiO2 and high-k dielectrics | |
| Sharma et al. | Graded channel architecture: the solution for misaligned DG FD SOI n-MOSFETs | |
| Juyal et al. | TCAD simulation of Ge-GaAs hetrojunction dopingless tunnel field effect transistor | |
| Sharma et al. | Performance enhancement of junctionless nanowire FET with laterally graded channel doping and high-K spacers | |
| Selvi et al. | Performance Optimization in Recessed Modified Junctionless FET | |
| RU2717157C2 (ru) | Способ изготовления тунельного многозатворного полевого нанотранзистора с контактами шоттки | |
| Ramarao et al. | Dual-k HfO 2 Spacer Bulk Planar Junctionless Transistor for Sub-30 nm Low Power CMOS |