JP4389065B2 - Ｓｏｉ−ｍｏｓｆｅｔ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ(Silicon on Insulator)構造を有する完全空乏化ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Efect Transistor)デバイスに関するものである。
【０００２】
【従来の技術】
集積回路が大規模化され、動作するトランジスタが増加することにより、消費電力が増加して、発熱による動作速度の低下等を防止するため消費電力を減少させるための工夫が多くなされている。
そして、トランジスタの消費電力を低減する有効な方法のひとつは電源電圧を下げることである。
しかしながら、集積回路などの電源電圧を下げることにより、回路の動作速度が低下してしまう。
このため、電源電圧だけではなく、ＭＯＳＦＥＴのしきい値電圧を下げ、ＭＯＳＦＥＴのスイッチング速度を改善することで、回路の動作速度を下げずに消費電力を低減することが可能となる。
【０００３】
しかし、近年の集積回路内のＭＯＳＦＥＴ数の増加により、ＭＯＳＦＥＴのサブスレショールド電流が集積回路の消費電力のかなりの部分を占めるようになっている。
したがって、回路速度を損なわずに低消費電力を実現するには、ＭＯＳＦＥＴの動作状況に応じたデバイス特性が求められている。
【０００４】
ＭＯＳＦＥＴのスイッチングが高い頻度で起こる場合（この状態を本明細書内で動作時と呼ぶ）、ＭＯＳＦＥＴのスイッチングの際の消費電力が支配的となる。
一方、あまりスイッチングが起こらない（スイッチングが低い頻度起こる）場合（この状態を本文内で待機時と呼ぶ）、サブスレショールド電流が支配的となる。
【０００５】
したがって、回路の動作速度を低下させずに、ＭＯＳＦＥＴの消費電力を減少させるには、待機時において、しきい値電圧を高くすることが望ましい。
そして、基板電位を変化させることによって、ＭＯＳＦＥＴのしきい値電圧を変調（変化）させることが知られている。この機構を利用して回路の利用状況に応じて動的にトランジスタのしきい値電圧を変化させるしきい値電圧可変ＣＭＯＳＦＥＴが実現されている（特許文献１）。
【０００６】
また、ＭＯＳＦＥＴのしきい値電圧の変調のしやすさは、以下の式で定義される基板バイアス係数γにより示される。
γ ＝ ΔＶｔｈ ／ ΔＶｂｓ …（１）
上記（１）式において、Ｖｔｈはしきい値電圧（変数）であり、Ｖｂｓは基板電位（変数）を示し、Δは変数の微小変化量を表す。
【０００７】
ここで、しきい値電圧を変化させるために、基板に所定の電圧を印加する場合、この印加する電圧の範囲は、半導体のｐｎ接合の耐圧などの要因により制限されてしまう。このため、しきい値電圧の変調の範囲は、上記印加する電圧の範囲で規定されることとなる。
そして、ＭＯＳＦＥＴをしきい値電圧可変ＣＭＯＳＦＥＴとして利用する場合、動作時と待機時とにおいて、サブスレショールド電力を変化させるため、ある程度の大きな基板バイアス係数を持つデバイスを用いることが要求される。
【０００８】
ここで、基板バイアス係数が増大するとデバイスの性能が下がることが知られており、しきい値電圧の変調範囲とデバイスの性能はトレードオフの関係にある。
ＳＯＩ基板上の完全空乏化デバイス（ＦＤ-ＳＯＩ-ＭＯＳＦＥＴ）においても、しきい値電圧可変ＣＭＯＳが利用されている（非特許文献１）。
【０００９】
【特許文献１】
特開平０９−２１４３３２号公報
【非特許文献１】
T.Kachi, et al., "Variable Threshold-Voltage SOIMOSFETs with Implanted Back-Gate Electrodes for Power-Managed Low-Power and High-Speed sub-1-V ULSIs,"Symposium on VLSI Technology Digest of Technical Papers,pp.124-125
【００１０】
【発明が解決しようとする課題】
しかしながら、基板空乏層容量を考慮しない場合ＦＤ(Fully Depleted)-ＳＯＩ-ＭＯＳＦＥＴ の基板バイアス係数は以下の式で与えられる。
γ＝ＣＢ／Ｃｏｘ＝ｔｏｘ／（(1/3)・ｔＳＯＩ＋ｔＢＯＸ） …（２）
ここで、ＣＢはチャネル以下の容量、Ｃｏｘはゲート絶縁膜容量、ｔｏｘは酸化膜換算でのゲート絶縁膜厚、ｔＳＯＩはＳＯＩ膜厚、ｔＢＯＸは埋め込み酸化膜厚をそれぞれ示している。
【００１１】
そして、しきい値電圧可変ＣＭＯＳＦＥＴの実現に対しては、ＦＤ-ＳＯＩ-ＭＯＳＦＥＴを使用した場合、ある程度大きな基板バイアス係数を得るためには近年のデバイスのゲート絶縁膜厚を考えると、式（２）より埋め込み酸化膜（ＢＯＸ）厚を薄くしなくてはならない。
一方、埋め込み酸化膜を薄くすると、以下の２つの理由でデバイスの特性が劣化することになる。
Ａ．埋め込み酸化膜を薄くすると、縦方向電界が増大してキャリアの移動度が低下してしまい、ＭＯＳＦＥＴの電流供給能力が劣化してしまう。
Ｂ．埋め込み酸化膜を薄くすると、ドレイン領域と基板との間の寄生容量が増大し、この容量に対応した電荷を供給及び放電する必要があるため、回路を動作させると、遅延時間（充放電時間）が劣化してしまう。
【００１２】
本発明はこのような事情に鑑みてなされたもので、ＦＤ-ＳＯＩ-ＭＯＳＦＥＴを利用して、しきい値電圧可変ＣＭＯＳＦＥＴを実現する際、基板空乏層容量を変化させることにより、動作時において、低い基板バイアス係数により高駆動電流かつ低寄生容量のデバイスとして動作し、また待機時において、高い基板バイアス係数により、しきい値電圧を高くする変調を行うＳＯＩ-ＭＯＳＦＥＴを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のＳＯＩ-ＭＯＳＦＥＴは、半導体基板と、前記半導体表面に形成された絶縁層と、前記絶縁膜表面に形成され、素子形成領域及び素子分離領域とを有する半導体層と、前記素子形成領域に形成された第１の導電型の不純物が拡散されたチャンネル部と、第２の導電型の不純物によるソース及びドレインの拡散層と、該チャンネル部上にゲート絶縁膜を介して形成されたゲート電極とを有し、しきい値電圧の変化量が半導体基板電位の変化量により除算されて求められる、トランジスタの基板バイアス係数を、待機時に増加させ、動作時に低下させることを特徴とする。なお、ＳＤ−ＳＯＩの場合、上記基板バイアス係数は、前記絶縁膜容量，半導体層容量及び半導体基板容量の直列接続容量が、ゲート絶縁膜容量により除算されて求められる値とほぼ一致する。
【００１４】
本発明のＳＯＩ-ＭＯＳＦＥＴは、前記絶縁膜下部の半導体層を空乏状態，反転状態，蓄積状態のいずれかとすることにより、前記基板バイアス係数を制御することを特徴とする。
【００１５】
本発明のＳＯＩ-ＭＯＳＦＥＴは、前記絶縁膜が前記ゲート絶縁膜の５０倍以下の厚さであることを特徴とする。
【００１６】
本発明のＳＯＩ-ＭＯＳＦＥＴは、電極を介して前記半導体基板に印加する電圧を制御し、前記絶縁膜下部の半導体層を空乏状態と、反転状態または蓄積状態とのいずれかとすることを特徴とする。
【００１７】
本発明のＳＯＩ-ＭＯＳＦＥＴは、前記絶縁膜下部の半導体層を空乏状態または反転状態のいずれかとする場合、半導体基板と異なる導電型の不純物による、反転に必要なキャリアを供給する拡散層が、該半導体層に設けられていることを特徴とする。
【００１８】
【発明の実施の形態】
本発明は、ＳＯＩを用いた完全空乏型ＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴ）で構成され、半導体基板に印加する電圧を変化させて、この半導体基板の基板電位を変化させることにより、ＭＯＳＦＥＴのしきい値電圧を変調し、トレードオフの関係にある動作速度と消費電力とを調整する機能を持つＭＯＳＦＥＴからなるＬＳＩ（Large Scale Integration）である。
【００１９】
そして、本発明は、基板電位の電圧制御により、チャンネル部と半導体基板との電位差を変化させて、半導体基板の空乏層容量を変化させることにより（実質的には図１に示すように、空乏層（ａ）を発生させるか、蓄積層（ｂ）または反転層（ｃ）のいずれかを生成することにより）、基板バイアス係数を変化させている。図１はｎチャンネル型のＭＯＳＦＥＴの構造を示している。
（２）式によりチャンネル以下の容量ＣＢが増加することにより、基板バイアス係数が増加することが判る。
【００２０】
したがって、図１（ａ）の場合、
１／ＣＢ＝１／ＣＳＯＩ＋１／ＣＢＯＸ＋１／ＣＤ …（３）
となり、ＳＯＩ層，ＢＯＸ層及び半導体基板の直列容量として、容量ＣＢの数値が求められる。ここで、ＣＤは、空乏層の容量であり、「ε（半導体基板の誘電率）／Ｗd（半導体基板表面の空乏層の厚さ）」で求められる。
また、図１（ｂ），（ｃ）の場合、
１／ＣＢ＝１／ＣＳＯＩ＋１／ＣＢＯＸ …（４）
となり、となり、ＳＯＩ層及びＢＯＸ層の直列容量として、容量ＣＢの数値が求められる。
【００２１】
この結果、動作時に基板バイアス係数を小さくする必要があるため、動作時に図１（ａ）のように、ＢＯＸ層（Buried Oxide）を介したチャンネル部直下の半導体基板に空乏層（Depletion Layer）を形成させ、待機時に基板バイアス係数を大きくする必要があるため、待機時に図１（ｂ），（ｃ）のように、ＢＯＸ層を介したチャンネル部直下の半導体基板に蓄積層（Accmulation）または反転層（Inversion Layer）を形成させれば良い。
【００２２】
そして、図２に示すように、基板バイアス係数が小さい場合、駆動電流が大きくＳファクタが小さい代わりに、ΔＶｔｈが小さいためサブスレショールド電流Ｉｏｆｆを待機時に抑えられないが、一方、基板バイアス係数が大きい場合、駆動電流が小さくＳファクタが大きい代わりに、△Ｖｔｈは大きいのでサブスレショールド電流Ｉｏｆｆを下げることができる。
ここで、Ｓファクタ（Ｓfactor）は、ゲート（gate）電圧の変化を、対数で示されるドレイン（Drain）電流（ドレイン−ソース（Source）間に流れる電流）の変化で除算した係数として定義されている。
【００２３】
したがって、本発明においては、大きなしきい値電圧変調範囲を保ったまま、待機時に基板バイアス係数を増加させ、サブスレショールド電流を低下させ、動作時に基板バイアス係数を低下させ、基板バイアス効果の影響による駆動電流の減少、すなわちＭＯＳＦＥＴの性能劣化を抑制し、かつ寄生容量を抑制して、動作時の動作速度を改善する。
【００２４】
以下、本発明の実施形態を図面を参照して説明する。
＜第１の実施形態＞
図３は、第１の実施形態のＳＯＩＭＯＳＦＥＴの構造の一例を示す断面図である。また、ＣＭＯＳＦＥＴであり、ｐチャンネル型ＭＯＳＦＥＴと、ｎチャンネル型ＭＯＳＦＥＴとが同一基板上に形成されている。
半導体の基板Ｓの表面部に、ｎ型の拡散層からなるバックゲート１と、ｐ型の拡散層からなるバックゲート２とが形成されている。そして、バックゲート１及び２の表面に埋込酸化膜（ＢＯＸ層）３ａ，３ｂ，３ｃが形成されている。ここで、基板Ｓの導電性は、ｎ型またはｐ型のいずれでも良いが、本実施形態においてはｐ型を用いて説明する。
【００２５】
ｐチャンネル型ＭＯＳＦＥＴの構造から説明する。
ｎ型の不純物が拡散されたバックゲート１の上部の素子形成領域に、埋込酸化膜３ａを介して、ｎ型の不純物が拡散されたチャンネル部４が形成されている。そして、このチャンネル部４の各端部がｐ＋型の拡散層として、ソース４ａ及びドレイン４ｂが形成されている。チャンネル部４の表面にゲート絶縁膜１４が形成され、このゲート絶縁膜１４の表面にゲート電極６が形成されている。
また、ｎ＋型の拡散層１０は、バックゲート１と金属電極１６とのオーミック接合のために設けられている。ｐ＋型の拡散層８は埋込酸化膜３ａ直下のバックゲート１の表面に反転層を形成するときに、キャリア（この場合、正孔）を供給して、短時間に反転層を形成するために設けられている。拡散層８と拡散層１０とは、電極１６により電気的に接続されて同電位とされている。
【００２６】
次に、ｎチャンネル型ＭＯＳＦＥＴの構造を説明する。
ｐ型の不純物が拡散されたバックゲート２の上部の素子形成領域に、埋込酸化膜３ｂを介して、ｐ型の不純物が拡散されたチャンネル部５が形成されている。そして、このチャンネル部５の各端部がｎ＋型の拡散層として、ソース５ａ及びドレイン５ｂが形成されている。チャンネル部５の表面にゲート絶縁膜１５が形成され、このゲート絶縁膜１５の表面にゲート電極７が形成されている。
また、ｐ＋型の拡散層１１は、バックゲート２と金属電極１７との接合の抵抗値を低下させるために設けられている。ｎ＋型の拡散層９は埋込酸化膜３ｂ直下のバックゲート２の表面に反転層を形成するときに、キャリア（この場合、電子）を供給して、短時間に反転層を形成するために設けられている。拡散層９と拡散層１１とは、電極１７により電気的に接続されて同電位とされている。
【００２７】
上述した、ｐチャンネル型ＭＯＳＦＥＴとｎチャンネル型ＭＯＳＦＥＴとは、素子分離領域により分離されている。バックゲート１及び２の接続部分に所定の幅の溝を形成して、この溝に埋込酸化膜３ｃを形成するため、バックゲート１及び２の表面に形成される反転層が接続して、リーク電流が流れることを防止している。また、ｎ＋型の埋込層１２とｐ＋型の埋込層１３とを形成して、該当部分の反転層を形成し難くしている。
ここで、埋込酸化膜３ａ及び３ｂの厚さは、基板バイアス係数が大きく取れる厚さとする必要がある。また、バックゲート１及び２の表面が空乏化して空乏層が形成された場合に、埋込酸化膜３ａまたは３ｂと、上記空乏層の容量の直列容量のうち、空乏層容量が支配的になる程度の不純物濃度の薄いバックゲート１及び２が必要となる（以下で説明）。
【００２８】
次に、本発明の第１の実施形態のＭＯＳＦＥＴの動作原理を説明する。この第１の実施形態によるＭＯＳＦＥＴは、半導体基板におけるキャリアの蓄積を用いず、半導体基板の反転と空乏との基板バイアス係数の違いを用いる形態である。
半導体基板が反転状態となった場合、半導体基板（バックゲート１または２）の容量ＣＤは無視することができるようになるため、図１（ｃ）に示すように、容量ＣＢは、埋込酸化膜（３ａまたは３ｂ）の容量ＣＢＯＸと、ＳＯＩ基板（チャンネル部４または５）との直列接続にほぼ等しくなる。
一方、半導体基板が空乏状態となった場合、半導体基板（バックゲート１または２）の容量ＣＤは無視することができず、図１（ａ）に示すように、容量ＣＢは、埋込酸化膜（３ａまたは３ｂ）の容量ＣＢＯＸと、ＳＯＩ基板（チャンネル部４または５）と、容量ＣＤの直列接続にほぼ等しくなる。
これはＭＯＳキャパシタ特性との類似によって説明できる（たとえばYuan Taur, Tak H. Ning. Fundamentals of Modern VLSI Devices, pp.71など）。
【００２９】
上述した半導体基板が反転状態である場合と空乏状態である場合の違いを利用することによって、半導体基板を空乏状態にして容量ＣＢを小さくすることにより基板バイアス係数を抑制できる（低下させられる）。
一方、半導体基板を反転状態とすることにより、容量ＣＢは容量ＣＢＯＸと容量ＣＳＯＩとの直列接続された容量と等しくなり、容量ＣＯＸと容量ＣＢとの比率により、基板バイアス係数が決定することになる。したがって、容量ＣＢが容量ＣＯＸに比較して、それほど小さくない場合、半導体基板反転時に大きな基板バイアス係数を得ることができる。
【００３０】
このような条件を満たす条件として、ゲート絶縁膜（１４，１５）の膜厚が酸化膜換算で１nm程度の場合には埋込酸化膜（３ａ，３ｂ）の膜厚は５０nm 以下が望ましい。すなわち、埋込酸化膜の膜厚をゲート絶縁膜の膜厚の50倍以内と限定する。ここで、ゲート絶縁膜の厚さは、シリコン酸化膜換算の厚さとする。
埋込酸化膜の膜厚をゲート絶縁膜の膜厚の５０倍以内と限定する根拠として、本方式を適用する低消費電力回路においては、待機時電流（サブスレショールド電流）を抑制するため、待機時のしきい値電圧を動作時より最低でも０.１Ｖ以上高く設定する必要がある。すなわち、ΔＶth ＞ ０.１Ｖとする。
【００３１】
一方、半導体基板に印加できる電圧は、回路的には５Ｖ程度以内と考えられる。すなわち、ΔＶbs ＜ ５Ｖである。そして、基板バイアス係数γは、
γ ＝ ΔＶth ／ ΔＶbs
により与えられるため、基板バイアス係数γの値は、最低でも０.０２の数値が必要である。本方式においては、待機時と動作時とでγの値を変化させるが、待機時の基板バイアス係数γの値を０.０２以上に設定する必要がある。
【００３２】
また、基板バイアス係数γの値は、ゲート絶縁膜の厚さと埋込酸化膜の厚さの比でほぼ与えられる（ＳＯＩの膜厚は薄いのでその影響は無視できるとした場合）。
従って、γ ＞ ０.０２を得るためには、埋込酸化膜の厚さは、ゲート絶縁膜の厚さの５０倍以内にする必要がある。さらに、埋込酸化膜と半導体基板部との直列容量が、半導体基板の状態（空乏状態、蓄積状態または反転状態）により十分大きく変化する必要があるため、半導体基板の不純物濃度は空乏層容量が酸化膜換算で１００nm程度を確保できる程度の濃度（１×１０１６/cm３以下）が望ましい。
【００３３】
また、半導体基板（バックゲート１，２）の基板電位を印加する拡散層（１０，１１）に加えて、待機時に半導体基板と埋込酸化膜との界面（半導体基板側）に反転層を形成させるために、ｎチャンネル型ＭＯＳＦＥＴにはｎ型の拡散層８を、ｐチャンネル型ＭＯＳＦＥＴには、ｐ型の拡散層９を用意する。
これら、拡散層１０及び８と、拡散層１１及び９とは、各々、別々の電圧を印加する場合と、同電圧を印加する場合とがある。
上述してきた、本発明の第１の実施形態のＭＯＳＦＥＴを、しきい値電圧可変ＣＭＯＳと同様に複数の動作モードで動作させる。
【００３４】
以下の動作として、ｎチャンネル型ＭＯＳＦＥＴ（バックゲート２はｐ型の拡散層）を例にとり説明する。（トランジスタを駆動する電源電圧が１Ｖの場合）本発明の第１の実施形態によるＦＤ-ＳＯＩ-ＭＯＳＦＥＴにおいて、バックゲート１（半導体基板）の基板バイアス係数は（２）式で求められる。
・動作状態（バックゲート２の基板電位を１Ｖ〜０Ｖとする）
動作時には消費電力よりＭＯＳＦＥＴのスイッチング速度を優先させるモードである。
バックゲート２の表面に空乏層が形成され、図１(ａ)の状態となり、容量ＣＢが小さくなることから、（２）式により判るように基板バイアス係数が低下する。この結果、駆動電流が増加し、ドレインとバックゲート２（半導体基板）との間の寄生容量が減少し、ＭＯＳＦＥＴのスイッチング速度が上昇する。このとき、同時にスイッチングがオフ時のリーク電流も増加する。
【００３５】
上述したように、ｐチャンネル型のＭＯＳＦＥＴには正の、ｎチャンネル型のＭＯＳＦＥＴには負の方向に電圧を、各々のバックゲート１及びバックゲート２に印加することにより、ｎチャンネル型のＭＯＳＦＥＴのしきい値電圧を高くし、ｐチャンネル型のＭＯＳＦＥＴのしきい値電圧（絶対値）も上げることができる。
ここで、半導体基板が空乏する条件は、ｎチャンネル型のＭＯＳＦＥＴの場合基板電圧が１Ｖ〜０Ｖ程度で、ｐチャンネル型のＭＯＳＦＥＴの場合０〜１Ｖ程度であり、限界まで駆動電流が得られる基板電圧の条件と基板が空乏する条件が重なっているので、動作時の条件として非常によい。
【００３６】
・待機状態（バックゲート２の基板電位を−２Ｖ以下とする）
スイッチング速度よりも消費電力（サブスレショールド電流による）の抑制を優先するモードである。
バックゲート２の表面に反転層が形成され、図１(ｃ)の状態となり、容量ＣＢが大きくなることから、（２）式により判るように基板バイアス係数が上昇する。この結果、同時にＭＯＳＦＥＴのスイッチングがオフ時のリーク電流（サブスレショールド電流）も減少する。一方、ドレインとバックゲート２（半導体基板）との間の寄生容量が増加するが、待機時なので問題がない。
【００３７】
埋込酸化膜と半導体基板との界面（半導体基板側）が反転状態となる条件は、ｎチャンネル型のＭＯＳＦＥＴで基板電位（バックゲート２の電位）を−２Ｖ以下、ｐチャンネル型のＭＯＳＦＥＴで基板電位（バックゲート１の電位）を＋３Ｖ以上をそれぞれ印加する。このとき、基板バイアス係数が増大する条件と、待機時の基板電位の条件は一致する。
【００３８】
上述してきたように、半導体基板の基板電位を制御するために半導体基板に印加する電圧と、基板バイアス係数との条件の組み合わせを用いると、動作時には、半導体基板を空乏状態とする基板電位とし、待機時に比較して、基板バイアス係数を低下させることにより、既存のしきい値電圧可変ＭＯＳＦＥＴに比較して駆動電流を増加させることができ、また拡散層４ｂ，５b（ドレイン）と半導体基板との間の寄生容量を低減させることにより、回路動作の速度を向上させることが可能となる。
一方、待機時には、半導体基板を反転状態とする基板電位とし、動作時に比較して、大きな基板バイアス係数を得ることができ、しきい値電圧を上げ、サブショールド電流を抑制して、待機電力を減少させることができる。
【００３９】
次に、本発明の第１の実施形態の基板電位と基板バイアス係数との関係を図４に示す。上記関係を示すデータはシミュレータとして「Ｓｙｎｏｐｓｙｓ，Ｉｎｃ社のＭＥＤＩＣＩ」を用いて求めたものである。横軸が半導体基板の基板電位Ｖｓｕｂ（単位Ｖ）であり、縦軸がしきい値電圧Ｖｔｈ（単位Ｖ）である。トランジスタのタイプはｎチャンネル型ＭＯＳＦＥＴ。
【００４０】
サンプルとしては、タイプＡ，Ｂ，Ｃの３種類があり、各々、埋込酸化膜（３ｂ）及び半導体基板（バックゲート２）を以下の条件としている。タイプＣが本発明の構成である。
・タイプＡ（マーク●）
埋込酸化膜(ＢＯＸ層)の膜厚：10nm、半導体基板の濃度：1×10２０／cm３
・タイプＢ（マーク＋）
埋込酸化膜の膜厚：100nm、半導体基板の濃度：1×10２０／cm３
・タイプＣ（マーク□）
埋込酸化膜の膜厚：10nm、半導体基板の濃度：1×10１５／cm３
【００４１】
シミュレーションの結果から、０Ｖ〜１Ｖの範囲において、０Ｖ以下及び１Ｖ以上の範囲に比較して、基板電位の変化に対してしきい値電圧の変化が小さくなっているため、タイプＣの基板バイアス係数が大きく減少していることが判る。一方、タイプＡ，ＢはタイプＣのように、基板電位変化において、基板バイアス係数が大きく変化する領域はない。タイプＡはタイプＣと埋込酸化膜の膜厚は等しいが、半導体基板の不純物濃度は高いため、基板バイアス係数は高いままである。
【００４２】
また、タイプＢは、埋込酸化膜の膜厚は厚いため、基板バイアス係数は低いままである。この結果から、本発明のＳＯＩ−ＭＯＳＦＥＴの埋込酸化膜の膜厚と半導体基板の不純物濃度との構成が、基板電位による基板バイアス係数の変化を効果的に生じさせることが判る。また、この図から、上述の埋込酸化膜の膜厚と半導体基板の不純物濃度との関係の場合には、動作時に半導体基板の基板電位を０〜１Ｖの範囲とし、待機時に半導体基板の基板電位を０Ｖ以下とすれば良いことが判る。
図示はしていないが、ｐチャンネル型ＭＯＳＦＥＴも同様の傾向を示す。
【００４３】
図４において、ｔＢＯＸは埋込酸化膜の膜厚であり、Ｎｓｕｂはｐ型の半導体基板（バックゲート２）の不純物濃度を示している。
また、タイプＡ〜Ｃの共通パラメータとして、ＭＯＳＦＥＴのチャンネル長Ｌｇは５００nmであり、ゲート絶縁膜の膜厚ｔｏｘは１.３nmであり、ＳＯＩ基板（チャンネル部５）の厚さｔＳＯＩは５nmであり、ＳＯＩ基板の不純物濃度（ｐ型）Ｎｃｈは５×１０１８／cm３であり、電源電圧ＶＤＤは１.０Ｖである。
【００４４】
次に、本発明の第１の実施形態の特性を図５に示す。上記関係を示すデータは、図４の場合と同様に、シミュレータとして「Ｓｙｎｏｐｓｙｓ，Ｉｎｃ社のＭＥＤＩＣＩ」を用いて求めたものである。横軸がスイッチングにおいてオン状態（ゲート及びソース間の電圧Ｖｇｓが１Ｖ）におけるドレイン電流Ｉｏｎ（単位μＡ／μｍ）であり、縦軸がスイッチングにおいてオフ状態（ゲート及びソース間の電圧Ｖｇｓが０Ｖ）におけるサブスレショールド電流Ｉｏｆｆ（単位Ａ／μｍ）である。トランジスタのタイプは図４と同様にｎチャンネル型ＭＯＳＦＥＴ。サンプルとしては、図４の場合と同様にタイプＡ，Ｂ，Ｃを用いている。
【００４５】
図５において、「Depleted」と示された領域が、基板電位が０〜１Ｖの空乏層が形成されている動作状態に適した、基板バイアス係数が低い領域であり、一方、「Inverted」と示された領域が、基板電位が０Ｖ以下の反転層が形成されている待機状態に適した、基板バイアス係数が高い領域である。図から判るように、タイプＣは「Depleted」の領域ではタイプＢと同等のドレイン電流が得られ、かつ「Inverted」の領域ではタイプＡと同等のサブスレショールド電流となっており、本発明のＳＯＩ−ＭＯＳＦＥＴが、基板電位を制御して、基板バイアス係数を調整することにより、動作時に高い駆動電流（ドレイン電流）を満足させ、かつ待機時に低いサブッスレショールド電流を実現させていることが判る。
【００４６】
＜第２の実施形態＞
図６は、第２の実施形態のＳＯＩＭＯＳＦＥＴの構造の一例を示す断面図である。図２と同様に、ＣＭＯＳＦＥＴであり、ｐチャンネル型ＭＯＳＦＥＴと、ｎチャンネル型ＭＯＳＦＥＴとが同一基板（例えば、ｎ型基板）、すなわち基板Ｓ上に形成されている。
半導体の基板Ｓ（導電性はｎ型またはｐ型のいずれでも良い）の表面部に、ｐ型の拡散層からなるバックゲート２１と、ｎ型の拡散層からなるバックゲート２２とが形成されている。そして、バックゲート２１及び２２の表面に埋込酸化膜（ＢＯＸ層）２３ａ，２３ｂ，２３ｃが形成されている。また、バックゲート２１及び２２と基板Ｓとの間には、バックゲート２１と基板Ｓとがｐｎ接合を形成し順方向電流が流れないようにするため、所定の厚さの絶縁膜５０（例えば、酸化膜）が形成されている。
【００４７】
ｐチャンネル型ＭＯＳＦＥＴの構造から説明する。
ｐ型の不純物が拡散されたバックゲート２１の上部の素子形成領域に、埋込酸化膜２３ａを介して、ｎ型の不純物が拡散されたチャンネル部２４が形成されている。そして、このチャンネル部２４の各端部がｐ＋型の拡散層として、ソース２４ａ及びドレイン２４ｂが形成されている。チャンネル部２４の表面にゲート絶縁膜３４が形成され、このゲート絶縁膜３４の表面にゲート電極２６が形成されている。
また、ｐ＋型の拡散層２８は、バックゲート２１と金属電極３６との接合部の抵抗を減少させるために設けられている。
【００４８】
次に、ｎチャンネル型ＭＯＳＦＥＴの構造を説明する。
ｎ型の不純物が拡散されたバックゲート２２の上部の素子形成領域に、埋込酸化膜２３ｂを介して、ｐ型の不純物が拡散されたチャンネル部２５が形成されている。そして、このチャンネル部２５の各端部がｎ＋型の拡散層として、ソース２５ａ及びドレイン２５ｂが形成されている。チャンネル部２５の表面にゲート絶縁膜３５が形成され、このゲート絶縁膜３５の表面にゲート電極２７が形成されている。
また、ｎ＋型の拡散層２９は、バックゲート２と金属電極３７との接合をオーミック接合とするために設けられている。
【００４９】
上述した、ｐチャンネル型ＭＯＳＦＥＴとｎチャンネル型ＭＯＳＦＥＴとは、素子分離領域により分離されている。第２の実施形態の場合、待機時に基板電位としてバックゲート２１（ｐ型）に正方向の電圧をかけ、バックゲート２２（ｎ型）に正の方向の電圧をかけるため、これらのバックゲート間、すなわちｐｎ接合において、順バイアスの状態が生じる。このため、バックゲート間の素子分離を完全とし、ｐｎ接合が形成されないような構造にする必要がある。
【００５０】
したがって、バックゲート２１及び２２の接続部分に、バックゲート２１及び２２を完全に分離する深さの溝を、所定の幅により形成して、この溝に埋込酸化膜２３ｃ（ＳＴＩ）を形成するため、バックゲート１及び２が順方向の電位となるために流れる順方向電流が流れることを防止している。
【００５１】
ここで、埋込酸化膜２３ａ及び２３ｂの厚さは、図２の構造と同様に基板バイアス係数が大きく取れる厚さとする必要がある。また、バックゲート２１及び２２の表面が空乏化して空乏層が形成された場合に、埋込酸化膜２３ａまたは２３ｂと、上記空乏層の容量の直列容量のうち、空乏層容量が支配的になる程度の不純物濃度の薄いバックゲート２１及び２２が必要となる。
上述したように、第２の実施形態は、ｐチャンネル型ＭＯＳＦＥＴをｐ型の不純物が拡散されたバックゲート２１上に形成し、ｎチャンネル型ＭＯＳＦＥＴをｎ型の不純物が拡散されたバックゲート上に形成し、埋込酸化膜２３ｃによりバックゲート２１及び２２を完全に分離した以外、第１の実施形態と同様の構造である。
【００５２】
半導体基板が蓄積状態となった場合、半導体基板（バックゲート２１または２２）の容量ＣＤは無視することができるようになるため、図１（ｂ）に示すように、容量ＣＢは、埋込酸化膜（２３ａまたは２３ｂ）の容量ＣＢＯＸと、ＳＯＩ基板（チャンネル部２４または２５）との直列接続にほぼ等しくなる。
一方、半導体基板が空乏状態となった場合、半導体基板（バックゲート２１または２２）の容量ＣＤは無視することができず、図１（ａ）に示すように、容量ＣＢは、埋込酸化膜（２３ａまたは２３ｂ）の容量ＣＢＯＸと、ＳＯＩ基板（チャンネル部４または５）と、容量ＣＤの直列接続にほぼ等しくなる。
上述した半導体基板が蓄積状態である場合と空乏状態である場合の違いを利用することによって、半導体基板を空乏状態にして容量ＣＢを小さくすることにより基板バイアス係数を抑制できる（低下させられる）。
また、半導体基板を蓄積状態にすることにより、容量ＣＢは容量ＣＢＯＸと容量ＣＳＯＩとの直列接続された容量と等しくなり、容量ＣＯＸと容量ＣＢとの比率により、基板バイアス係数が決定されることになる。
したがって、第１の実施形態と同様に、容量ＣＢが容量ＣＯＸに比較して、それほど小さくない場合、大きな基板バイアス係数を得ることができる。
【００５３】
上述してきた、本発明の第２の実施形態のＭＯＳＦＥＴを、しきい値電圧可変ＣＭＯＳと同様に複数の動作モードで動作させる。
以下の動作として、ｎチャンネル型ＭＯＳＦＥＴ（バックゲート２２はｎ型の拡散層）を例にとり説明する。
本発明の第２の実施形態によるＦＤ-ＳＯＩ-ＭＯＳＦＥＴにおいて、バックゲート２２（半導体基板）の基板バイアス係数は（２）式で求められる。
・動作状態（バックゲート１の基板電位を１Ｖ〜０Ｖとする）
動作時には消費電力よりＭＯＳＦＥＴのスイッチング速度を優先させるモードである。
バックゲート１の表面に空乏層が形成され、図１(ａ)の状態となり、容量ＣＢが小さくなることから、（２）式により判るように基板バイアス係数が低下する。この結果、駆動電流が増加し、ドレインとバックゲート２２（半導体基板）との間の寄生容量が減少し、ＭＯＳＦＥＴのスイッチング速度が上昇する。このとき、同時にスイッチングがオフ時のリーク電流も増加する。
【００５４】
上述したように、ｐチャンネル型のＭＯＳＦＥＴには正の、ｎチャンネル型のＭＯＳＦＥＴには負の方向に電圧を、各々のバックゲート２１及びバックゲート２２に印加することにより、ｎチャンネル型のＭＯＳＦＥＴのしきい値電圧を高くし、ｐチャンネル型のＭＯＳＦＥＴのしきい値電圧（絶対値）も上げることができる。
ここで、半導体基板が空乏する条件は、ｎチャンネル型のＭＯＳＦＥＴの場合基板電圧が１Ｖ〜０Ｖ程度で、ｐチャンネル型のＭＯＳＦＥＴの場合０〜１Ｖ程度である。
【００５５】
・待機状態（バックゲート２２の基板電位を０Ｖ以下（負の電位）とする）
スイッチング速度よりも消費電力（サブスレショールド電流による）の抑制を優先するモードである。
バックゲート２２の表面に蓄積層が形成され、図１（ｂ）の状態となり、容量ＣＢが大きくなることから、（２）式により判るように基板バイアス係数が上昇する。この結果、同時にＭＯＳＦＥＴのスイッチングがオフ時のリーク電流（サブスレショールド電流）も減少する。一方、ドレインとバックゲート２２（半導体基板）との間の寄生容量が増加するが、待機時なので問題ない。
【００５６】
埋込酸化膜と半導体基板との界面（半導体基板側）が蓄積状態となる条件は、ｎチャンネル型のＭＯＳＦＥＴで基板電位を０Ｖ以下（負電圧を印加）とし、ｐチャンネル型のＭＯＳＦＥＴで基板電位を＋１Ｖ以上をそれぞれ印加する。このとき、基板バイアス係数が増大する条件と、待機時の基板電位の条件は一致する。
上述したように、本発明の第２の実施形態は、半導体基板を空乏状態とするとき、基板電位の条件が第１の実施形態と比較して、ｎチャンネル型ＭＯＳＦＥＴにおいて、より正の方向となり、ｐチャンネル型ＭＯＳＦＥＴにおいて、より負の方向となる。
【００５７】
しかしながら、バックゲート２１及び２２の間で完全な素子分離を行っているため、バックゲート間でｐｎ接合を考慮に入れる必要がない。
このため、第２の実施形態は、第１の実施形態の効果に加えて、動作時の駆動電流（ドレイン電流）が増加する方向に半導体基板に電圧を印加することができる。また、待機時に蓄積層を利用して基板バイアス係数を変化させるため、キャリアを供給する拡散層を設ける必要がない。
【００５８】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
第１または第２の実施形態のＭＯＳＦＥＴを用いたＬＳＩを作成した場合、このＬＳＩの内部回路の待機時及び動作時を検出して、基板電位を調整する制御回路を、上記ＬＳＩに搭載する。
【００５９】
【発明の効果】
以上説明したように、本発明によるＭＯＳＦＥＴによれば、下記の効果を得ることができる。
・大きな基板バイアス係数が不必要な動作時において、半導体基板の基板バイアス係数を小さくすることにより、ＭＯＳＦＥＴの駆動電流（ドレイン）を増加させ、大きな基板バイアス係数が必要な待機時において、半導体基板の基板バイアス係数を大きくすることにより、サブスレショールド特性を改善できる。
【００６０】
・しきい値可変とするために、埋込酸化膜を所定の薄さに形成しても、基板電位を制御することにより、動作時において、容易に半導体基板を空乏させることが可能であるため、埋込酸化膜の厚さが薄くなることにより、ドレインと半導体基板との間の寄生容量の増加を抑制することができ、その結果トランジスタのスイッチング速度が向上する。
【００６１】
・埋込酸化膜と半導体基板との間の界面を反転させ、半導体基板の空乏層容量を遮断する構造を持たせることにより、待機時において、基板空乏層容量が影響する場合に比べて基板バイアス係数を大きくすることができる。
【００６２】
・基板電位を調整して、基板バイアス係数を状況に応じて切り替える機能を持たせることにより、高い基板バイアス係数によりサブスレショールド電圧を減少させたり、低い基板バイアス係数によりドレイン電流を増加させたり、待機時及び動作時の状況に応じて選択できる。
【図面の簡単な説明】
【図１】 ＭＯＳＦＥＴ（半導体装置）の断面を示す概念図であり、空乏層，蓄積層及び反転層が形成された場合のＣＢの変化を示している。
【図２】 基板バイアス係数とドレイン電流との関係を示した図であり、横軸がドレイン電圧、縦軸がドレイン電流を対数に変換した数値である。
【図３】 本発明の第１の実施形態によるＳＯＩ−ＭＯＳＦＥＴの構造を示す断面図である。
【図４】 第１の実施形態のＳＯＩ−ＭＯＳＦＥＴにおける基板電位（横軸）としきい値電圧（縦軸）との関係を示すグラフである。
【図５】 第１の実施形態のＳＯＩ−ＭＯＳＦＥＴにおける動作時のドレイン電流（横軸）と待機時のサブスレショールド電流（縦軸）との関係を示すグラフである。
【図６】 本発明の第２の実施形態によるＳＯＩ−ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
１，２２ バックゲート（ｎ型）
２，２１ バックゲート（ｐ型）
３ａ，３ｂ，３ｃ，２３ａ，２３ｂ，２３ｃ 埋込酸化膜
４，５，２４，２５ チャンネル部
４ａ，５ａ，２４ａ，２５ａ ソース
４ｂ，５ｂ，２４ｂ，２５ｂ ドレイン
６，７，２６，２７ ゲート電極
８，１１，２８ 拡散層（ｐ＋型）
９，１０，２９ 拡散層（ｎ＋型）
１４，１５，３４，３５ ゲート絶縁膜
１６，１７，３６，３７ 電極
５０ 絶縁膜
Ｓ 基板
【発明の属する技術分野】
本発明は、ＳＯＩ(Silicon on Insulator)構造を有する完全空乏化ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Efect Transistor)デバイスに関するものである。
【０００２】
【従来の技術】
集積回路が大規模化され、動作するトランジスタが増加することにより、消費電力が増加して、発熱による動作速度の低下等を防止するため消費電力を減少させるための工夫が多くなされている。
そして、トランジスタの消費電力を低減する有効な方法のひとつは電源電圧を下げることである。
しかしながら、集積回路などの電源電圧を下げることにより、回路の動作速度が低下してしまう。
このため、電源電圧だけではなく、ＭＯＳＦＥＴのしきい値電圧を下げ、ＭＯＳＦＥＴのスイッチング速度を改善することで、回路の動作速度を下げずに消費電力を低減することが可能となる。
【０００３】
しかし、近年の集積回路内のＭＯＳＦＥＴ数の増加により、ＭＯＳＦＥＴのサブスレショールド電流が集積回路の消費電力のかなりの部分を占めるようになっている。
したがって、回路速度を損なわずに低消費電力を実現するには、ＭＯＳＦＥＴの動作状況に応じたデバイス特性が求められている。
【０００４】
ＭＯＳＦＥＴのスイッチングが高い頻度で起こる場合（この状態を本明細書内で動作時と呼ぶ）、ＭＯＳＦＥＴのスイッチングの際の消費電力が支配的となる。
一方、あまりスイッチングが起こらない（スイッチングが低い頻度起こる）場合（この状態を本文内で待機時と呼ぶ）、サブスレショールド電流が支配的となる。
【０００５】
したがって、回路の動作速度を低下させずに、ＭＯＳＦＥＴの消費電力を減少させるには、待機時において、しきい値電圧を高くすることが望ましい。
そして、基板電位を変化させることによって、ＭＯＳＦＥＴのしきい値電圧を変調（変化）させることが知られている。この機構を利用して回路の利用状況に応じて動的にトランジスタのしきい値電圧を変化させるしきい値電圧可変ＣＭＯＳＦＥＴが実現されている（特許文献１）。
【０００６】
また、ＭＯＳＦＥＴのしきい値電圧の変調のしやすさは、以下の式で定義される基板バイアス係数γにより示される。
γ ＝ ΔＶｔｈ ／ ΔＶｂｓ …（１）
上記（１）式において、Ｖｔｈはしきい値電圧（変数）であり、Ｖｂｓは基板電位（変数）を示し、Δは変数の微小変化量を表す。
【０００７】
ここで、しきい値電圧を変化させるために、基板に所定の電圧を印加する場合、この印加する電圧の範囲は、半導体のｐｎ接合の耐圧などの要因により制限されてしまう。このため、しきい値電圧の変調の範囲は、上記印加する電圧の範囲で規定されることとなる。
そして、ＭＯＳＦＥＴをしきい値電圧可変ＣＭＯＳＦＥＴとして利用する場合、動作時と待機時とにおいて、サブスレショールド電力を変化させるため、ある程度の大きな基板バイアス係数を持つデバイスを用いることが要求される。
【０００８】
ここで、基板バイアス係数が増大するとデバイスの性能が下がることが知られており、しきい値電圧の変調範囲とデバイスの性能はトレードオフの関係にある。
ＳＯＩ基板上の完全空乏化デバイス（ＦＤ-ＳＯＩ-ＭＯＳＦＥＴ）においても、しきい値電圧可変ＣＭＯＳが利用されている（非特許文献１）。
【０００９】
【特許文献１】
特開平０９−２１４３３２号公報
【非特許文献１】
T.Kachi, et al., "Variable Threshold-Voltage SOIMOSFETs with Implanted Back-Gate Electrodes for Power-Managed Low-Power and High-Speed sub-1-V ULSIs,"Symposium on VLSI Technology Digest of Technical Papers,pp.124-125
【００１０】
【発明が解決しようとする課題】
しかしながら、基板空乏層容量を考慮しない場合ＦＤ(Fully Depleted)-ＳＯＩ-ＭＯＳＦＥＴ の基板バイアス係数は以下の式で与えられる。
γ＝ＣＢ／Ｃｏｘ＝ｔｏｘ／（(1/3)・ｔＳＯＩ＋ｔＢＯＸ） …（２）
ここで、ＣＢはチャネル以下の容量、Ｃｏｘはゲート絶縁膜容量、ｔｏｘは酸化膜換算でのゲート絶縁膜厚、ｔＳＯＩはＳＯＩ膜厚、ｔＢＯＸは埋め込み酸化膜厚をそれぞれ示している。
【００１１】
そして、しきい値電圧可変ＣＭＯＳＦＥＴの実現に対しては、ＦＤ-ＳＯＩ-ＭＯＳＦＥＴを使用した場合、ある程度大きな基板バイアス係数を得るためには近年のデバイスのゲート絶縁膜厚を考えると、式（２）より埋め込み酸化膜（ＢＯＸ）厚を薄くしなくてはならない。
一方、埋め込み酸化膜を薄くすると、以下の２つの理由でデバイスの特性が劣化することになる。
Ａ．埋め込み酸化膜を薄くすると、縦方向電界が増大してキャリアの移動度が低下してしまい、ＭＯＳＦＥＴの電流供給能力が劣化してしまう。
Ｂ．埋め込み酸化膜を薄くすると、ドレイン領域と基板との間の寄生容量が増大し、この容量に対応した電荷を供給及び放電する必要があるため、回路を動作させると、遅延時間（充放電時間）が劣化してしまう。
【００１２】
本発明はこのような事情に鑑みてなされたもので、ＦＤ-ＳＯＩ-ＭＯＳＦＥＴを利用して、しきい値電圧可変ＣＭＯＳＦＥＴを実現する際、基板空乏層容量を変化させることにより、動作時において、低い基板バイアス係数により高駆動電流かつ低寄生容量のデバイスとして動作し、また待機時において、高い基板バイアス係数により、しきい値電圧を高くする変調を行うＳＯＩ-ＭＯＳＦＥＴを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のＳＯＩ-ＭＯＳＦＥＴは、半導体基板と、前記半導体表面に形成された絶縁層と、前記絶縁膜表面に形成され、素子形成領域及び素子分離領域とを有する半導体層と、前記素子形成領域に形成された第１の導電型の不純物が拡散されたチャンネル部と、第２の導電型の不純物によるソース及びドレインの拡散層と、該チャンネル部上にゲート絶縁膜を介して形成されたゲート電極とを有し、しきい値電圧の変化量が半導体基板電位の変化量により除算されて求められる、トランジスタの基板バイアス係数を、待機時に増加させ、動作時に低下させることを特徴とする。なお、ＳＤ−ＳＯＩの場合、上記基板バイアス係数は、前記絶縁膜容量，半導体層容量及び半導体基板容量の直列接続容量が、ゲート絶縁膜容量により除算されて求められる値とほぼ一致する。
【００１４】
本発明のＳＯＩ-ＭＯＳＦＥＴは、前記絶縁膜下部の半導体層を空乏状態，反転状態，蓄積状態のいずれかとすることにより、前記基板バイアス係数を制御することを特徴とする。
【００１５】
本発明のＳＯＩ-ＭＯＳＦＥＴは、前記絶縁膜が前記ゲート絶縁膜の５０倍以下の厚さであることを特徴とする。
【００１６】
本発明のＳＯＩ-ＭＯＳＦＥＴは、電極を介して前記半導体基板に印加する電圧を制御し、前記絶縁膜下部の半導体層を空乏状態と、反転状態または蓄積状態とのいずれかとすることを特徴とする。
【００１７】
本発明のＳＯＩ-ＭＯＳＦＥＴは、前記絶縁膜下部の半導体層を空乏状態または反転状態のいずれかとする場合、半導体基板と異なる導電型の不純物による、反転に必要なキャリアを供給する拡散層が、該半導体層に設けられていることを特徴とする。
【００１８】
【発明の実施の形態】
本発明は、ＳＯＩを用いた完全空乏型ＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴ）で構成され、半導体基板に印加する電圧を変化させて、この半導体基板の基板電位を変化させることにより、ＭＯＳＦＥＴのしきい値電圧を変調し、トレードオフの関係にある動作速度と消費電力とを調整する機能を持つＭＯＳＦＥＴからなるＬＳＩ（Large Scale Integration）である。
【００１９】
そして、本発明は、基板電位の電圧制御により、チャンネル部と半導体基板との電位差を変化させて、半導体基板の空乏層容量を変化させることにより（実質的には図１に示すように、空乏層（ａ）を発生させるか、蓄積層（ｂ）または反転層（ｃ）のいずれかを生成することにより）、基板バイアス係数を変化させている。図１はｎチャンネル型のＭＯＳＦＥＴの構造を示している。
（２）式によりチャンネル以下の容量ＣＢが増加することにより、基板バイアス係数が増加することが判る。
【００２０】
したがって、図１（ａ）の場合、
１／ＣＢ＝１／ＣＳＯＩ＋１／ＣＢＯＸ＋１／ＣＤ …（３）
となり、ＳＯＩ層，ＢＯＸ層及び半導体基板の直列容量として、容量ＣＢの数値が求められる。ここで、ＣＤは、空乏層の容量であり、「ε（半導体基板の誘電率）／Ｗd（半導体基板表面の空乏層の厚さ）」で求められる。
また、図１（ｂ），（ｃ）の場合、
１／ＣＢ＝１／ＣＳＯＩ＋１／ＣＢＯＸ …（４）
となり、となり、ＳＯＩ層及びＢＯＸ層の直列容量として、容量ＣＢの数値が求められる。
【００２１】
この結果、動作時に基板バイアス係数を小さくする必要があるため、動作時に図１（ａ）のように、ＢＯＸ層（Buried Oxide）を介したチャンネル部直下の半導体基板に空乏層（Depletion Layer）を形成させ、待機時に基板バイアス係数を大きくする必要があるため、待機時に図１（ｂ），（ｃ）のように、ＢＯＸ層を介したチャンネル部直下の半導体基板に蓄積層（Accmulation）または反転層（Inversion Layer）を形成させれば良い。
【００２２】
そして、図２に示すように、基板バイアス係数が小さい場合、駆動電流が大きくＳファクタが小さい代わりに、ΔＶｔｈが小さいためサブスレショールド電流Ｉｏｆｆを待機時に抑えられないが、一方、基板バイアス係数が大きい場合、駆動電流が小さくＳファクタが大きい代わりに、△Ｖｔｈは大きいのでサブスレショールド電流Ｉｏｆｆを下げることができる。
ここで、Ｓファクタ（Ｓfactor）は、ゲート（gate）電圧の変化を、対数で示されるドレイン（Drain）電流（ドレイン−ソース（Source）間に流れる電流）の変化で除算した係数として定義されている。
【００２３】
したがって、本発明においては、大きなしきい値電圧変調範囲を保ったまま、待機時に基板バイアス係数を増加させ、サブスレショールド電流を低下させ、動作時に基板バイアス係数を低下させ、基板バイアス効果の影響による駆動電流の減少、すなわちＭＯＳＦＥＴの性能劣化を抑制し、かつ寄生容量を抑制して、動作時の動作速度を改善する。
【００２４】
以下、本発明の実施形態を図面を参照して説明する。
＜第１の実施形態＞
図３は、第１の実施形態のＳＯＩＭＯＳＦＥＴの構造の一例を示す断面図である。また、ＣＭＯＳＦＥＴであり、ｐチャンネル型ＭＯＳＦＥＴと、ｎチャンネル型ＭＯＳＦＥＴとが同一基板上に形成されている。
半導体の基板Ｓの表面部に、ｎ型の拡散層からなるバックゲート１と、ｐ型の拡散層からなるバックゲート２とが形成されている。そして、バックゲート１及び２の表面に埋込酸化膜（ＢＯＸ層）３ａ，３ｂ，３ｃが形成されている。ここで、基板Ｓの導電性は、ｎ型またはｐ型のいずれでも良いが、本実施形態においてはｐ型を用いて説明する。
【００２５】
ｐチャンネル型ＭＯＳＦＥＴの構造から説明する。
ｎ型の不純物が拡散されたバックゲート１の上部の素子形成領域に、埋込酸化膜３ａを介して、ｎ型の不純物が拡散されたチャンネル部４が形成されている。そして、このチャンネル部４の各端部がｐ＋型の拡散層として、ソース４ａ及びドレイン４ｂが形成されている。チャンネル部４の表面にゲート絶縁膜１４が形成され、このゲート絶縁膜１４の表面にゲート電極６が形成されている。
また、ｎ＋型の拡散層１０は、バックゲート１と金属電極１６とのオーミック接合のために設けられている。ｐ＋型の拡散層８は埋込酸化膜３ａ直下のバックゲート１の表面に反転層を形成するときに、キャリア（この場合、正孔）を供給して、短時間に反転層を形成するために設けられている。拡散層８と拡散層１０とは、電極１６により電気的に接続されて同電位とされている。
【００２６】
次に、ｎチャンネル型ＭＯＳＦＥＴの構造を説明する。
ｐ型の不純物が拡散されたバックゲート２の上部の素子形成領域に、埋込酸化膜３ｂを介して、ｐ型の不純物が拡散されたチャンネル部５が形成されている。そして、このチャンネル部５の各端部がｎ＋型の拡散層として、ソース５ａ及びドレイン５ｂが形成されている。チャンネル部５の表面にゲート絶縁膜１５が形成され、このゲート絶縁膜１５の表面にゲート電極７が形成されている。
また、ｐ＋型の拡散層１１は、バックゲート２と金属電極１７との接合の抵抗値を低下させるために設けられている。ｎ＋型の拡散層９は埋込酸化膜３ｂ直下のバックゲート２の表面に反転層を形成するときに、キャリア（この場合、電子）を供給して、短時間に反転層を形成するために設けられている。拡散層９と拡散層１１とは、電極１７により電気的に接続されて同電位とされている。
【００２７】
上述した、ｐチャンネル型ＭＯＳＦＥＴとｎチャンネル型ＭＯＳＦＥＴとは、素子分離領域により分離されている。バックゲート１及び２の接続部分に所定の幅の溝を形成して、この溝に埋込酸化膜３ｃを形成するため、バックゲート１及び２の表面に形成される反転層が接続して、リーク電流が流れることを防止している。また、ｎ＋型の埋込層１２とｐ＋型の埋込層１３とを形成して、該当部分の反転層を形成し難くしている。
ここで、埋込酸化膜３ａ及び３ｂの厚さは、基板バイアス係数が大きく取れる厚さとする必要がある。また、バックゲート１及び２の表面が空乏化して空乏層が形成された場合に、埋込酸化膜３ａまたは３ｂと、上記空乏層の容量の直列容量のうち、空乏層容量が支配的になる程度の不純物濃度の薄いバックゲート１及び２が必要となる（以下で説明）。
【００２８】
次に、本発明の第１の実施形態のＭＯＳＦＥＴの動作原理を説明する。この第１の実施形態によるＭＯＳＦＥＴは、半導体基板におけるキャリアの蓄積を用いず、半導体基板の反転と空乏との基板バイアス係数の違いを用いる形態である。
半導体基板が反転状態となった場合、半導体基板（バックゲート１または２）の容量ＣＤは無視することができるようになるため、図１（ｃ）に示すように、容量ＣＢは、埋込酸化膜（３ａまたは３ｂ）の容量ＣＢＯＸと、ＳＯＩ基板（チャンネル部４または５）との直列接続にほぼ等しくなる。
一方、半導体基板が空乏状態となった場合、半導体基板（バックゲート１または２）の容量ＣＤは無視することができず、図１（ａ）に示すように、容量ＣＢは、埋込酸化膜（３ａまたは３ｂ）の容量ＣＢＯＸと、ＳＯＩ基板（チャンネル部４または５）と、容量ＣＤの直列接続にほぼ等しくなる。
これはＭＯＳキャパシタ特性との類似によって説明できる（たとえばYuan Taur, Tak H. Ning. Fundamentals of Modern VLSI Devices, pp.71など）。
【００２９】
上述した半導体基板が反転状態である場合と空乏状態である場合の違いを利用することによって、半導体基板を空乏状態にして容量ＣＢを小さくすることにより基板バイアス係数を抑制できる（低下させられる）。
一方、半導体基板を反転状態とすることにより、容量ＣＢは容量ＣＢＯＸと容量ＣＳＯＩとの直列接続された容量と等しくなり、容量ＣＯＸと容量ＣＢとの比率により、基板バイアス係数が決定することになる。したがって、容量ＣＢが容量ＣＯＸに比較して、それほど小さくない場合、半導体基板反転時に大きな基板バイアス係数を得ることができる。
【００３０】
このような条件を満たす条件として、ゲート絶縁膜（１４，１５）の膜厚が酸化膜換算で１nm程度の場合には埋込酸化膜（３ａ，３ｂ）の膜厚は５０nm 以下が望ましい。すなわち、埋込酸化膜の膜厚をゲート絶縁膜の膜厚の50倍以内と限定する。ここで、ゲート絶縁膜の厚さは、シリコン酸化膜換算の厚さとする。
埋込酸化膜の膜厚をゲート絶縁膜の膜厚の５０倍以内と限定する根拠として、本方式を適用する低消費電力回路においては、待機時電流（サブスレショールド電流）を抑制するため、待機時のしきい値電圧を動作時より最低でも０.１Ｖ以上高く設定する必要がある。すなわち、ΔＶth ＞ ０.１Ｖとする。
【００３１】
一方、半導体基板に印加できる電圧は、回路的には５Ｖ程度以内と考えられる。すなわち、ΔＶbs ＜ ５Ｖである。そして、基板バイアス係数γは、
γ ＝ ΔＶth ／ ΔＶbs
により与えられるため、基板バイアス係数γの値は、最低でも０.０２の数値が必要である。本方式においては、待機時と動作時とでγの値を変化させるが、待機時の基板バイアス係数γの値を０.０２以上に設定する必要がある。
【００３２】
また、基板バイアス係数γの値は、ゲート絶縁膜の厚さと埋込酸化膜の厚さの比でほぼ与えられる（ＳＯＩの膜厚は薄いのでその影響は無視できるとした場合）。
従って、γ ＞ ０.０２を得るためには、埋込酸化膜の厚さは、ゲート絶縁膜の厚さの５０倍以内にする必要がある。さらに、埋込酸化膜と半導体基板部との直列容量が、半導体基板の状態（空乏状態、蓄積状態または反転状態）により十分大きく変化する必要があるため、半導体基板の不純物濃度は空乏層容量が酸化膜換算で１００nm程度を確保できる程度の濃度（１×１０１６/cm３以下）が望ましい。
【００３３】
また、半導体基板（バックゲート１，２）の基板電位を印加する拡散層（１０，１１）に加えて、待機時に半導体基板と埋込酸化膜との界面（半導体基板側）に反転層を形成させるために、ｎチャンネル型ＭＯＳＦＥＴにはｎ型の拡散層８を、ｐチャンネル型ＭＯＳＦＥＴには、ｐ型の拡散層９を用意する。
これら、拡散層１０及び８と、拡散層１１及び９とは、各々、別々の電圧を印加する場合と、同電圧を印加する場合とがある。
上述してきた、本発明の第１の実施形態のＭＯＳＦＥＴを、しきい値電圧可変ＣＭＯＳと同様に複数の動作モードで動作させる。
【００３４】
以下の動作として、ｎチャンネル型ＭＯＳＦＥＴ（バックゲート２はｐ型の拡散層）を例にとり説明する。（トランジスタを駆動する電源電圧が１Ｖの場合）本発明の第１の実施形態によるＦＤ-ＳＯＩ-ＭＯＳＦＥＴにおいて、バックゲート１（半導体基板）の基板バイアス係数は（２）式で求められる。
・動作状態（バックゲート２の基板電位を１Ｖ〜０Ｖとする）
動作時には消費電力よりＭＯＳＦＥＴのスイッチング速度を優先させるモードである。
バックゲート２の表面に空乏層が形成され、図１(ａ)の状態となり、容量ＣＢが小さくなることから、（２）式により判るように基板バイアス係数が低下する。この結果、駆動電流が増加し、ドレインとバックゲート２（半導体基板）との間の寄生容量が減少し、ＭＯＳＦＥＴのスイッチング速度が上昇する。このとき、同時にスイッチングがオフ時のリーク電流も増加する。
【００３５】
上述したように、ｐチャンネル型のＭＯＳＦＥＴには正の、ｎチャンネル型のＭＯＳＦＥＴには負の方向に電圧を、各々のバックゲート１及びバックゲート２に印加することにより、ｎチャンネル型のＭＯＳＦＥＴのしきい値電圧を高くし、ｐチャンネル型のＭＯＳＦＥＴのしきい値電圧（絶対値）も上げることができる。
ここで、半導体基板が空乏する条件は、ｎチャンネル型のＭＯＳＦＥＴの場合基板電圧が１Ｖ〜０Ｖ程度で、ｐチャンネル型のＭＯＳＦＥＴの場合０〜１Ｖ程度であり、限界まで駆動電流が得られる基板電圧の条件と基板が空乏する条件が重なっているので、動作時の条件として非常によい。
【００３６】
・待機状態（バックゲート２の基板電位を−２Ｖ以下とする）
スイッチング速度よりも消費電力（サブスレショールド電流による）の抑制を優先するモードである。
バックゲート２の表面に反転層が形成され、図１(ｃ)の状態となり、容量ＣＢが大きくなることから、（２）式により判るように基板バイアス係数が上昇する。この結果、同時にＭＯＳＦＥＴのスイッチングがオフ時のリーク電流（サブスレショールド電流）も減少する。一方、ドレインとバックゲート２（半導体基板）との間の寄生容量が増加するが、待機時なので問題がない。
【００３７】
埋込酸化膜と半導体基板との界面（半導体基板側）が反転状態となる条件は、ｎチャンネル型のＭＯＳＦＥＴで基板電位（バックゲート２の電位）を−２Ｖ以下、ｐチャンネル型のＭＯＳＦＥＴで基板電位（バックゲート１の電位）を＋３Ｖ以上をそれぞれ印加する。このとき、基板バイアス係数が増大する条件と、待機時の基板電位の条件は一致する。
【００３８】
上述してきたように、半導体基板の基板電位を制御するために半導体基板に印加する電圧と、基板バイアス係数との条件の組み合わせを用いると、動作時には、半導体基板を空乏状態とする基板電位とし、待機時に比較して、基板バイアス係数を低下させることにより、既存のしきい値電圧可変ＭＯＳＦＥＴに比較して駆動電流を増加させることができ、また拡散層４ｂ，５b（ドレイン）と半導体基板との間の寄生容量を低減させることにより、回路動作の速度を向上させることが可能となる。
一方、待機時には、半導体基板を反転状態とする基板電位とし、動作時に比較して、大きな基板バイアス係数を得ることができ、しきい値電圧を上げ、サブショールド電流を抑制して、待機電力を減少させることができる。
【００３９】
次に、本発明の第１の実施形態の基板電位と基板バイアス係数との関係を図４に示す。上記関係を示すデータはシミュレータとして「Ｓｙｎｏｐｓｙｓ，Ｉｎｃ社のＭＥＤＩＣＩ」を用いて求めたものである。横軸が半導体基板の基板電位Ｖｓｕｂ（単位Ｖ）であり、縦軸がしきい値電圧Ｖｔｈ（単位Ｖ）である。トランジスタのタイプはｎチャンネル型ＭＯＳＦＥＴ。
【００４０】
サンプルとしては、タイプＡ，Ｂ，Ｃの３種類があり、各々、埋込酸化膜（３ｂ）及び半導体基板（バックゲート２）を以下の条件としている。タイプＣが本発明の構成である。
・タイプＡ（マーク●）
埋込酸化膜(ＢＯＸ層)の膜厚：10nm、半導体基板の濃度：1×10２０／cm３
・タイプＢ（マーク＋）
埋込酸化膜の膜厚：100nm、半導体基板の濃度：1×10２０／cm３
・タイプＣ（マーク□）
埋込酸化膜の膜厚：10nm、半導体基板の濃度：1×10１５／cm３
【００４１】
シミュレーションの結果から、０Ｖ〜１Ｖの範囲において、０Ｖ以下及び１Ｖ以上の範囲に比較して、基板電位の変化に対してしきい値電圧の変化が小さくなっているため、タイプＣの基板バイアス係数が大きく減少していることが判る。一方、タイプＡ，ＢはタイプＣのように、基板電位変化において、基板バイアス係数が大きく変化する領域はない。タイプＡはタイプＣと埋込酸化膜の膜厚は等しいが、半導体基板の不純物濃度は高いため、基板バイアス係数は高いままである。
【００４２】
また、タイプＢは、埋込酸化膜の膜厚は厚いため、基板バイアス係数は低いままである。この結果から、本発明のＳＯＩ−ＭＯＳＦＥＴの埋込酸化膜の膜厚と半導体基板の不純物濃度との構成が、基板電位による基板バイアス係数の変化を効果的に生じさせることが判る。また、この図から、上述の埋込酸化膜の膜厚と半導体基板の不純物濃度との関係の場合には、動作時に半導体基板の基板電位を０〜１Ｖの範囲とし、待機時に半導体基板の基板電位を０Ｖ以下とすれば良いことが判る。
図示はしていないが、ｐチャンネル型ＭＯＳＦＥＴも同様の傾向を示す。
【００４３】
図４において、ｔＢＯＸは埋込酸化膜の膜厚であり、Ｎｓｕｂはｐ型の半導体基板（バックゲート２）の不純物濃度を示している。
また、タイプＡ〜Ｃの共通パラメータとして、ＭＯＳＦＥＴのチャンネル長Ｌｇは５００nmであり、ゲート絶縁膜の膜厚ｔｏｘは１.３nmであり、ＳＯＩ基板（チャンネル部５）の厚さｔＳＯＩは５nmであり、ＳＯＩ基板の不純物濃度（ｐ型）Ｎｃｈは５×１０１８／cm３であり、電源電圧ＶＤＤは１.０Ｖである。
【００４４】
次に、本発明の第１の実施形態の特性を図５に示す。上記関係を示すデータは、図４の場合と同様に、シミュレータとして「Ｓｙｎｏｐｓｙｓ，Ｉｎｃ社のＭＥＤＩＣＩ」を用いて求めたものである。横軸がスイッチングにおいてオン状態（ゲート及びソース間の電圧Ｖｇｓが１Ｖ）におけるドレイン電流Ｉｏｎ（単位μＡ／μｍ）であり、縦軸がスイッチングにおいてオフ状態（ゲート及びソース間の電圧Ｖｇｓが０Ｖ）におけるサブスレショールド電流Ｉｏｆｆ（単位Ａ／μｍ）である。トランジスタのタイプは図４と同様にｎチャンネル型ＭＯＳＦＥＴ。サンプルとしては、図４の場合と同様にタイプＡ，Ｂ，Ｃを用いている。
【００４５】
図５において、「Depleted」と示された領域が、基板電位が０〜１Ｖの空乏層が形成されている動作状態に適した、基板バイアス係数が低い領域であり、一方、「Inverted」と示された領域が、基板電位が０Ｖ以下の反転層が形成されている待機状態に適した、基板バイアス係数が高い領域である。図から判るように、タイプＣは「Depleted」の領域ではタイプＢと同等のドレイン電流が得られ、かつ「Inverted」の領域ではタイプＡと同等のサブスレショールド電流となっており、本発明のＳＯＩ−ＭＯＳＦＥＴが、基板電位を制御して、基板バイアス係数を調整することにより、動作時に高い駆動電流（ドレイン電流）を満足させ、かつ待機時に低いサブッスレショールド電流を実現させていることが判る。
【００４６】
＜第２の実施形態＞
図６は、第２の実施形態のＳＯＩＭＯＳＦＥＴの構造の一例を示す断面図である。図２と同様に、ＣＭＯＳＦＥＴであり、ｐチャンネル型ＭＯＳＦＥＴと、ｎチャンネル型ＭＯＳＦＥＴとが同一基板（例えば、ｎ型基板）、すなわち基板Ｓ上に形成されている。
半導体の基板Ｓ（導電性はｎ型またはｐ型のいずれでも良い）の表面部に、ｐ型の拡散層からなるバックゲート２１と、ｎ型の拡散層からなるバックゲート２２とが形成されている。そして、バックゲート２１及び２２の表面に埋込酸化膜（ＢＯＸ層）２３ａ，２３ｂ，２３ｃが形成されている。また、バックゲート２１及び２２と基板Ｓとの間には、バックゲート２１と基板Ｓとがｐｎ接合を形成し順方向電流が流れないようにするため、所定の厚さの絶縁膜５０（例えば、酸化膜）が形成されている。
【００４７】
ｐチャンネル型ＭＯＳＦＥＴの構造から説明する。
ｐ型の不純物が拡散されたバックゲート２１の上部の素子形成領域に、埋込酸化膜２３ａを介して、ｎ型の不純物が拡散されたチャンネル部２４が形成されている。そして、このチャンネル部２４の各端部がｐ＋型の拡散層として、ソース２４ａ及びドレイン２４ｂが形成されている。チャンネル部２４の表面にゲート絶縁膜３４が形成され、このゲート絶縁膜３４の表面にゲート電極２６が形成されている。
また、ｐ＋型の拡散層２８は、バックゲート２１と金属電極３６との接合部の抵抗を減少させるために設けられている。
【００４８】
次に、ｎチャンネル型ＭＯＳＦＥＴの構造を説明する。
ｎ型の不純物が拡散されたバックゲート２２の上部の素子形成領域に、埋込酸化膜２３ｂを介して、ｐ型の不純物が拡散されたチャンネル部２５が形成されている。そして、このチャンネル部２５の各端部がｎ＋型の拡散層として、ソース２５ａ及びドレイン２５ｂが形成されている。チャンネル部２５の表面にゲート絶縁膜３５が形成され、このゲート絶縁膜３５の表面にゲート電極２７が形成されている。
また、ｎ＋型の拡散層２９は、バックゲート２と金属電極３７との接合をオーミック接合とするために設けられている。
【００４９】
上述した、ｐチャンネル型ＭＯＳＦＥＴとｎチャンネル型ＭＯＳＦＥＴとは、素子分離領域により分離されている。第２の実施形態の場合、待機時に基板電位としてバックゲート２１（ｐ型）に正方向の電圧をかけ、バックゲート２２（ｎ型）に正の方向の電圧をかけるため、これらのバックゲート間、すなわちｐｎ接合において、順バイアスの状態が生じる。このため、バックゲート間の素子分離を完全とし、ｐｎ接合が形成されないような構造にする必要がある。
【００５０】
したがって、バックゲート２１及び２２の接続部分に、バックゲート２１及び２２を完全に分離する深さの溝を、所定の幅により形成して、この溝に埋込酸化膜２３ｃ（ＳＴＩ）を形成するため、バックゲート１及び２が順方向の電位となるために流れる順方向電流が流れることを防止している。
【００５１】
ここで、埋込酸化膜２３ａ及び２３ｂの厚さは、図２の構造と同様に基板バイアス係数が大きく取れる厚さとする必要がある。また、バックゲート２１及び２２の表面が空乏化して空乏層が形成された場合に、埋込酸化膜２３ａまたは２３ｂと、上記空乏層の容量の直列容量のうち、空乏層容量が支配的になる程度の不純物濃度の薄いバックゲート２１及び２２が必要となる。
上述したように、第２の実施形態は、ｐチャンネル型ＭＯＳＦＥＴをｐ型の不純物が拡散されたバックゲート２１上に形成し、ｎチャンネル型ＭＯＳＦＥＴをｎ型の不純物が拡散されたバックゲート上に形成し、埋込酸化膜２３ｃによりバックゲート２１及び２２を完全に分離した以外、第１の実施形態と同様の構造である。
【００５２】
半導体基板が蓄積状態となった場合、半導体基板（バックゲート２１または２２）の容量ＣＤは無視することができるようになるため、図１（ｂ）に示すように、容量ＣＢは、埋込酸化膜（２３ａまたは２３ｂ）の容量ＣＢＯＸと、ＳＯＩ基板（チャンネル部２４または２５）との直列接続にほぼ等しくなる。
一方、半導体基板が空乏状態となった場合、半導体基板（バックゲート２１または２２）の容量ＣＤは無視することができず、図１（ａ）に示すように、容量ＣＢは、埋込酸化膜（２３ａまたは２３ｂ）の容量ＣＢＯＸと、ＳＯＩ基板（チャンネル部４または５）と、容量ＣＤの直列接続にほぼ等しくなる。
上述した半導体基板が蓄積状態である場合と空乏状態である場合の違いを利用することによって、半導体基板を空乏状態にして容量ＣＢを小さくすることにより基板バイアス係数を抑制できる（低下させられる）。
また、半導体基板を蓄積状態にすることにより、容量ＣＢは容量ＣＢＯＸと容量ＣＳＯＩとの直列接続された容量と等しくなり、容量ＣＯＸと容量ＣＢとの比率により、基板バイアス係数が決定されることになる。
したがって、第１の実施形態と同様に、容量ＣＢが容量ＣＯＸに比較して、それほど小さくない場合、大きな基板バイアス係数を得ることができる。
【００５３】
上述してきた、本発明の第２の実施形態のＭＯＳＦＥＴを、しきい値電圧可変ＣＭＯＳと同様に複数の動作モードで動作させる。
以下の動作として、ｎチャンネル型ＭＯＳＦＥＴ（バックゲート２２はｎ型の拡散層）を例にとり説明する。
本発明の第２の実施形態によるＦＤ-ＳＯＩ-ＭＯＳＦＥＴにおいて、バックゲート２２（半導体基板）の基板バイアス係数は（２）式で求められる。
・動作状態（バックゲート１の基板電位を１Ｖ〜０Ｖとする）
動作時には消費電力よりＭＯＳＦＥＴのスイッチング速度を優先させるモードである。
バックゲート１の表面に空乏層が形成され、図１(ａ)の状態となり、容量ＣＢが小さくなることから、（２）式により判るように基板バイアス係数が低下する。この結果、駆動電流が増加し、ドレインとバックゲート２２（半導体基板）との間の寄生容量が減少し、ＭＯＳＦＥＴのスイッチング速度が上昇する。このとき、同時にスイッチングがオフ時のリーク電流も増加する。
【００５４】
上述したように、ｐチャンネル型のＭＯＳＦＥＴには正の、ｎチャンネル型のＭＯＳＦＥＴには負の方向に電圧を、各々のバックゲート２１及びバックゲート２２に印加することにより、ｎチャンネル型のＭＯＳＦＥＴのしきい値電圧を高くし、ｐチャンネル型のＭＯＳＦＥＴのしきい値電圧（絶対値）も上げることができる。
ここで、半導体基板が空乏する条件は、ｎチャンネル型のＭＯＳＦＥＴの場合基板電圧が１Ｖ〜０Ｖ程度で、ｐチャンネル型のＭＯＳＦＥＴの場合０〜１Ｖ程度である。
【００５５】
・待機状態（バックゲート２２の基板電位を０Ｖ以下（負の電位）とする）
スイッチング速度よりも消費電力（サブスレショールド電流による）の抑制を優先するモードである。
バックゲート２２の表面に蓄積層が形成され、図１（ｂ）の状態となり、容量ＣＢが大きくなることから、（２）式により判るように基板バイアス係数が上昇する。この結果、同時にＭＯＳＦＥＴのスイッチングがオフ時のリーク電流（サブスレショールド電流）も減少する。一方、ドレインとバックゲート２２（半導体基板）との間の寄生容量が増加するが、待機時なので問題ない。
【００５６】
埋込酸化膜と半導体基板との界面（半導体基板側）が蓄積状態となる条件は、ｎチャンネル型のＭＯＳＦＥＴで基板電位を０Ｖ以下（負電圧を印加）とし、ｐチャンネル型のＭＯＳＦＥＴで基板電位を＋１Ｖ以上をそれぞれ印加する。このとき、基板バイアス係数が増大する条件と、待機時の基板電位の条件は一致する。
上述したように、本発明の第２の実施形態は、半導体基板を空乏状態とするとき、基板電位の条件が第１の実施形態と比較して、ｎチャンネル型ＭＯＳＦＥＴにおいて、より正の方向となり、ｐチャンネル型ＭＯＳＦＥＴにおいて、より負の方向となる。
【００５７】
しかしながら、バックゲート２１及び２２の間で完全な素子分離を行っているため、バックゲート間でｐｎ接合を考慮に入れる必要がない。
このため、第２の実施形態は、第１の実施形態の効果に加えて、動作時の駆動電流（ドレイン電流）が増加する方向に半導体基板に電圧を印加することができる。また、待機時に蓄積層を利用して基板バイアス係数を変化させるため、キャリアを供給する拡散層を設ける必要がない。
【００５８】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
第１または第２の実施形態のＭＯＳＦＥＴを用いたＬＳＩを作成した場合、このＬＳＩの内部回路の待機時及び動作時を検出して、基板電位を調整する制御回路を、上記ＬＳＩに搭載する。
【００５９】
【発明の効果】
以上説明したように、本発明によるＭＯＳＦＥＴによれば、下記の効果を得ることができる。
・大きな基板バイアス係数が不必要な動作時において、半導体基板の基板バイアス係数を小さくすることにより、ＭＯＳＦＥＴの駆動電流（ドレイン）を増加させ、大きな基板バイアス係数が必要な待機時において、半導体基板の基板バイアス係数を大きくすることにより、サブスレショールド特性を改善できる。
【００６０】
・しきい値可変とするために、埋込酸化膜を所定の薄さに形成しても、基板電位を制御することにより、動作時において、容易に半導体基板を空乏させることが可能であるため、埋込酸化膜の厚さが薄くなることにより、ドレインと半導体基板との間の寄生容量の増加を抑制することができ、その結果トランジスタのスイッチング速度が向上する。
【００６１】
・埋込酸化膜と半導体基板との間の界面を反転させ、半導体基板の空乏層容量を遮断する構造を持たせることにより、待機時において、基板空乏層容量が影響する場合に比べて基板バイアス係数を大きくすることができる。
【００６２】
・基板電位を調整して、基板バイアス係数を状況に応じて切り替える機能を持たせることにより、高い基板バイアス係数によりサブスレショールド電圧を減少させたり、低い基板バイアス係数によりドレイン電流を増加させたり、待機時及び動作時の状況に応じて選択できる。
【図面の簡単な説明】
【図１】 ＭＯＳＦＥＴ（半導体装置）の断面を示す概念図であり、空乏層，蓄積層及び反転層が形成された場合のＣＢの変化を示している。
【図２】 基板バイアス係数とドレイン電流との関係を示した図であり、横軸がドレイン電圧、縦軸がドレイン電流を対数に変換した数値である。
【図３】 本発明の第１の実施形態によるＳＯＩ−ＭＯＳＦＥＴの構造を示す断面図である。
【図４】 第１の実施形態のＳＯＩ−ＭＯＳＦＥＴにおける基板電位（横軸）としきい値電圧（縦軸）との関係を示すグラフである。
【図５】 第１の実施形態のＳＯＩ−ＭＯＳＦＥＴにおける動作時のドレイン電流（横軸）と待機時のサブスレショールド電流（縦軸）との関係を示すグラフである。
【図６】 本発明の第２の実施形態によるＳＯＩ−ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
１，２２ バックゲート（ｎ型）
２，２１ バックゲート（ｐ型）
３ａ，３ｂ，３ｃ，２３ａ，２３ｂ，２３ｃ 埋込酸化膜
４，５，２４，２５ チャンネル部
４ａ，５ａ，２４ａ，２５ａ ソース
４ｂ，５ｂ，２４ｂ，２５ｂ ドレイン
６，７，２６，２７ ゲート電極
８，１１，２８ 拡散層（ｐ＋型）
９，１０，２９ 拡散層（ｎ＋型）
１４，１５，３４，３５ ゲート絶縁膜
１６，１７，３６，３７ 電極
５０ 絶縁膜
Ｓ 基板
Claims (3)
- ＳＯＩ構造を有する完全空乏化ＭＯＳＦＥＴであり、
半導体基板と、
前記半導体基板表面に形成された絶縁膜と、
前記絶縁膜表面に形成され、素子形成領域及び素子分離領域とを有する半導体層と、
前記素子形成領域に形成された第１の導電型の不純物が拡散されたチャンネル部と、
第２の導電型の不純物によるソース及びドレインの拡散層と、
該チャンネル部上にゲート絶縁膜を介して形成されたゲート電極と
を有し、
電極を介して前記半導体基板に印加する電圧を制御し、該半導体基板を空乏状態とすることにより動作時の基板バイアス係数を増加させ、また、該半導体基板を反転状態または蓄積状態とすることにより、待機時の基板バイアス係数を低下させることを特徴とするＳＯＩ−ＭＯＳＦＥＴ。 - 前記絶縁膜が前記ゲート絶縁膜の５０倍以下の厚さであることを特徴とする請求項１に記載のＳＯＩ−ＭＯＳＦＥＴ。
- 前記半導体基板を空乏状態または反転状態のいずれかとする場合、当該半導体基板と異なる導電型の不純物による、反転に必要なキャリアを供給する拡散層が、該半導体基板に設けられていることを特徴とする請求項１または請求項２に記載のＳＯＩ−ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209799A JP4389065B2 (ja) | 2003-08-29 | 2003-08-29 | Ｓｏｉ−ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209799A JP4389065B2 (ja) | 2003-08-29 | 2003-08-29 | Ｓｏｉ−ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005079127A JP2005079127A (ja) | 2005-03-24 |
| JP4389065B2 true JP4389065B2 (ja) | 2009-12-24 |
Family
ID=34402611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003209799A Expired - Fee Related JP4389065B2 (ja) | 2003-08-29 | 2003-08-29 | Ｓｏｉ−ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4389065B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4984179B2 (ja) * | 2009-02-06 | 2012-07-25 | ソニー株式会社 | 半導体装置 |
| FR2944139B1 (fr) * | 2009-04-01 | 2011-09-09 | Commissariat Energie Atomique | Circuit integre realise en soi presentant des transistors a tensions de seuil distinctes |
| JP2015023192A (ja) * | 2013-07-19 | 2015-02-02 | 日本放送協会 | 固体撮像素子 |
| US20160035899A1 (en) * | 2014-07-30 | 2016-02-04 | Qualcomm Incorporated | Biasing a silicon-on-insulator (soi) substrate to enhance a depletion region |
| JP6585978B2 (ja) * | 2015-09-24 | 2019-10-02 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2018142560A (ja) | 2015-10-07 | 2018-09-13 | 大学共同利用機関法人 高エネルギー加速器研究機構 | 放射線被曝耐性ｓｏｉトランジスタ |
| CN109784483B (zh) * | 2019-01-24 | 2022-09-09 | 电子科技大学 | 基于fd-soi工艺的二值化卷积神经网络内存内计算加速器 |
-
2003
- 2003-08-29 JP JP2003209799A patent/JP4389065B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005079127A (ja) | 2005-03-24 |
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| A131 | Notification of reasons for refusal |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090611 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090629 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090916 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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