JPH09252125A

JPH09252125A - 半導体装置

Info

Publication number: JPH09252125A
Application number: JP8059810A
Authority: JP
Inventors: Junji Koga; 淳二古賀; Akira Chokai; 明鳥海
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-15
Filing date: 1996-03-15
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】しきい値電圧を低くしても、リーク電流の発生
が十分に抑制されるＭＯＳトランジスタを提供するこ
と。【解決手段】基板に形成されたＭＯＳ型トランジスタ
と、このＭＯＳ型トランジスタのゲートＧと基板との間
に設けられ、ＭＯＳ型トランジスタのソースＳと基板と
の間の電圧を、ソースＳと基板とにより形成されたｐｎ
接合ダイオードのビルトイン電圧よりも小さい順方向電
圧にし、ｐｎ接合ダイオードをオフ状態に保つ定電圧源
Ｖｃとを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタを有する半導体装置に関する。

【０００２】

【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。

【０００３】ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。このよ
うな微細な素子には、高速化および低消費電力化が強く
要求されている。

【０００４】低消費電力化を達成するために、電源電圧
は低くなる一方である。例えば、次世代の０．１μｍ世
代の半導体素子においては、電源電圧は１Ｖ程度の低電
圧が予想されている。

【０００５】また、高速化を達成するために、素子のし
きい値電圧は低くなる一方である。しかし、しきい値電
圧が低くなると、リーク電流が生じ易くなり、待機中の
消費電力が増大し、低消費電力化が困難である。したが
って、低消費電力化と高速化を両立させるためには、素
子のサブスレッショルド特性は良好である必要がある。

【０００６】一方、従来より、素子の微細化を進めるに
あたって、基板濃度を高くしているが、濃度増加にとも
なってサブスレッショルド特性は劣化する。このような
サブスレッショルド特性の劣化を防止するために、例え
ば、ＭＯＳトランジスタにおいては以下のような対策が
取られている（IEEE, International Electoron Device
s Meeting, p.74, 1994)。

【０００７】図２２に、その基本原理を示す概念図を示
す。このＭＯＳトランジスタはｎ型チャネルである。ま
た、ソース電位が接地電位である。図２２に示すよう
に、ゲートと基板とは接続されている。

【０００８】したがって、ゲートに正のゲート電圧が印
加されるに従って、基板に正の電圧（基板バイアス電
圧）が徐々に印加され、基板電圧はゲート電圧程度まで
上昇する。

【０００９】この結果、図２３に示すように、基板バイ
アス電圧を与えた場合（基板電圧Ｖ_SUB ＝Ｖ_g ）は、基
板バイアス電圧を与えない場合（基板電圧Ｖ_SUB ＝０の
場合）に比べて、ゲート電圧Ｖ_g の上昇とともにドレイ
ン電流Ｉ_d はより増加し、サブスレッショルド特性は改
善される。

【００１０】しかしながら、この技術ではサブスレッシ
ョルド特性の改善には限界がある。すなわち、基板バイ
アス電圧が、ソースと基板とにより形成されたｐｎ接合
ダイオードのビルトイン電圧を越えると、ｐｎ接合ダイ
オードがオン状態になり、正常なトランジスタ動作は得
られなくなる。

【００１１】このように、サブスレッショルド特性の改
善は、ビルトイン電圧により制限されるため、リーク電
流の発生を十分に抑制することは困難である。また、ビ
ルトイン電圧が制限される結果、ゲート電圧、つまり、
電源電圧も制限を受けることになる。例えば、通常の半
導体材料であるシリコン系の場合、電源電圧は０．５Ｖ
以下でなければならない。このような電源電圧では応用
回路を組み立てるのは困難である。

【００１２】

【発明が解決しようとする課題】上述の如く、しきい値
電圧の低下に伴うＭＯＳトランジスタのリーク電流の増
加を防止するために、サブスレッショルド特性を改善す
ることが行なわれていた。

【００１３】しかしながら、サブスレッショルド特性の
改善は、ソースと基板により形成されるｐｎ接合ダイオ
ードのビルトイン電圧により制限されるため、リーク電
流の発生を十分に抑制することは困難であった。

【００１４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、しきい値電圧を低くし
ても、リーク電流の発生が十分に抑制されるＭＯＳトラ
ンジスタを有する半導体装置を提供することにある。

【００１５】

【課題を解決するための手段】

［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、基板に形成されたＭＯＳ型トラ
ンジスタと、このＭＯＳ型トランジスタのゲートと前記
基板との間に設けられ、前記ＭＯＳ型トランジスタのソ
ース電位と前記基板との間の電圧を、前記ＭＯＳ型トラ
ンジスタのソースと基板とにより形成されたｐｎ接合ダ
イオードのビルトイン電圧よりも小さい順方向電圧に
し、前記ｐｎ接合ダイオードをオフ状態に保つ基板電圧
制御手段とを備えたことを特徴とする。

【００１６】また、本発明に係る半導体装置（請求項
２）は、上記半導体装置（請求項１）において、前記ソ
ースと前記基板の間の電位差が一定であることを特徴と
する。また、本発明に係る半導体装置（請求項３）は、
上記半導体装置（請求項１、請求項２）において、前記
基板電圧制御手段がＭＯＳ型トランジスタ、ダイオード
または非線形素子からなることを特徴とする。

【００１７】ここで、上記ダイオードとして、ｐｎ接合
ダイオードまたはショットキーバリアダイオードが好ま
しい。また、本発明に係る半導体装置（請求項４）は、
基板に形成されたＭＯＳ型トランジスタを有し、このＭ
ＯＳ型トランジスタのゲートと前記基板との間の電圧差
が一定になるように制御されていることを特徴とする。

【００１８】［作用］本発明によれば、リーク電流の主
発生源であるＭＯＳ型トランジスタのソースと基板によ
り形成されたｐｎ接合ダイオードをオフ状態に保つこと
ができるので、しきい値電圧の低下に伴うリーク電流の
発生を十分に抑制できるようになる。

【００１９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。な
お、以下の各実施形態は半導体材料としてシリコンを用
いた場合のものであるが、他の半導体でも同様の説明が
成立する。（第１の実施形態）図１は、本発明の第１の実施形態に
係る基板バイアス方式のｎ型ＭＯＳトランジスタの等価
回路図である。

【００２０】ゲートＧと基板との間には基板電圧制御手
段としての定電圧源Ｖｃが設けられている。また、ゲー
トＧには電源電圧Ｖ_ddを選択的に印加できるようになっ
ている。すなわち、ｎ型ＭＯＳトランジスタをオン状態
にするときのみゲートＧに電源電圧Ｖ_ddが印加されるよ
うになっている。

【００２１】電源電圧Ｖ_ddが１Ｖの場合、定電圧源Ｖｃ
の値を−０．５Ｖより小さくすることにより、ソース・
基板間電圧を、ＭＯＳ型トランジスタのソースと基板と
により形成されたｐｎ接合ダイオードのビルトイン電圧
（＝０．５Ｖ）よりも小さくでき、リーク電流の主発生
源である上記ｐｎ接合ダイオードをオフ状態に保つこと
ができる。ただし、ソース電圧が基板電圧以下、つま
り、上記ｐｎ接合ダイオードの順方向電圧となるように
する。

【００２２】したがって、本実施形態によれば、しきい
値電圧を低くしてもリーク電流の発生を十分に抑制でき
るようになる。なお、電源電圧Ｖ_ddが１Ｖの場合には、
定電圧源Ｖｃの値を−０．５Ｖより小さくすれば良いと
説明したが、一般には、定電圧源Ｖｃの値は、ビルトイ
ン電圧から電源電圧Ｖ_ddの値を引いた値よりも小さけれ
ば良い。ただし、ソース電圧が基板電圧以下になるよう
にする。

【００２３】図２は、本実施形態のｎ型ＭＯＳトランジ
スタのドレイン電流Ｉ_d （実際にはｌｏｇＩ_d ）とゲー
ト電圧Ｖ_G との関係を示すＩ_d −Ｖ_G 特性図である。な
お、図２には、従来の場合のそれら（基板バイアス電圧
が０．５Ｖの場合、基板バイアスが−０．５Ｖの場合）
も比較のために示してある。

【００２４】図２から、本実施形態のように、ゲート電
圧Ｖ_G の値に関係なく、ソース・基板間電圧を所定の一
定値に保つことにより、基板バイアス電圧を０．５Ｖと
した場合に得られる高駆動力と、基板バイアス電圧を−
０．５１Ｖとした場合に得られる低リーク電流とを同時
に実現できることが分かる。さらに、特性曲線の傾きが
大きく、サブスレッショルド特性も改善されていること
が分かる。したがって、本実施形態のｎ型ＭＯＳトラン
ジスタは、高速化、低消費電力化に非常に適したもので
ある。

【００２５】なお、本実施形態は、シリコン基板の種類
に関係なく有効である。すなわち、通常のバルクシリコ
ン基板でも、ＳＯＩ基板でも有効である。（第２の実施形態）図３は、本発明の第２の実施形態に
係る基板バイアス方式のｎ型ＭＯＳトランジスタの等価
回路図である。

【００２６】本実施形態が第１の実施形態のそれと異な
る点は、定電源電圧Ｖｃの代わりにｎ型ＭＯＳトランジ
スタＭ１を用いたことにある。ｎ型ＭＯＳトランジスタ
Ｍ１の一方のソース・ドレインは本体のｎ型ＭＯＳトラ
ンジスタＭのゲートＧに接続され、他方のソース・ドレ
インは基板に接続されている。ここでは、ｎ型ＭＯＳト
ランジスタＭ１は、パストランジスタとしてのみ機能す
れば良く、ソースとドレインを区別する必要がないの
で、ソース・ドレインという用語を用いた。

【００２７】また、ｎ型ＭＯＳトランジスタＭ１のゲー
トには、電源電圧Ｖ_ddが常に印加されている。ｎ型ＭＯ
ＳトランジスタＭ１のしきい値電圧Ｖ_thは、電源電圧Ｖ
_ddよりも０．５Ｖ低く設定されている（Ｖ_th＝Ｖ_dd−
０．５Ｖ）。

【００２８】本体のｎ型ＭＯＳトランジスタＭの動作は
以下の通りである。オン状態になると、オフ状態では０
Ｖであった基板電圧Ｖ_sub は上昇するが、その値は、ｎ
型ＭＯＳトランジスタＭ１のしきい値電圧の降下によ
り、Ｖ_dd−Ｖ_th＝０．５Ｖと一定値となる。

【００２９】これにより、第１の実施形態と同様に、ｐ
ｎ接合ダイオードはオン状態になることはなく、しきい
値電圧を低くしてもリーク電流の発生を十分に抑制でき
るようになる。また、第１の実施形態と同様に、良好な
サブスレッショルド特性が得られる。したがって、本実
施形態のｎ型ＭＯＳトランジスタＭは、第１の実施形態
と同様に、高速化、低消費電力化に非常に適したもので
ある。

【００３０】なお、本実施形態では、ｎ型ＭＯＳトラン
ジスタＭ１のゲートに常に電源電圧Ｖ_ddを印加している
が、本体のｎ型ＭＯＳトランジスタＭと同期させても良
い。すなわち、本体のｎ型ＭＯＳトランジスタＭが動作
するときのみに、電源電圧Ｖ_ddを印加するようにしても
良い。

【００３１】図４に、第１、第２の実施形態で用いられ
る本体のｎ型ＭＯＳトランジスタの一般的な素子構造を
示す。図中、１はｐ型シリコン基板を示しており、この
ｐ型シリコン基板１上にはゲート酸化膜２を介してゲー
ト電極３が配設されている。ｐ型シリコン基板１の表面
にはゲート電極３により自己整合的に形成されたｎ型ソ
ース拡散層４、ｎ型ドレイン拡散層５が設けられてい
る。

【００３２】ここで、０．１μｍ世代のＭＯＳトランジ
スタを正常動作させるためには、基板濃度は、１×１０
¹⁸ｃｍ^-3程度の高濃度に設定する必要があると予想され
ている。

【００３３】この場合、しきい値電圧を０．１〜０．２
Ｖ程度に設定するには、ゲート電極３の仕事関数を制御
すると良い。すなわち、ｎチャネルの場合には、ゲート
電極の材料として、高濃度のｎ型多結晶シリコンの仕事
関数（＝４ｅＶ）よりも小さい材料を用いる。例えば、
マグネシウムやサマリウムが適当である。

【００３４】また、ｐ型チャネルの場合には、ゲート電
極の材料として、高濃度のｐ型多結晶シリコンの仕事関
数（＝５ｅＶ）よりも大きい材料を用いる。例えば、ニ
ッケルやタングステンが適当である。

【００３５】本発明者等は、上記実施形態の基板バイア
ス方式が０．１μｍ世代のＭＯＳトランジスタに対して
も有効であるか否かを調べるために、図４のｎ型ＭＯＳ
トランジスタの基板濃度を高濃度（１×１０¹⁸ｃｍ^-3程
度）に設定した場合のＩ_d −Ｖ_G 特性を求めてみた。

【００３６】図５はその結果を示すＩ_d −Ｖ_G 特性図で
ある。図中、実線は上記実施形態の基板バイアス方式を
用いた場合の結果を示し、破線は基板電圧Ｖsub （基板
バイアス電圧）が０Ｖの場合の結果を示している。図５
から上記実施形態の基板バイアス方式を用いることによ
り、基板濃度が高くても急峻なサブスレッショルド特性
が得られていることが分かる。具体的には、６０ｍＶ／
ｄｅｃ以下の小さいサブスレッショルド係数が得られ
る。

【００３７】上記実施形態の本体のｎ型ＭＯＳトランジ
スタとしては、図４に示したものの他に図６、図７を示
す構造のものも使用できる。図６のｎ型ＭＯＳトランジ
スタは、図４のｎ型ＭＯＳトランジスタにおいて、チャ
ネル領域の最表面にｎ型不純物拡散層６を設けたもので
ある。ｎ型不純物拡散層６の濃度や深さを適宜調整する
ことにより、０．１〜０．２Ｖのしきい値電圧を達成で
きる。このようなｎ型ＭＯＳトランジスタでも図２、図
５に示したような良好なサブスレッショルド特性が得ら
れる。

【００３８】図７のｎ型ＭＯＳトランジスタは、図４の
ｎ型ＭＯＳトランジスタをダブルゲート構造にしたもの
である。図中、７はシリコン酸化膜、８は下部ゲート電
極を示している。このｎ型ＭＯＳトランジスタの場合、
下部ゲート電極８を基板として上記実施形態の基板バイ
アス方式を適用する。このようなｎ型ＭＯＳトランジス
タでも図２、図５に示したような良好なサブスレッショ
ルド特性が得られる。（第３の実施形態）本実施形態は本発明をインバータに
適用した例である。

【００３９】すなわち、本実施形態のインバータは、図
８に示すｎ型ＭＯＳトランジスタＴｒと抵抗Ｒとにより
構成されたインバータにおいて、ｎ型ＭＯＳトランジス
タＴｒとして、第１の実施形態の基板バイアス方式のｎ
型ＭＯＳトランジスタを用いた構成になっている。な
お、図中、Ｃは配線容量を示しており、１０ｆＦを想定
した。

【００４０】本実施形態のインバータにおける遅延時間
τ_pdは、図９に示すように、上記実施形態の基板バイア
ス方式を用いない従来のインバータにおいて、基板電圧
Ｖ_SUB を０．５Ｖに設定した場合のそれと同じ小さい値
（３０ｐｓｅｃ）であった。また、リーク電流は図２に
示した基板電圧Ｖ_SUB が−０．５Ｖの場合と同程度に小
さい値であった。したがって、本実施形態のインバータ
は、高速化、低消費電力化に非常に適したものである。

【００４１】インバータのＭＯＳトランジスタのよう
に、配線容量を駆動する必要があるＭＯＳトランジスタ
の場合、ドレイン電流Ｉ_d は重要な素子パラメータとな
る。通常、チャネル幅を広くして、ドレイン電流Ｉ_d を
増やしているが、リーク電流はチャネル幅に比例して大
きくなるので、低消費電力化が困難になる。

【００４２】しかし、上述した実施形態のＭＯＳトラン
ジスタは優れたサブスレッショルド特性を有しているの
で、チャネル幅を広くしてもリーク電流が顕在化するこ
とはなく、低消費電力化に有利である。

【００４３】なお、図３に示したｎ型ＭＯＳトランジス
タＭ１は、パス・トランジスタとしてのみ機能すれば良
いので、チャネル幅は小さくても構わない。すなわち、
ｎ型ＭＯＳトランジスタＭ１の面積は、本体のｎ型ＭＯ
ＳトランジスタＭの面積に比べて、小さくできる。

【００４４】したがって、ドレイン電流Ｉ_d を増やすた
めに、本体のｎ型ＭＯＳトランジスタＭのチャネル幅を
広くした場合、本体のｎ型ＭＯＳトランジスタＭの面積
は増大するが、ｎ型ＭＯＳトランジスタＭ１の面積は小
さいままであるので、ｎ型ＭＯＳトランジスタＭ１の存
在により、レイアウト面積が実質的に増大することはな
い。（第４の実施形態）図１０は、本発明の第４の実施形態
に係る半導体装置の等価回路図である。

【００４５】上記第２の実施形態では、本体のｎ型ＭＯ
ＳトランジスタＭが１個、基板電圧制御手段としてのｎ
型ＭＯＳトランジスタＭ１が１個の場合について説明し
たが、本体のｎ型ＭＯＳトランジスタＭが複数個の場合
でも、ｎ型ＭＯＳトランジスタＭ１を１個に済せること
ができる。

【００４６】すなわち、図１０に示すように、各本体の
ｎ型ＭＯＳトランジスタＭのゲートＧを共通接続し、そ
れをｎ型ＭＯＳトランジスタＭ１の一方のソース・ドレ
インに接続し、同様に各本体のｎ型ＭＯＳトランジスタ
Ｍの基板を共通接続し、それをｎ型ＭＯＳトランジスタ
Ｍ１の他方のソース・ドレインに接続すれば良い。この
ようにｎ型ＭＯＳトランジスタＭ１を共通化することに
より、レイアウト面積の増加を効果的に防止できる。

【００４７】図１１に、図３の等価回路の素子部を具体
化したものの断面図を示す。これはチャネル方向に垂直
な方向の断面図である。これはｎ型ＭＯＳトランジスタ
Ｍ１に特徴がある例である。

【００４８】図中、１１はｐ型シリコン基板を示してお
り、このｐ型シリコン基板１１の表面に素子分離絶縁膜
１２が形成されている。本体のｎ型ＭＯＳトランジスタ
Ｍは、シリコン酸化膜１３をゲート酸化膜、多結晶シリ
コン膜１４をゲート電極とする図４に示した通常タイプ
のものである。

【００４９】一方、ｎ型ＭＯＳトランジスタＭ１は素子
分離絶縁膜１２上に形成されたｎ型ＴＦＴであり、多結
晶シリコン膜１４の一部を活性層として利用している。
この多結晶シリコン膜１４には高濃度のｎ型ソース・ド
レイン拡散層１５ａ，１５ｂが形成されている。これら
の間の多結晶シリコン膜１４上にはゲート酸化膜として
のシリコン酸化膜１６、ゲート電極としての多結晶シリ
コン膜１７が形成されている。ｎ型ソース・ドレイン拡
散層１５ｂは、配線１８、多結晶シリコン膜１４に形成
された高濃度のｐ型拡散層１９、基板表面に形成された
高濃度のｐ型コンタクト層２０を介して、ｐ型シリコン
基板１１に接続している。なお、ｐ型拡散層１９はシリ
サイド層であっても良い。

【００５０】この例では、ｎ型ＭＯＳトランジスタＭ１
であるｎ型ＴＦＴは、本来素子形成には用いられない領
域である素子分離絶縁膜１２上に形成されているので、
図３の素子構造をコンパクトに実現できる。（第５の実施形態）図１２は、本発明の第５の実施形態
に係る基板バイアス方式のｎ型ＭＯＳトランジスタの等
価回路図である。

【００５１】本実施形態が第２の実施形態と異なる点
は、ｎ型ＭＯＳトランジスタＭ１の代わりに、ダイオー
ドＤ１を用いたことにある。ダイオードは、図１３に示
すように、オフセット電圧Ｖ_off を有する。すなわち、
アノード・カソード間にオフセット電圧Ｖ_off を越える
順方向電圧を印加しないと電流は流れない。

【００５２】このオフセット電圧Ｖ_off はＭＯＳトラン
ジスタのしきい値電圧Ｖ_thに相当する。したがって、Ｖ
_off ＝Ｖ_dd−０．５Ｖに設定することにより、第２の実
施形態と同様な効果が得られる。

【００５３】図１４、図１５に、図１２の等価回路の素
子部を具体化した断面図を示す。これはチャネル方向に
垂直な方向の断面図である。なお、図１１の素子構造と
対応する部分には図１１と同一符号を付してある。

【００５４】図１４は、ダイオードＤ１として、素子分
離絶縁膜１２上のｎ型多結晶シリコン膜１４に選択的に
形成した低濃度のｐ型多結晶シリコン膜２２と高濃度の
ｎ型多結晶シリコン膜２１とからなるｐｎ接合ダイオー
ドを用いた例である。このとき、オフセット電圧Ｖ_off
はビルトイン電圧に相当する。

【００５５】なお、図中、１８ａ，１８ｂは配線を示
し、２３，２４はコンタクト層（ｐ型不純物拡散層）を
示している。また、ｎ型多結晶シリコン膜２１のｎ型不
純物濃度がｎ型多結晶シリコン膜１４のそれと同じでも
良い場合には、ｎ型多結晶シリコン膜２１はｎ型多結晶
シリコン膜１４そのものとなる。

【００５６】図１５は、ダイオードＤ１として、配線１
８とｐ型シリコン基板１１とからなるショットキーバリ
アダイオードを用いた例である。このとき、オフセット
電圧Ｖ_off はショットキーバリアに相当する。（第６の実施形態）図１６は、本発明の第６の実施形態
に係る基板バイアス方式のｎ型ＭＯＳトランジスタの等
価回路図である。

【００５７】本実施形態が第５の実施形態と異なる点
は、ダイオードの代わりに、非線形抵抗素子Ｒを用いた
ことにある。非線形抵抗素子は、図１３に示したダイオ
ードの電圧・電流特性と同様に、オフセット電圧Ｖ_off
を有する。したがって、第５の実施形態と同様な効果が
得られる。

【００５８】図１７に図１６の等価回路の素子部を具体
化した断面図を示す。これはチャネル方向に垂直な方向
の断面図である。なお、図１１の素子構造と対応する部
分には図１１と同一符号を付してある。

【００５９】図１７は、非線形抵抗素子Ｒとして、素子
分離絶縁膜１２上のｎ型多結晶シリコン膜１４に選択的
に形成した低濃度のｎ型多結晶シリコン膜３２と高濃度
のｎ型多結晶シリコン膜３１とからなる多結晶シリコン
非線形抵抗素子を用いた例である。

【００６０】低濃度のｎ型多結晶シリコン膜３２は、例
えば、加速電圧３０ｋｅＶ、ドーズ量１０¹²〜１０¹⁴ｃ
ｍ^-2の条件で、ｎ型多結晶シリコン膜１４にリンイオン
を注入することにより形成する。

【００６１】ｎ型多結晶シリコン膜３１のｎ型不純物濃
度がｎ型多結晶シリコン膜１４のそれと同じでも良い場
合には、ｎ型多結晶シリコン膜３１はｎ型多結晶シリコ
ン膜１４そのものとなる。（第７の実施形態）図１８は、本発明の第７の実施形態
に係る基板バイアス方式のｎ型ＭＯＳトランジスタを示
す断面図である。

【００６２】本実施形態が第６の実施形態と異なる点
は、非線形抵抗素子Ｒとして、膜厚３ｎｍ以下の極薄ト
ンネル酸化膜３３を用いたことにある。極薄トンネル酸
化膜３３の膜厚は、熱酸化時間により容易に制御でき
る。トンネル電流は、ある一定レベル以上の電圧を印加
しないと流れない。したがって、本実施形態の場合、こ
の電圧がオフセット電圧となる。（第８の実施形態）図１９は、本発明の第８の実施形態
に係る基板バイアス方式のｎ型ＭＯＳトランジスタを用
いたインバータの等価回路図である。図３の等価回路図
と同一部分には図３と同一の符号を付してある。

【００６３】なお、Ｍ´は基板バイアス方式ではない通
常のｎ型ＭＯＳトランジスタを示している。ただし、ｎ
型トランジスタＭ´にも本発明を適用することはもちろ
ん可能である。

【００６４】本実施形態のインバータも、第３の実施形
態のそれと同様に、高速化、低消費電力化に非常に適し
たものである。ただし、待機時（入力電圧Ｖ_inが“Ｈ”
レベル（＝Ｖ_H ）のままでｎ型ＭＯＳトランジスタＭが
オン状態のとき）におけるｎ型ＭＯＳトランジスタＭの
ソース・基板間電流、つまり、ｐｎ接合リーク電流Ｉ_pn
に注意する必要がある。

【００６５】すなわち、待機時にｎ型ＭＯＳトランジス
タＭ１がオン状態であると、ｎ型ＭＯＳトランジスタＭ
１のソース・基板間に正の電圧Ｖ_pn（＝０．５Ｖ）が印
加されたままであるので、図２０に示すように、ｎ型Ｍ
ＯＳトランジスタＭにはｐｎ接合リーク電流Ｉ_pnが流れ
る。

【００６６】その結果、図２１に示すインバータの待機
時の出力電流Ｉよりも、ｐｎ接合リーク電流Ｉ_pnのほう
が大きくなり、消費電流が高くなる可能性がある。した
がって、待機中にはｎ型ＭＯＳトランジスタＭ１をオフ
状態にし、ソース・基板間電圧Ｖ_pnを十分に小さくし
て、ｐｎ接合リーク電流Ｉ_pnをなるべく小さくすること
が重要となる。なお、インバータ以外の他のロジックに
適用する場合についても同様である。

【００６７】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、本発明は、ＤＲＡＭのパス
・トランジスタにも適用できる。従来のＤＲＡＭのパス
・トランジスタでは、書き込み時にブートストラップ回
路を用いて電流駆動力を高めている。

【００６８】一方、本発明によれば、書き込み時には、
基板バイアス効果により、しきい値電圧を０Ｖ近傍にし
てパス・トランジスタを動作させることができるので、
ブーストラップ回路が不要となる。したがって、チップ
面積を小さくできる。

【００６９】なお、ＤＲＡＭにはＮＡＮＤ型ＤＲＡＭ、
ＮＯＲ型ＤＲＡＭなど複数のタイプがあるが、本発明は
タイプに関係なく適用できることは言うまでもない。ま
た、本発明は、ロジック回路のパス・トランジスタにも
適用でき、そして、ＤＲＡＭの場合と同様な理由で同様
な効果が得られる。

【００７０】また、上記実施形態ではｎ型ＭＯＳトラン
ジスタの場合について説明したが、本発明はｐ型ＭＯＳ
トランジスタにも当然に適用できる。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施できる。

【００７１】

【発明の効果】以上詳述したように本発明によれば、し
きい値電圧を低くしても、リーク電流の発生が十分に抑
制されるＭＯＳトランジスタを有する半導体装置を実現
できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る基板バイアス方
式のｎ型ＭＯＳトランジスタの等価回路図

【図２】図１のｎ型ＭＯＳトランジスタのＩ_d −Ｖ_G 特
性図

【図３】本発明の第２の実施形態に係る基板バイアス方
式のｎ型ＭＯＳトランジスタの等価回路図

【図４】図１、図３の本体のｎ型ＭＯＳトランジスタの
一般的な素子構造を示す断面図

【図５】基板濃度を高くしたｎ型ＭＯＳトランジスタの
Ｉ_d −Ｖ_G 特性図

【図６】図１、図３の本体のｎ型ＭＯＳトランジスタの
他の素子構造を示す断面図

【図７】図１、図３の本体のｎ型ＭＯＳトランジスタの
さらに別の素子構造を示す断面図

【図８】ｎ型ＭＯＳトランジスタと抵抗によるインバー
タの等価回路図

【図９】本発明の第３の実施形態のインバータの効果を
説明するための図

【図１０】本発明の第４の実施形態に係る半導体装置の
等価回路図

【図１１】図３の等価回路の素子部を具体化したものの
チャネル方向に垂直な方向の断面図

【図１２】本発明の第５の実施形態に係る基板バイアス
方式のｎ型ＭＯＳトランジスタの等価回路図

【図１３】ダイオードの電流・電圧特性を示す図

【図１４】図１２の等価回路の素子部を具体化したもの
のチャネル方向に垂直な方向の断面図

【図１５】図１２の等価回路の素子部を具体化したもの
のチャネル方向に垂直な方向の他の断面図

【図１６】本発明の第６の実施形態に係る基板バイアス
方式のｎ型ＭＯＳトランジスタの等価回路図

【図１７】図１６の等価回路の素子部を具体化したもの
のチャネル方向に垂直な方向の断面図

【図１８】図１８は、本発明の第７の実施形態に係る基
板バイアス方式のｎ型ＭＯＳトランジスタを示す断面図

【図１９】本発明の第８の実施形態に係る基板バイアス
方式のｎ型ＭＯＳトランジスタを用いたインバータの等
価回路図

【図２０】ソース・基板間電圧とｐｎ接合リーク電流と
の関係を示す特性図

【図２１】インバータの待機時および動作時の入力電圧
と出力電圧との関係を示す特性図

【図２２】従来の基板バイアス方式のｎ型ＭＯＳトラン
ジスタの等価回路図

【図２３】従来の基板バイアス方式のｎ型ＭＯＳトラン
ジスタのＩ_d −Ｖ_G 特性図

【符号の説明】

１…ｐ型シリコン基板２…ゲート酸化膜３…ゲート電極４…ｎ型ソース拡散層５…ｎ型ドレイン拡散層６…ｎ型不純物拡散層７…シリコン酸化膜８…下部ゲート電極１１…ｐ型シリコン基板１２…素子分離絶縁膜１３…シリコン酸化膜（ゲート酸化膜）１４…多結晶シリコン膜（ゲート電極）１５ａ，１５ｂ…ｎ型ソース・ドレイン拡散層１６…シリコン酸化膜（ゲート酸化膜）１７…多結晶シリコン膜（ゲート電極）１８…配線１９…ｐ型拡散層２０…ｐ型コンタクト層２１…ｎ型不純物拡散層２２…低濃度のｐ型拡散層２３…高濃度のｐ型拡散層３１…高濃度のｎ型拡散層３２…低濃度のｎ型拡散層３３…トンネル酸化膜

Claims

【特許請求の範囲】

【請求項１】基板に形成されたＭＯＳ型トランジスタ
と、このＭＯＳ型トランジスタのゲートと前記基板との間に
設けられ、前記ＭＯＳ型トランジスタのソース電位と前
記基板との間の電圧を、前記ＭＯＳ型トランジスタのソ
ースと基板とにより形成されたｐｎ接合ダイオードのビ
ルトイン電圧よりも小さい順方向電圧にし、前記ｐｎ接
合ダイオードをオフ状態に保つ基板電圧制御手段とを具
備してなることを特徴とする半導体装置。
【請求項２】前記ソースと前記基板との間の電圧差が一
定であることを特徴とする請求項１に記載の半導体装
置。
【請求項３】前記基板電圧制御手段は、ＭＯＳ型トラン
ジスタ、ダイオードまたは非線形抵抗素子からなること
を特徴とする請求項１または請求項２に記載の半導体装
置。
【請求項４】基板に形成されたＭＯＳ型トランジスタを
有し、このＭＯＳ型トランジスタのゲートと前記基板と
の間の電圧差が一定になるように制御されていることを
特徴とする半導体装置。