JP2015053300A - 半導体装置 - Google Patents
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Abstract
【解決手段】相互インダクタンス負荷に接続する半導体装置において、GND端子に分圧ダイオード40を設け、分圧ダイオード40のアノード40bをGND端子に接続し、カソード40aをST−MOS回路8を構成する横型nMOSFET8a,8bのバックゲートに接続する。これにより、横型nMOSFETの寄生トランジスタ38が誤動作することを抑制できて、ST端子は常時正規の電圧を確実に維持することができる。
【選択図】 図4
Description
また、特許文献1では、半導体装置は、負荷装置をスイッチング制御するためのパワー半導体素子、および負荷装置の異常を検出する半導体集積回路を備え、さらにパワー半導体素子の出力端子電圧を抵抗分圧するプルダウン用の分圧回路、分圧回路を構成するプル
ダウン用抵抗から電源供給を受けて負荷装置の開放検出を行うMOSFET、および半導体集積回路から出力される異常信号によってオン、あるいはオフ動作するMOSFETが内蔵されている。また、負荷装置の開放状態の検出結果を外部に出力する状態出力端子を備えている。この構成とすることで、半導体集積回路への電源供給がなくても、負荷駆動システムにおける負荷開放状態が検出できる半導体装置を提供できることが開示される。
この場合の負荷装置としては、ソレノイドやコイルなどの自己インダクタンス負荷を想定している。
また、特許文献1、2では、自己インダクタンス負荷を想定しており、前記した相互インダクタンス負荷に接続するパワー半導体素子について、OUT端子がマイナス極性になることによって引き起こされる寄生トランジスタの誤動作については記載されていない。
また、前記第3pn接合の電圧を、該第3pn接合のビルトイン電圧より小さくすると好ましい。
また、前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されると好ましい。
また、前記第2ウェル領域と第3ウェル領域との離間距離が、10μm以上500μm以下であると好ましい。
また、前記第1ウェル領域と前記第2ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
また、前記分圧ダイオードが、ポリシリコンで形成されると好ましい。
(実施の形態1)
図2は、この発明の実施の形態1に係る半導体装置100の要部断面図である。図1に示す制御回路101が、同一のn半導体基板20表面に形成される。制御回路101を構成するバッテリーBなどは外付けである。半導体装置100は、前述のEGR1、EGR2、EGR3、EGR4に対応して、それぞれ半導体装置100a、半導体装置100b、半導体装置100c、半導体装置100dとなる。
図3は、EGR3の制御回路101cのVIN3、VST3、VOUT3、IOUT3とEGR1の制御回路101aのVIN1、VST1、VOUT1、IOUT1の各波形図である。また、EGR3およびEGR1の構成は図7、図8の構成と同じである。VIN1,3は入力される入力電圧(ゲート電圧、制御電圧)である。VST1,3はST端子の電圧である。VOUT1,3は出力端子の電圧で出力段nMOSFET1a,1cのドレイン電圧である。IOUT1,3は出力段nMOSFET1a,1cに流れるドレイン電流であり、EGR1,3のコイル(相互インダクタンス負荷)に流れる負荷電流である。
(実施の形態2)
図5は、この発明の実施の形態2に係わる半導体装置200の要部断面図である。図2の半導体装置100との違いは、分圧ダイオード40をn半導体基板に取り込み拡散形成した横型の拡散ダイオード41とした点である。この横型の拡散ダイオード41はn半導体基板20に形成される。
さらに、図6に示すように、拡散ダイオード41のpアノード領域41bとnカソード領域41aを接するか、あるいは十分近接させることで、図5に示す拡散ダイオード41の横方向抵抗rを小さくする。これによって、pウェル領域26bからn半導体基板20に抜ける電流を小さくすることができる。その結果、nカソード領域41aから横型nMOSFET8b(8a)のバックゲートとなるpウェル領域26aに確実に電位を伝達することができて、寄生トランジスタ38aをオンし難くすることができる。
2 nMOSFET部
2a ゲート
2b ドレイン
2c ソース
3 寄生ダイオード部
4 ダイナミッククランプツェナーダイオード
4a,4b,16b,16c,31,32 ツェナーダイオード
5 保護動作時ゲート電荷引き抜き回路
6 通常動作時ゲート電荷引き抜き回路
6a 定電流源
6b デプレッションMOSFET
7 ロジック回路
8 ST−MOS回路
5a,7a,7b,8a,8b 横型nMOSFET
9 過熱検出回路
10 過電流検出回路
13,17a,17b,17c,17d,17e 抵抗
13a,14a,15a 接続点
14,15 分圧抵抗
18 ゲート配線
19 断線検出ライン
20 n半導体基板
21,23,26,26a,26b,26c,26e pウェル領域
22,24,28,29a nソース領域
25 n+領域
26d pコンタクト領域
27,29 nドレイン領域
38,38a 寄生トランジスタ
40 分圧ダイオード
40a カソード
40b アノード
41 拡散ダイオード
41a,42a nカソード領域
41b,42b pアノード領域
42 ポリシリコンダイオード
61 酸化膜
90,91,93 コイル
97 ロータ
100,100a,100b,100c,100d,200 半導体装置
101,101a,101b,101c,101d 制御回路
IN IN端子
ST ST端子
OUT OUT端子
GND GND端子
また、特許文献1では、半導体装置は、負荷装置をスイッチング制御するためのパワー半導体素子、および負荷装置の異常を検出する半導体集積回路を備え、さらにパワー半導体素子の出力端子電圧を抵抗分圧するプルダウン用の分圧回路、分圧回路を構成するプルダウン用抵抗から電源供給を受けて負荷装置の開放検出を行うMOSFET、および半導体集積回路から出力される異常信号によってオン、あるいはオフ動作するMOSFETが内蔵されている。また、負荷装置の開放状態の検出結果を外部に出力する状態出力端子を備えている。この構成とすることで、半導体集積回路への電源供給がなくても、負荷駆動システムにおける負荷開放状態が検出できる半導体装置を提供できることが開示される。この場合の負荷装置としては、ソレノイドやコイルなどの自己インダクタンス負荷を想定している。
また、特許文献1、2では、自己インダクタンス負荷を想定しており、前記した相互インダクタンス負荷に接続するパワー半導体素子について、OUT端子がマイナス極性になることによって引き起こされる寄生トランジスタの誤動作については記載されていない。
また、前記第3pn接合の電圧を、該第3pn接合のビルトイン電圧より小さくすると好ましい。
また、前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されると好ましい。
また、前記第2ウェル領域と第3ウェル領域との離間距離が、10μm以上500μm以下であると好ましい。
また、前記第1ウェル領域と前記第2ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
また、前記分圧ダイオードが、ポリシリコンで形成されると好ましい。
(実施の形態1)
図2は、この発明の実施の形態1に係る半導体装置100の要部断面図である。図1に示す制御回路101が、同一のn半導体基板20表面に形成される。制御回路101を構成するバッテリーBなどは外付けである。半導体装置100は、前述のEGR1、EGR2、EGR3、EGR4に対応して、それぞれ半導体装置100a、半導体装置100b、半導体装置100c、半導体装置100dとなる。
図3は、EGR3の制御回路101cのVIN3、VST3、VOUT3、IOUT3とEGR1の制御回路101aのVIN1、VST1、VOUT1、IOUT1の各波形図である。また、EGR3およびEGR1の構成は図7、図8の構成と同じである。VIN1,3は入力される入力電圧(ゲート電圧、制御電圧)である。VST1,3はST端子の電圧である。VOUT1,3は出力端子の電圧で出力段nMOSFET1a,1cのドレイン電圧である。IOUT1,3は出力段nMOSFET1a,1cに流れるドレイン電流であり、EGR1,3のコイル(相互インダクタンス負荷)に流れる負荷電流である。
(実施の形態2)
図5は、この発明の実施の形態2に係わる半導体装置200の要部断面図である。図2の半導体装置100との違いは、分圧ダイオード40をn半導体基板に取り込み拡散形成した横型の拡散ダイオード41とした点である。この横型の拡散ダイオード41はn半導体基板20に形成される。
さらに、図6に示すように、拡散ダイオード41のpアノード領域41bとnカソード領域41aを接するか、あるいは十分近接させることで、図5に示す拡散ダイオード41の横方向抵抗rを小さくする。これによって、pウェル領域26bからn半導体基板20に抜ける電流を小さくすることができる。その結果、nカソード領域41aから横型nMOSFET8b(8a)のバックゲートとなるpウェル領域26aに確実に電位を伝達することができて、寄生トランジスタ38aをオンし難くすることができる。
2 nMOSFET部
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4 ダイナミッククランプツェナーダイオード
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5 保護動作時ゲート電荷引き抜き回路
6 通常動作時ゲート電荷引き抜き回路
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9 過熱検出回路
10 過電流検出回路
13,17a,17b,17c,17d,17e 抵抗
13a,14a,15a 接続点
14,15 分圧抵抗
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21,23,26,26a,26b,26c,26e pウェル領域
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27,29 nドレイン領域
38,38a 寄生トランジスタ
40 分圧ダイオード
40a カソード
40b アノード
41 拡散ダイオード
41a,42a nカソード領域
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101,101a,101b,101c,101d 制御回路
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ST ST端子
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GND GND端子
Claims (16)
- 相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、
該出力段スイッチング素子の異常を検出する検出回路と、
前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、
前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、を有する制御回路を備え、
前記状態検知回路と前記制御回路のグランドとを直列接続する分圧ダイオードを備えることを特徴とする半導体装置。 - 前記出力段スイッチング素子の高電位端子が出力端子であるとともに前記負荷の一方の端子に接続し、
該負荷の他方の端子が電源の高電位側に接続し、
該電源のグランドが前記制御回路のグランドであることを特徴とする請求項1に記載の半導体装置。 - 前記検出回路と前記ロジック回路が形成される第1導電型の第1ウェル領域と、
前記状態検知回路が形成される第1導電型の第2ウェル領域と、を有し、
前記第1ウェル領域と前記第2ウェル領域が第2導電型の半導体層の表面層に形成され、
前記第1ウェル領域と前記第2ウェル領域とが離間し、
前記第1ウェル領域および前記出力段スイッチング素子の低電位端子が前記グランド側に接続され、
前記状態検知回路は前記第2ウェル領域表面に形成された第2導電型横型MOSFETで構成され、
前記第2ウェル領域が前記横型MOSFETのバックゲートであり、
該バックゲートに前記分圧ダイオードのカソードが接続し、
前記第2ウェル領域が前記分圧ダイオードのアノードを介して前記電源のグランドに接続され、
前記出力段スイッチング素子の高電位側となる前記半導体層が前記電源の高電位側に接続することを特徴とする請求項2に記載の半導体装置。 - 前記第1ウェル領域と前記半導体層との第1pn接合に順バイアス印加された電圧が、前記分圧ダイオードの第2pn接合に印加された電圧と、前記第2ウェル領域と前記半導体層との第3pn接合に印加された電圧との和に等しいことを特徴とする請求項3に記載の半導体装置。
- 前記第2pn接合の電圧は、該第2pn接合のビルトイン電圧より小さいことを特徴とする請求項4に記載の半導体装置。
- 前記第3pn接合の電圧は、該第3pn接合のビルトイン電圧より小さいことを特徴とする請求項4に記載の半導体装置。
- 前記第1ウェル領域と前記第2ウェル領域との離間距離が、10μm以上500μm以下であることを特徴とする請求項3〜6のいずれか一項に記載の半導体装置。
- 前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されてなることを特徴とする請求項3〜7のいずれか一項に記載の半導体装置。
- 前記酸化膜は、前記第1ウェル領域および第2ウェル領域の両方と離間するように前記半導体層表面に形成された第3ウェル領域上に形成されていることを特徴とする請求項8に記載の半導体装置。
- 前記第2ウェル領域と第3ウェル領域との離間距離が、10μm以上500μm以下であることを特徴とする請求項9に記載の半導体装置。
- 前記出力段スイッチング素子が、第2導電型の縦型のMOSFETであることを特徴とする請求項1〜10のいずれか一項に記載の半導体装置。
- 前記第1ウェル領域と前記第2ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いことを特徴とする請求項3〜8のいずれか一項に記載の半導体装置。
- 前記第2ウェル領域と前記第3ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いことを特徴とする請求項9または10に記載の半導体装置。
- 前記分圧ダイオードが、ポリシリコンで形成されることを特徴とする請求項8〜10のいずれか一項に記載の半導体装置。
- 前記分圧ダイオードが横型の拡散ダイオードであり、
該横型の拡散ダイオードが、前記第1ウェル領域の拡散深さより深く、前記第1ウェル領域の不純物濃度より高く、かつ前記第1ウェル領域と前記第2ウェル領域から離して形成される第1導電型の第3ウェル領域の表面層に形成されることを特徴とする請求項3〜7のいずれか一項に記載の半導体装置。 - 前記状態検知回路を構成する前記第2導電型の横型MOSFETの少なくともソース領域が、前記第2ウェル領域に重ねて選択的に形成され、
前記ソース領域が前記第2ウェル領域内に形成される第1導電型の第4ウェル領域の表面層に形成され、
該第4ウェル領域の拡散深さが前記第2ウェル領域の拡散深さより深く、
前記第4ウェル領域の不純物濃度が前記第2ウェル領域の不純物濃度より高く、
前記第4ウェル領域が前記分圧ダイオードのカソードに接続することを特徴とする請求項3〜15のいずれか一項に記載の半導体装置。
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