JP2015053300A - 半導体装置 - Google Patents

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Abstract

【課題】相互インダクタンス負荷に接続し、半導体装置内に形成される寄生トランジスタの動作を抑制し、ST端子の電圧を常時正規の電圧に確実に維持することができる半導体装置を提供する。
【解決手段】相互インダクタンス負荷に接続する半導体装置において、GND端子に分圧ダイオード40を設け、分圧ダイオード40のアノード40bをGND端子に接続し、カソード40aをST−MOS回路8を構成する横型nMOSFET8a,8bのバックゲートに接続する。これにより、横型nMOSFETの寄生トランジスタ38が誤動作することを抑制できて、ST端子は常時正規の電圧を確実に維持することができる。
【選択図】 図4

Description

この発明は、ステッピングモータなどの相互インダクタンス負荷に流れる負荷電流を制御するパワー半導体素子と、負荷の異常を検出しパワー半導体素子を保護する集積回路を同一半導体基板に集積した半導体装置に関する。
図7は、ステッピングモータの要部構成図であり、同図(a)は全体図、同図(b)はロータ97とコイル90の配置図である。ステッピングモータはロータ97とロータ97を回す4つのコイル90(91〜94)を備える。制御回路501a〜501dは前記のコイル91〜94に流れる各電流を制御するnMOSFET(制御回路501a〜501dの出力段nMOSFET51a〜51d)と、図示しない各種検出回路(過熱検出回路、過電流検出回路など)および保護回路を備える。この他に、電源としてのバッテリーBが必要になる。
前記のコイル91〜94はロータ97の周りに4つ配置され、対向する2つのコイル91,93(または92,94)は同一の例えば鉄心95,96にそれぞれ巻かれて相互インダクタンスを有する。そのため、この鉄心入りコイル91,93または鉄心入りコイル92,94を相互インダクタンス負荷と称する。同一の鉄心95に巻かれた2つのコイル(1対のコイル91,93)にそれぞれ接続する1対の出力段nMOSFET51a,51cは互いにコンプリメンタリー動作(相補動作:一方がオンするとき、他方はオフするという動作のこと)する。また、同一の鉄心96に巻かれた2つのコイル(1対のコイル92,94)にそれぞれ接続する1対の出力段nMOSFET51b,51dも互いにコンプリメンタリー動作する。このコイル91〜94をロータ97の周りに4つ配置してロータ97に回転力を与える。
前記の1つのコイル90と1つの制御回路501の出力段nMOSFET51で1つのアームを構成する。尚、符号90はコイル91〜94付けた総称の符号であり、51は出力段nMOSFET51a〜51dに付けた総称の符号である。また、同様に501は制御回路501a〜501dに付けた総称の符号である。
このステッピングモータは4つのアームで制御される。第1アーム〜第4アームには相互インダクタンス負荷であるコイル91〜94をそれぞれ通る負荷電流が流れる。各アームにはそれぞれ1つの制御回路501が設けられている。これらのアームを備えたステッピングモータは、例えば、自動車の排ガス再循環などに用いられる。そのため、以下、アームのことをEGRと称す。EGRとはExaust Gas Recirulation(排ガス再循環)の略である。また、前記の第1アーム〜第4アームは、ここではEGR1〜EGR4と称し、それぞれはコイル91〜94と出力段nMOSFET51a〜51dで構成される。
制御回路501は入力端子であるIN端子(IN)、出力端子であるOUT端子(OUT)、ステータス端子(状態出力端子)であるST端子(ST)、グランド端子であるGND端子(GND)の4つの端子を有している。
図8は、図7のEGR1とEGR3を簡略化したブロック図である。EGR1がオフしてEGR3がオンすると相互インダクタンス負荷である鉄心95入りコイル3により点線の経路で寄生ダイオード(符号なし)を介して電源Bを充電する向きに電流が流れる。このとき、OUT端子3がマイナス極性となる。インダクタンスのエネルギーが消滅すると、既にオン状態となっているEGR3のMOSFET部51cを介して正規の電流が誘導負荷(コイル93)に流れて正常動作に移行する。尚、タイミングジェネレータからの信号により制御回路501が駆動される。
図9は、図7で示す制御回路501の詳細回路図である。制御回路501a〜501dの回路構成は全て同じである。制御回路501は、OUT端子の電圧を分圧する分圧抵抗64,65、寄生ダイオード部53とnMOSFET部52で構成される出力段nMOSFET501を備える。また、制御回路501は、出力段nMOSFET501のドレイン52bとゲート52aの間に接続するダイナミッククランプツェナーダイオード54を備える。このダイナミッククランプツェナーダイオード54は、互いに逆直列接続するツェナーダイオード54a,54bで構成される。
また、制御回路501は、出力段nMOSFET51のゲート52aに接続し保護動作時ゲート電荷引き抜き回路55(図10)を構成するnMOSFET55aを備える。さらに、nMOSFET55aのドレイン(符号なし)に接続る抵抗63と、抵抗63に接続し定電流源56a(デプレッションMOSFET56b)からなる通常動作時ゲート電荷引き抜き回路56を備える。また、制御回路501は、定電流源56aと抵抗63の接続点63aに接続し、過熱検出回路59、過電流検出回路60のそれぞれに接続するロジック回路57を備える。
ST端子には、ツェナーダイオード66bと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知(断線検知)するためのnMOSFET58aとが接続される。さらに、ロジック回路57から異常信号が出たときに、ST端子に異常信号を伝達するnMOSFET58bからなるST−MOS回路58が接続される。
また、制御回路501は、ツェナーダイオード66cのカソードとロジック回路57に接続するIN端子、各nMOSFETのソースに接続するGND端子、出力段nMOSFET51のドレインおよび分圧抵抗64,65に接続するOUT端子を備える。
ST−MOS回路58が断線を検知する方法は以下の通りである。負荷に異常が無いときでは、出力段のnMOSFET51がオフすると、OUT端子の電圧は上昇する。そのため、2つの抵抗65の結節点から取り出される電圧も上昇して、nMOSFET58aはオンする。nMOSFET58aのドレイン電極はST端子に接続しているため、負荷に異常が無い(正常である)ときの状態検出信号が、ST端子に出力される。
一方、OUT端子に接続する負荷(コイル90)が焼切れるあるいはコネクタが外れるといった断線が生じた場合、負荷は開放され、電源電圧は負荷の部分で保持される。そのため、OUT端子の電圧は上昇せず、2つの抵抗65の結節点から引き出される電圧も上昇しない。このときnMOSFET58aはオフのままであり、負荷が開放され断線されている状態の状態検出信号を、ST端子から出力することができる。
また、同じくST−MOS回路58において、nMOSFET58aと並列に接続されたnMOSFET58bの動作については、以下の通りである。ロジック回路57が出力段nMOSFET51の過熱あるいは過電流といった異常状態を検知したときは、ロジック回路57は異常信号(論理ハイ、H)をnMOSFET58bのゲート電極に出力する。これにより、nMOSFET58bがオンとなり、状態検出信号(異常信号)がST端子に出力される。
ST端子の外部には図示しない制御装置(マイコン等)が接続される。出力段nMOSFET51へのゲート信号の論理値と、ST端子に出力される信号の論理値と組合せによって、異常の無い状態か、あるいは上記のいずれかの異常状態にあるかを、制御装置が判断する。
図10は、n半導体基板70に図6の制御回路501を形成した従来の半導体装置500の要部断面図である。制御回路501a〜501dの回路構成は全て同じである。また、制御回路501を構成するバッテリーBなどは外付けである。
半導体装置500は、縦型の出力段nMOSFET51を備える。また、半導体装置500には、n半導体基板70の表面層に形成される複数のpウェル領域71,73,76が形成される。また、半導体装置500は、複数のうち一つのpウェル領域76の表面層に形成されるロジック回路57、図示しない過熱検出回路59、過電流検出回路60を備える。さらに、保護動作時ゲート電荷引き抜き回路55の横型nMOSFET55aおよび通常動作時ゲート電荷引き抜き回路56を備える。
GND配線と接続するn型の領域として、他のpウェル領域71の表面層に形成される出力段nMOSFET51のnソース領域72(ソース52c)を備える。さらに別のpウェル領域73の表面層に形成されるダイナミッククランプツェナーダイオード54を構成するツェナーダイオード54a(n半導体基板70内に形成)のnカソード領域74を備える。他に、n半導体基板70の表面層に形成されるGNDと接続するn領域75を備える。
ST端子(ST)は、前記のpウェル領域76に形成されるとともにST−MOS回路58を構成する横型のnMOSFET58bのnドレイン領域79に、抵抗67eを介して接続する。IN端子(IN)は、ゲート配線68を介して、出力段nMOSFET51のゲート52aと抵抗63に接続する。OUT端子(OUT)は、n半導体基板70の裏面全体に形成された電極に接続される。n半導体基板70の裏面全体に形成された電極は、出力段nMOSFET51のドレイン電極となる。
GND端子(GND)は、出力段nMOSFET51のnソース領域72、保護動作時ゲート電荷引き抜き回路55を構成する横型nMOSFET55aのnソース領域(符号なし)に接続する。また、GND端子は、通常動作時ゲート電荷引き抜き回路56を構成する定電流源56aとなるデプレッションMOSFET56bのnソース領域78と接続する。さらに、ロジック回路57の横型nMOSFET57a、57bのnソース領域(符号なし)およびST端子(ST)に接続するnMOSFET58bのnソース領域79およびpウェル領域76と、それぞれ接続する。
他に、横型のnMOSFET55aのnドレイン領域(符号なし)およびデプレッションMOSFET56bのnドレイン領域77はゲート配線68に接続する。IN端子とGND端子に接続するサージ保護用のツェナーダイオード81と、GND端子とST端子に接続するツェナーダイオード82を備える。
また、出力段nMOSFET51のpウェル領域71とnソース領域72(ソース52c)は共にグランドGNDに接続する。このpウェル領域71とn半導体基板70で出力段nMOSFET51の寄生ダイオード部53を形成する。
図9の過熱検出回路59、過電流検出回路60、ロジック回路57、保護動作時ゲート電荷引き抜き回路55および通常動作時ゲート電荷引き抜き回路56は、図10のpウェル領域内76に形成され、それぞれが一定の距離離すことで自己分離されている。
図11は、図7のEGR1〜EGR4の動作波形図であり、同図(a)は各VIN波形図、同図(b)は同図(a)のEGR3のIOUT3波形図である。同図(b)のD部のIOUT3の波形は同図(a)のC部におけるEGR3のVIN3に対応するIOUT3の波形である。
EGR1のVIN1に対してEGR2のVIN2、EGR2のVIN2に対してEGR3のVIN3、EGR3のVIN3に対してEGR4のVIN4の位相は、VINのパルス幅の半分の時間だけそれぞれ遅れがある。このVINはゲート配線68を伝達されて出力段nMOSFET51のゲート電圧となる。このVINがHレベルのときにEGRの出力段nMOSFET51には負荷電流が流れる。EGR1〜EGR4が順にオン状態になることでロータ97が回転し、コイル90とロータ97からなるステッピングモータが回転動作する。このステッピングモータが回転動作することで、例えば、図示しない自動車の排ガスを流す経路に設けられた弁の開閉が行なわれ、排ガスの再循環が行なわれる。
EGR1を構成する出力段nMOSFET51aとEGR3を構成する出力段nMOSFET51cは一方がオン状態のとき他方はオフ状態となるコンプリメンタリー動作(相補動作)をする。つまり、EGR1とEGR3は相補関係にある。そのため、EGR1のVIN1の立下り時点がEGR3のVIN3の立ち上がり時点となる(Cの箇所)また、EGR2とEGR4も同様にコンプリメンタリー動作をする。
図12は、EGR3の制御回路501cのVIN3,VST3,VOUT3,IOUT3の波形図とEGR1の制御回路501aのVIN1,VST1,VOUT1,IOUT1の波形図である。VINは入力される入力電圧(ゲート電圧、制御電圧ともいう)、VSTはST端子の電圧、VOUTはOUT端子の電圧で出力段nMOSFET51のドレイン電圧、IOUTはOUT端子に流れる電流であり出力段nMOSFET51に流れるドレイン電流である。このIOUTはEGRのコイル90(相互インダクタンス負荷)に流れる負荷電流である。
図12において、時刻tでVIN3にオン信号、VIN1にオフ信号が入力されたとする。出力段nMOSFET51は、ミラー容量による遅れ後のtにおいて、電流IOUT1は0となり、VOUT1は電源電圧となる。このEGR1の出力段nMOSFET51aがオンからオフに変わる時点tで、EGR3の出力段nMOSFET51cはオフからオンに移行する。すなわち、VOUT3が立ち下がる。t後の過程では、EGR1のコイル91との相互インダクタンスの影響により、グランドGNDからバッテリーBに向かって、EGR3のコイル93に逆向きの電流(逆電流)が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点、すなわち順電流が逆電流を上回った時刻tで、バッテリーBからグランドGNDに向う電流(順電流)に切り替る。この逆電流はバッテリーBを充電する(回生される)。
また、それを防止するために相互インダクタンス負荷に還流ダイオードを設ける場合がある。
また、特許文献1では、半導体装置は、負荷装置をスイッチング制御するためのパワー半導体素子、および負荷装置の異常を検出する半導体集積回路を備え、さらにパワー半導体素子の出力端子電圧を抵抗分圧するプルダウン用の分圧回路、分圧回路を構成するプル
ダウン用抵抗から電源供給を受けて負荷装置の開放検出を行うMOSFET、および半導体集積回路から出力される異常信号によってオン、あるいはオフ動作するMOSFETが内蔵されている。また、負荷装置の開放状態の検出結果を外部に出力する状態出力端子を備えている。この構成とすることで、半導体集積回路への電源供給がなくても、負荷駆動システムにおける負荷開放状態が検出できる半導体装置を提供できることが開示される。
この場合の負荷装置としては、ソレノイドやコイルなどの自己インダクタンス負荷を想定している。
また、特許文献2では、負荷に流す電流をオン、オフする第一のスイッチング手段と、前記負荷に流れる電流を検出する電流検出手段と、この電流検出手段と負荷との接続をオン、オフする第二のスイッチング手段と、この第二のスイッチング手段と前記第一のスイッチング手段とを制御する制御手段とをもつ半導体装置が記載されている。この半導体装置において、前記制御手段は、負荷の駆動開始時には前記第一のスイッチング手段をオンした後に前記第二のスイッチング手段をオンし、前記電流検出手段は、過電流を検出したとき、前記第一のスイッチング手段のみをオフする。この構成により、負荷短絡時に半導体素子を確実かつ迅速にオフさせ、負荷短絡から半導体素子を保護する半導体装置を提供できることが記載されている。この場合もソレノイドやコイルなどの自己インダクタンス負荷を想定している。
また、特許文献3では、誘導負荷の逆電流に起因して出力よりもGNDが高電位となったとき、自己診断出力が繋がるMOSFETの寄生トランジスタがオンしないように、常時オンのデプレッション型MOSFETのドレインから前記のMOSFETのバックゲートに電位を供給し、寄生トランジスタをオンさせないことが記載されている。この場合はステッピングモータなどの相互インダクタンス負荷を想定している。
特開2010−110093号公報 特開2000−12853号公報 特開2011−239242号公報
図13(a)は、EGR3の半導体装置500cの断面図であり、EGR1の出力段nMOSFET51aがオフ期間にEGR3の半導体装置500cに流れる逆電流の電流経路(ホ、ヘ)を示す図である。図12の時刻t〜tでは、EGR3のコイルに起因して逆電流が半導体装置500cに流れる。EGR3の半導体装置500cに流れる逆電流の経路は、出力段nMOSFET51cの寄生ダイオード部53に流れる電流の経路(ホ)とpウェル領域76からn半導体基板70に流れる電流の経路(へ)になる。
一方、pウェル領域76表面には、複数のn型の領域が形成されており、その一部はゲート配線68を介してIN3端子へ、あるいは抵抗67eを介してST3端子に接続する。このn型の領域(nコレクタ領域)、pウェル領域76(pベース領域)およびn半導体基板70(nエミッタ領域)は、寄生トランジスタ88を形成している。図13(b)は、この寄生トランジスタ88の断面模式図である。およそ0VのGND3端子から約−0.6VのOUT3端子に逆電流が流れているので、pウェル領域76とn半導体基板70とのpn接合に順方向バイアスが印加されている。すなわち、pn接合の内蔵電位(Vbi)の分だけ電圧降下が生じており、この電圧降下がOUT3端子の−0.6Vとなる。これにより、図13(b)のように、pウェル領域76からn半導体基板70に正孔が注入される。
また、順バイアスされているpn接合では、n半導体基板70からpウェル領域76に電子が注入される。IN3端子は、GND3端子に対して何らかの正の電圧が印加されているので、IN3端子に接続するn型の領域とpウェル領域76とのpn接合は逆バイアスが印加されている。そのため、pウェル領域76(pベース領域)に注入された電子は、濃度を減少させつつも、その一部がIN3端子に接続するn型の領域に達する。このように電子がn型の領域に達することにより、IN3端子からOUT3端子に向かって、寄生トランジスタ88のコレクタ電流Inpnが流れることになる。
ST3端子にはIN3端子のように電圧が印加されていないが、ST3端子に接続するn型の領域にも同様に電子は到達する。このため、ST3端子からOUT3端子に向かって、コレクタ電流Inpnが流れる。このST3端子からのInpnにより、ST3端子の電圧はn半導体基板70と同電位になる。そのため、逆電流が流れている期間はST端子の電圧はn半導体基板70と同電位のLレベルとなる。本来、ST端子の電圧がHレベルであるべき期間にLレベルになるため、ST端子の電圧が入力されるマイコン(MC)に誤検出が生じる。
また、前記したように、還流ダイオードを設けると部品点数が増加しコストアップになる。
また、特許文献1、2では、自己インダクタンス負荷を想定しており、前記した相互インダクタンス負荷に接続するパワー半導体素子について、OUT端子がマイナス極性になることによって引き起こされる寄生トランジスタの誤動作については記載されていない。
また、特許文献3では、デプレッションMOSFET内の寄生トランジスタの動作は、例えば、pウェル領域の不純物濃度にばらつきが生じた場合には不安定になり易い。このため、寄生トランジスタが動作しない場合には、自己診断出力が繋がるMOSFETの寄生トランジスタが誤動作してDIAG端子(ST端子に相当する)から、常時正規の電圧を維持することができない。
この発明の目的は、前記の課題を解決して、相互インダクタンス負荷に接続し、半導体装置内に形成される寄生トランジスタの動作を抑制し、ST端子の電圧を常時正規の電圧に維持することができる半導体装置を提供することにある。
前記の目的を達成するために、本発明によれば、相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、該出力段スイッチング素子の異常を検出する検出回路と、前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、を有する制御回路を備え、前記状態検知回路と前記制御回路のグランドとを直列接続する分圧ダイオードを備える構成の半導体装置とする。
前記出力段スイッチング素子の高電位端子が出力端子であるとともに前記負荷の一方の端子に接続し、該負荷の他方の端子が電源の高電位側に接続し、該電源のグランドを前記制御回路のグランドにすると好ましい。
前記検出回路と前記ロジック回路が形成される第1導電型の第1ウェル領域と、前記状態検知回路が形成される第1導電型の第2ウェル領域と、を有し、前記第1ウェル領域と前記第2ウェル領域が第2導電型の半導体層の表面層に形成され、前記第1ウェル領域と前記第2ウェル領域とが離間し、前記第1ウェル領域および前記出力段スイッチング素子の低電位端子が前記グランド側に接続され、前記状態検知回路は前記第2ウェル領域表面に形成された第2導電型横型MOSFETで構成され、前記第2ウェル領域が前記横型MOSFETのバックゲートであり、該バックゲートに前記分圧ダイオードのカソードが接続し、前記第2ウェル領域が前記分圧ダイオードのアノードを介して前記電源のグランドに接続され、前記出力段スイッチング素子の高電位側となる前記半導体層が前記電源の高電位側に接続する構成にすると好ましい。
また、前記第1ウェル領域と前記半導体層との第1pn接合に順バイアス印加された電圧が、前記分圧ダイオードの第2pn接合に印加された電圧と、前記第2ウェル領域と前記半導体層との第3pn接合に印加された電圧との和に等しくなるようにすると好ましい。
また、前記第2pn接合の電圧を、該第2pn接合のビルトイン電圧より小さくすると好ましい。
また、前記第3pn接合の電圧を、該第3pn接合のビルトイン電圧より小さくすると好ましい。
また、前記第1ウェル領域と前記第2ウェル領域との離間距離を、10μm以上500μm以下にすると好ましい。
また、前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されると好ましい。
また、前記酸化膜は、前記第1ウェル領域および第2ウェル領域の両方と離間するように前記半導体層表面に形成された第3ウェル領域上に形成されると好ましい。
また、前記第2ウェル領域と第3ウェル領域との離間距離が、10μm以上500μm以下であると好ましい。
また、前記出力段スイッチング素子が、第2導電型の縦型のMOSFETであると好ましい。
また、前記第1ウェル領域と前記第2ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
また、前記第2ウェル領域と前記第3ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
また、前記分圧ダイオードが、ポリシリコンで形成されると好ましい。
また、前記分圧ダイオードが横型の拡散ダイオードであり、該横型の拡散ダイオードが、前記第1ウェル領域の拡散深さより深く、前記第1ウェル領域の不純物濃度より高く、かつ前記第1ウェル領域と前記第2ウェル領域から離して形成される第1導電型の第3ウェル領域の表面層に形成されると好ましい。
また、前記状態検知回路を構成する前記第2導電型の横型MOSFETの少なくともソース領域が、前記第2ウェル領域に重ねて選択的に形成され、前記ソース領域が前記第2ウェル領域内に形成される第1導電型の第4ウェル領域の表面層に形成され、該第4ウェル領域の拡散深さが前記第2ウェル領域の拡散深さより深く、前記第4ウェル領域の不純物濃度が前記第2ウェル領域の不純物濃度より高く、前記第4ウェル領域が前記分圧ダイオードのカソードに接続する構成にすると好ましい。
この発明によれば、相互インダクタンス負荷に接続する半導体装置において、GND端子にダイオードのアノードを接続し、カソードをST−MOS回路を構成する横型nMOSFETのバックゲートに接続する。これにより、横型nMOSFETの寄生トランジスタが誤動作することを抑制できて、ST端子は常時正規の電圧を維持することができる。
この発明の半導体装置100,200を用いた制御回路101の要部回路図である。 この発明の実施の形態1に係る半導体装置100の要部断面図である。 EGR3の制御回路101cのVIN3、VST3、VOUT3、IOUT3とEGR1の制御回路101aのVIN1、VST1、VOUT1、IOUT1の各波形図である。 EGR1の出力段nMOSFET1aがターンオフし、EGR3の出力段nMOSFET1cがターンオンする場合を説明した半導体装置100cの断面図(a)と、分圧ダイオードによる電圧分担を模式的に示す断面図(b)である。 この発明の実施の形態2に係わる半導体装置200の要部断面図である。 半導体装置200の変形例を示す要部断面図である。 ステッピングモータの要部構成図であり、(a)は全体図、(b)はロータ97とコイル90の配置図である。 図7のEGR1とEGR3を簡略化したブロック図である。 図7で示す制御回路501の詳細回路図である。 n半導体基板70に図6の制御回路501を形成した従来の半導体装置500の要部断面図である。 図7のEGR1〜EGR4の全体の動作波形図である。 EGR3の制御回路501cのVIN3,VST3,VOUT3,IOUT3の波形図とEGR1の制御回路501aのVIN1,VST1,VOUT1,IOUT1の波形図である。 EGR1の出力段nMOSFET51aがオフ期間にEGR3の半導体装置500cに流れる逆電流の電流経路(ホ、ヘ)を示す半導体装置500cの断面図(a)と、寄生トランジスタの動作を示す断面模式図(b)である。 この発明の実施の形態1にかかる分圧ダイオード40の断面図である。
図1は、この発明の半導体装置100を用いた制御回路101の要部回路図である。制御回路101は、OUT端子の電圧を分圧する分圧抵抗14,15、寄生ダイオード部3とnMOSFET部2で構成される出力段nMOSFET1を備える。また、出力段nMOSFET1のドレイン2bとゲート2aの間に接続するダイナミッククランプツェナーダイオード4を備える。このダイナミッククランプツェナーダイオード4は、互いに逆直列接続するツェナーダイオード4a,4bで構成される。制御回路101は、前述のEGR1、EGR2、EGR3、EGR4に対応して、それぞれ制御回路101a、制御回路101b、制御回路101c、制御回路101dとなる。
また、制御回路101は、出力段nMOSFET1のゲート2aに接続し保護動作時ゲート電荷引き抜き回路5を構成するnMOSFET5aを備える。また、nMOSFET5aのドレイン(符号なし)に接続する抵抗13と、抵抗13に接続し定電流源6aからなる通常動作時ゲート電荷引き抜き回路6を備える。
また、定電流源6aとなるデプレッションMOSFET6bと抵抗13の接続点13aに接続し、過熱検出回路9、過電流検出回路10のそれぞれに接続するロジック回路7を備える。過電流検出は、分圧抵抗14の結節点14aから引き出された検出ラインを過電流検出回路10に接続することにより行う。
ST端子には、ツェナーダイオード16bと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知(断線検知)するための横型nMOSFET8aが接続する。断線検知は、分圧抵抗15の接続点15aから引き出される断線検出ライン19を横型MOSFET8aのゲートに接続することによって、前述の図9の説明と同様の方法により行う。さらに、ST端子には、ロジック回路7から異常信号が出たときに、ST端子に異常信号を伝達する横型nMOSFET8bが接続する。異常検出についても、前述の図9と同様の方法に行う。このように制御回路101は、これらの横型nMOSFET8a、8bからなるST−MOS回路8とを備える。
また、ツェナーダイオード16cのカソードとロジック回路7に接続するIN端子、各nMOSFETのソースに接続するGND端子、出力段nMOSFET1のドレインおよび分圧抵抗14,15に接続するOUT端子を備える。
ST−MOS回路8を構成する横型nMOSFET8aおよび横型nMOSFET8bのバックゲートには、分圧ダイオード40(41)が直列に接続し、アノードはGND端子に接続する。
つぎに、実施の形態を以下の実施例で具体的に説明する。尚、下記において、第1導電型はp型、第2導電型はn型で示したが、逆の場合もある。
(実施の形態1)
図2は、この発明の実施の形態1に係る半導体装置100の要部断面図である。図1に示す制御回路101が、同一のn半導体基板20表面に形成される。制御回路101を構成するバッテリーBなどは外付けである。半導体装置100は、前述のEGR1、EGR2、EGR3、EGR4に対応して、それぞれ半導体装置100a、半導体装置100b、半導体装置100c、半導体装置100dとなる。
半導体装置100は、縦型の出力段nMOSFET1を備える。また、半導体装置100は、n半導体基板20の表面層に形成される複数のpウェル領域21,23,26,26aを備える。さらに、複数のうち一つのpウェル領域26の表面層に形成されるロジック回路7、図示しない過熱検出回路9、過電流検出回路10を備える。また、保護動作時ゲート電荷引き抜き回路5の横型nMOSFET5aおよび通常動作時ゲート電荷引き抜き回路6を備える。
ST−MOS回路8を構成するpウェル領域26aの表面層には、横型nMOSFET8a,8bを備える。pウェル領域26aは分圧ダイオード40のカソード40aに接続し、アノード40bはGND端子に接続する。また、pウェル領域26aは横型nMOSFET8a,8bのバックゲートになる。
GND配線と接続するn型の領域として、その他のpウェル領域21の表面層に形成される出力段nMOSFET1のnソース領域22(ソース2c)を備える。さらに別のpウェル領域23の表面層に形成されるダイナミッククランプツェナーダイオード4を構成するツェナーダイオード4a(n半導体基板20内に形成)のnカソード領域24を備える。ダイナミッククランプツェナーダイオード4のツェナーダイオード4bのカソードは、抵抗17a、抵抗13、抵抗17b等を介してIN端子に接続する。IN端子は、抵抗17cを介してGND端子に接続する。他に、n半導体基板20の表面層に形成されるGNDと接続するn領域25を備える。
ST端子(ST)は、前記のpウェル領域26aに形成されるとともにST−MOS回路8を構成する横型nMOSFET8bのnドレイン領域29に、抵抗17eを介して接続する。また、ST端子は抵抗17dを介して電源Bの高電位側端子に接続し、電源Bの低電位側端子はグランド(GND)に接続される。IN端子(IN)は、ゲート配線18を介して、出力段nMOSFET1のゲート2aと抵抗13に接続する。さらに、ST端子は、断線検知の信号あるいは異常信号を処理するためのマイコン等に接続される。
OUT端子(OUT)は、n半導体基板20の裏面全体に形成された電極に接続される。n半導体基板20の裏面全体に形成された電極は、出力段nMOSFET1のドレイン電極となる。
GND端子(GND)は、出力段nMOSFET1のnソース領域22、保護動作時ゲート電荷引き抜き回路5を構成する横型nMOSFET5aのnソース領域(符号なし)が接続する。さらに、GND端子(GND)は、通常動作時ゲート電荷引き抜き回路6を構成する定電流源6aとなるデプレッションMOSFET6bのnソース領域28、ロジック回路7の横型nMOSFET7a、横型nMOSFET7bのnソース領域(符号なし)が接続する。また、ST端子(ST)に接続する横型nMOSFET8bのnソース領域29aおよびpウェル領域26とがそれぞれ接続する。
他に、横型nMOSFET5aのnドレイン領域(符号なし)およびデプレッションMOSFET6bのnドレイン領域27は、ゲート配線18に接続する。IN端子とGND端子に接続するサージ保護用のツェナーダイオード31と、GND端子とST端子に接続するツェナーダイオード32を備える。
また、出力段nMOSFET1のpウェル領域21とnソース領域22(ソース2c)は、共にグランドGNDに接続する。このpウェル領域21とn半導体基板20で出力段nMOSFET1の寄生ダイオード部3を形成する。
また、前記のpウェル領域26とpウェル領域26aの間の間隔Lは、pウェル領域26からn半導体基板20に注入される正孔の拡散長以上に離すと、互いの領域に形成されたMOSFET同士がほぼ干渉することなく、電気的に分離することができる。例えば、L=10μm程度離せばよく、20μm以上、さらに50μm以上とすると、互いが干渉しなくなるのでよい。さらに正孔の拡散長は、n半導体基板20の濃度にもよるが、約100μm以上であるので、100μm以上とすると、十分干渉を抑えられる。一方、この間隔Lを大きくすると、半導体装置100のチップサイズが大きくなり好ましくないので、例えば500μm以下とすればよい。すなわち、間隔Lは、10μm以上500μm以下、好ましくは20μm以上200μm以下、さらには50μm以上100μm以下であるとよい。あるいは、200μm以上500μm以下であってもよい。
前記の分圧ダイオード40はn半導体基板20上に絶縁膜を介して例えばポリシリコンで形成されたツェナーダイオードなどである。図14は、分圧ダイオード40の断面図である。n半導体基板20の表面にpウェル領域26bが形成され、その表面上に熱酸化あるいは化学気相成長(CVD)といった方法で形成された酸化膜61を備える。この酸化膜61の表面にポリシリコン膜が形成されている。このポリシリコン膜にドーパントのイオン注入および熱処理によって、nカソード領域42aとpアノード領域42bを有するツェナーダイオードであるポリシリコンダイオード42が形成されている。このポリシリコンダイオード42が、分圧ダイオード40である。分圧ダイオード40のnカソード領域42aは、pウェル領域26bと離間して形成されたpウェル領域26aに電気的に接続する。このpウェル領域26aには、ST−MOS回路8を構成する横型nMOSFET8aおよび8bのバックゲートである。なお、pウェル領域26aとpウェル領域26bとの離間距離も、前述のpウェル領域26とpウェル領域26aの間の間隔Lと同様でよい。
なお、出力段nMOSFETの耐圧が100V以下、あるいは300V以下といった低耐圧の場合は、前述のpウェル領域26bは無くても良い。一方、出力段nMOSFETの耐圧が300V以上であったり、出力段がIGBTといった600V以上の高耐圧のスイッチング素子であったりする場合は、前述のpウェル領域26bを形成するとよい。スイッチング素子が高耐圧の場合、pウェル領域26bが無いと、分圧ダイオード40のポリシリコンとn半導体基板20の表面との間に、数100Vの電圧が印加される場合がある。その際、印加された電圧が酸化膜61の絶縁耐圧をこえて、絶縁破壊が発生する可能性がある。そこで、ポリシリコンの下部にpウェル領域26bを形成しておけば、空乏層はpウェル領域26bのpn接合に形成されるので、酸化膜には電圧が印加されず、絶縁破壊を防ぐことができる。
図1の過熱検出回路9、過電流検出回路10、ロジック回路7、保護動作時ゲート電荷引き抜き回路5および通常動作時ゲート電荷引き抜き回路6は、図2のpウェル領域26内部に形成され、それぞれが一定の距離離すことで自己分離されている。
尚、図中の符号で18はIN端子と出力段nMOSFET1のゲート2aを結ぶゲート配線であり、19は断線検出ラインである。
図3は、EGR3の制御回路101cのVIN3、VST3、VOUT3、IOUT3とEGR1の制御回路101aのVIN1、VST1、VOUT1、IOUT1の各波形図である。また、EGR3およびEGR1の構成は図7、図8の構成と同じである。VIN1,3は入力される入力電圧(ゲート電圧、制御電圧)である。VST1,3はST端子の電圧である。VOUT1,3は出力端子の電圧で出力段nMOSFET1a,1cのドレイン電圧である。IOUT1,3は出力段nMOSFET1a,1cに流れるドレイン電流であり、EGR1,3のコイル(相互インダクタンス負荷)に流れる負荷電流である。
図4は、EGR1の出力段nMOSFET1a(図7の51aに相当)がターンオフし、EGR3の出力段nMOSFET1c(図7の51cに相当)がターンオンする場合を説明した図である。図4(a)は、半導体装置100cの断面図(a)、図4(b)は分圧ダイオードによる電圧分担を模式的に示す断面図である。
図3において、時刻tでVIN3にオン信号、VIN1にオフ信号が入力されたとする。出力段nMOSFET1は、ミラー容量による遅れ後の時刻tにおいて、電流IOUT1は0となり、VOUT1は電源電圧となる。このEGR1の出力段nMOSFET1aがオンからオフに変わる時刻tで、EGR3の出力段nMOSFET1cはオフからオンに移行する。すなわち、VOUT3が立ち下がる。時刻t後の過程では、EGR1のコイル91との相互インダクタンスの影響により、グランドGNDからバッテリーBに向かって、EGR3のコイル93(図7)に逆向きの電流(逆電流)が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点、すなわち順電流が逆電流を上回った時刻tで、バッテリーBからグランドGNDに向う電流(順電流)に切り替る。この逆電流はバッテリーBを充電する(回生される)。
このように、EGR3に接続する相互インダクタンス負荷(図7のコイル93に相当)には、OUT端子がマイナス極性、GND端子がプラス極性になるように起電力が発生する。この起電力により、図3(a)に示すように、GND端子からOUT端子に向かって電流IOUT3が流れる。この電流IOUT3は出力段nMOSFET1c(図7のnMOSFET501cに相当)の寄生ダイオード部3に流れる電流I1、pウェル領域26を介して流れる電流I2、分圧ダイオード40を介して流れるI3に分かれる。
前述のように図3の時刻t1〜t2では、pウェル領域26を介して流れる電流I2により、pウェル領域26とn半導体基板20のpn接合fに立ち上がり電圧V1(内蔵電位に関係する)が発生する。この立ち上がり電圧V1は、例えば、0.6〜0.7Vである。GND端子に接続する分圧ダイオード40は、アノード40bとカソード40aとの間にpn接合jを有する。また、図4(b)に示すように、分圧ダイオード40のカソード40aと直列接続するpウェル領域26aとn半導体基板20との間にもpn接合kを有する。立ち上がり電圧V1は、pn接合jおよびpn接合kに印加される。
立ち上がり電圧V1(≒0.7V)は、分圧ダイオード40のpn接合jに印加される電圧V2と、pウェル領域26aとn半導体基板のpn接合kに印加される電圧V3に分圧される(V1=V2+V3)。それぞれの電圧V2,V3は、分圧比にもよるが、例えば、均等に分圧されるとした場合には、V2,V3=0.35Vとなる。尚、電圧V1,V2,V3はそれぞれのpn接合f、j、kの順方向電圧である。pn接合j、kに印加される分圧される電圧V2,V3(=0.35V)は、分圧比によらず、ともにpn接合j、kの立ち上がり電圧(0.7V)より低くなる。そのため、pn接合j、kには極めて小さな電流が流れるだけである。つまり、pn接合kにはpn接合fの立ち上がり電圧(0.7V)より低い電圧が印加され、pn接合kの立ち上がり電圧(0.7V)より低くなるため、寄生トランジスタ38は動作しない。これにより、ST−MOS回路8は誤動作せず、ST端子には正常な信号が入力される。
pウェル領域26aは横型nMOSFET8a,8bのバックゲートであり、このバックゲートは、寄生トランジスタ38のベースqとなる。この寄生トランジスタ38がオン状態になるためには、pウェル領域26aとn半導体基板20のpn接合kにV3=0.7Vの電圧を印加する必要がある。つまり、ベースqに0.7Vの電圧を印加する必要がある。しかし、バックゲートに分圧ダイオード40を直列に接続するため、ベースqにはV1より小さい電圧しか印加されない。これにより、前記したように、寄生トランジスタ38はオン動作しない。その結果、OUT端子がマイナス極性、GND端子がプラス極性になった場合にも、ST動作への影響が抑制されて、ST端子の電圧が正規の電圧に維持される。
分圧ダイオード40を1個でなく、複数個直列接続して形成した場合には、寄生トランジスタ38のベースqに印加される電圧は低くなり、さらに動作し難くなるので好ましい。しかし、直列数を増加させるとpウェル領域26aの電位状態が不安定になり易いので、5個程度以下になるようにするのがよい。
(実施の形態2)
図5は、この発明の実施の形態2に係わる半導体装置200の要部断面図である。図2の半導体装置100との違いは、分圧ダイオード40をn半導体基板に取り込み拡散形成した横型の拡散ダイオード41とした点である。この横型の拡散ダイオード41はn半導体基板20に形成される。
図2で示すpウェル領域26とpウェル領域26aの間に新たにpウェル領域26bを設ける。このpウェル領域26bの不純物濃度をpウェル領域26,26aより高くする。この高い不純物濃度を有するpウェル領域26b内に図2に示す分圧ダイオード40に相当する横型の拡散ダイオード41を形成する。この拡散ダイオード41はnカソード領域41aとpアノード領域41bを有している。
pウェル領域26aには横型nMOSFET8b(8a)を形成する。また、横型nMOSFET8b(8a)のnソース領域29aに重なるようにpウェル領域26bと同程度の高い不純物濃度のpウェル領域26cを形成する。さらにこのpウェル領域26cにnソース領域29aから離して高濃度のpコンタクト領域26d(横型nMOSFET8b(8a)のバックゲートとなる)を形成する。前記の拡散ダイオード41のnカソード領域41aとpコンタクト領域26d(バックゲート)を接続する。
GND端子の電位は、pウェル領域26とn半導体基板のpn接合fの電圧の0.7Vになる。この0.7Vの電圧は、拡散ダイオード41のpn接合jと、pウェル領域26aとn半導体基板のpn接合kで分圧され、pウェル領域26aの電圧(前記のV3に相当する)は、例えば、0.35Vになる。このpウェル領域26aは寄生トランジスタ38のベースqとなり、このベースqに印加される電圧が0.35Vでは寄生トランジスタ38はオン状態にならない。その結果、前記と同様にST端子の電圧は常時正規の電圧を維持することができる。
pウェル領域26b、26cを高濃度にする理由は以下の通りである。このpウェル領域26b、26cとn半導体基板20のpn接合の立ち上がり電圧がpウェル領域26aとn半導体基板20のpn接合kの立ち上がり電圧よりも高くなり、pウェル領域26b、26cからn半導体基板20に抜ける電流を抑制することができる。また、横型の拡散ダイオード41のnカソード領域41a〜pウェル領域26b〜n半導体基板20で形成される寄生トランジスタ38aをオンし難くできる。
さらに、横型nMOSFET8b(8a)のnドレイン領域29側にも、図5の点線で示すようにpウェル領域26cと同様の不純物濃度でpウェル領域26eを形成すれば、寄生トランジスタ38の面積が小さくなり、一層をオンし難くなる。
前記のpウェル領域26b,26cの間の距離もpウェル領域26,26aの間の距離Lと同程度にするとよい。
さらに、図6に示すように、拡散ダイオード41のpアノード領域41bとnカソード領域41aを接するか、あるいは十分近接させることで、図5に示す拡散ダイオード41の横方向抵抗rを小さくする。これによって、pウェル領域26bからn半導体基板20に抜ける電流を小さくすることができる。その結果、nカソード領域41aから横型nMOSFET8b(8a)のバックゲートとなるpウェル領域26aに確実に電位を伝達することができて、寄生トランジスタ38aをオンし難くすることができる。
1,1a,1c 出力段nMOSFET
2 nMOSFET部
2a ゲート
2b ドレイン
2c ソース
3 寄生ダイオード部
4 ダイナミッククランプツェナーダイオード
4a,4b,16b,16c,31,32 ツェナーダイオード
5 保護動作時ゲート電荷引き抜き回路
6 通常動作時ゲート電荷引き抜き回路
6a 定電流源
6b デプレッションMOSFET
7 ロジック回路
8 ST−MOS回路
5a,7a,7b,8a,8b 横型nMOSFET
9 過熱検出回路
10 過電流検出回路
13,17a,17b,17c,17d,17e 抵抗
13a,14a,15a 接続点
14,15 分圧抵抗
18 ゲート配線
19 断線検出ライン
20 n半導体基板
21,23,26,26a,26b,26c,26e pウェル領域
22,24,28,29a nソース領域
25 n領域
26d pコンタクト領域
27,29 nドレイン領域
38,38a 寄生トランジスタ
40 分圧ダイオード
40a カソード
40b アノード
41 拡散ダイオード
41a,42a nカソード領域
41b,42b pアノード領域
42 ポリシリコンダイオード
61 酸化膜
90,91,93 コイル
97 ロータ
100,100a,100b,100c,100d,200 半導体装置
101,101a,101b,101c,101d 制御回路
IN IN端子
ST ST端子
OUT OUT端子
GND GND端子
この発明は、ステッピングモータなどの相互インダクタンス負荷に流れる負荷電流を制御するパワー半導体素子と、負荷の異常を検出しパワー半導体素子を保護する集積回路を同一半導体基板に集積した半導体装置に関する。
図7は、ステッピングモータの要部構成図であり、同図(a)は全体図、同図(b)はロータ97とコイル90の配置図である。ステッピングモータはロータ97とロータ97を回す4つのコイル90(91〜94)を備える。制御回路501a〜501dは前記のコイル91〜94に流れる各電流を制御するnMOSFET(制御回路501a〜501dの出力段nMOSFET51a〜51d)と、図示しない各種検出回路(過熱検出回路、過電流検出回路など)および保護回路を備える。この他に、電源としてのバッテリーBが必要になる。
前記のコイル91〜94はロータ97の周りに4つ配置され、対向する2つのコイル91,93(または92,94)は同一の例えば鉄心95,96にそれぞれ巻かれて相互インダクタンスを有する。そのため、この鉄心入りコイル91,93または鉄心入りコイル92,94を相互インダクタンス負荷と称する。同一の鉄心95に巻かれた2つのコイル(1対のコイル91,93)にそれぞれ接続する1対の出力段nMOSFET51a,51cは互いにコンプリメンタリー動作(相補動作:一方がオンするとき、他方はオフするという動作のこと)する。また、同一の鉄心96に巻かれた2つのコイル(1対のコイル92,94)にそれぞれ接続する1対の出力段nMOSFET51b,51dも互いにコンプリメンタリー動作する。このコイル91〜94をロータ97の周りに4つ配置してロータ97に回転力を与える。
前記の1つのコイル90と1つの制御回路501の出力段nMOSFET51で1つのアームを構成する。尚、符号90はコイル91〜94付けた総称の符号であり、51は出力段nMOSFET51a〜51dに付けた総称の符号である。また、同様に501は制御回路501a〜501dに付けた総称の符号である。
このステッピングモータは4つのアームで制御される。第1アーム〜第4アームには相互インダクタンス負荷であるコイル91〜94をそれぞれ通る負荷電流が流れる。各アームにはそれぞれ1つの制御回路501が設けられている。これらのアームを備えたステッピングモータは、例えば、自動車の排ガス再循環などに用いられる。そのため、以下、アームのことをEGRと称す。EGRとはExaust Gas Recirulation(排ガス再循環)の略である。また、前記の第1アーム〜第4アームは、ここではEGR1〜EGR4と称し、それぞれはコイル91〜94と出力段nMOSFET51a〜51dで構成される。
制御回路501は入力端子であるIN端子(IN)、出力端子であるOUT端子(OUT)、ステータス端子(状態出力端子)であるST端子(ST)、グランド端子であるGND端子(GND)の4つの端子を有している。
図8は、図7のEGR1とEGR3を簡略化したブロック図である。EGR1がオフしてEGR3がオンすると相互インダクタンス負荷である鉄心95入りコイル3により点線の経路で寄生ダイオード(符号なし)を介して電源Bを充電する向きに電流が流れる。このとき、OUT端子3がマイナス極性となる。インダクタンスのエネルギーが消滅すると、既にオン状態となっているEGR3のMOSFET部51cを介して正規の電流が誘導負荷(コイル93)に流れて正常動作に移行する。尚、タイミングジェネレータからの信号により制御回路501が駆動される。
図9は、図7で示す制御回路501の詳細回路図である。制御回路501a〜501dの回路構成は全て同じである。制御回路501は、OUT端子の電圧を分圧する分圧抵抗64,65、寄生ダイオード部53とnMOSFET部52で構成される出力段nMOSFET501を備える。また、制御回路501は、出力段nMOSFET51のドレイン52bとゲート52aの間に接続するダイナミッククランプツェナーダイオード54を備える。このダイナミッククランプツェナーダイオード54は、互いに逆直列接続するツェナーダイオード54a,54bで構成される。
また、制御回路501は、出力段nMOSFET51のゲート52aに接続し保護動作時ゲート電荷引き抜き回路55(図10)を構成するnMOSFET55aを備える。さらに、nMOSFET55aのドレイン(符号なし)に接続る抵抗63と、抵抗63に接続し定電流源56a(デプレッションMOSFET56b)からなる通常動作時ゲート電荷引き抜き回路56を備える。また、制御回路501は、定電流源56aと抵抗63の接続点63aに接続し、過熱検出回路59、過電流検出回路60のそれぞれに接続するロジック回路57を備える。
ST端子には、ツェナーダイオード66bと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知(断線検知)するためのnMOSFET58aとが接続される。さらに、ロジック回路57から異常信号が出たときに、ST端子に異常信号を伝達するnMOSFET58bからなるST−MOS回路58が接続される。
また、制御回路501は、ツェナーダイオード66cのカソードとロジック回路57に接続するIN端子、各nMOSFETのソースに接続するGND端子、出力段nMOSFET51のドレインおよび分圧抵抗64,65に接続するOUT端子を備える。
ST−MOS回路58が断線を検知する方法は以下の通りである。負荷に異常が無いときでは、出力段のnMOSFET51がオフすると、OUT端子の電圧は上昇する。そのため、2つの抵抗65の結節点から取り出される電圧も上昇して、nMOSFET58aはオンする。nMOSFET58aのドレイン電極はST端子に接続しているため、負荷に異常が無い(正常である)ときの状態検出信号が、ST端子に出力される。
一方、OUT端子に接続する負荷(コイル90)が焼切れるあるいはコネクタが外れるといった断線が生じた場合、負荷は開放され、電源電圧は負荷の部分で保持される。そのため、OUT端子の電圧は上昇せず、2つの抵抗65の結節点から引き出される電圧も上昇しない。このときnMOSFET58aはオフのままであり、負荷が開放され断線されている状態の状態検出信号を、ST端子から出力することができる。
また、同じくST−MOS回路58において、nMOSFET58aと並列に接続されたnMOSFET58bの動作については、以下の通りである。ロジック回路57が出力段nMOSFET51の過熱あるいは過電流といった異常状態を検知したときは、ロジック回路57は異常信号(論理ハイ、H)をnMOSFET58bのゲート電極に出力する。これにより、nMOSFET58bがオンとなり、状態検出信号(異常信号)がST端子に出力される。
ST端子の外部には図示しない制御装置(マイコン等)が接続される。出力段nMOSFET51へのゲート信号の論理値と、ST端子に出力される信号の論理値と組合せによって、異常の無い状態か、あるいは上記のいずれかの異常状態にあるかを、制御装置が判断する。
図10は、n半導体基板70に図6の制御回路501を形成した従来の半導体装置500の要部断面図である。制御回路501a〜501dの回路構成は全て同じである。また、制御回路501を構成するバッテリーBなどは外付けである。
半導体装置500は、縦型の出力段nMOSFET51を備える。また、半導体装置500には、n半導体基板70の表面層に形成される複数のpウェル領域71,73,76が形成される。また、半導体装置500は、複数のうち一つのpウェル領域76の表面層に形成されるロジック回路57、図示しない過熱検出回路59、過電流検出回路60を備える。さらに、保護動作時ゲート電荷引き抜き回路55の横型nMOSFET55aおよび通常動作時ゲート電荷引き抜き回路56を備える。
GND配線と接続するn型の領域として、他のpウェル領域71の表面層に形成される出力段nMOSFET51のnソース領域72(ソース52c)を備える。さらに別のpウェル領域73の表面層に形成されるダイナミッククランプツェナーダイオード54を構成するツェナーダイオード54a(n半導体基板70内に形成)のnカソード領域74を備える。他に、n半導体基板70の表面層に形成されるGNDと接続するn領域75を備える。
ST端子(ST)は、前記のpウェル領域76に形成されるとともにST−MOS回路58を構成する横型のnMOSFET58bのnドレイン領域79に、抵抗67eを介して接続する。IN端子(IN)は、ゲート配線68を介して、出力段nMOSFET51のゲート52aと抵抗63に接続する。OUT端子(OUT)は、n半導体基板70の裏面全体に形成された電極に接続される。n半導体基板70の裏面全体に形成された電極は、出力段nMOSFET51のドレイン電極となる。
GND端子(GND)は、出力段nMOSFET51のnソース領域72、保護動作時ゲート電荷引き抜き回路55を構成する横型nMOSFET55aのnソース領域(符号なし)に接続する。また、GND端子は、通常動作時ゲート電荷引き抜き回路56を構成する定電流源56aとなるデプレッションMOSFET56bのnソース領域78と接続する。さらに、ロジック回路57の横型nMOSFET57a、57bのnソース領域(符号なし)およびST端子(ST)に接続するnMOSFET58bのnソース領域79およびpウェル領域76と、それぞれ接続する。
他に、横型のnMOSFET55aのnドレイン領域(符号なし)およびデプレッションMOSFET56bのnドレイン領域77はゲート配線68に接続する。IN端子とGND端子に接続するサージ保護用のツェナーダイオード81と、GND端子とST端子に接続するツェナーダイオード82を備える。
また、出力段nMOSFET51のpウェル領域71とnソース領域72(ソース52c)は共にグランドGNDに接続する。このpウェル領域71とn半導体基板70で出力段nMOSFET51の寄生ダイオード部53を形成する。
図9の過熱検出回路59、過電流検出回路60、ロジック回路57、保護動作時ゲート電荷引き抜き回路55および通常動作時ゲート電荷引き抜き回路56は、図10のpウェル領域内76に形成され、それぞれが一定の距離離すことで自己分離されている。
図11は、図7のEGR1〜EGR4の動作波形図である
EGR1のVIN1に対してEGR2のVIN2、EGR2のVIN2に対してEGR3のVIN3、EGR3のVIN3に対してEGR4のVIN4の位相は、VINのパルス幅の半分の時間だけそれぞれ遅れがある。このVINはゲート配線68を伝達されて出力段nMOSFET51のゲート電圧となる。このVINがHレベルのときにEGRの出力段nMOSFET51には負荷電流が流れる。EGR1〜EGR4が順にオン状態になることでロータ97が回転し、コイル90とロータ97からなるステッピングモータが回転動作する。このステッピングモータが回転動作することで、例えば、図示しない自動車の排ガスを流す経路に設けられた弁の開閉が行なわれ、排ガスの再循環が行なわれる。
EGR1を構成する出力段nMOSFET51aとEGR3を構成する出力段nMOSFET51cは一方がオン状態のとき他方はオフ状態となるコンプリメンタリー動作(相補動作)をする。つまり、EGR1とEGR3は相補関係にある。そのため、EGR1のVIN1の立下り時点がEGR3のVIN3の立ち上がり時点となる(Cの箇所)また、EGR2とEGR4も同様にコンプリメンタリー動作をする。
図12は、EGR3の制御回路501cのVIN3,VST3,VOUT3,IOUT3の波形図とEGR1の制御回路501aのVIN1,VST1,VOUT1,IOUT1の波形図である。VINは入力される入力電圧(ゲート電圧、制御電圧ともいう)、VSTはST端子の電圧、VOUTはOUT端子の電圧で出力段nMOSFET51のドレイン電圧、IOUTはOUT端子に流れる電流であり出力段nMOSFET51に流れるドレイン電流である。このIOUTはEGRのコイル90(相互インダクタンス負荷)に流れる負荷電流である。
図12において、時刻tでVIN3にオン信号、VIN1にオフ信号が入力されたとする。出力段nMOSFET51は、ミラー容量による遅れ後のtにおいて、電流IOUT1は0となり、VOUT1は電源電圧となる。このEGR1の出力段nMOSFET51aがオンからオフに変わる時点tで、EGR3の出力段nMOSFET51cはオフからオンに移行する。すなわち、VOUT3が立ち下がる。t後の過程では、EGR1のコイル91との相互インダクタンスの影響により、グランドGNDからバッテリーBに向かって、EGR3のコイル93に逆向きの電流(逆電流)が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点、すなわち順電流が逆電流を上回った時刻tで、バッテリーBからグランドGNDに向う電流(順電流)に切り替る。この逆電流はバッテリーBを充電する(回生される)。
また、それを防止するために相互インダクタンス負荷に還流ダイオードを設ける場合がある。
また、特許文献1では、半導体装置は、負荷装置をスイッチング制御するためのパワー半導体素子、および負荷装置の異常を検出する半導体集積回路を備え、さらにパワー半導体素子の出力端子電圧を抵抗分圧するプルダウン用の分圧回路、分圧回路を構成するプルダウン用抵抗から電源供給を受けて負荷装置の開放検出を行うMOSFET、および半導体集積回路から出力される異常信号によってオン、あるいはオフ動作するMOSFETが内蔵されている。また、負荷装置の開放状態の検出結果を外部に出力する状態出力端子を備えている。この構成とすることで、半導体集積回路への電源供給がなくても、負荷駆動システムにおける負荷開放状態が検出できる半導体装置を提供できることが開示される。この場合の負荷装置としては、ソレノイドやコイルなどの自己インダクタンス負荷を想定している。
また、特許文献2では、負荷に流す電流をオン、オフする第一のスイッチング手段と、前記負荷に流れる電流を検出する電流検出手段と、この電流検出手段と負荷との接続をオン、オフする第二のスイッチング手段と、この第二のスイッチング手段と前記第一のスイッチング手段とを制御する制御手段とをもつ半導体装置が記載されている。この半導体装置において、前記制御手段は、負荷の駆動開始時には前記第一のスイッチング手段をオンした後に前記第二のスイッチング手段をオンし、前記電流検出手段は、過電流を検出したとき、前記第一のスイッチング手段のみをオフする。この構成により、負荷短絡時に半導体素子を確実かつ迅速にオフさせ、負荷短絡から半導体素子を保護する半導体装置を提供できることが記載されている。この場合もソレノイドやコイルなどの自己インダクタンス負荷を想定している。
また、特許文献3では、誘導負荷の逆電流に起因して出力よりもGNDが高電位となったとき、自己診断出力が繋がるMOSFETの寄生トランジスタがオンしないように、常時オンのデプレッション型MOSFETのドレインから前記のMOSFETのバックゲートに電位を供給し、寄生トランジスタをオンさせないことが記載されている。この場合はステッピングモータなどの相互インダクタンス負荷を想定している。
特開2010−110093号公報 特開2000−12853号公報 特開2011−239242号公報
図13(a)は、EGR3の半導体装置500cの断面図であり、EGR1の出力段nMOSFET51aがオフ期間にEGR3の半導体装置500cに流れる逆電流の電流経路(ホ、ヘ)を示す図である。図12の時刻t〜tでは、EGR3のコイルに起因して逆電流が半導体装置500cに流れる。EGR3の半導体装置500cに流れる逆電流の経路は、出力段nMOSFET51cの寄生ダイオード部53に流れる電流の経路(ホ)とpウェル領域76からn半導体基板70に流れる電流の経路(へ)になる。
一方、pウェル領域76表面には、複数のn型の領域が形成されており、その一部はゲート配線68を介してIN3端子へ、あるいは抵抗67eを介してST3端子に接続する。このn型の領域(nコレクタ領域)、pウェル領域76(pベース領域)およびn半導体基板70(nエミッタ領域)は、寄生トランジスタ88を形成している。図13(b)は、この寄生トランジスタ88の断面模式図である。およそ0VのGND3端子から約−0.6VのOUT3端子に逆電流が流れているので、pウェル領域76とn半導体基板70とのpn接合に順方向バイアスが印加されている。すなわち、pn接合の内蔵電位(Vbi)の分だけ電圧降下が生じており、この電圧降下がOUT3端子の−0.6Vとなる。これにより、図13(b)のように、pウェル領域76からn半導体基板70に正孔が注入される。
また、順バイアスされているpn接合では、n半導体基板70からpウェル領域76に電子が注入される。IN3端子は、GND3端子に対して何らかの正の電圧が印加されているので、IN3端子に接続するn型の領域とpウェル領域76とのpn接合は逆バイアスが印加されている。そのため、pウェル領域76(pベース領域)に注入された電子は、濃度を減少させつつも、その一部がIN3端子に接続するn型の領域に達する。このように電子がn型の領域に達することにより、IN3端子からOUT3端子に向かって、寄生トランジスタ88のコレクタ電流Inpnが流れることになる。
ST3端子にはIN3端子のように電圧が印加されていないが、ST3端子に接続するn型の領域にも同様に電子は到達する。このため、ST3端子からOUT3端子に向かって、コレクタ電流Inpnが流れる。このST3端子からのInpnにより、ST3端子の電圧はn半導体基板70と同電位になる。そのため、逆電流が流れている期間はST端子の電圧はn半導体基板70と同電位のLレベルとなる。本来、ST端子の電圧がHレベルであるべき期間にLレベルになるため、ST端子の電圧が入力されるマイコン(MC)に誤検出が生じる。
また、前記したように、還流ダイオードを設けると部品点数が増加しコストアップになる。
また、特許文献1、2では、自己インダクタンス負荷を想定しており、前記した相互インダクタンス負荷に接続するパワー半導体素子について、OUT端子がマイナス極性になることによって引き起こされる寄生トランジスタの誤動作については記載されていない。
また、特許文献3では、デプレッションMOSFET内の寄生トランジスタの動作は、例えば、pウェル領域の不純物濃度にばらつきが生じた場合には不安定になり易い。このため、寄生トランジスタが動作しない場合には、自己診断出力が繋がるMOSFETの寄生トランジスタが誤動作してDIAG端子(ST端子に相当する)から、常時正規の電圧を維持することができない。
この発明の目的は、前記の課題を解決して、相互インダクタンス負荷に接続し、半導体装置内に形成される寄生トランジスタの動作を抑制し、ST端子の電圧を常時正規の電圧に維持することができる半導体装置を提供することにある。
前記の目的を達成するために、本発明によれば、相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、該出力段スイッチング素子の異常を検出する検出回路と、前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、を有する制御回路を備え、前記状態検知回路と前記制御回路のグランドとを直列接続する分圧ダイオードを備える構成の半導体装置とする。
前記出力段スイッチング素子の高電位端子が出力端子であるとともに前記負荷の一方の端子に接続し、該負荷の他方の端子が電源の高電位側に接続し、該電源のグランドを前記制御回路のグランドにすると好ましい。
前記検出回路と前記ロジック回路が形成される第1導電型の第1ウェル領域と、前記状態検知回路が形成される第1導電型の第2ウェル領域と、を有し、前記第1ウェル領域と前記第2ウェル領域が第2導電型の半導体層の表面層に形成され、前記第1ウェル領域と前記第2ウェル領域とが離間し、前記第1ウェル領域および前記出力段スイッチング素子の低電位端子が前記グランド側に接続され、前記状態検知回路は前記第2ウェル領域表面に形成された第2導電型横型MOSFETで構成され、前記第2ウェル領域が前記横型MOSFETのバックゲートであり、該バックゲートに前記分圧ダイオードのカソードが接続し、前記第2ウェル領域が前記分圧ダイオードのアノードを介して前記電源のグランドに接続され、前記出力段スイッチング素子の高電位側となる前記半導体層が前記電源の高電位側に接続する構成にすると好ましい。
また、前記第1ウェル領域と前記半導体層との第1pn接合に順バイアス印加された電圧が、前記分圧ダイオードの第2pn接合に印加された電圧と、前記第2ウェル領域と前記半導体層との第3pn接合に印加された電圧との和に等しくなるようにすると好ましい。
また、前記第2pn接合の電圧を、該第2pn接合のビルトイン電圧より小さくすると好ましい。
また、前記第3pn接合の電圧を、該第3pn接合のビルトイン電圧より小さくすると好ましい。
また、前記第1ウェル領域と前記第2ウェル領域との離間距離を、10μm以上500μm以下にすると好ましい。
また、前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されると好ましい。
また、前記酸化膜は、前記第1ウェル領域および第2ウェル領域の両方と離間するように前記半導体層表面に形成された第3ウェル領域上に形成されると好ましい。
また、前記第2ウェル領域と第3ウェル領域との離間距離が、10μm以上500μm以下であると好ましい。
また、前記出力段スイッチング素子が、第2導電型の縦型のMOSFETであると好ましい。
また、前記第1ウェル領域と前記第2ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
また、前記第2ウェル領域と前記第3ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。
また、前記分圧ダイオードが、ポリシリコンで形成されると好ましい。
また、前記分圧ダイオードが横型の拡散ダイオードであり、該横型の拡散ダイオードが、前記第1ウェル領域の拡散深さより深く、前記第1ウェル領域の不純物濃度より高く、かつ前記第1ウェル領域と前記第2ウェル領域から離して形成される第1導電型の第3ウェル領域の表面層に形成されると好ましい。
また、前記状態検知回路を構成する前記第2導電型の横型MOSFETの少なくともソース領域が、前記第2ウェル領域に重ねて選択的に形成され、前記ソース領域が前記第2ウェル領域内に形成される第1導電型の第4ウェル領域の表面層に形成され、該第4ウェル領域の拡散深さが前記第2ウェル領域の拡散深さより深く、前記第4ウェル領域の不純物濃度が前記第2ウェル領域の不純物濃度より高く、前記第4ウェル領域が前記分圧ダイオードのカソードに接続する構成にすると好ましい。
この発明によれば、相互インダクタンス負荷に接続する半導体装置において、GND端子にダイオードのアノードを接続し、カソードをST−MOS回路を構成する横型nMOSFETのバックゲートに接続する。これにより、横型nMOSFETの寄生トランジスタが誤動作することを抑制できて、ST端子は常時正規の電圧を維持することができる。
この発明の半導体装置100,200を用いた制御回路101の要部回路図である。 この発明の実施の形態1に係る半導体装置100の要部断面図である。 EGR3の制御回路101cのVIN3、VST3、VOUT3、IOUT3とEGR1の制御回路101aのVIN1、VST1、VOUT1、IOUT1の各波形図である。 EGR1の出力段nMOSFET1aがターンオフし、EGR3の出力段nMOSFET1cがターンオンする場合を説明した半導体装置100cの断面図(a)と、分圧ダイオードによる電圧分担を模式的に示す断面図(b)である。 この発明の実施の形態2に係わる半導体装置200の要部断面図である。 半導体装置200の変形例を示す要部断面図である。 ステッピングモータの要部構成図であり、(a)は全体図、(b)はロータ97とコイル90の配置図である。 図7のEGR1とEGR3を簡略化したブロック図である。 図7で示す制御回路501の詳細回路図である。 n半導体基板70に図6の制御回路501を形成した従来の半導体装置500の要部断面図である。 図7のEGR1〜EGR4の全体の動作波形図である。 EGR3の制御回路501cのVIN3,VST3,VOUT3,IOUT3の波形図とEGR1の制御回路501aのVIN1,VST1,VOUT1,IOUT1の波形図である。 EGR1の出力段nMOSFET51aがオフ期間にEGR3の半導体装置500cに流れる逆電流の電流経路(ホ、ヘ)を示す半導体装置500cの断面図(a)と、寄生トランジスタの動作を示す断面模式図(b)である。 この発明の実施の形態1にかかる分圧ダイオード40の断面図である。
図1は、この発明の半導体装置100を用いた制御回路101の要部回路図である。制御回路101は、OUT端子の電圧を分圧する分圧抵抗14,15、寄生ダイオード部3とnMOSFET部2で構成される出力段nMOSFET1を備える。また、出力段nMOSFET1のドレイン2bとゲート2aの間に接続するダイナミッククランプツェナーダイオード4を備える。このダイナミッククランプツェナーダイオード4は、互いに逆直列接続するツェナーダイオード4a,4bで構成される。制御回路101は、前述のEGR1、EGR2、EGR3、EGR4に対応して、それぞれ制御回路101a、制御回路101b、制御回路101c、制御回路101dとなる。
また、制御回路101は、出力段nMOSFET1のゲート2aに接続し保護動作時ゲート電荷引き抜き回路5を構成するnMOSFET5aを備える。また、nMOSFET5aのドレイン(符号なし)に接続する抵抗13と、抵抗13に接続し定電流源6aからなる通常動作時ゲート電荷引き抜き回路6を備える。
また、定電流源6aとなるデプレッションMOSFET6bと抵抗13の接続点13aに接続し、過熱検出回路9、過電流検出回路10のそれぞれに接続するロジック回路7を備える。過電流検出は、分圧抵抗14の結節点14aから引き出された検出ラインを過電流検出回路10に接続することにより行う。
ST端子には、ツェナーダイオード16bと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知(断線検知)するための横型nMOSFET8aが接続する。断線検知は、分圧抵抗15の接続点15aから引き出される断線検出ライン19を横型MOSFET8aのゲートに接続することによって、前述の図9の説明と同様の方法により行う。さらに、ST端子には、ロジック回路7から異常信号が出たときに、ST端子に異常信号を伝達する横型nMOSFET8bが接続する。異常検出についても、前述の図9と同様の方法に行う。このように制御回路101は、これらの横型nMOSFET8a、8bからなるST−MOS回路8とを備える。
また、ツェナーダイオード16cのカソードとロジック回路7に接続するIN端子、各nMOSFETのソースに接続するGND端子、出力段nMOSFET1のドレインおよび分圧抵抗14,15に接続するOUT端子を備える。
ST−MOS回路8を構成する横型nMOSFET8aおよび横型nMOSFET8bのバックゲートには、分圧ダイオード40(41)が直列に接続し、アノードはGND端子に接続する。
つぎに、実施の形態を以下の実施例で具体的に説明する。尚、下記において、第1導電型はp型、第2導電型はn型で示したが、逆の場合もある。
(実施の形態1)
図2は、この発明の実施の形態1に係る半導体装置100の要部断面図である。図1に示す制御回路101が、同一のn半導体基板20表面に形成される。制御回路101を構成するバッテリーBなどは外付けである。半導体装置100は、前述のEGR1、EGR2、EGR3、EGR4に対応して、それぞれ半導体装置100a、半導体装置100b、半導体装置100c、半導体装置100dとなる。
半導体装置100は、縦型の出力段nMOSFET1を備える。また、半導体装置100は、n半導体基板20の表面層に形成される複数のpウェル領域21,23,26,26aを備える。さらに、複数のうち一つのpウェル領域26の表面層に形成されるロジック回路7、図示しない過熱検出回路9、過電流検出回路10を備える。また、保護動作時ゲート電荷引き抜き回路5の横型nMOSFET5aおよび通常動作時ゲート電荷引き抜き回路6を備える。
ST−MOS回路8を構成するpウェル領域26aの表面層には、横型nMOSFET8a,8bを備える。pウェル領域26aは分圧ダイオード40のカソード40aに接続し、アノード40bはGND端子に接続する。また、pウェル領域26aは横型nMOSFET8a,8bのバックゲートになる。
GND配線と接続するn型の領域として、その他のpウェル領域21の表面層に形成される出力段nMOSFET1のnソース領域22(ソース2c)を備える。さらに別のpウェル領域23の表面層に形成されるダイナミッククランプツェナーダイオード4を構成するツェナーダイオード4a(n半導体基板20内に形成)のnカソード領域24を備える。ダイナミッククランプツェナーダイオード4のツェナーダイオード4bのカソードは、抵抗17a、抵抗13、抵抗17b等を介してIN端子に接続する。IN端子は、抵抗17cを介してGND端子に接続する。他に、n半導体基板20の表面層に形成されるGNDと接続するn領域25を備える。
ST端子(ST)は、前記のpウェル領域26aに形成されるとともにST−MOS回路8を構成する横型nMOSFET8bのnドレイン領域29に、抵抗17eを介して接続する。また、ST端子は抵抗17dを介して電源Bの高電位側端子に接続し、電源Bの低電位側端子はグランド(GND)に接続される。IN端子(IN)は、ゲート配線18を介して、出力段nMOSFET1のゲート2aと抵抗13に接続する。さらに、ST端子は、断線検知の信号あるいは異常信号を処理するためのマイコン等に接続される。
OUT端子(OUT)は、n半導体基板20の裏面全体に形成された電極に接続される。n半導体基板20の裏面全体に形成された電極は、出力段nMOSFET1のドレイン電極となる。
GND端子(GND)は、出力段nMOSFET1のnソース領域22、保護動作時ゲート電荷引き抜き回路5を構成する横型nMOSFET5aのnソース領域(符号なし)が接続する。さらに、GND端子(GND)は、通常動作時ゲート電荷引き抜き回路6を構成する定電流源6aとなるデプレッションMOSFET6bのnソース領域28、ロジック回路7の横型nMOSFET7aのnソース領域(符号なし)接続する。また、ST端子(ST)に接続する横型nMOSFET8bのnソース領域29aおよびpウェル領域26とがそれぞれ接続する。
他に、横型nMOSFET5aのnドレイン領域(符号なし)およびデプレッションMOSFET6bのnドレイン領域27は、ゲート配線18に接続する。IN端子とGND端子に接続するサージ保護用のツェナーダイオード31と、GND端子とST端子に接続するツェナーダイオード32を備える。
また、出力段nMOSFET1のpウェル領域21とnソース領域22(ソース2c)は、共にグランドGNDに接続する。このpウェル領域21とn半導体基板20で出力段nMOSFET1の寄生ダイオード部3を形成する。
また、前記のpウェル領域26とpウェル領域26aの間の間隔Lは、pウェル領域26からn半導体基板20に注入される正孔の拡散長以上に離すと、互いの領域に形成されたMOSFET同士がほぼ干渉することなく、電気的に分離することができる。例えば、L=10μm程度離せばよく、20μm以上、さらに50μm以上とすると、互いが干渉しなくなるのでよい。さらに正孔の拡散長は、n半導体基板20の濃度にもよるが、約100μm以上であるので、100μm以上とすると、十分干渉を抑えられる。一方、この間隔Lを大きくすると、半導体装置100のチップサイズが大きくなり好ましくないので、例えば500μm以下とすればよい。すなわち、間隔Lは、10μm以上500μm以下、好ましくは20μm以上200μm以下、さらには50μm以上100μm以下であるとよい。あるいは、200μm以上500μm以下であってもよい。
前記の分圧ダイオード40はn半導体基板20上に絶縁膜を介して例えばポリシリコンで形成されたツェナーダイオードなどである。図14は、分圧ダイオード40の断面図である。n半導体基板20の表面にpウェル領域26bが形成され、その表面上に熱酸化あるいは化学気相成長(CVD)といった方法で形成された酸化膜61を備える。この酸化膜61の表面にポリシリコン膜が形成されている。このポリシリコン膜にドーパントのイオン注入および熱処理によって、nカソード領域42aとpアノード領域42bを有するツェナーダイオードであるポリシリコンダイオード42が形成されている。このポリシリコンダイオード42が、分圧ダイオード40である。分圧ダイオード40のnカソード領域42aは、pウェル領域26bと離間して形成されたpウェル領域26aに電気的に接続する。このpウェル領域26aには、ST−MOS回路8を構成する横型nMOSFET8aおよび8bのバックゲートである。なお、pウェル領域26aとpウェル領域26bとの離間距離も、前述のpウェル領域26とpウェル領域26aの間の間隔Lと同様でよい。
なお、出力段nMOSFETの耐圧が100V以下、あるいは300V以下といった低耐圧の場合は、前述のpウェル領域26bは無くても良い。一方、出力段nMOSFETの耐圧が300V以上であったり、出力段がIGBTといった600V以上の高耐圧のスイッチング素子であったりする場合は、前述のpウェル領域26bを形成するとよい。スイッチング素子が高耐圧の場合、pウェル領域26bが無いと、分圧ダイオード40のポリシリコンとn半導体基板20の表面との間に、数100Vの電圧が印加される場合がある。その際、印加された電圧が酸化膜61の絶縁耐圧をこえて、絶縁破壊が発生する可能性がある。そこで、ポリシリコンの下部にpウェル領域26bを形成しておけば、空乏層はpウェル領域26bのpn接合に形成されるので、酸化膜には電圧が印加されず、絶縁破壊を防ぐことができる。
図1の過熱検出回路9、過電流検出回路10、ロジック回路7、保護動作時ゲート電荷引き抜き回路5および通常動作時ゲート電荷引き抜き回路6は、図2のpウェル領域26内部に形成され、それぞれが一定の距離離すことで自己分離されている。
尚、図中の符号で18はIN端子と出力段nMOSFET1のゲート2aを結ぶゲート配線であり、19は断線検出ラインである。
図3は、EGR3の制御回路101cのVIN3、VST3、VOUT3、IOUT3とEGR1の制御回路101aのVIN1、VST1、VOUT1、IOUT1の各波形図である。また、EGR3およびEGR1の構成は図7、図8の構成と同じである。VIN1,3は入力される入力電圧(ゲート電圧、制御電圧)である。VST1,3はST端子の電圧である。VOUT1,3は出力端子の電圧で出力段nMOSFET1a,1cのドレイン電圧である。IOUT1,3は出力段nMOSFET1a,1cに流れるドレイン電流であり、EGR1,3のコイル(相互インダクタンス負荷)に流れる負荷電流である。
図4は、EGR1の出力段nMOSFET1a(図7の51aに相当)がターンオフし、EGR3の出力段nMOSFET1c(図7の51cに相当)がターンオンする場合を説明した図である。図4(a)は、半導体装置100cの断面図(a)、図4(b)は分圧ダイオードによる電圧分担を模式的に示す断面図である。
図3において、時刻tでVIN3にオン信号、VIN1にオフ信号が入力されたとする。出力段nMOSFET1は、ミラー容量による遅れ後の時刻tにおいて、電流IOUT1は0となり、VOUT1は電源電圧となる。このEGR1の出力段nMOSFET1aがオンからオフに変わる時刻tで、EGR3の出力段nMOSFET1cはオフからオンに移行する。すなわち、VOUT3が立ち下がる。時刻t後の過程では、EGR1のコイル91との相互インダクタンスの影響により、グランドGNDからバッテリーBに向かって、EGR3のコイル93(図7)に逆向きの電流(逆電流)が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点、すなわち順電流が逆電流を上回った時刻tで、バッテリーBからグランドGNDに向う電流(順電流)に切り替る。この逆電流はバッテリーBを充電する(回生される)。
このように、EGR3に接続する相互インダクタンス負荷(図7のコイル93に相当)には、OUT端子がマイナス極性、GND端子がプラス極性になるように起電力が発生する。この起電力により、図(a)に示すように、GND端子からOUT端子に向かって電流IOUT3が流れる。この電流IOUT3は出力段nMOSFET1c(図7の出力段nMOSFET51cに相当)の寄生ダイオード部3に流れる電流I1、pウェル領域26を介して流れる電流I2、分圧ダイオード40を介して流れるI3に分かれる。
前述のように図3の時刻t1〜t2では、pウェル領域26を介して流れる電流I2により、pウェル領域26とn半導体基板20のpn接合fに立ち上がり電圧V1(内蔵電位に関係する)が発生する。この立ち上がり電圧V1は、例えば、0.6〜0.7Vである。GND端子に接続する分圧ダイオード40は、アノード40bとカソード40aとの間にpn接合jを有する。また、図4(b)に示すように、分圧ダイオード40のカソード40aと直列接続するpウェル領域26aとn半導体基板20との間にもpn接合kを有する。立ち上がり電圧V1は、pn接合jおよびpn接合kに印加される。
立ち上がり電圧V1(≒0.7V)は、分圧ダイオード40のpn接合jに印加される電圧V2と、pウェル領域26aとn半導体基板のpn接合kに印加される電圧V3に分圧される(V1=V2+V3)。それぞれの電圧V2,V3は、分圧比にもよるが、例えば、均等に分圧されるとした場合には、V2,V3=0.35Vとなる。尚、電圧V1,V2,V3はそれぞれのpn接合f、j、kの順方向電圧である。pn接合j、kに印加される分圧される電圧V2,V3(=0.35V)は、分圧比によらず、ともにpn接合j、kの立ち上がり電圧(0.7V)より低くなる。そのため、pn接合j、kには極めて小さな電流が流れるだけである。つまり、pn接合kにはpn接合fの立ち上がり電圧(0.7V)より低い電圧が印加され、pn接合kの立ち上がり電圧(0.7V)より低くなるため、寄生トランジスタ38は動作しない。これにより、ST−MOS回路8は誤動作せず、ST端子には正常な信号が入力される。
pウェル領域26aは横型nMOSFET8a,8bのバックゲートであり、このバックゲートは、寄生トランジスタ38のベースqとなる。この寄生トランジスタ38がオン状態になるためには、pウェル領域26aとn半導体基板20のpn接合kにV3=0.7Vの電圧を印加する必要がある。つまり、ベースqに0.7Vの電圧を印加する必要がある。しかし、バックゲートに分圧ダイオード40を直列に接続するため、ベースqにはV1より小さい電圧しか印加されない。これにより、前記したように、寄生トランジスタ38はオン動作しない。その結果、OUT端子がマイナス極性、GND端子がプラス極性になった場合にも、ST動作への影響が抑制されて、ST端子の電圧が正規の電圧に維持される。
分圧ダイオード40を1個でなく、複数個直列接続して形成した場合には、寄生トランジスタ38のベースqに印加される電圧は低くなり、さらに動作し難くなるので好ましい。しかし、直列数を増加させるとpウェル領域26aの電位状態が不安定になり易いので、5個程度以下になるようにするのがよい。
(実施の形態2)
図5は、この発明の実施の形態2に係わる半導体装置200の要部断面図である。図2の半導体装置100との違いは、分圧ダイオード40をn半導体基板に取り込み拡散形成した横型の拡散ダイオード41とした点である。この横型の拡散ダイオード41はn半導体基板20に形成される。
図2で示すpウェル領域26とpウェル領域26aの間に新たにpウェル領域26bを設ける。このpウェル領域26bの不純物濃度をpウェル領域26,26aより高くする。この高い不純物濃度を有するpウェル領域26b内に図2に示す分圧ダイオード40に相当する横型の拡散ダイオード41を形成する。この拡散ダイオード41はnカソード領域41aとpアノード領域41bを有している。
pウェル領域26aには横型nMOSFET8b(8a)を形成する。また、横型nMOSFET8b(8a)のnソース領域29aに重なるようにpウェル領域26bと同程度の高い不純物濃度のpウェル領域26cを形成する。さらにこのpウェル領域26cにnソース領域29aから離して高濃度のpコンタクト領域26d(横型nMOSFET8b(8a)のバックゲートとなる)を形成する。前記の拡散ダイオード41のnカソード領域41aとpコンタクト領域26d(バックゲート)を接続する。
GND端子の電位は、pウェル領域26とn半導体基板のpn接合fの電圧の0.7Vになる。この0.7Vの電圧は、拡散ダイオード41のpn接合jと、pウェル領域26aとn半導体基板のpn接合kで分圧され、pウェル領域26aの電圧(前記のV3に相当する)は、例えば、0.35Vになる。このpウェル領域26aは寄生トランジスタ38のベースqとなり、このベースqに印加される電圧が0.35Vでは寄生トランジスタ38はオン状態にならない。その結果、前記と同様にST端子の電圧は常時正規の電圧を維持することができる。
pウェル領域26b、26cを高濃度にする理由は以下の通りである。このpウェル領域26b、26cとn半導体基板20のpn接合の立ち上がり電圧がpウェル領域26aとn半導体基板20のpn接合kの立ち上がり電圧よりも高くなり、pウェル領域26b、26cからn半導体基板20に抜ける電流を抑制することができる。また、横型の拡散ダイオード41のnカソード領域41a〜pウェル領域26b〜n半導体基板20で形成される寄生トランジスタ38aをオンし難くできる。
さらに、横型nMOSFET8b(8a)のnドレイン領域29側にも、図5の点線で示すようにpウェル領域26cと同様の不純物濃度でpウェル領域26eを形成すれば、寄生トランジスタ38の面積が小さくなり、一層をオンし難くなる。
前記のpウェル領域26b,26cの間の距離もpウェル領域26,26aの間の距離Lと同程度にするとよい。
さらに、図6に示すように、拡散ダイオード41のpアノード領域41bとnカソード領域41aを接するか、あるいは十分近接させることで、図5に示す拡散ダイオード41の横方向抵抗rを小さくする。これによって、pウェル領域26bからn半導体基板20に抜ける電流を小さくすることができる。その結果、nカソード領域41aから横型nMOSFET8b(8a)のバックゲートとなるpウェル領域26aに確実に電位を伝達することができて、寄生トランジスタ38aをオンし難くすることができる。
1,1a,1c 出力段nMOSFET
2 nMOSFET部
2a ゲート
2b ドレイン
2c ソース
3 寄生ダイオード部
4 ダイナミッククランプツェナーダイオード
4a,4b,16b,16c,31,32 ツェナーダイオード
5 保護動作時ゲート電荷引き抜き回路
6 通常動作時ゲート電荷引き抜き回路
6a 定電流源
6b デプレッションMOSFET
7 ロジック回路
8 ST−MOS回路
5a,7a,7b,8a,8b 横型nMOSFET
9 過熱検出回路
10 過電流検出回路
13,17a,17b,17c,17d,17e 抵抗
13a,14a,15a 接続点
14,15 分圧抵抗
18 ゲート配線
19 断線検出ライン
20 n半導体基板
21,23,26,26a,26b,26c,26e pウェル領域
22,24,28,29a nソース領域
25 n領域
26d pコンタクト領域
27,29 nドレイン領域
38,38a 寄生トランジスタ
40 分圧ダイオード
40a カソード
40b アノード
41 拡散ダイオード
41a,42a nカソード領域
41b,42b pアノード領域
42 ポリシリコンダイオード
61 酸化膜
90,91,93 コイル
97 ロータ
100,100a,100b,100c,100d,200 半導体装置
101,101a,101b,101c,101d 制御回路
IN IN端子
ST ST端子
OUT OUT端子
GND GND端子

Claims (16)

  1. 相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、
    該出力段スイッチング素子の異常を検出する検出回路と、
    前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、
    前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、を有する制御回路を備え、
    前記状態検知回路と前記制御回路のグランドとを直列接続する分圧ダイオードを備えることを特徴とする半導体装置。
  2. 前記出力段スイッチング素子の高電位端子が出力端子であるとともに前記負荷の一方の端子に接続し、
    該負荷の他方の端子が電源の高電位側に接続し、
    該電源のグランドが前記制御回路のグランドであることを特徴とする請求項1に記載の半導体装置。
  3. 前記検出回路と前記ロジック回路が形成される第1導電型の第1ウェル領域と、
    前記状態検知回路が形成される第1導電型の第2ウェル領域と、を有し、
    前記第1ウェル領域と前記第2ウェル領域が第2導電型の半導体層の表面層に形成され、
    前記第1ウェル領域と前記第2ウェル領域とが離間し、
    前記第1ウェル領域および前記出力段スイッチング素子の低電位端子が前記グランド側に接続され、
    前記状態検知回路は前記第2ウェル領域表面に形成された第2導電型横型MOSFETで構成され、
    前記第2ウェル領域が前記横型MOSFETのバックゲートであり、
    該バックゲートに前記分圧ダイオードのカソードが接続し、
    前記第2ウェル領域が前記分圧ダイオードのアノードを介して前記電源のグランドに接続され、
    前記出力段スイッチング素子の高電位側となる前記半導体層が前記電源の高電位側に接続することを特徴とする請求項2に記載の半導体装置。
  4. 前記第1ウェル領域と前記半導体層との第1pn接合に順バイアス印加された電圧が、前記分圧ダイオードの第2pn接合に印加された電圧と、前記第2ウェル領域と前記半導体層との第3pn接合に印加された電圧との和に等しいことを特徴とする請求項3に記載の半導体装置。
  5. 前記第2pn接合の電圧は、該第2pn接合のビルトイン電圧より小さいことを特徴とする請求項4に記載の半導体装置。
  6. 前記第3pn接合の電圧は、該第3pn接合のビルトイン電圧より小さいことを特徴とする請求項4に記載の半導体装置。
  7. 前記第1ウェル領域と前記第2ウェル領域との離間距離が、10μm以上500μm以下であることを特徴とする請求項3〜6のいずれか一項に記載の半導体装置。
  8. 前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されてなることを特徴とする請求項3〜7のいずれか一項に記載の半導体装置。
  9. 前記酸化膜は、前記第1ウェル領域および第2ウェル領域の両方と離間するように前記半導体層表面に形成された第3ウェル領域上に形成されていることを特徴とする請求項8に記載の半導体装置。
  10. 前記第2ウェル領域と第3ウェル領域との離間距離が、10μm以上500μm以下であることを特徴とする請求項9に記載の半導体装置。
  11. 前記出力段スイッチング素子が、第2導電型の縦型のMOSFETであることを特徴とする請求項1〜10のいずれか一項に記載の半導体装置。
  12. 前記第1ウェル領域と前記第2ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いことを特徴とする請求項3〜8のいずれか一項に記載の半導体装置。
  13. 前記第2ウェル領域と前記第3ウェル領域との離間距離が、前記第1ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いことを特徴とする請求項9または10に記載の半導体装置。
  14. 前記分圧ダイオードが、ポリシリコンで形成されることを特徴とする請求項8〜10のいずれか一項に記載の半導体装置。
  15. 前記分圧ダイオードが横型の拡散ダイオードであり、
    該横型の拡散ダイオードが、前記第1ウェル領域の拡散深さより深く、前記第1ウェル領域の不純物濃度より高く、かつ前記第1ウェル領域と前記第2ウェル領域から離して形成される第1導電型の第3ウェル領域の表面層に形成されることを特徴とする請求項3〜7のいずれか一項に記載の半導体装置。
  16. 前記状態検知回路を構成する前記第2導電型の横型MOSFETの少なくともソース領域が、前記第2ウェル領域に重ねて選択的に形成され、
    前記ソース領域が前記第2ウェル領域内に形成される第1導電型の第4ウェル領域の表面層に形成され、
    該第4ウェル領域の拡散深さが前記第2ウェル領域の拡散深さより深く、
    前記第4ウェル領域の不純物濃度が前記第2ウェル領域の不純物濃度より高く、
    前記第4ウェル領域が前記分圧ダイオードのカソードに接続することを特徴とする請求項3〜15のいずれか一項に記載の半導体装置。
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