JP5958156B2 - 半導体装置 - Google Patents

Description

この発明は、相互インダクタンス負荷（鉄心入り複数コイルなど）に流れる負荷電流を制御する半導体装置に関する。

図６は、ステッピングモータの要部構成図であり、同図（ａ）は全体図、同図（ｂ）はロータ９７とコイル９０の配置図である。ステッピングモータはロータ９７とロータ９７を回す４つのコイル９０（９１〜９４）を備える。制御回路５０１ａ〜５０１ｄは前記のコイル９１〜９４に流れる各電流を制御するｎＭＯＳＦＥＴ（制御回路５０１ａ〜５０１ｄの出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄ）と、図示しない各種検出回路（過熱検出回路、過電流検出回路など）および保護回路を備える。この他に、電源としてのバッテリーＢが必要になる。前記のコイル９１〜９４はロータ９７の周りに４つ配置され、対向する２つのコイル９１，９３（または９２，９４）は同一の例えば鉄心９５，９６にそれぞれ巻かれて相互インダクタンスを有する。そのため、この鉄心入りコイル９１，９３または鉄心入りコイル９２，９４を相互インダクタンス負荷と称する。同一の鉄心９５に巻かれた２つのコイル（１対のコイル９１，９３）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ａ,５１ｃは互いにコンプリメンタリー動作（相補動作：一方がオンするとき、他方はオフするという動作のこと）する。また、同一の鉄心９６に巻かれた２つのコイル（１対のコイル９２，９４）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ｂ,５１ｄも互いにコンプリメンタリー動作する。このコイル９１〜９４をロータ９７の周りに４つ配置してロータ９７に回転力を与える。前記の１つのコイル９０と１つの制御回路５０１の出力段ｎＭＯＳＦＥＴ５１で１つのアームを構成する。尚、符号９０はコイル９１〜９４付けた総称の符号であり、５１は出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄに付けた総称の符号である。また、同様に５０１は制御回路５０１ａ〜５０１ｄに付けた総称の符号である。

このステッピングモータは４つのアームで制御される。第１アーム〜第４アームには相互インダクタンス負荷であるコイル９１〜９４をそれぞれ通る負荷電流が流れる。各アームにはそれぞれ１つの制御回路５０１が設けられている。これらのアームを備えたステッピングモータは、例えば、自動車の排ガス再循環などに用いられる。そのため、以下、アームのことをＥＧＲと称す。ＥＧＲとはＥｘａｕｓｔ Ｇａｓ Ｒｅｃｉｒｕｌａｔｉｏｎ（排ガス再循環）の略である。また、前記の第１アーム〜第４アームは、ここではＥＧＲ１〜ＥＧＲ４と称し、それぞれはコイル９１〜９４と出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄで構成される。

制御回路５０１は入力端子であるＩＮ端子（ＩＮ）、出力端子であるＯＵＴ端子（ＯＵＴ）、ステータス端子(状態出力端子)であるＳＴ端子（ＳＴ）、グランド端子であるＧＮＤ端子（ＧＮＤ）の４つの端子を有している。

図７は、図６で示す制御回路５０１の詳細回路図である。制御回路５０１は、ＯＵＴ端子の電圧を分圧する分圧抵抗６４，６５、寄生ダイオード部５３とｎＭＯＳＦＥＴ部５２で構成される出力段ｎＭＯＳＦＥＴ５１、出力段ｎＭＯＳＦＥＴ５１のドレイン５２ｂとゲート５２ａの間に接続するダイナミッククランプツェナーダイオード５４を備える。このダイナミッククランプツェナーダイオード５４は、互いに逆直列接続するツェナーダイオード５４ａ，５４ｂで構成される。

また、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａに接続し保護動作時ゲート電荷引き抜き回路５５（図８）を構成するｎＭＯＳＦＥＴ５５ａと、ｎＭＯＳＦＥＴ５５ａのドレイン（符号なし）に接続しゲート回路６１を構成する抵抗６３およびスピードアップダイオード６２（これらは並列接続される）と、抵抗６３に接続し定電流源５６ａからなる通常動作時ゲート電荷引き抜き回路５６を備える。

また、定電流源５６ａと抵抗６３の接続点６３ａに接続し、過熱検出回路５９、過電流検出回路６０のそれぞれに接続するロジック回路５７を備える。ＳＴ端子に接続するツェナーダイオード６６ｂおよび寄生ダイオードを内蔵するｎＭＯＳＦＥＴ５８ａ、５８ｂからなるＳＴ−ＭＯＳ回路５８を備える。

また、ツェナーダイオード６６ｃのカソードとロジック回路５７に接続するＩＮ端子、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子、出力段ｎＭＯＳＦＥＴ５１のドレインおよび分圧抵抗６４，６５に接続するＯＵＴ端子を備える。

図８は、ｎ半導体基板７０に図６の制御回路５０１を形成した従来の半導体装置５００の要部断面図である。
半導体装置５００は、ｎ半導体基板７０の表面層に形成される複数のｐウェル領域７１，７３，７６と、その一つのｐウェル領域７６の表面層に形成されるロジック回路５７、図示しない過熱検出回路５９、過電流検出回路６０、保護動作時ゲート電荷引き抜き回路５５の横型ｎＭＯＳＦＥＴ５５ａおよび通常動作時ゲート電荷引き抜き回路５６を備える。他のｐウェル領域７１の表面層に形成される出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２（ソース５２ｃ）と、さらに別のｐウェル領域７３の表面層に形成されるダイナミッククランプツェナーダイオード５４を構成するツェナーダイオード５４ａ（ｎ半導体基板７０内に形成）のｎカソード領域７４と、ｎ半導体基板７０の表面層に形成されるＧＮＤと接続するｎ^＋領域７５を備える。前記のｐウェル領域７６に形成される横型のｎＭＯＳＦＥＴ５８ｂのｎドレイン領域７９に抵抗６７ｅを介して接続するＳＴ端子（ＳＴ）と、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａとゲート回路６１を構成する抵抗６３およびスピードアップダイオード６２を介して接続するＩＮ端子（ＩＮ）を備える。出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２、保護動作時ゲート電荷引き抜き回路５５を構成する横型ｎＭＯＳＦＥＴ５５ａのｎソース領域（符号なし）、通常動作時ゲート電荷引き抜き回路５６を構成する定電流源５６ａとなるデプレッションＭＯＳＦＥＴ５６ｂのｎソース領域７８、ロジック回路５７の横型ｎＭＯＳＦＥＴ５７ａ、５７ｂのｎソース領域（符号なし）およびＳＴ端子（ＳＴ）に接続するｎＭＯＳＦＥＴ５８ｂのｎソース領域７９およびｐウェル領域７０がそれぞれ接続するＧＮＤ端子（ＧＮＤ）を備える。ＳＴ−ＭＯＳ回路５８は横型のｎＭＯＳＦＥＴ５８ａ、５８ｂで構成される。横型のｎＭＯＳＦＥＴ５５ａのｎドレイン領域（符号なし）および横型のｎＭＯＳＦＥＴ５６ａのｎドレイン領域７７はゲート配線６８に接続する。ＩＮ端子とＧＮＤ端子に接続するサージ保護用のツェナーダイオード８１と、ＧＮＤ端子とＳＴ端子に接続するツェナーダイオード８２を備える。

また、出力段ｎＭＯＳＦＥＴ５１のｐウェル領域７１とｎソース領域７２（ソース５２ｃ）は共にグランドＧＮＤに接続する。このｐウェル領域７１とｎ半導体基板７０で出力段ｎＭＯＳＦＥＴ５１の寄生ダイオード５３を形成する。

図７の過熱検出回路５９、過電流検出回路６０、ロジック回路５７、保護動作時ゲート電荷引き抜き回路５５および通常動作時ゲート電荷引き抜き回路５６は、図８のｐウェル領域内７６に形成され、それぞれが一定の距離離すことで自己分離されている。

図９は、図６のＥＧＲ１〜ＥＧＲ４の動作波形図であり、同図（ａ）は各ＶＩＮ波形図、同図（ｂ）は同図（ａ）のＥＧＲ３のＩＯＵＴ３波形図である。同図（ｂ）のＤ部のＩＯＵＴ３の波形は同図（ａ）のＣ部におけるＥＧＲ３のＶＩＮ３に対応するＩＯＵＴ３の波形である。

ＥＧＲ１のＶＩＮ１に対してＥＧＲ２のＶＩＮ２、ＥＧＲ２のＶＩＮ２に対してＥＧＲ３のＶＩＮ３、ＥＧＲ３のＶＩＮ３に対してＥＧＲ４のＶＩＮ４の位相は、ＶＩＮのパルス幅の半分の時間だけそれぞれ遅れがある。このＶＩＮはゲート配線６８を伝達されて出力段ｎＭＯＳＦＥＴ５１のゲート電圧となる。このＶＩＮがＨレベルのときにＥＧＲの出力段ｎＭＯＳＦＥＴ５１には負荷電流が流れる。ＥＧＲ１〜ＥＧＲ４が順にオン状態になることでロータ９７が回転し、コイル９０とロータ９７からなるステッピングモータが回転動作する。このステッピングモータが回転動作することで、例えば、図示しない自動車の排ガスを流す経路に設けられた弁の開閉が行なわれ、排ガスの再循環が行なわれる。

ＥＧＲ１を構成する出力段ｎＭＯＳＦＥＴ５１ａとＥＧＲ３を構成する出力段ｎＭＯＳＦＥＴ５１ｃは一方がオン状態のとき他方はオフ状態となるコンプリメンタリー動作（相補動作）をする。つまり、ＥＧＲ１とＥＧＲ３は相補関係にある。そのため、ＥＧＲ１のＶＩＮ１の立下り時点がＥＧＲ３のＶＩＮ３の立ち上がり時点となる（Ｃの箇所）また、ＥＧＲ２とＥＧＲ４も同様にコンプリメンタリー動作をする。

図１０は、ＥＧＲ３の制御回路５０１ｃのＶＩＮ３，ＶＳＴ３，ＶＯＵＴ３，ＩＯＵＴ３の波形図とＥＧＲ１の制御回路５０１ａのＶＩＮ１，ＶＳＴ１，ＶＯＵＴ１，ＩＯＵＴ１の波形図である。ＶＩＮは入力される入力電圧（ゲート電圧、制御電圧ともいう）、ＶＳＴはＳＴ端子の電圧、ＶＯＵＴはＯＵＴ端子の電圧で出力段ｎＭＯＳＦＥＴ５１のドレイン電圧、ＩＯＵＴはＯＵＴ端子に流れる電流であり出力段ｎＭＯＳＦＥＴ５１に流れるドレイン電流である。このＩＯＵＴはＥＧＲのコイル９０（相互インダクタンス負荷）に流れる負荷電流である。

図１０において、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオンからオフに変わる時点（ＶＯＵＴ１の立ち上がり時点）では、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃはオフからオンに移行する過程（ＶＯＵＴ３の立ち下がり過程）にある。この過程ではＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃのチャネルは開いていない。それは、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオンからオフに変わる時間（ターンオフ時間）がＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃがオフからオンに変わる時間（ターンオン時間）より早いためである。スピードアップダイオード６２でＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのゲート電荷Ｑが効率よく引き抜かれるため、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのターンオフ時間は短くなる。ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃのチャネルが開いていない状態で、ＥＧＲ１のコイル９１との相互インダクタンスの影響によりＥＧＲ３のコイル９３にはグランドＧＮＤからバッテリーＢに向かって逆向きの電流（逆電流）が流れる。この逆電流は相互インダクタンスの影響がなくなるまで続き、影響がなくなった時点（順電流が逆電流を上回った時点）でバッテリーＢからグランドＧＮＤに向う電流（順電流）に切り替る。この逆電流はバッテリーＢを充電する（回生される）。

図１１は、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａがオフ期間にＥＧＲ３の半導体装置５００ｃに流れる逆電流の電流経路（ホ、ヘ）を示す図である。ＥＧＲ３の半導体装置５００ｃに流れる逆電流の経路は、出力段ｎＭＯＳＦＥＴ５１ｃの寄生ダイオード５３に流れる電流の経路（ホ）とｐウェル領域７６からｎ半導体基板７０に流れる電流の経路（へ）になる。この逆電流が流れ始める時点で出力段ｎＭＯＳＦＥＴ５１ｃのチャネルが閉じていると、その後も逆電流の影響により出力段ｎＭＯＳＦＥＴ５１ｃのチャネルは、逆電流が流れている期間閉じたままの状態になる。これは、逆電流の影響でＩＮ端子に正規の入力電圧が印加されても出力段ｎＭＯＳＦＥＴ５１ｃのゲート５２ａに伝達される電圧が低下してゲートしきい値電圧に到達しないためと推定される。ＳＴ−ＭＯＳ回路５８を構成するｎＭＯＳＦＥＴ５８ａ，５８ｂが形成される領域ではｎソース領域７９（ｎコレクタ領域）、ｐウェル領域７６（ｐベース領域）およびｎ半導体基板７０（ｎエミッタ領域）で構成される寄生トランジスタ８８が形成されている。そのため、ｐウェル領域７６からｎ半導体基板７０に流れる電流（経路へ）は寄生トランジスタ８８のベース電流となる。このベース電流が流れることで寄生トランジスタ８８がオンしてＳＴ端子の電圧はｎ半導体基板７０と同電位になる。そのため、逆電流が流れている期間はＳＴ端子の電圧はｎ半導体基板７０と同電位のＬレベル（およそ−０．６Ｖ）となる。

図１２は、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのターンオフ動作を説明した図である。ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ｃのゲート５２ａに蓄積したゲート電荷Ｑは、経路（ト）を経由して通常動作時ゲート電荷引き抜き回路５６を構成するデプレッションＭＯＳＦＥＴ５６ｂを介してグランドＧＮＤ側に抜けて行く経路（リ）と、ＩＮ端子（ＩＮ）側にスピードアップダイオード６２を介して抜けて行く経路（チ）がある。この２つの経路（チ、リ）でゲート電荷Ｑは効率よく引き抜かれるので出力段ｎＭＯＳＦＥＴ５１ａのターンオフは早くなる。

また、特許文献１では、出力トランジスタにオン電流が流れている場合、第２トランジスタは、出力トランジスタのソースに供給された電源電圧を第１トランジスタのバックゲートに供給する。一方、出力トランジスタにおいてオン電流の逆方向の負電流が流れている場合、第２トランジスタは、出力トランジスタのドレインに供給された電源電圧を第１トランジスタのバックゲートに供給する。これによって、誘導性負荷の逆起電力による負荷駆動装置における誤動作を防止することが開示されている。

特開２０１１−２３９２４２号公報

前記の図６の制御回路５０１ａでは、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのターンオフがＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃのターンオンより早い。そのため、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃがターンオンする前にＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａはターンオフする。前記したように、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃのチャネルが閉じたまま、相互インダクタンスの影響で、前記したように出力段ｎＭＯＳＦＥＴ５１ｃの寄生ダイオード５３とｐウェル領域７６からｎ半導体基板７０への経路（へ）で逆電流が流れる。経路（へ）の電流が前記の寄生トランジスタ８８のゲートに流れて寄生トランジスタ８８をオンさせる。寄生トランジスタ８８がオンすることでＳＴ端子（ＳＴ）の電圧はｎ半導体基板７０と同電位（Ｌレベル：およそ−０．６Ｖ）になる。

本来、ＳＴ端子の電圧がＨレベルであるべき期間にＬレベルになるため、ＳＴ端子の電圧が入力されるマイコン（ＭＣ）に誤検出が生じる。
この発明の目的は、前記の課題を解決して、寄生動作を抑制することができる半導体装置を提供することができる。さらに、制御回路の通常動作時にＳＴ端子の電圧を常時正規の電圧に維持することができる半導体装置を提供することにある。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子を有する制御回路を備えた半導体装置において、前記出力段スイッチング素子のゲートとカソードが電気的に接続され、前記制御回路の入力端子にアノードが電気的に接続され、ターンオフ時の前記出力段スイッチング素子のゲート電荷の引き抜きを阻止するダイオードを有し、
前記制御回路は、第１導電型の半導体基板の表面層に形成される第２導電型のウェル領域内に形成され、該ウェル領域の表面層に形成される横型ＭＯＳＦＥＴの第１導電型のドレイン領域と電気的に接続されるＳＴ端子を備え、該ＳＴ端子は、抵抗を介して電源と接続される端子とする構成とする。

また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記出力段スイッチング素子が、ＭＯＳデバイスであるとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の発明において、前記ＭＯＳデバイスは、第１導電型の半導体基板の表面層に形成された第２導電型のベース領域と、該ベース領域に形成されたソース領域と、前記半導体基板と前記ソース領域との間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極とを有するＭＯＳＦＥＴであるとよい。

また、特許請求の範囲の請求項４に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記ダイオードが、半導体基板上に絶縁膜を介してポリシリコンで形成されるとよい。

また、特許請求の範囲の請求項５に記載の発明によれば、請求項１〜４のいずれか一項に記載の発明において、前記制御回路は、第１導電型の半導体基板の表面層に形成される第２導電型のウェル領域内に形成され、該ウェル領域の表面層に形成される横型ＭＯＳＦＥＴの第１導電型のドレイン領域と電気的に接続されるＳＴ端子を備え、該ＳＴ端子は、抵抗を介して電源と接続される端子である構成とするとよい。

また、特許請求の範囲の請求項５に記載の発明によれば、請求項１〜４のいずれか一項に記載の発明において、前記出力段ＭＯＳデバイスのゲート電荷をグランドに引き抜くゲート電荷引き抜き回路を有するとい。

また、特許請求の範囲の請求項６に記載の発明によれば、請求項５に記載の発明において、前記ゲート電荷引き抜き回路が定電流源で構成されるとよい。

また、特許請求の範囲の請求項７に記載の発明によれば、請求項６に記載の発明において、前記定電流源が、ゲートとドレインとを短絡したデプレッションｎ型ＭＯＳＦＥＴで構成されるとよい。

この発明によると、ＩＮ端子と出力段ＭＯＳＦＥＴのゲートを結ぶ配線にゲート回路の一部であるゲート電荷阻止ダイオードを挿入することで、コンプリメンタリー動作にある出力段ＭＯＳＦＥＴのターンオフ時間をターンオン時間より長くする。これによって、寄生動作を抑制することができ損失が低減できる。また、通常動作時のＳＴ端子の電圧を常時正規の電圧に維持することができる。

この発明の第１実施例に係る半導体装置１００の要部断面図である。 図１の半導体装置１００に形成される制御回路１０１の要部回路図である。 ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１（１ａ）のターンオフ動作を説明した図である。 ＥＧＲ３の制御回路１０１（１０１ｃ）のＶＩＮ３、ＶＳＴ３、ＶＯＵＴ３、ＩＯＵＴ３とＥＧＲ１の制御回路１０１（１０１ａ）のＶＩＮ１、ＶＳＴ１、ＶＯＵＴ１、ＩＯＵＴ１の各波形図とＩＯＵＴの全体波形図を示し、同図（ａ）は各波形図、同図（ｂ）はＩＯＵＴ３の全体波形図である。 ＥＧＲ３の制御回路１０１（１０１ｃ）を形成する半導体装置１００（１００ｃ）に逆電流が流れるときの経路（ニ）を説明する図である。 ステッピングモータの要部構成図であり、（ａ）は全体図、（ｂ）はロータ９７とコイル９０の配置図である。 図６で示す制御回路５０１の詳細回路図である。 図８は、ｎ半導体基板７０に図６の制御回路５０１を形成した従来の半導体装置５００の要部断面図である。 図６のＥＧＲ１〜ＥＧＲ４の動作波形図であり、（ａ）は各ＶＩＮ波形図、（ｂ）は（ａ）のＥＧＲ３のＩＯＵＴ波形図である。 ＥＧＲ３の制御回路１０１（１０１ｃ）のＶＩＮ３，ＶＳＴ３，ＶＯＵＴ３，ＩＯＵＴ３の波形図とＥＧＲ１の制御回路１０１（１０１ａ）のＶＩＮ１，ＶＳＴ１，ＶＯＵＴ１，ＩＯＵＴ１の波形図である。 ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１（５１ａ）がオフ期間にＥＧＲ３の半導体装置５００（５００ｃ）に流れる逆電流の電流経路（ホ、ヘ）を示す図である。 ＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１（５１ａ：図６参照）のターンオフ動作を説明した図である。

実施の形態を以下の実施例で説明する。
＜実施例１＞
図１は、この発明の第１実施例に係る半導体装置１００の要部断面図である。ここではステッピングモータに用いられる半導体装置１００を例に上げたが、これに限らず、相互インダクタンス負荷を駆動する半導体装置であれば適用できる。相互インダクタンス負荷とは鉄心入り複数コイルなどの相互インダクタンスを有する負荷のことである。また、尚、図中の符号で１００ｂ，１００ｄはそれぞれＥＧＲ２，ＥＧＲ４を構成する半導体装置に付した符号である。また、半導体装置１００は半導体装置１００ａ〜１００ｄの総称である。半導体装置１００ａ〜１００ｄはＥＧＲ１〜４を構成する制御回路１０１ａ〜１０１ｄをそれぞれ形成した半導体装置である。また、図１は、図８と基本的に回路構成は同じであり、図８のスピードアップダイオード６２をゲート電荷引き抜き阻止ダイオード１２に代えた点が異なる。

半導体装置１００は、ｎ半導体基板２０の表面層に形成される複数のｐウェル領域２１，２３，２６と、そのうちの一つのｐウェル領域２６の表面層に形成された保護動作時ゲート電荷引き抜き回路５、通常動作時ゲート電荷引き抜き回路６、ロジック回路７およびＳＴ−ＭＯＳ回路８を備える。保護動作時ゲート電荷引き抜き回路５、通常動作時ゲート電荷引き抜き回路６、ロジック回路７およびＳＴ−ＭＯＳ回路８は、横型ｎＭＯＳＦＥＴ５ａ，６ｂ，７ａ，７ｂ、８ａ,８ｂで構成される。他のｐウェル領域２１の表面層に形成される出力段ｎＭＯＳＦＥＴ１のｎソース領域２２（ｎＭＯＳＦＥＴ部２のｎソース領域）と、さらに別のｐウェル領域２３の表面層に形成されるダイナミッククランプツェナーダイオード４を構成するツェナーダイオード４ａのｎカソード領域２４を備える。また、ｎ半導体基板２０の表面層に形成される前記のｎカソード領域２４と接続するｎ^＋領域２５を備える。

前記のｐウェル領域２６に形成されるＳＴ−ＭＯＳ回路８を構成する横型のｎＭＯＳＦＥＴ６ｂのｎドレイン領域２９に抵抗１７ｅを介して接続するＳＴ端子（ＳＴ）と、出力段ｎＭＯＳＦＥＴ１のゲート２ａとゲート回路１１を構成する抵抗１３およびゲート電荷引き抜き阻止ダイオード１２を介して接続するＩＮ端子（ＩＮ）とを備え、ＳＴ端子（ＳＴ）は抵抗１７ｄを介してバッテリー（電源）Ｂと電気的に接続される。出力段ｎＭＯＳＦＥＴ１のｎソース領域２２、保護動作時ゲート電荷引き抜き回路５を構成するｎＭＯＳＦＥＴ５ａのｎソース領域、通常動作時ゲート電荷引き抜き回路６を構成するで定電流源６ａ（図２参照）となるデプレッションＭＯＳＦＥＴ６ｂのｎソース領域２８、ロジック回路７のエンハンスメントＭＯＳＦＥＴ７ａのｎソース領域およびＳＴ端子（ＳＴ）に接続するＳＴ−ＭＯＳ回路８のｎＭＯＳＦＥＴ８ａ，８ｂのｎソース領域２９およびｐウェル領域２６がそれぞれ接続するＧＮＤ端子（ＧＮＤ）を備える。ＩＮ端子とＧＮＤ端子に接続するサージ保護用のツェナーダイオード３１と、ＧＮＤ端子とＳＴ端子に接続するツェナーダイオード３２と、ｐウェル領域２６と出力段ｎＭＯＳＦＥＴ１のゲート２ａと接続するダイナミッククランプツェナーダイオード４を備える。

前記のゲート電荷引き抜き阻止ダイオード１２はｎ半導体基板２０上に絶縁膜を介して形成される、例えば、ポリシリコンのｐｎダイオードであり、アノードはＩＮ端子（ＩＮ）側に接続し、カソードは通常動作時ゲート電荷引き抜き回路６を介して出力段ｎＭＯＳＦＥＴ１のゲート２ａ側に接続する。つまり、ＩＮ端子と出力段ｎＭＯＳＦＥＴ１のゲート２ａを結ぶゲート配線１８にゲート電荷阻止ダイオードを挿入する。このゲート配線１８にはロジック回路７を構成するデプレッションＭＯＳＦＥＴ７ｂのｎドレイン領域（符号なし）、通常動作時ゲート電荷引き抜き回路６を構成するデプレッションＭＯＳＦＥＴ６ｂのｎドレイン領域２７および保護動作時ゲート電荷引き抜き回路５を構成する横型のｎＭＯＳＦＥＴ５ａのｎドレイン領域（符号なし）もそれぞれ接続する。

前記のゲート電荷引き抜き阻止ダイオード１２はｎ半導体基板２０に、例えば、絶縁分離構造を形成してその絶縁分離構造で囲まれたｎ半導体基板内に形成してもよい。
また、ＳＴ端子（ＳＴ）は例えば外部の１０ｋΩの抵抗１７ｄを介して５Ｖの電源に接続し、またＳＴ端子（ＳＴ）は外部のマイコンに接続する。

尚、図中の符号で１７ａ，１７ｂ，１７ｃはゲート配線１８に挿入されるサージ抑制用の抵抗であり、４ａ，４ｂはダイナミッククランプツェナーダイオード４を構成するツェナダイオードである。ツェナーダイオード４ａはｎ半導体基板２０内に形成され、ツェナーダイオード４ｂはｎ半導体基板２０上に絶縁膜を介してポリシリコンで形成される。

また、前記の出力段ｎＭＯＳＦＥＴ１（１ａ〜１ｄ）をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に代えても構わない。さらにバイポーラトランジスタに代える場合もある。この場合はゲート電荷Ｑの引き抜きはゲート電流の引き抜きとなる。

図２は、図１の半導体装置１００に形成される制御回路１０１の要部回路図である。制御回路１０１は、ＯＵＴ端子（ＯＵＴ）の電圧を分圧する分圧抵抗１４，１５、寄生ダイオード３と縦型のｎＭＯＳＦＥＴ部２からなる出力段ｎＭＯＳＦＥＴ１、出力段ｎＭＯＳＦＥＴ１のドレイン２ｂ（縦型のｎＭＯＳＦＥＴ部２のドレイン）とゲート２ａ（縦型のｎＭＯＳＦＥＴ部２のゲート）の間に接続するダイナミッククランプツェナーダイオード４を備える。出力段ｎＭＯＳＦＥＴ１のゲート２ａに接続する保護動作時ゲート電荷引き抜き回路５を構成するｎＭＯＳＦＥＴ５ａと、ｎＭＯＳＦＥＴ５ａのドレインに接続しゲート回路１１を構成する抵抗１３およびゲート電荷引き抜き阻止ダイオード１２と、抵抗１３に接続す通常動作時ゲート引き抜き回路６を構成する定電流源６ａを備える。定電流源６ａは図１で示すデプレッションＭＯＳＦＥＴ６ｂで構成される。また、ゲート配線１８に接続し、過熱検出回路９、過電流検出回路１０のそれぞれに接続するロジック回路７を備える。ＳＴ端子（ＳＴ）に接続するツェナダイオード１６ｂおよびＳＴ−ＭＯＳ回路８を構成する寄生ダイオードを内蔵するｎＭＯＳＦＥＴ８ａ，８ｂを備える。ツェナーダイオード３１とロジック回路７に接続するＩＮ端子（ＩＮ）、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子（ＧＮＤ）、出力段ｎＭＯＳＦＥＴ１のドレイン２ｂおよび分圧抵抗１４，１５に接続するＯＵＴ端子（ＯＵＴ）を備える。この制御回路１０１は前記した４端子（ＩＮ，ＳＴ，ＯＵＴ，ＧＮＤ）を備える。前記のデプレッションＭＯＳＦＥＴ６ｂはゲートとソースを短絡して定電流源６ａを構成する。この定電流源６ａは、通常のオフ動作時（通常動作時）に、ＥＧＲの出力段ｎＭＯＳＦＥＴ１のゲート電荷を引き抜く働きをするゲート電荷引き抜き回路６である。

図２の過熱検出回路９、過電流検出回路１０、ロジック回路および保護動作時ゲート電荷引き抜き回路５は、図１のｐウェル領域２０内に形成され、それぞれが一定距離離れて自己分離されている。

尚、図中の符号で１８はＩＮ端子と出力段ｎＭＯＳＦＥ１のゲート２ａを結ぶゲート配線であり、１９は断線検出ラインである。
図３は、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａのターンオフ動作を説明した図である。尚、符号１ａ，１ｃはＥＧＲ１，３を構成する制御回路１０１ａ，１０１ｃを形成した半導体装置１００ａ、１００ｃの出力段ｎＭＯＳＦＥＴに付した符号である。出力段ｎＭＯＳＦＥＴ１ａのゲート２ａに蓄積した電荷Ｑは、ＥＧＲ１を構成する出力段ｎＭＯＳＦＥＴ１ａのオフ時には通常動作時ゲート電荷引き抜き回路６を構成するデプレッションＭＯＳＦＥＴ６ｂを介してグランド（ＧＮＤ）側に抜けて行く経路（イ）がある。このとき、ＩＮ端子（ＩＮ）側にゲート配線１８を通って抜けて行く経路（ロ）はゲート電荷引き抜き阻止ダイオード１２で阻止される。そのため、従来に比べてゲート電荷Ｑの引き抜きは遅くなり、出力段ｎＭＯＳＦＥＴ１ａのターンオフは遅くなる。つまり、ロジック回路７と出力段ｎＭＯＳＦＥＴ１ａのゲートを結ぶゲート配線１８にゲート回路１１を構成するゲート電荷引き抜き阻止ダイオード１２を挿入することで、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａのターンオフをＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃのターンオンより遅くする。これは、制御回路１０１にゲート電荷引き抜き阻止ダイオード１２を設けることで、出力段ｎＭＯＳＦＥＴ１のターンオフ時間をターンオン時間より遅くする。

一方、過熱検出回路９や過電流検出回路１０が動作した場合には、保護動作時ゲート電荷引き抜き回路５のｎＭＯＳＦＥＴ５ａがオンして従来と同じようにゲート電荷Ｑを引き抜く。

図４は、ＥＧＲ３の制御回路１０１ｃのＶＩＮ３、ＶＳＴ３、ＶＯＵＴ３、ＩＯＵＴ３とＥＧＲ１の制御回路１０１ａのＶＩＮ１、ＶＳＴ１、ＶＯＵＴ１、ＩＯＵＴ１の各波形図とＩＯＵＴの全体波形図を示し、同図（ａ）は各波形図、同図（ｂ）はＩＯＵＴ３の全体波形図である。同図（ｂ）は同図（ａ）のＩＯＵＴ３波形の全体波形であり、同図（ｂ）のＡ部が同図（ａ）のＩＯＵＴ３波形である。また、ＥＧＲ３およびＥＧＲ１の構成は図６の構成と同じである。ＶＩＮ１，３は入力される入力電圧（ゲート電圧、制御電圧）、ＶＳＴ１，３はＳＴ端子の電圧、ＶＯＵＴ１，３は出力端子の電圧で出力段ｎＭＯＳＦＥＴ１ａ，１ｃのドレイン電圧、ＩＯＵＴ１，３は出力段ｎＭＯＳＦＥＴ１ａ，１ｃに流れるドレイン電流でＥＧＲ１，３のコイル９１，９３（相互インダクタンス負荷）に流れる負過電流である。

図５は、ＥＧＲ３の制御回路１０１ｃを形成する半導体装置１００ｃに逆電流が流れるときの経路（ニ）を説明する図である。逆電流はＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃを構成するｎＭＯＳＦＥＴ部２のチャネル２ｄ（出力段ｎＭＯＳＦＥＴ１ｃのチャネルである）を通って流れる。

図４および図５において、ＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがオンからオフに変わる時点（ＶＯＵＴ１の立ち上がり時点）では、ゲート電荷引き抜き阻止ダイオード１２を接続することによって、立ち上がりが遅くなる。つまり、出力段ｎＭＯＳＦＥＴ１ａのターンオフ時間がおそくなる。一方、ＥＧＲ３はオフからオンに移行する過程（ＶＯＵＴ３の立下り時点）は従来と同じ時点で切り替りる。この時点ではＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａはまだオフしていないので、ＥＧＲ３には逆電流（ＩＯＵＴ３の向きがＧＮＤからコイル９３側へ流れる向き）は流れず、ＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃにはチャネル２ｄを通して小さな順電流が流れる（Ｆ１）。その状態でＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがオフすると、相互インダクタンスの影響で、ＥＧＲ３には経路（ニ）で逆電流が流れる（Ｋ）。この逆電流はＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃのチャネル２ｄが開いた状態で流れる。チャネル抵抗は寄生ダイオード３を通して流れる電流の経路（ホ）の抵抗およびｐウェル領域２６とｎ半導体基板２０を通して流れる電流の経路（ヘ）の抵抗より小さいため、図５に示すように、殆どはチャネル２ｄを介して経路（ニ）で流れる。そうするとｐウェル領域２６とｎ半導体基板２０を通して経路（ヘ）で流れる電流が無くなり、寄生トランジスタ３３は動作しなくなり損失が低減できる。また、ＳＴ端子（ＳＴ）の電圧はＬレベルに低下しないで正規の電圧が確保される。

つまり、制御回路１０１において、ＩＮ端子（ＩＮ）と出力段ｎＭＯＳＦＥＴ１のゲート２ａを結ぶゲート配線２８にゲート回路１１の一部であるゲート電荷引き抜き阻止ダイオード１２を挿入することで、コンプリメンタリー動作にあるＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃのターンオフ時間をＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａのターンオン時間より長くする（遅くする）。これによって、通常動作時のＳＴ端子の電圧を常時正規の電圧に維持することができる。

ＳＴ端子の電圧が正規の電圧を維持することで、この電圧が入力されるマイコンでの誤検出を防止することができる。

１，１ａ、１ｃ 出力段ｎＭＯＳＦＥＴ
２ ｎＭＯＳＦＥＴ部
２ａ ゲート
２ｂ ドレイン
２ｃ ソース
３ 寄生ダイオード
４ ダイナミッククランプツェナーダイオード
４ａ，４ｂ，３１，３２ ツェナーダイオード
５ 保護動作時ゲート電荷引き抜き回路
５ａ ｎＭＯＳＦＥＴ
６ 通常動作時ゲート電荷引き抜き回路
６ａ 定電流源
６ｂ デプレッションＭＯＳＦＥＴ
７ ロジック回路
７ａ，８ａ,８ｂ 横型ｎＭＯＳＦＥＴ
７ｂ デプレッションＭＯＳＦＥＴ
８ ＳＴ−ＭＯＳ回路
９ 過熱検出回路
１０ 過電流検出回路
１１ ゲート回路
１２ ゲート電荷引き抜き阻止ダイオード
１３ 抵抗
１７ａ〜１７ｅ 抵抗
１８ ゲート配線
１９ 断線検出ライン
２０ ｎ半導体基板
２１，２３，２６ ｐウェル領域
２２ ｎソース領域
２４ ｎカソード領域
２７ ｎドレイン領域
２８ ｎソース領域
３３ 寄生トランジスタ
ＩＮ ＩＮ端子
ＳＴ ＳＴ端子
ＯＵＴ ＯＵＴ端子
ＧＮＤ ＧＮＤ端子
１００、１００ａ〜１００ｄ 半導体装置
１０１、１０１ａ〜１０１ｄ 制御回路

Claims (7)

1. 相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子を有する制御回路を備えた半導体装置において、
   前記出力段スイッチング素子のゲートとカソードが電気的に接続され、前記制御回路の入力端子にアノードが電気的に接続され、ターンオフ時の前記出力段スイッチング素子のゲート電荷の引き抜きを阻止するダイオードを有し、
   前記制御回路は、第１導電型の半導体基板の表面層に形成される第２導電型のウェル領域内に形成され、該ウェル領域の表面層に形成される横型ＭＯＳＦＥＴの第１導電型のドレイン領域と電気的に接続されるＳＴ端子を備え、該ＳＴ端子は、抵抗を介して電源と接続される端子であることを特徴とする半導体装置。
2. 前記出力段スイッチング素子が、ＭＯＳデバイスであることを特徴とする請求項１に記載の半導体装置。
3. 前記ＭＯＳデバイスは、第１導電型の半導体基板の表面層に形成された第２導電型のベース領域と、該ベース領域に形成されたソース領域と、前記半導体基板と前記ソース領域との間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極とを有するＭＯＳＦＥＴであることを特徴とする請求項２に記載の半導体装置。
4. 前記ダイオードが、半導体基板上に絶縁膜を介してポリシリコンで形成されることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記出力段ＭＯＳデバイスのゲート電荷をグランドに引き抜くゲート電荷引き抜き回路を有することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記ゲート電荷引き抜き回路が定電流源で構成されることを特徴とする請求項５に記載の半導体装置。
7. 前記定電流源が、ゲートとソースとを短絡したデプレッションｎ型ＭＯＳＦＥＴで構成されることを特徴とする請求項６に記載の半導体装置。

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