JPH0430819Y2 - - Google Patents
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- Publication number
- JPH0430819Y2 JPH0430819Y2 JP7490386U JP7490386U JPH0430819Y2 JP H0430819 Y2 JPH0430819 Y2 JP H0430819Y2 JP 7490386 U JP7490386 U JP 7490386U JP 7490386 U JP7490386 U JP 7490386U JP H0430819 Y2 JPH0430819 Y2 JP H0430819Y2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- drive
- gate
- drive circuit
- resistor
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 7
- 238000004804 winding Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、MOSFETの駆動回路に関し、更に
詳しくは、スイツチング電源のスイツチ素子とし
て使用されるMOSFETにおいて、ターンオフ時
のドライブ特性を改善することのできる駆動回路
に関するものである。
詳しくは、スイツチング電源のスイツチ素子とし
て使用されるMOSFETにおいて、ターンオフ時
のドライブ特性を改善することのできる駆動回路
に関するものである。
（従来の技術）
第２図は、スイツチング電源におけるスイツチ
素子と、その駆動回路の接続概念図である。図に
おいて、Vinは直流電圧源、Ｔは１次巻線n1、２
次巻線n2を有したトランス、Q1は１次巻線n1に
直流電圧Vinをスイツチングして（オン、オフし
て）与えるスイツチ素子で、MOSFETが使用さ
れている。DRはMOSFETQ1の駆動回路で、
MOSFET.Q1をターンオフ、ターンオフするため
のハイ、ローレベルを繰返すパルス幅信号を出力
する。トランスＴの２次巻線n2に生ずる交流電圧
の大きさは、MOSFET.Q1のオン、オフ時間に対
応するので、パルス幅信号のパルス幅を調整する
ことによつてに２次巻線n2の出力を制御すること
ができる。
素子と、その駆動回路の接続概念図である。図に
おいて、Vinは直流電圧源、Ｔは１次巻線n1、２
次巻線n2を有したトランス、Q1は１次巻線n1に
直流電圧Vinをスイツチングして（オン、オフし
て）与えるスイツチ素子で、MOSFETが使用さ
れている。DRはMOSFETQ1の駆動回路で、
MOSFET.Q1をターンオフ、ターンオフするため
のハイ、ローレベルを繰返すパルス幅信号を出力
する。トランスＴの２次巻線n2に生ずる交流電圧
の大きさは、MOSFET.Q1のオン、オフ時間に対
応するので、パルス幅信号のパルス幅を調整する
ことによつてに２次巻線n2の出力を制御すること
ができる。
第３図は、第２図において、MOSFET.Q1の駆
動回路DRの接続図である。パルス幅信号出力回
路PWからのパルス幅信号（駆動信号）は、ダイ
オードD1、抵抗R1を介してMOSFET.Q1のゲー
トに印加されている。Tr.１はMOSFET.Q1のゲ
ート容量に充電された電荷の放電用トランジス
タ、DZはゲート保護と、MOSFETが破損した場
合、主電源から電力が駆動回路に戻るのを防ぐた
めのツエナーダイオードである。
動回路DRの接続図である。パルス幅信号出力回
路PWからのパルス幅信号（駆動信号）は、ダイ
オードD1、抵抗R1を介してMOSFET.Q1のゲー
トに印加されている。Tr.１はMOSFET.Q1のゲ
ート容量に充電された電荷の放電用トランジス
タ、DZはゲート保護と、MOSFETが破損した場
合、主電源から電力が駆動回路に戻るのを防ぐた
めのツエナーダイオードである。
このような構成の駆動回路において、パルス幅
信号出力回路PWからの駆動信号がハイレベルと
なると、ダイオードD1を介してMOSFET.Q1の
ゲートに加わつて、このMOSFET.Q1がターンオ
ンする。この期間、トランジスタTr.１は逆バイ
アスされていてオフとなつている。駆動信号がロ
ーレベルとなると、MOSFET.Q1をターンオフ
し、また、トランジスタTr.１はオンし、
MOSFET.Q1のゲート容量に蓄積されていた電荷
を抵抗R1を介して放電する。
信号出力回路PWからの駆動信号がハイレベルと
なると、ダイオードD1を介してMOSFET.Q1の
ゲートに加わつて、このMOSFET.Q1がターンオ
ンする。この期間、トランジスタTr.１は逆バイ
アスされていてオフとなつている。駆動信号がロ
ーレベルとなると、MOSFET.Q1をターンオフ
し、また、トランジスタTr.１はオンし、
MOSFET.Q1のゲート容量に蓄積されていた電荷
を抵抗R1を介して放電する。
（考案が解決しようとする問題点）
前記したような従来の駆動回路は、抵抗R1と
MOSFET.Q1の入力容量による時定数によつてス
イツチング・スピードが決まる。抵抗R1の値は、
出力ノイズ・レベルと効率の両者が満足する値に
設定されるもので、余り小さくすることはでき
ず、それ故に、ターンオフ時のスピードが遅いと
いう問題点がある。
MOSFET.Q1の入力容量による時定数によつてス
イツチング・スピードが決まる。抵抗R1の値は、
出力ノイズ・レベルと効率の両者が満足する値に
設定されるもので、余り小さくすることはでき
ず、それ故に、ターンオフ時のスピードが遅いと
いう問題点がある。
本考案は、このような問題点に鑑みてなされた
もので、その目的は、ターンオフ時のスピードを
向上させることのできるMOSFETの駆動回路を
実現しようとするものである。
もので、その目的は、ターンオフ時のスピードを
向上させることのできるMOSFETの駆動回路を
実現しようとするものである。
（問題点を解決するための手段）
前記した問題点を解決する本考案は、
MOSFETのゲートに駆動信号を与え当該
MOSFETをオン、オフさせる駆動回路におい
て、前記駆動信号が印加される駆動端子と前記
MOSFETのゲート間に接続したダイオードと、
前記駆動端子とコモン間に接続したインダクタン
ス素子と抵抗との直列回路と、インダクタンス素
子と抵抗の共通接続点と前記MOSFETのゲート
間に接続したダイオードと、前記MOSFETのゲ
ートとコモン間に接続されMOSFETがターンオ
フする時オンとなるトランジスタとを備えたこと
を特徴とする。
MOSFETのゲートに駆動信号を与え当該
MOSFETをオン、オフさせる駆動回路におい
て、前記駆動信号が印加される駆動端子と前記
MOSFETのゲート間に接続したダイオードと、
前記駆動端子とコモン間に接続したインダクタン
ス素子と抵抗との直列回路と、インダクタンス素
子と抵抗の共通接続点と前記MOSFETのゲート
間に接続したダイオードと、前記MOSFETのゲ
ートとコモン間に接続されMOSFETがターンオ
フする時オンとなるトランジスタとを備えたこと
を特徴とする。
（実施例）
第１図は本考案に係る駆動回路の一例を示す接
続図である。
続図である。
本考案においては、パルス幅信号発生回路PW
からの駆動信号が印加される端子１１とコモン間
に、インダクタンス素子Ｌと、抵抗Ｒとの直列回
路を接続するとともに、駆動信号をダイオード
D1を介してMOSFET.Q1のゲートに与えるよう
にしたものである。また、インダクタンス素子Ｌ
と抵抗Ｒの共通接続点と、MOSFET.Q1のゲート
間にダイオードD2を接続し、MOSFET.Q1のゲ
ートとコモン間に、MOSFET.Q1がターンオフす
る時オンとなるトランジスタTr.１を接続したも
のである。
からの駆動信号が印加される端子１１とコモン間
に、インダクタンス素子Ｌと、抵抗Ｒとの直列回
路を接続するとともに、駆動信号をダイオード
D1を介してMOSFET.Q1のゲートに与えるよう
にしたものである。また、インダクタンス素子Ｌ
と抵抗Ｒの共通接続点と、MOSFET.Q1のゲート
間にダイオードD2を接続し、MOSFET.Q1のゲ
ートとコモン間に、MOSFET.Q1がターンオフす
る時オンとなるトランジスタTr.１を接続したも
のである。
このように構成した回路によれば、パルス幅信
号発生回路PWからの駆動信号が、ハイレベルに
なると、ダイオードD1を介して、MOSFETQ1の
ゲートにこの駆動信号が印加され、MOSFETQ1
がターンオフする。この期間、インダクタンス素
子Ｌにはエネルギーが蓄えられる。
号発生回路PWからの駆動信号が、ハイレベルに
なると、ダイオードD1を介して、MOSFETQ1の
ゲートにこの駆動信号が印加され、MOSFETQ1
がターンオフする。この期間、インダクタンス素
子Ｌにはエネルギーが蓄えられる。
駆動信号がローレベルになると、MOSFET.Q1
がターンオフする。この時、インダクタンス素子
Ｌに蓄えられていたエネルギーが放出され、トラ
ンジスタTr.１をオフさせる。これによつて、
MOSFET.Q1は急速にターンオフする。
がターンオフする。この時、インダクタンス素子
Ｌに蓄えられていたエネルギーが放出され、トラ
ンジスタTr.１をオフさせる。これによつて、
MOSFET.Q1は急速にターンオフする。
なお、上記の実施例では、Ｎチヤンネル
MOSFETを用いる場合を想定したものである
が、ＰチヤンネルMOSFETを用いてもよい。こ
の場合、ダイオードD1，D2、トランジスタTr.１
の接続極性は逆となる。
MOSFETを用いる場合を想定したものである
が、ＰチヤンネルMOSFETを用いてもよい。こ
の場合、ダイオードD1，D2、トランジスタTr.１
の接続極性は逆となる。
（考案の効果）
以上説明したように、本考案はMOSFETのタ
ーンオフ時におけるドライブ特性が、抵抗の値に
依存することがない。従つて、本考案によれば、
簡単な構成で、ターンオフ時のスピードを向上さ
せることのできるMOSFETの駆動回路が実現で
きる。
ーンオフ時におけるドライブ特性が、抵抗の値に
依存することがない。従つて、本考案によれば、
簡単な構成で、ターンオフ時のスピードを向上さ
せることのできるMOSFETの駆動回路が実現で
きる。
第１図は本考案駆動回路の一例を示す接続図、
第２図はスイツチング電源におけるスイツチ素子
とその駆動回路の接続概念図、第３図は従来の
MOSFETの駆動回路の接続図である。 Q1……MOSFET、Tr.１……トランジスタ、
D1，D2……ダイオード、Ｒ……抵抗、Ｌ……イ
ンダクタンス素子。
第２図はスイツチング電源におけるスイツチ素子
とその駆動回路の接続概念図、第３図は従来の
MOSFETの駆動回路の接続図である。 Q1……MOSFET、Tr.１……トランジスタ、
D1，D2……ダイオード、Ｒ……抵抗、Ｌ……イ
ンダクタンス素子。
Claims (1)
- 【実用新案登録請求の範囲】 MOSFETのゲートに駆動信号を与え当該
MOSFETをオン、オフさせる駆動回路におい
て、 前記駆動信号が印加される駆動端子と前記
MOSFETのゲート間に接続したダイオードと、
前記駆動端子とコモン間に接続したインダクタン
ス素子と抵抗との直列回路と、インダクタンス素
子と抵抗の共通接続点と前記MOSFETのゲート
間に接続したダイオードと、前記MOSFETのゲ
ートとコモン間に接続されMOSFETがターンオ
フする時オンとなるトランジスタとを備えたこと
を特徴とするMOSFETの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7490386U JPH0430819Y2 (ja) | 1986-05-19 | 1986-05-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7490386U JPH0430819Y2 (ja) | 1986-05-19 | 1986-05-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62186529U JPS62186529U (ja) | 1987-11-27 |
| JPH0430819Y2 true JPH0430819Y2 (ja) | 1992-07-24 |
Family
ID=30920552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7490386U Expired JPH0430819Y2 (ja) | 1986-05-19 | 1986-05-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430819Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5958156B2 (ja) * | 2012-08-02 | 2016-07-27 | 富士電機株式会社 | 半導体装置 |
-
1986
- 1986-05-19 JP JP7490386U patent/JPH0430819Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62186529U (ja) | 1987-11-27 |
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