JPS6220417A - Ｍｏｓｆｅｔのドライブ回路 - Google Patents
Ｍｏｓｆｅｔのドライブ回路Info
- Publication number
- JPS6220417A JPS6220417A JP15820685A JP15820685A JPS6220417A JP S6220417 A JPS6220417 A JP S6220417A JP 15820685 A JP15820685 A JP 15820685A JP 15820685 A JP15820685 A JP 15820685A JP S6220417 A JPS6220417 A JP S6220417A
- Authority
- JP
- Japan
- Prior art keywords
- turned
- circuit
- transistor
- fet
- transformer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、スイッチングレギュレータ、ＰＷＭ（パルス
コードモジュレーシ冒ン）方式の正弦波発生インバータ
ー等に使用されるパワーＭＯＳＦＥＴのドライブ回路に
係り、特に制御範囲の良−好なドライブ回路に関するも
のである。
コードモジュレーシ冒ン）方式の正弦波発生インバータ
ー等に使用されるパワーＭＯＳＦＥＴのドライブ回路に
係り、特に制御範囲の良−好なドライブ回路に関するも
のである。
以下、従来のＭＯＳ ＦＥＴのドライブ回路について図
面によって説明する。
面によって説明する。
第３図は、 「日立パワーＭＯ３ＦＥＴデータブ・ンク
」の図６−２３に示される回路図であり、制御ハルス入
力カローレベルのとキ、トランジスタ４はオフ、トラン
ジスタ３はオンとなり、パルストランス１６を通してＭ
ＯＳ ＦＥＴ １のゲートにプラス電圧を供給して、
ＭＯＳ ＦＥＴ ｌはオンとなる。一方制御パルス入力
がハイのとき、トランジスタ４はオン、トランジスタ３
はオフとなり、トランス１６への給電はストップされる
ため。
」の図６−２３に示される回路図であり、制御ハルス入
力カローレベルのとキ、トランジスタ４はオフ、トラン
ジスタ３はオンとなり、パルストランス１６を通してＭ
ＯＳ ＦＥＴ １のゲートにプラス電圧を供給して、
ＭＯＳ ＦＥＴ ｌはオンとなる。一方制御パルス入力
がハイのとき、トランジスタ４はオン、トランジスタ３
はオフとなり、トランス１６への給電はストップされる
ため。
トランス巻線には逆起電力が出力される（いわゆるフラ
イバック地圧の発生）。従ってトランジスタ２０ベース
は正となり、トランジスタ２はオンとなる。これにより
ＭＯＳ ＦＥＴのゲートに充電されている電荷ＣＭＯＳ
ＦＥＴのゲートは容量性である）が放電し、 ＭＯＳ
ＦＥＴはオフとなる。この回路の利点は、オンとオフ
の比が変化しても、 ＭＯＳ ＦＥＴのゲートへ加わる
電圧が変化しない（ＭＯＳ ＦＥＴのゲートは、定電圧
駆動が必要である）ので制御範囲が広く、制御の応答も
速いが、欠点はオンの期間が長くなると。
イバック地圧の発生）。従ってトランジスタ２０ベース
は正となり、トランジスタ２はオンとなる。これにより
ＭＯＳ ＦＥＴのゲートに充電されている電荷ＣＭＯＳ
ＦＥＴのゲートは容量性である）が放電し、 ＭＯＳ
ＦＥＴはオフとなる。この回路の利点は、オンとオフ
の比が変化しても、 ＭＯＳ ＦＥＴのゲートへ加わる
電圧が変化しない（ＭＯＳ ＦＥＴのゲートは、定電圧
駆動が必要である）ので制御範囲が広く、制御の応答も
速いが、欠点はオンの期間が長くなると。
上述のトランスのフライバック電圧が高くなり。
トランジスタ３に加わる電圧Ｖｃｗが高くなる。
この様子を第６図（ｂ）のＶＣＢ波形電圧に示す。従っ
て高耐圧のトランジスタが必要となるし、またオン時間
が極端に長く、オフ時間が短くなると、トランスに直流
が加わることになるためドライブ回路に過電流が流れ、
トランジスタ３等を破損することになる。
て高耐圧のトランジスタが必要となるし、またオン時間
が極端に長く、オフ時間が短くなると、トランスに直流
が加わることになるためドライブ回路に過電流が流れ、
トランジスタ３等を破損することになる。
第４図は、「日立パワーＭσＳ ＦＥＴデータブック」
の図６−５４に示される回路図であり、この回路は絶縁
用のパルストランスの代わりに、フォトカブラ７を使用
したものである。この回路の欠点は、フォトカブラフの
応答速度の制限により、スイッチング速度が決まってし
まうという点であり、このため今現在はａＫＦｌｚ程度
が限界である。しかしスイッチング電源は数十Ｋ１１ｚ
から数百ＫＨ２の周波数扱うため１本回路は採用されて
いないのが現状である。また本回路はＭＯＳ ＦＥＴ側
に電源１４ 、１５が必要であり１回路が複雑となる欠
点もある。
の図６−５４に示される回路図であり、この回路は絶縁
用のパルストランスの代わりに、フォトカブラ７を使用
したものである。この回路の欠点は、フォトカブラフの
応答速度の制限により、スイッチング速度が決まってし
まうという点であり、このため今現在はａＫＦｌｚ程度
が限界である。しかしスイッチング電源は数十Ｋ１１ｚ
から数百ＫＨ２の周波数扱うため１本回路は採用されて
いないのが現状である。また本回路はＭＯＳ ＦＥＴ側
に電源１４ 、１５が必要であり１回路が複雑となる欠
点もある。
第５図は、特開昭５９−１０４８３０号公報に開示され
ている回路図である。この回路はオン、オフの比が変化
してもダイオード１７により、コンデンサ１９へ充電し
、 ＭＯＳ ＦＥＴ ｌのゲートへ加わる電圧の最大、
最小値を一定に保とうとする回路であるが、オン時間を
長くすると第６図ｔｅｌのコンデンサ電圧波形に示すご
とく、コンデンサ１９への充電電圧が高くなる。このと
き急にオン時間を短かくすると、コンデンサ１９の容量
は。
ている回路図である。この回路はオン、オフの比が変化
してもダイオード１７により、コンデンサ１９へ充電し
、 ＭＯＳ ＦＥＴ ｌのゲートへ加わる電圧の最大、
最小値を一定に保とうとする回路であるが、オン時間を
長くすると第６図ｔｅｌのコンデンサ電圧波形に示すご
とく、コンデンサ１９への充電電圧が高くなる。このと
き急にオン時間を短かくすると、コンデンサ１９の容量
は。
ＭＯＳ ＦＥＴのゲート容量より数倍以上大きくする必
要があるためコンデンサ１９が放電しきれず。
要があるためコンデンサ１９が放電しきれず。
第６図（ｄ）のゲート電圧波形のごとく、ゲート電圧は
変化し、 ＭＯＳ ＦＥＴ １が破損する危険がある。
変化し、 ＭＯＳ ＦＥＴ １が破損する危険がある。
本発明の目的は、動的および静的制御範囲の広いパワー
ＭＣ）Ｓ ＦＥＴのドライブ回路を提供することにある
。
ＭＣ）Ｓ ＦＥＴのドライブ回路を提供することにある
。
本発明は、第３図に示す回路に改良を加えるものであり
、トランジスタとトランスを直列に接続する回路を２回
路膜げて、オンとオフの比を最大でも５０％とし、第３
図に示す回路の欠点を補うものである。
、トランジスタとトランスを直列に接続する回路を２回
路膜げて、オンとオフの比を最大でも５０％とし、第３
図に示す回路の欠点を補うものである。
すなわち本発明は、トランスの１次コイルとトランジス
タとを直列に接続し、トランスの２次コイルとダイオー
ドを直列に接続した同一の２回路を並列に接続した回路
と、 ＭＯＳ ＦＥＴのゲートに充電された電荷を放電
させるトランジスタ回路とより構成し、各々のトランス
を交互に通過する正のパルスタイミングによってＭＯＳ
ＦＥＴを導通させ、トランスを通過するパルスが両方と
も負となったときは上記のトランジスタ回路によってＭ
ＯＳ ＦＥＴをしゃ断させるＭＯＳＦＥＴのドライブ回
路を特徴とする。
タとを直列に接続し、トランスの２次コイルとダイオー
ドを直列に接続した同一の２回路を並列に接続した回路
と、 ＭＯＳ ＦＥＴのゲートに充電された電荷を放電
させるトランジスタ回路とより構成し、各々のトランス
を交互に通過する正のパルスタイミングによってＭＯＳ
ＦＥＴを導通させ、トランスを通過するパルスが両方と
も負となったときは上記のトランジスタ回路によってＭ
ＯＳ ＦＥＴをしゃ断させるＭＯＳＦＥＴのドライブ回
路を特徴とする。
以下１本発明の一実施例について第１図および第２図に
より説明する。
より説明する。
第１図において制御パルス１人力がローレベルのときト
ランジスタ４はオフ、トランジスタ３はオンとなり、パ
ルストランス１６を介して。
ランジスタ４はオフ、トランジスタ３はオンとなり、パ
ルストランス１６を介して。
ＭＯＳ ＦＥ’ｒ １のゲートにプラス電圧が供給され
。
。
ＭＯＳ ＦＥＴ １ ｋ−！、オンとなる。−力制御パ
ルス２人力がローのときも同様であり、 ＭＯＳ ＦＥ
Ｔ １がオンとなる。これは、トランジスタ３，４゜パ
ルストランス１６．ダイオード１８等を同一とする２回
路が並列に接続されているためである。
ルス２人力がローのときも同様であり、 ＭＯＳ ＦＥ
Ｔ １がオンとなる。これは、トランジスタ３，４゜パ
ルストランス１６．ダイオード１８等を同一とする２回
路が並列に接続されているためである。
−力制御パルス１および制御パルス２がともにハイとな
ったとき、この２回路ともトランジスタ４はオン、トラ
ンジスタ３はオフとなり、パルストランス１６の２次コ
イルとダイオード１７が接続されている側の出力がフラ
イバック電圧の発生により正となり、抵抗９を通してト
ランジスタ２のエミッタ側は負となり、トランジスタ２
はオンとなって、 ＭＯＳ ＦＥＴ １の容量性ゲート
に充電された電荷を放電し、 ＭＯＳ ＦＥＴをオフと
する。第２図は１以上説明した制御・くシス１．制御パ
ルス２．ゲート電圧波形（ｖＧｓ）の各薗、王波形を示
すものである。
ったとき、この２回路ともトランジスタ４はオン、トラ
ンジスタ３はオフとなり、パルストランス１６の２次コ
イルとダイオード１７が接続されている側の出力がフラ
イバック電圧の発生により正となり、抵抗９を通してト
ランジスタ２のエミッタ側は負となり、トランジスタ２
はオンとなって、 ＭＯＳ ＦＥＴ １の容量性ゲート
に充電された電荷を放電し、 ＭＯＳ ＦＥＴをオフと
する。第２図は１以上説明した制御・くシス１．制御パ
ルス２．ゲート電圧波形（ｖＧｓ）の各薗、王波形を示
すものである。
本回路はパルストランス１６を２個使用しており、各々
のパルストランス１６についてオン時間の周期に対する
比率は最大５０％であるので、トランジスタ３に加わる
電圧も、第２図（ｄ）のＶＣＥ電圧波形のごとくなり、
電源電圧（＋２４Ｖ）の２〜３倍８にとなるので、第３
図の回路に比べて耐圧の低いトランジスタでよい。
のパルストランス１６についてオン時間の周期に対する
比率は最大５０％であるので、トランジスタ３に加わる
電圧も、第２図（ｄ）のＶＣＥ電圧波形のごとくなり、
電源電圧（＋２４Ｖ）の２〜３倍８にとなるので、第３
図の回路に比べて耐圧の低いトランジスタでよい。
また位相の異なった２つの制御パルスを交互に入力し、
各々のパルスのオン比率を０％〜５０％変化させること
により、ＭＯＳ ＦＥＴのオン比率を０％〜１００％ま
で変化させることができる。
各々のパルスのオン比率を０％〜５０％変化させること
により、ＭＯＳ ＦＥＴのオン比率を０％〜１００％ま
で変化させることができる。
本発明によれば、応答の速い点を損なうことなく 、
ＭＯＳ ＦＥＴのオン比率を０％〜１００％まで変化さ
せることができるので、制御範囲の広くて良好なドライ
ブ回路が得られるという効果がある。
ＭＯＳ ＦＥＴのオン比率を０％〜１００％まで変化さ
せることができるので、制御範囲の広くて良好なドライ
ブ回路が得られるという効果がある。
第１図は本発明の一実施例であるＭＯＳ ＦＥＴのドラ
イブ回路、第２図は第１図に示す回路の各部の電圧波形
を示す図、第３図は従来の回路例を示す回路図、第４図
および第５図は従来の他の回路例を示す回路図、第６図
は従来の回路において各部の電圧波形を示す図である。 １・・・ＭＯＳＦＥＴ、 ２〜６・・・トランジ
スタ。 ８〜１３・・・抵抗、 １７ 、１８・・・ダ
イオード。 １６・・・パルストランス。
イブ回路、第２図は第１図に示す回路の各部の電圧波形
を示す図、第３図は従来の回路例を示す回路図、第４図
および第５図は従来の他の回路例を示す回路図、第６図
は従来の回路において各部の電圧波形を示す図である。 １・・・ＭＯＳＦＥＴ、 ２〜６・・・トランジ
スタ。 ８〜１３・・・抵抗、 １７ 、１８・・・ダ
イオード。 １６・・・パルストランス。
Claims (1)
- トランスの１次コイルとトランジスタとを直列に接続し
、トランスの２次コイルとダイオードを直列に接続した
同一の２回路を並列に接続した回路と、ＭＯＳＦＥＴの
ゲートに充電された電荷を放電させるトランジスタ回路
とより構成し、前記各々のトランスを交互に通過する正
のパルスタイミングによって、前記ＭＯＳＦＥＴを導通
させ、トランスを通過するパルスが両方とも負となった
ときは前記トランジスタ回路によってＭＯＳＦＥＴをし
ゃ断させることを特徴とするＭＯＳＦＥＴのドライブ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15820685A JPS6220417A (ja) | 1985-07-19 | 1985-07-19 | Ｍｏｓｆｅｔのドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15820685A JPS6220417A (ja) | 1985-07-19 | 1985-07-19 | Ｍｏｓｆｅｔのドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220417A true JPS6220417A (ja) | 1987-01-29 |
Family
ID=15666600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15820685A Pending JPS6220417A (ja) | 1985-07-19 | 1985-07-19 | Ｍｏｓｆｅｔのドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0270526U (ja) * | 1988-07-29 | 1990-05-29 | ||
| JPH05304451A (ja) * | 1992-04-24 | 1993-11-16 | Pulse Denshi Gijutsu Kk | 直流高圧固体スイッチ装置 |
-
1985
- 1985-07-19 JP JP15820685A patent/JPS6220417A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0270526U (ja) * | 1988-07-29 | 1990-05-29 | ||
| JPH05304451A (ja) * | 1992-04-24 | 1993-11-16 | Pulse Denshi Gijutsu Kk | 直流高圧固体スイッチ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373727B1 (en) | Synchronous rectification in a flyback converter | |
| JPH05268764A (ja) | 交流電流検出器および電源回路 | |
| US10784859B2 (en) | Transformer based gate drive circuit | |
| US6108219A (en) | DC power converter circuit | |
| US4792746A (en) | Non-dissipative series voltage switching regulator having improved switching speed | |
| JPS6220417A (ja) | Ｍｏｓｆｅｔのドライブ回路 | |
| US5959856A (en) | DC-to-DC power converter | |
| EP0177148A2 (en) | Power supplies using mosfet devices | |
| JPH06315263A (ja) | スイッチング電源回路 | |
| JPH0681500B2 (ja) | スイッチング回路 | |
| JP2716221B2 (ja) | Ｄｃ―ｄｃコンバータ | |
| JPH01194606A (ja) | Ｍｏｓｆｅｔのドライブ回路 | |
| JPH0687655B2 (ja) | 高圧制御回路 | |
| JPH0583940A (ja) | スイツチング電源装置 | |
| WO2000038305A9 (en) | A synchronous flyback converter | |
| JPH078143B2 (ja) | インバ−タ装置 | |
| JP2614056B2 (ja) | Ｄｃ／ｄｃコンバータ | |
| JP3169873B2 (ja) | 電源装置 | |
| JPS6175617A (ja) | Ｍｏｓ・ｆｅｔのドライブ回路 | |
| JPH05344718A (ja) | 電力変換装置の駆動回路 | |
| JPS5836235Y2 (ja) | スイツチング制御型電源回路 | |
| JPH06335245A (ja) | 絶縁形スイッチング電源 | |
| JPH0246117Y2 (ja) | ||
| JPH0564448A (ja) | スイツチング電源装置 | |
| JPH08172768A (ja) | 電力変換器のゲート駆動装置 |