JP3169873B2 - 電源装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】この発明は、交流電力や直流
電力を変圧あるいは昇圧する電源装置であって、特にM
OSFET等によるスイッチングによって変圧/昇圧な
らびに出力を安定化される電源装置に関する。
電力を変圧あるいは昇圧する電源装置であって、特にM
OSFET等によるスイッチングによって変圧/昇圧な
らびに出力を安定化される電源装置に関する。
【0002】
【従来の技術】スイッチング型の直流電源やDC−DC
(直流−直流)コンバータ等のスイッチングには、従来
からパワーMOS(Metal-Oxide-Semiconductor)−
FET(Field Effect Transistor:電界効果トラン
ジスタ)が用いられている。
(直流−直流)コンバータ等のスイッチングには、従来
からパワーMOS(Metal-Oxide-Semiconductor)−
FET(Field Effect Transistor:電界効果トラン
ジスタ)が用いられている。
【0003】図3は、パワーMOSFETを用いた従来
の電源装置の構成を示す図であり、一石フォワード方式
のDC−DC電源装置を示している。図3において入力
端子1a−1bには、電圧変換用トランス4の一次巻線
(一次側)とスイッチング用MOSFET3とが直列に
接続され、さらにコンデンサ8が並列に接続されてい
る。なおスイッチング用MOSFET3は、ドレイン電
極Dとソース電極S間に並列に接続された内部ダイオー
ド3'を有している。
の電源装置の構成を示す図であり、一石フォワード方式
のDC−DC電源装置を示している。図3において入力
端子1a−1bには、電圧変換用トランス4の一次巻線
(一次側)とスイッチング用MOSFET3とが直列に
接続され、さらにコンデンサ8が並列に接続されてい
る。なおスイッチング用MOSFET3は、ドレイン電
極Dとソース電極S間に並列に接続された内部ダイオー
ド3'を有している。
【0004】電圧変換用トランス4の二次巻線(二次
側)の一端(図3中の上側、以降同様)は、チョークコ
イル9を介して負荷RLの一端が接続される出力端子2
aにいたる。
側)の一端(図3中の上側、以降同様)は、チョークコ
イル9を介して負荷RLの一端が接続される出力端子2
aにいたる。
【0005】一方電圧変換用トランス4の二次巻線の他
端(図3中の下側、以降同様)は、整流用MOSFET
5(Q1)を介して負荷RLの他端が接続される出力端子
2aにいたる。
端(図3中の下側、以降同様)は、整流用MOSFET
5(Q1)を介して負荷RLの他端が接続される出力端子
2aにいたる。
【0006】なおこの出力端子2a−2b間には、コン
デンサ10も接続されている。また整流用MOSFET
5も、ドレイン電極Dとソース電極S間に並列に接続さ
れた内部ダイオード5'を有し、ゲート電極とソース電
極Sとの間には抵抗13が接続されている。
デンサ10も接続されている。また整流用MOSFET
5も、ドレイン電極Dとソース電極S間に並列に接続さ
れた内部ダイオード5'を有し、ゲート電極とソース電
極Sとの間には抵抗13が接続されている。
【0007】さらに整流用MOSFET5のゲート電極
は、コンデンサ11を介して電圧変換用トランス4の二
次巻線の一端に接続されている。これらコンデンサ11
と抵抗13は、整流用MOSFET5の立ち上がりある
いは立ち下がりの時定数を決定する。
は、コンデンサ11を介して電圧変換用トランス4の二
次巻線の一端に接続されている。これらコンデンサ11
と抵抗13は、整流用MOSFET5の立ち上がりある
いは立ち下がりの時定数を決定する。
【0008】転流用MOSFET6(Q2)のドレイン
電極Dと高速整流用ダイオード7のカソード電極とは、
二次巻線の一端に接続され、転流用MOSFET6のソ
ース電極Sと高速整流用ダイオード7のアノード電極と
は、二次巻線の他端に接続されている。
電極Dと高速整流用ダイオード7のカソード電極とは、
二次巻線の一端に接続され、転流用MOSFET6のソ
ース電極Sと高速整流用ダイオード7のアノード電極と
は、二次巻線の他端に接続されている。
【0009】なお転流用MOSFET6も、ドレイン電
極Dとソース電極S間に並列に接続された内部ダイオー
ド6'を有し、ゲート電極とソース電極Sとの間には抵抗
14が接続されている。
極Dとソース電極S間に並列に接続された内部ダイオー
ド6'を有し、ゲート電極とソース電極Sとの間には抵抗
14が接続されている。
【0010】また転流用MOSFET6のゲート電極
は、コンデンサ12を介して電圧変換用トランス4の二
次巻線の他端に接続されている。これらコンデンサ12
と抵抗14とは、転流用MOSFET6の立ち上がりあ
るいは立ち下がりの時定数を決定する。
は、コンデンサ12を介して電圧変換用トランス4の二
次巻線の他端に接続されている。これらコンデンサ12
と抵抗14とは、転流用MOSFET6の立ち上がりあ
るいは立ち下がりの時定数を決定する。
【0011】転流用MOSFET6のゲート電極にはS
CR(Silicon Controlled Rectifier:シリコン制御
整流器)21のアノード電極が接続され、このSCR2
1のカソード電極は出力端子2bに接続されている。
CR(Silicon Controlled Rectifier:シリコン制御
整流器)21のアノード電極が接続され、このSCR2
1のカソード電極は出力端子2bに接続されている。
【0012】電圧変換用トランス4の二次巻線の一端に
はコンデンサ18の一端が接続されており、電圧変換用
トランス4の二次巻線の他端には抵抗19の一端が接続
されている。
はコンデンサ18の一端が接続されており、電圧変換用
トランス4の二次巻線の他端には抵抗19の一端が接続
されている。
【0013】これらコンデンサ18の他端と抵抗19の
他端は接続されるとともに、ダイアック20を介して上
述のSCR21のゲート電極に接続されている。なお上
述のコンデンサ18と抵抗19、ダイアック20および
SCR21によって遅延回路を形成している。
他端は接続されるとともに、ダイアック20を介して上
述のSCR21のゲート電極に接続されている。なお上
述のコンデンサ18と抵抗19、ダイアック20および
SCR21によって遅延回路を形成している。
【0014】出力端子2aと電圧変換用トランス4の二
次巻線の他端との間の電位差を増幅する誤差増幅回路1
7の出力は、フォトカプラ16を介して帰還制御部15
に供給され、帰還制御部15の出力端は上述のスイッチ
ング用MOSFET3のゲート電極に接続されている。
次巻線の他端との間の電位差を増幅する誤差増幅回路1
7の出力は、フォトカプラ16を介して帰還制御部15
に供給され、帰還制御部15の出力端は上述のスイッチ
ング用MOSFET3のゲート電極に接続されている。
【0015】上述の帰還制御部15は、一般に発振回路
やPWM(Pulse Width Modulation:パルス幅変
調)コンパレータ、あるいは電源部等が一体となったI
C(Integrated Circuit:集積回路)として形成され
る。
やPWM(Pulse Width Modulation:パルス幅変
調)コンパレータ、あるいは電源部等が一体となったI
C(Integrated Circuit:集積回路)として形成され
る。
【0016】このIC化された帰還制御部15は、図示
しない起動抵抗や発振周波数を決定するための抵抗やコ
ンデンサを介して入力端子1a−1b間に接続され、ス
イッチング用MOSFET3をオン/オフする。
しない起動抵抗や発振周波数を決定するための抵抗やコ
ンデンサを介して入力端子1a−1b間に接続され、ス
イッチング用MOSFET3をオン/オフする。
【0017】この例では、電圧変換用トランス4の二次
側の出力電圧に応じて、帰還制御部15のコンパレータ
への入力レベルを変える。例えば、出力電圧が高くなっ
た場合にはスイッチング用MOSFET3のオン幅を狭
くするように制御し、これによって出力電圧を下げて、
出力電圧を安定化させる。即ちスイッチング用MOSF
ET3は、ゲート電極に連続する矩形波が供給されるこ
とにより、オン/オフ動作を繰り返す。
側の出力電圧に応じて、帰還制御部15のコンパレータ
への入力レベルを変える。例えば、出力電圧が高くなっ
た場合にはスイッチング用MOSFET3のオン幅を狭
くするように制御し、これによって出力電圧を下げて、
出力電圧を安定化させる。即ちスイッチング用MOSF
ET3は、ゲート電極に連続する矩形波が供給されるこ
とにより、オン/オフ動作を繰り返す。
【0018】
【発明が解決しようとする課題】以下に、動作を詳細に
説明する。まず入力端子1a−1bには、常時直流電圧
(図3に示す例では入力端子1a側が+、入力端子1b
側が−)が印加される。電圧変換用トランス4の一次側
のスイッチング用MOSFET3がオンになると、二次
側の整流用MOSFET5のゲート−ソース電極間が順
方向にバイアスされてオンになる。
説明する。まず入力端子1a−1bには、常時直流電圧
(図3に示す例では入力端子1a側が+、入力端子1b
側が−)が印加される。電圧変換用トランス4の一次側
のスイッチング用MOSFET3がオンになると、二次
側の整流用MOSFET5のゲート−ソース電極間が順
方向にバイアスされてオンになる。
【0019】このため、電圧変換用トランス4とチョー
クコイル9、コンデンサ10、そして整流用MOSFE
T5からなる閉回路に電流が流れ、出力端子2a−2b
を介して外部に直流電圧が供給される。
クコイル9、コンデンサ10、そして整流用MOSFE
T5からなる閉回路に電流が流れ、出力端子2a−2b
を介して外部に直流電圧が供給される。
【0020】一方一次側のスイッチング用MOSFET
3がオフになると、二次側の整流用MOSFET5はそ
のゲート・ソース電極間が逆方向にバイアスされるの
で、オフとなる。このとき、転流用MOSFET6のゲ
ート−ソース電極間が順方向にバイアスされてオンにな
る。
3がオフになると、二次側の整流用MOSFET5はそ
のゲート・ソース電極間が逆方向にバイアスされるの
で、オフとなる。このとき、転流用MOSFET6のゲ
ート−ソース電極間が順方向にバイアスされてオンにな
る。
【0021】従って、整流用MOSFET5がオンの時
にチョークコイル9に蓄積されたエネルギーは、チョー
クコイル9とコンデンサ10、そして転流用MOSFE
T6からなる閉回路に回生され、出力端子2a−2bを
介して外部に直流電圧が供給される。
にチョークコイル9に蓄積されたエネルギーは、チョー
クコイル9とコンデンサ10、そして転流用MOSFE
T6からなる閉回路に回生され、出力端子2a−2bを
介して外部に直流電圧が供給される。
【0022】そして、時定数調整用に直列に接続された
コンデンサ18と抵抗19との接続点の電圧がダイアッ
ク20のブレークオーバー電圧に達すると、SCR21
がオンになり、転流用MOSFET6をオフにさせる。
コンデンサ18と抵抗19との接続点の電圧がダイアッ
ク20のブレークオーバー電圧に達すると、SCR21
がオンになり、転流用MOSFET6をオフにさせる。
【0023】図4は図3に示す電源装置の各部における
波形を示す図であり、図4(a)はQ1およびQ2の特
性を示すタイミング図である。また図4(b)は、図4
(a)に示す矢印B部の詳細な波形を示す図、図4
(c)はゲート−ソース間電圧の波形を示す図である。
波形を示す図であり、図4(a)はQ1およびQ2の特
性を示すタイミング図である。また図4(b)は、図4
(a)に示す矢印B部の詳細な波形を示す図、図4
(c)はゲート−ソース間電圧の波形を示す図である。
【0024】整流用MOSFET5および転流用MOS
FET6がオンからオフに変わる際には、転流用FET
6のドレイン−ソース間は逆バイアスであるにも拘わら
ず、内部ダイオード6'により閉回路(内部ダイオード
6'、チョークコイル9、コンデンサ10)が形成され
る。従って、図4(a)に示すようにこれらの電流特性
には、逆回復期間が存在する。
FET6がオンからオフに変わる際には、転流用FET
6のドレイン−ソース間は逆バイアスであるにも拘わら
ず、内部ダイオード6'により閉回路(内部ダイオード
6'、チョークコイル9、コンデンサ10)が形成され
る。従って、図4(a)に示すようにこれらの電流特性
には、逆回復期間が存在する。
【0025】即ち、整流用MOSFET5および転流用
MOSFET6が同時にオンとなってしまう。これは図
4(b)に示すように、整流用MOSFET5のドレイ
ン電流IDと転流用MOSFET6のドレイン電流ID
(互いに逆方向)とが同時に流れることを意味してい
る。
MOSFET6が同時にオンとなってしまう。これは図
4(b)に示すように、整流用MOSFET5のドレイ
ン電流IDと転流用MOSFET6のドレイン電流ID
(互いに逆方向)とが同時に流れることを意味してい
る。
【0026】また図4(b)に示すように、同時にオン
となる期間における転流用MOSFET6のソース−ド
レイン電流ISDとソース−ドレイン電圧VSDとの関係
は、逆回復期間T2が存在するため、逆の関係になる。
となる期間における転流用MOSFET6のソース−ド
レイン電流ISDとソース−ドレイン電圧VSDとの関係
は、逆回復期間T2が存在するため、逆の関係になる。
【0027】またここでは、整流用MOSFET5につ
いての電流−電圧特性の説明は省略するが、転流用MO
SFET6の電流−電圧特性と逆になるだけで同様に示
される。即ち、整流用MOSFET5と転流用MOSF
ET6とが同時にオンとなるオーバーラップ期間が長く
なることを意味している。
いての電流−電圧特性の説明は省略するが、転流用MO
SFET6の電流−電圧特性と逆になるだけで同様に示
される。即ち、整流用MOSFET5と転流用MOSF
ET6とが同時にオンとなるオーバーラップ期間が長く
なることを意味している。
【0028】このため転流用MOSFET6には、逆回
復時T2の損失を減少させるために、ソース−ドレイン
間へ順方向且つ並列に高速整流ダイオード7を接続す
る。更に時定数調整用に、整流用MOSFET6がオン
となる時間を制御する回路を直列に接続(コンデンサ1
8と抵抗19、ダイアック20、およびSCR21から
構成される)する。これによって、逆回復期間T1時には
転流用MOSFET6がオフとなる。
復時T2の損失を減少させるために、ソース−ドレイン
間へ順方向且つ並列に高速整流ダイオード7を接続す
る。更に時定数調整用に、整流用MOSFET6がオン
となる時間を制御する回路を直列に接続(コンデンサ1
8と抵抗19、ダイアック20、およびSCR21から
構成される)する。これによって、逆回復期間T1時には
転流用MOSFET6がオフとなる。
【0029】従って内部ダイオード6'には電流が流れ
ず、高速整流ダイオード7を導通させることにより、逆
回復期間の電力損失を減少させることができる。ただ
し、逆回復期間の短縮化により、この期間の電力損失は
減少するが、図4(b)に示すtd(off)期間の電力損失
は改善されない(図4(c)参照)。このMOSFET
のtd(off)は、 td(off)=Q1/(VGS−VG)・RG・ln(VGS/VG) ・・・(1) と表さる。
ず、高速整流ダイオード7を導通させることにより、逆
回復期間の電力損失を減少させることができる。ただ
し、逆回復期間の短縮化により、この期間の電力損失は
減少するが、図4(b)に示すtd(off)期間の電力損失
は改善されない(図4(c)参照)。このMOSFET
のtd(off)は、 td(off)=Q1/(VGS−VG)・RG・ln(VGS/VG) ・・・(1) と表さる。
【0030】回路上この時間td(off)は、VGとQ1がM
OSFET固有の特性であるため、ゲート抵抗RGとゲ
ート−ソース間に印加される電圧値によって決定され
る。一般にゲート抵抗には、高速スイッチング用の場
合、10[Ω]前後の抵抗とを接続する。こうして、ゲ
ート−ソース間電圧値がtd(off)時間を決定する。この
ゲート−ソース間の電圧値が大きいとtd(off)は長くな
り、この期間の電力損失は増大してしまう。
OSFET固有の特性であるため、ゲート抵抗RGとゲ
ート−ソース間に印加される電圧値によって決定され
る。一般にゲート抵抗には、高速スイッチング用の場
合、10[Ω]前後の抵抗とを接続する。こうして、ゲ
ート−ソース間電圧値がtd(off)時間を決定する。この
ゲート−ソース間の電圧値が大きいとtd(off)は長くな
り、この期間の電力損失は増大してしまう。
【0031】このように従来のパワーMOSFETを用
いた電源回路では、MOSFETのtd(off)期間が長い
ため、この期間の電力損失比率が増大し、回路の効率が
低下するという欠点がある。この発明は、このような背
景の下になされたもので、電力損失が小さいとともに回
路の効率の高い電源装置を提供することを目的としてい
る。
いた電源回路では、MOSFETのtd(off)期間が長い
ため、この期間の電力損失比率が増大し、回路の効率が
低下するという欠点がある。この発明は、このような背
景の下になされたもので、電力損失が小さいとともに回
路の効率の高い電源装置を提供することを目的としてい
る。
【0032】
【課題を解決するための手段】本発明は、変成器の一次
側に供給される電力を断続させるスイッチングMOSF
ETと、前記変成器の二次側電力を整流して負荷に供給
する整流MOSFETと、前記変成器の二次側から負荷
に供給される電力を転流する転流MOSFETと、前記
負荷に供給される電力を平滑する平滑コンデンサと、所
定の基準電圧と前記負荷の電圧との電位差に応じたパル
ス幅のスイッチングパルスを生成するスイッチ制御手段
と、前記変成器の二次側電力から電荷を蓄積して前記負
荷に供給される電力がオフになった際に当該電荷を負荷
に供給するチョークコイルと、前記変成器の二次側電圧
の立ち下がりから所定時間後に前記電流MOSFETを
オフにさせる遅延手段と、前記転流MOSFETがオン
の際のゲート電圧を下げるクランプダイオードを有し、
前記スイッチングMOSFETは、そのゲート電極に供
給される前記スイッチングパルスによってオン/オフさ
れ、前記遅延手段は、前記変成器の二次側電圧を積分す
るコンデンサと抵抗を有する積分回路と、ダイアックと
SCRとを有し、前記積分回路のコンデンサと抵抗との
接続点の電圧が前記ダイアックのブレークオーバー電圧
まで達すると前記ダイアックからトリガが出力され、こ
のトリガによって前記SCRがオンとなり前記転流MO
SFETがオフとなるように構成され、前記整流MOS
FETは前記変成器の二次側電圧の立ち上がりから立ち
下がりまでオンとなり、前記転流MOSFETは前記変
成器の二次側電圧の立ち下がりから所定の時間だけオン
となる動作を繰り返すように構成され、前記クランプダ
イオードは前記転流MOSFETのゲート−ソース間電
圧を所定電圧以下に抑えるツェナーダイオードを備え当
該転流MOSFETがオンからオフになるまでの時間を
短縮するように構成されていることを特徴とする電源装
置である。
側に供給される電力を断続させるスイッチングMOSF
ETと、前記変成器の二次側電力を整流して負荷に供給
する整流MOSFETと、前記変成器の二次側から負荷
に供給される電力を転流する転流MOSFETと、前記
負荷に供給される電力を平滑する平滑コンデンサと、所
定の基準電圧と前記負荷の電圧との電位差に応じたパル
ス幅のスイッチングパルスを生成するスイッチ制御手段
と、前記変成器の二次側電力から電荷を蓄積して前記負
荷に供給される電力がオフになった際に当該電荷を負荷
に供給するチョークコイルと、前記変成器の二次側電圧
の立ち下がりから所定時間後に前記電流MOSFETを
オフにさせる遅延手段と、前記転流MOSFETがオン
の際のゲート電圧を下げるクランプダイオードを有し、
前記スイッチングMOSFETは、そのゲート電極に供
給される前記スイッチングパルスによってオン/オフさ
れ、前記遅延手段は、前記変成器の二次側電圧を積分す
るコンデンサと抵抗を有する積分回路と、ダイアックと
SCRとを有し、前記積分回路のコンデンサと抵抗との
接続点の電圧が前記ダイアックのブレークオーバー電圧
まで達すると前記ダイアックからトリガが出力され、こ
のトリガによって前記SCRがオンとなり前記転流MO
SFETがオフとなるように構成され、前記整流MOS
FETは前記変成器の二次側電圧の立ち上がりから立ち
下がりまでオンとなり、前記転流MOSFETは前記変
成器の二次側電圧の立ち下がりから所定の時間だけオン
となる動作を繰り返すように構成され、前記クランプダ
イオードは前記転流MOSFETのゲート−ソース間電
圧を所定電圧以下に抑えるツェナーダイオードを備え当
該転流MOSFETがオンからオフになるまでの時間を
短縮するように構成されていることを特徴とする電源装
置である。
【0033】この発明によれば、スイッチングMOSF
ETは、そのゲート電極に供給されるスイッチングパル
スによって変成器の一次側に供給される電力を断続さ
せ、整流MOSFETは変成器の二次側電圧の立ち上が
りから立ち下がりまでオンとし、一方転流MOSFET
は変成器の二次側電圧の立ち下がりから所定の時間だけ
オンとすることで、転流MOSFETがオンからオフに
なるまでの時間を短縮する。
ETは、そのゲート電極に供給されるスイッチングパル
スによって変成器の一次側に供給される電力を断続さ
せ、整流MOSFETは変成器の二次側電圧の立ち上が
りから立ち下がりまでオンとし、一方転流MOSFET
は変成器の二次側電圧の立ち下がりから所定の時間だけ
オンとすることで、転流MOSFETがオンからオフに
なるまでの時間を短縮する。
【0034】
【発明の実施の形態】以下に本発明について説明する。
図1は、本発明の一実施の形態にかかる電源装置の構成
を示す接続図である。図1において入力端子1a−1b
には、電圧変換用トランス4の一次巻線(一次側)とス
イッチング用MOSFET3とが直列に接続され、さら
にコンデンサ8が並列に接続されている。なおスイッチ
ング用MOSFET3は、ドレイン電極Dとソース電極
S間に並列に接続された内部ダイオード3'を有してい
る。
図1は、本発明の一実施の形態にかかる電源装置の構成
を示す接続図である。図1において入力端子1a−1b
には、電圧変換用トランス4の一次巻線(一次側)とス
イッチング用MOSFET3とが直列に接続され、さら
にコンデンサ8が並列に接続されている。なおスイッチ
ング用MOSFET3は、ドレイン電極Dとソース電極
S間に並列に接続された内部ダイオード3'を有してい
る。
【0035】電圧変換用トランス4の二次巻線(二次
側)の一端(図1中の上側、以降同様)は、チョークコ
イル9を介して負荷RLの一端が接続される出力端子2
aにいたる。
側)の一端(図1中の上側、以降同様)は、チョークコ
イル9を介して負荷RLの一端が接続される出力端子2
aにいたる。
【0036】一方電圧変換用トランス4の二次巻線の他
端(図1中の下側、以降同様)は、整流用MOSFET
5(Q1)を介して負荷RLの他端が接続される出力端子
2aにいたる。
端(図1中の下側、以降同様)は、整流用MOSFET
5(Q1)を介して負荷RLの他端が接続される出力端子
2aにいたる。
【0037】なおこの出力端子2a−2b間には、コン
デンサ10も接続されている。また整流用MOSFET
5も、ドレイン電極Dとソース電極S間に並列に接続さ
れた内部ダイオード5'を有し、ゲート電極とソース電
極Sとの間には抵抗13が接続されている。
デンサ10も接続されている。また整流用MOSFET
5も、ドレイン電極Dとソース電極S間に並列に接続さ
れた内部ダイオード5'を有し、ゲート電極とソース電
極Sとの間には抵抗13が接続されている。
【0038】さらに整流用MOSFET5のゲート電極
は、コンデンサ11を介して電圧変換用トランス4の二
次巻線の一端に接続されている。これらコンデンサ11
と抵抗13は、整流用MOSFET5の立ち上がりある
いは立ち下がりの時定数を決定する。
は、コンデンサ11を介して電圧変換用トランス4の二
次巻線の一端に接続されている。これらコンデンサ11
と抵抗13は、整流用MOSFET5の立ち上がりある
いは立ち下がりの時定数を決定する。
【0039】転流用MOSFET6(Q2)のドレイン
電極Dと高速整流用ダイオード7のカソード電極とは、
二次巻線の一端に接続され、転流用MOSFET6のソ
ース電極Sと高速整流用ダイオード7のアノード電極と
は、二次巻線の他端に接続されている。
電極Dと高速整流用ダイオード7のカソード電極とは、
二次巻線の一端に接続され、転流用MOSFET6のソ
ース電極Sと高速整流用ダイオード7のアノード電極と
は、二次巻線の他端に接続されている。
【0040】なお転流用MOSFET6も、ドレイン電
極Dとソース電極S間に並列に接続された内部ダイオー
ド6'を有し、ゲート電極とソース電極Sとの間には抵抗
14が接続されている。
極Dとソース電極S間に並列に接続された内部ダイオー
ド6'を有し、ゲート電極とソース電極Sとの間には抵抗
14が接続されている。
【0041】さらに本発明では、転流用MOSFET6
のゲート電極とソース電極Sとの間には、並列に低電圧
クランプ回路22が接続される。この低電圧クランプ回
路22としては、本実施の形態ではツェナーダイオード
のカソード電極が転流用MOSFETのゲート電極に接
続され、アノード電極がソース電極Sに接続されるよう
に用いられている。
のゲート電極とソース電極Sとの間には、並列に低電圧
クランプ回路22が接続される。この低電圧クランプ回
路22としては、本実施の形態ではツェナーダイオード
のカソード電極が転流用MOSFETのゲート電極に接
続され、アノード電極がソース電極Sに接続されるよう
に用いられている。
【0042】転流用MOSFET6のゲート電極は、コ
ンデンサ12を介して電圧変換用トランス4の二次巻線
の他端に接続されている。これらコンデンサ12と抵抗
14とは、転流用MOSFET6の立ち上がりあるいは
立ち下がりの時定数を決定する。転流用MOSFET6
のゲート電極にはSCR21のアノード電極が接続さ
れ、このSCR21のカソード電極は出力端子2bに接
続されている。
ンデンサ12を介して電圧変換用トランス4の二次巻線
の他端に接続されている。これらコンデンサ12と抵抗
14とは、転流用MOSFET6の立ち上がりあるいは
立ち下がりの時定数を決定する。転流用MOSFET6
のゲート電極にはSCR21のアノード電極が接続さ
れ、このSCR21のカソード電極は出力端子2bに接
続されている。
【0043】電圧変換用トランス4の二次巻線の一端に
はコンデンサ18の一端が接続されており、電圧変換用
トランス4の二次巻線の他端には抵抗19の一端が接続
されている。
はコンデンサ18の一端が接続されており、電圧変換用
トランス4の二次巻線の他端には抵抗19の一端が接続
されている。
【0044】これらコンデンサ18の他端と抵抗19の
他端は接続されるとともに、ダイアック20を介して上
述のSCR21のゲート電極に接続されている。なお上
述のコンデンサ18と抵抗19、ダイアック20および
SCR21によって遅延回路を形成している。
他端は接続されるとともに、ダイアック20を介して上
述のSCR21のゲート電極に接続されている。なお上
述のコンデンサ18と抵抗19、ダイアック20および
SCR21によって遅延回路を形成している。
【0045】出力端子2aと電圧変換用トランス4の二
次巻線の他端との間の電位差を増幅する誤差増幅回路1
7の出力は、フォトカプラ16を介して帰還制御部15
に供給され、帰還制御部15の出力端は上述のスイッチ
ング用MOSFET3のゲート電極に接続されている。
上述の帰還制御部15は、一例として発振回路やPWM
コンパレータ、あるいは電源部等が一体となったICと
して形成される。
次巻線の他端との間の電位差を増幅する誤差増幅回路1
7の出力は、フォトカプラ16を介して帰還制御部15
に供給され、帰還制御部15の出力端は上述のスイッチ
ング用MOSFET3のゲート電極に接続されている。
上述の帰還制御部15は、一例として発振回路やPWM
コンパレータ、あるいは電源部等が一体となったICと
して形成される。
【0046】このIC化された帰還制御部15は、図示
しない起動抵抗や発振周波数を決定するための抵抗やコ
ンデンサを介して入力端子1a−1b間に接続され、ス
イッチング用MOSFET3をオン/オフする。
しない起動抵抗や発振周波数を決定するための抵抗やコ
ンデンサを介して入力端子1a−1b間に接続され、ス
イッチング用MOSFET3をオン/オフする。
【0047】この例では、電圧変換用トランス4の二次
側の出力電圧に応じて、帰還制御部15のコンパレータ
への入力レベルを変える。例えば、出力電圧が高くなっ
た場合にはスイッチング用MOSFET3のオン幅を狭
くするように制御し、これによって出力電圧を下げて、
出力電圧を安定化させる。即ちスイッチング用MOSF
ET3は、ゲート電極に連続する矩形波が供給されるこ
とにより、オン/オフ動作を繰り返す。
側の出力電圧に応じて、帰還制御部15のコンパレータ
への入力レベルを変える。例えば、出力電圧が高くなっ
た場合にはスイッチング用MOSFET3のオン幅を狭
くするように制御し、これによって出力電圧を下げて、
出力電圧を安定化させる。即ちスイッチング用MOSF
ET3は、ゲート電極に連続する矩形波が供給されるこ
とにより、オン/オフ動作を繰り返す。
【0048】図2は図1に示す電源装置の各部における
波形を示す図であり、図2(a)はQ1およびQ2の特
性(即ち、整流用MOSFET5および転流用MOSF
ET6のドレイン電流IDや抵抗19とダイアック20
との接続点の電位、あるいは転流用MOSFET6のゲ
ート電圧)を示すタイミング図である。
波形を示す図であり、図2(a)はQ1およびQ2の特
性(即ち、整流用MOSFET5および転流用MOSF
ET6のドレイン電流IDや抵抗19とダイアック20
との接続点の電位、あるいは転流用MOSFET6のゲ
ート電圧)を示すタイミング図である。
【0049】また図2(b)は、図2(a)に示す矢印
A部(即ち、逆回復期間T1と、整流用MOSFET5と
転流用MOSFET6とが同時にオンとなる期間)の詳
細な波形を示す図である。さらに図2(c)は、ゲート
−ソース間電圧の波形(即ち、ゲート−ソース間電圧波
形より時間td(off)が短縮される波形)を示す図であ
る。
A部(即ち、逆回復期間T1と、整流用MOSFET5と
転流用MOSFET6とが同時にオンとなる期間)の詳
細な波形を示す図である。さらに図2(c)は、ゲート
−ソース間電圧の波形(即ち、ゲート−ソース間電圧波
形より時間td(off)が短縮される波形)を示す図であ
る。
【0050】なお図2(b)における電流ISDは、転流
用MOSFET6のソース−ドレイン電流を、また電圧
VSDは転流用MOSFET6のソース−ドレイン電圧を
表している。
用MOSFET6のソース−ドレイン電流を、また電圧
VSDは転流用MOSFET6のソース−ドレイン電圧を
表している。
【0051】以下に、本実施の形態の動作について詳細
に説明する。まず、電圧変換用トランス4の一次側に設
けられたスイッチング用MOSFET3がオンになる
と、電圧変換用トランス4の二次側に接続された整流用
MOSFET5のゲート−ソース間が順方向にバイアス
されるので、この整流用MOSFET5はオンになる。
に説明する。まず、電圧変換用トランス4の一次側に設
けられたスイッチング用MOSFET3がオンになる
と、電圧変換用トランス4の二次側に接続された整流用
MOSFET5のゲート−ソース間が順方向にバイアス
されるので、この整流用MOSFET5はオンになる。
【0052】このため、電圧変換用トランス4とチョー
クコイル9、コンデンサ10ならびに整流用MOSFE
T5とからなる閉回路に電流が流れ、出力端子2a−2
bを介して外部に電力が供給される。
クコイル9、コンデンサ10ならびに整流用MOSFE
T5とからなる閉回路に電流が流れ、出力端子2a−2
bを介して外部に電力が供給される。
【0053】次に、電圧変換トランス4の一次側におい
てスイッチング用MOSFET3がオフになると、電圧
変換用トランス4の二次側の整流用MOSFET5のゲ
ート−ソース間は逆方向にバイアスされるので、この整
流用MOSFET5はオフとなる。
てスイッチング用MOSFET3がオフになると、電圧
変換用トランス4の二次側の整流用MOSFET5のゲ
ート−ソース間は逆方向にバイアスされるので、この整
流用MOSFET5はオフとなる。
【0054】この時点から、コンデンサ11には電荷が
充電される。また、整流用MOSFET5とは逆に、転
流用MOSFET6のゲート−ソース間が低電圧クラン
プ回路22によって順方向にバイアスされるため、転流
用MOSFET6はオンとなる。
充電される。また、整流用MOSFET5とは逆に、転
流用MOSFET6のゲート−ソース間が低電圧クラン
プ回路22によって順方向にバイアスされるため、転流
用MOSFET6はオンとなる。
【0055】これよって、転流用MOSFET6がオン
の際にチョークコイル9に蓄積されたエネルギーは、チ
ョークコイル9とコンデンサ10ならびに転流用MOS
FET6とからなる閉回路に回生される。従って、出力
端子2a−2bと介して外部に電力が供給される。
の際にチョークコイル9に蓄積されたエネルギーは、チ
ョークコイル9とコンデンサ10ならびに転流用MOS
FET6とからなる閉回路に回生される。従って、出力
端子2a−2bと介して外部に電力が供給される。
【0056】この回生期間において、コンデンサ18の
電圧がダイアック20のブレークオーバー電圧に達する
と、転流用MOSFET6はオフとなる。このとき、転
流用MOSFET6のゲート電圧は、低電圧クランプ回
路22によってVGS2に制限される。従って、転流用M
OSFET6のtd(off)期間の電力損失は減少する。
電圧がダイアック20のブレークオーバー電圧に達する
と、転流用MOSFET6はオフとなる。このとき、転
流用MOSFET6のゲート電圧は、低電圧クランプ回
路22によってVGS2に制限される。従って、転流用M
OSFET6のtd(off)期間の電力損失は減少する。
【0057】このように本実施の形態では、低電圧クラ
ンプ回路22を付加することによって、電流ISDと電圧
VSDのオーバーラップする時間を短縮し、同時にオンと
なる期間(電力を損失する期間)を短くしている。
ンプ回路22を付加することによって、電流ISDと電圧
VSDのオーバーラップする時間を短縮し、同時にオンと
なる期間(電力を損失する期間)を短くしている。
【0058】
【発明の効果】以上説明したように、この発明によれ
ば、スイッチングMOSFETは、そのゲート電極に供
給されるスイッチングパルスによって変成器の一次側に
供給される電力を断続させ、整流MOSFETは変成器
の二次側電圧の立ち上がりから立ち下がりまでオンと
し、一方転流MOSFETは変成器の二次側電圧の立ち
下がりから所定の時間だけオンとすることで、転流MO
SFETがオンからオフになるまでの時間を短縮するの
で、電力損失が小さいとともに回路の効率の高い電源装
置が実現可能であるという効果が得られる。
ば、スイッチングMOSFETは、そのゲート電極に供
給されるスイッチングパルスによって変成器の一次側に
供給される電力を断続させ、整流MOSFETは変成器
の二次側電圧の立ち上がりから立ち下がりまでオンと
し、一方転流MOSFETは変成器の二次側電圧の立ち
下がりから所定の時間だけオンとすることで、転流MO
SFETがオンからオフになるまでの時間を短縮するの
で、電力損失が小さいとともに回路の効率の高い電源装
置が実現可能であるという効果が得られる。
【0059】即ち本発明では、転流用MOSFETを低
電圧で駆動することによって、逆回復期間の特性を犠牲
することなく転流用MOSFETのターンオフ期間の電
力損失を減少させるとともに、回路の効率向上を実現で
きる。
電圧で駆動することによって、逆回復期間の特性を犠牲
することなく転流用MOSFETのターンオフ期間の電
力損失を減少させるとともに、回路の効率向上を実現で
きる。
【図1】 本発明の一実施の形態にかかる電源装置の構
成を示す接続図である。
成を示す接続図である。
【図2】 図1に示す電源装置の各部における波形を示
す図である。
す図である。
【図3】 パワーMOSFETを用いた従来の電源装置
の構成を示す図である。
の構成を示す図である。
【図4】 図3に示す電源装置の各部における波形を示
す図である。
す図である。
3 スイッチング用MOSFET(スイッチングMOS
FET) 4 電圧変換用トランス(変成器) 5 整流用MOSFET(整流MOSFET) 6 転流用MOSFET(転流MOSFET) 9 チョークコイル 10 コンデンサ(平滑コンデンサ) 15 帰還制御部(スイッチ制御手段) 16 フォトカプラ(スイッチ制御手段) 17 誤差増幅回路(スイッチ制御手段) 18 コンデンサ(積分回路) 19 抵抗(積分回路) 20 ダイアック(トリガ生成手段) 21 SCR 22 ツェナーダイオード RL 負荷
FET) 4 電圧変換用トランス(変成器) 5 整流用MOSFET(整流MOSFET) 6 転流用MOSFET(転流MOSFET) 9 チョークコイル 10 コンデンサ(平滑コンデンサ) 15 帰還制御部(スイッチ制御手段) 16 フォトカプラ(スイッチ制御手段) 17 誤差増幅回路(スイッチ制御手段) 18 コンデンサ(積分回路) 19 抵抗(積分回路) 20 ダイアック(トリガ生成手段) 21 SCR 22 ツェナーダイオード RL 負荷
フロントページの続き (56)参考文献 特開 平8−223906(JP,A) 特開 平9−172775(JP,A) 特開 平9−294370(JP,A) 特開 平11−8974(JP,A) (58)調査した分野(Int.Cl.7,DB名) H02M 3/28
Claims (1)
- 【請求項1】変成器の一次側に供給される電力を断続さ
せるスイッチングMOSFETと、 前記変成器の二次側電力を整流して負荷に供給する整流
MOSFETと、前記変成器の二次側から負荷に供給される電力を転流す
る転流MOSFETと、 前記負荷に供給される電力を平滑する平滑コンデンサ
と、 所定の基準電圧と前記負荷の電圧との電位差に応じたパ
ルス幅のスイッチングパルスを生成するスイッチ制御手
段と、 前記変成器の二次側電力から電荷を蓄積して前記負荷に
供給される電力がオフになった際に当該電荷を負荷に供
給するチョークコイルと、 前記変成器の二次側電圧の立ち下がりから所定時間後に
前記転流MOSFETをオフにさせる遅延手段と、 前記転流MOSFETがオンの際のゲート電圧を下げる
クランプダイオードを有し、 前記スイッチングMOSFETは、そのゲート電極に供
給される前記スイッチングパルスによってオン/オフさ
れ、 前記遅延手段は、前記変成器の二次側電圧を積分するコ
ンデンサと抵抗を有する積分回路と、ダイアックとSC
Rとを有し、前記積分回路のコンデンサと抵抗との接続
点の電圧が前記ダイアックのブレークオーバー電圧まで
達すると前記ダイアックからトリガが出力され、このト
リガによって前記SCRがオンとなり前記転流MOSF
ETがオフとなるように構成され、 前記整流MOSFETは、前記変成器の二次側電圧の立
ち上がりから立ち下がりまでオンとなり、前記転流MO
SFETは前記変成器の二次側電圧の立ち下がりから所
定の時間だけオンとなる動作を繰り返すように構成さ
れ、 前記クランプダイオードは、前記転流MOSFETのゲ
ート−ソース間電圧を所定電圧以下に抑えるツェナーダ
イオードを備え当該転流MOSFETがオンからオフに
なるまでの時間を短縮するように構成されていることを
特徴とする電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33236797A JP3169873B2 (ja) | 1997-11-18 | 1997-11-18 | 電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33236797A JP3169873B2 (ja) | 1997-11-18 | 1997-11-18 | 電源装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11150948A JPH11150948A (ja) | 1999-06-02 |
JP3169873B2 true JP3169873B2 (ja) | 2001-05-28 |
Family
ID=18254177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33236797A Expired - Fee Related JP3169873B2 (ja) | 1997-11-18 | 1997-11-18 | 電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3169873B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4605915B2 (ja) * | 2001-01-30 | 2011-01-05 | 新電元工業株式会社 | 同期整流型コンバータ |
-
1997
- 1997-11-18 JP JP33236797A patent/JP3169873B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11150948A (ja) | 1999-06-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |