JPH11150948A - 電源装置 - Google Patents
電源装置Info
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- JPH11150948A JPH11150948A JP33236797A JP33236797A JPH11150948A JP H11150948 A JPH11150948 A JP H11150948A JP 33236797 A JP33236797 A JP 33236797A JP 33236797 A JP33236797 A JP 33236797A JP H11150948 A JPH11150948 A JP H11150948A
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Abstract
(57)【要約】
【課題】 電力損失が小さいとともに回路の効率の高い
電源装置を提供する。 【解決手段】 スイッチング用ＭＯＳＦＥＴ３は、その
ゲート電極に供給されるスイッチングパルスによって電
圧変換用トランス４の一次側に供給される電力を断続さ
せ、整流用ＭＯＳＦＥＴ５は電圧変換用トランス４の二
次側電圧の立ち上がりから立ち下がりまでオンとし、一
方転流用ＭＯＳＦＥＴ６は電圧変換用トランス４の二次
側電圧の立ち下がりから所定の時間だけオンとすること
で、転流用ＭＯＳＦＥＴ６がオンからオフになるまでの
時間を短縮する。
電源装置を提供する。 【解決手段】 スイッチング用ＭＯＳＦＥＴ３は、その
ゲート電極に供給されるスイッチングパルスによって電
圧変換用トランス４の一次側に供給される電力を断続さ
せ、整流用ＭＯＳＦＥＴ５は電圧変換用トランス４の二
次側電圧の立ち上がりから立ち下がりまでオンとし、一
方転流用ＭＯＳＦＥＴ６は電圧変換用トランス４の二次
側電圧の立ち下がりから所定の時間だけオンとすること
で、転流用ＭＯＳＦＥＴ６がオンからオフになるまでの
時間を短縮する。
Description
【０００１】
【発明の属する技術分野】この発明は、交流電力や直流
電力を変圧あるいは昇圧する電源装置であって、特にＭ
ＯＳＦＥＴ等によるスイッチングによって変圧／昇圧な
らびに出力を安定化される電源装置に関する。
電力を変圧あるいは昇圧する電源装置であって、特にＭ
ＯＳＦＥＴ等によるスイッチングによって変圧／昇圧な
らびに出力を安定化される電源装置に関する。
【０００２】
【従来の技術】スイッチング型の直流電源やＤＣ−ＤＣ
（直流−直流）コンバータ等のスイッチングには、従来
からパワーＭＯＳ（Ｍetal-Ｏxide-Ｓemiconductor）−
ＦＥＴ（Ｆield Ｅffect Ｔransistor：電界効果トラン
ジスタ）が用いられている。
（直流−直流）コンバータ等のスイッチングには、従来
からパワーＭＯＳ（Ｍetal-Ｏxide-Ｓemiconductor）−
ＦＥＴ（Ｆield Ｅffect Ｔransistor：電界効果トラン
ジスタ）が用いられている。
【０００３】図３は、パワーＭＯＳＦＥＴを用いた従来
の電源装置の構成を示す図であり、一石フォワード方式
のＤＣ−ＤＣ電源装置を示している。図３において入力
端子１ａ−１ｂには、電圧変換用トランス４の一次巻線
（一次側）とスイッチング用ＭＯＳＦＥＴ３とが直列に
接続され、さらにコンデンサ８が並列に接続されてい
る。なおスイッチング用ＭＯＳＦＥＴ３は、ドレイン電
極Ｄとソース電極Ｓ間に並列に接続された内部ダイオー
ド３'を有している。
の電源装置の構成を示す図であり、一石フォワード方式
のＤＣ−ＤＣ電源装置を示している。図３において入力
端子１ａ−１ｂには、電圧変換用トランス４の一次巻線
（一次側）とスイッチング用ＭＯＳＦＥＴ３とが直列に
接続され、さらにコンデンサ８が並列に接続されてい
る。なおスイッチング用ＭＯＳＦＥＴ３は、ドレイン電
極Ｄとソース電極Ｓ間に並列に接続された内部ダイオー
ド３'を有している。
【０００４】電圧変換用トランス４の二次巻線（二次
側）の一端（図３中の上側、以降同様)は、チョークコ
イル９を介して負荷ＲLの一端が接続される出力端子２
ａにいたる。
側）の一端（図３中の上側、以降同様)は、チョークコ
イル９を介して負荷ＲLの一端が接続される出力端子２
ａにいたる。
【０００５】一方電圧変換用トランス４の二次巻線の他
端（図３中の下側、以降同様）は、整流用ＭＯＳＦＥＴ
５(Ｑ１）を介して負荷ＲLの他端が接続される出力端子
２ａにいたる。
端（図３中の下側、以降同様）は、整流用ＭＯＳＦＥＴ
５(Ｑ１）を介して負荷ＲLの他端が接続される出力端子
２ａにいたる。
【０００６】なおこの出力端子２ａ−２ｂ間には、コン
デンサ１０も接続されている。またスイッチング用ＭＯ
ＳＦＥＴ５も、ドレイン電極Ｄとソース電極Ｓ間に並列
に接続された内部ダイオード５'を有し、ゲート電極とソ
ース電極Ｓとの間には抵抗１４が接続されている。
デンサ１０も接続されている。またスイッチング用ＭＯ
ＳＦＥＴ５も、ドレイン電極Ｄとソース電極Ｓ間に並列
に接続された内部ダイオード５'を有し、ゲート電極とソ
ース電極Ｓとの間には抵抗１４が接続されている。
【０００７】さらにスイッチング用ＭＯＳＦＥＴ５のゲ
ート電極は、コンデンサ１１を介して電圧変換用トラン
ス４の２次巻線の一端に接続されている。これらコンデ
ンサ１１と抵抗１３とは、スイッチング用ＭＯＳＦＥＴ
５の立ち上がりあるいは立ち下がりの時定数を決定す
る。
ート電極は、コンデンサ１１を介して電圧変換用トラン
ス４の２次巻線の一端に接続されている。これらコンデ
ンサ１１と抵抗１３とは、スイッチング用ＭＯＳＦＥＴ
５の立ち上がりあるいは立ち下がりの時定数を決定す
る。
【０００８】転流用ＭＯＳＦＥＴ６（Ｑ２）のドレイン
電極Ｄと高速整流用ダイオード７のカソード電極とは、
二次巻線の一端に接続され、転流用ＭＯＳＦＥＴ６のソ
ース電極Ｓと高速整流用ダイオード７のアノード電極と
は、二次巻線の他端に接続されている。
電極Ｄと高速整流用ダイオード７のカソード電極とは、
二次巻線の一端に接続され、転流用ＭＯＳＦＥＴ６のソ
ース電極Ｓと高速整流用ダイオード７のアノード電極と
は、二次巻線の他端に接続されている。
【０００９】なお転流用ＭＯＳＦＥＴ６も、ドレイン電
極Ｄとソース電極Ｓ間に並列に接続された内部ダイオー
ド６'を有し、ゲート電極とソース電極Ｓとの間には抵抗
１４が接続されている。
極Ｄとソース電極Ｓ間に並列に接続された内部ダイオー
ド６'を有し、ゲート電極とソース電極Ｓとの間には抵抗
１４が接続されている。
【００１０】また転流用ＭＯＳＦＥＴ６のゲート電極
は、コンデンサ１２を介して電圧変換用トランス４の二
次巻線の他端に接続されている。これらコンデンサ１２
と抵抗１４とは、転流用ＭＯＳＦＥＴ６の立ち上がりあ
るいは立ち下がりの時定数を決定する。
は、コンデンサ１２を介して電圧変換用トランス４の二
次巻線の他端に接続されている。これらコンデンサ１２
と抵抗１４とは、転流用ＭＯＳＦＥＴ６の立ち上がりあ
るいは立ち下がりの時定数を決定する。
【００１１】転流用ＭＯＳＦＥＴ６のゲート電極にはＳ
ＣＲ（Ｓilicon Ｃontrolled Ｒectifier:シリコン制御
整流器）２１のアノード電極が接続され、このＳＣＲ２
１のカソード電極は出力端子２ｂに接続されている。
ＣＲ（Ｓilicon Ｃontrolled Ｒectifier:シリコン制御
整流器）２１のアノード電極が接続され、このＳＣＲ２
１のカソード電極は出力端子２ｂに接続されている。
【００１２】電圧変換用トランス４の二次巻線の一端に
はコンデンサ１８の一端が接続されており、電圧変換用
トランス４の二次巻線の他端には抵抗１９の一端が接続
されている。
はコンデンサ１８の一端が接続されており、電圧変換用
トランス４の二次巻線の他端には抵抗１９の一端が接続
されている。
【００１３】これらコンデンサ１８の他端と抵抗１９の
他端は接続されるとともに、ダイアック２０を介して上
述のＳＣＲ２１のゲート電極に接続されている。なお上
述のコンデンサ１８と抵抗１９、ダイアック２０および
ＳＣＲ２１によって遅延回路を形成している。
他端は接続されるとともに、ダイアック２０を介して上
述のＳＣＲ２１のゲート電極に接続されている。なお上
述のコンデンサ１８と抵抗１９、ダイアック２０および
ＳＣＲ２１によって遅延回路を形成している。
【００１４】出力端子２ａと電圧変換用トランス４の二
次巻線の他端との間の電位差を増幅する誤差増幅回路１
７の出力は、フォトカプラ１６を介して帰還制御部１５
に供給され、帰還制御部１５の出力端は上述のスイッチ
ング用ＭＯＳＦＥＴ３のゲート電極に接続されている。
次巻線の他端との間の電位差を増幅する誤差増幅回路１
７の出力は、フォトカプラ１６を介して帰還制御部１５
に供給され、帰還制御部１５の出力端は上述のスイッチ
ング用ＭＯＳＦＥＴ３のゲート電極に接続されている。
【００１５】上述の帰還制御部１５は、一般に発振回路
やＰＷＭ（Ｐulse Ｗidth Ｍodulation：パルス幅変
調）コンパレータ、あるいは電源部等が一体となったＩ
Ｃ（Ｉntegrated Ｃircuit：集積回路）として形成され
る。
やＰＷＭ（Ｐulse Ｗidth Ｍodulation：パルス幅変
調）コンパレータ、あるいは電源部等が一体となったＩ
Ｃ（Ｉntegrated Ｃircuit：集積回路）として形成され
る。
【００１６】このＩＣ化された帰還制御部１５は、図示
しない起動抵抗や発振周波数を決定するための抵抗やコ
ンデンサを介して入力端子１ａ−１ｂ間に接続され、ス
イッチング用ＭＯＳＦＥＴ３をオン／オフする。
しない起動抵抗や発振周波数を決定するための抵抗やコ
ンデンサを介して入力端子１ａ−１ｂ間に接続され、ス
イッチング用ＭＯＳＦＥＴ３をオン／オフする。
【００１７】この例では、電圧変換用トランス４の二次
側の出力電圧に応じて、帰還制御部１５のコンパレータ
への入力レベルを変える。例えば、出力電圧が高くなっ
た場合にはスイッチング用ＭＯＳＦＥＴ３のオン幅を狭
くするように制御し、これによって出力電圧を下げて、
出力電圧を安定化させる。即ちスイッチング用ＭＯＳＦ
ＥＴ３は、ゲート電極に連続する矩形波が供給されるこ
とにより、オン／オフ動作を繰り返す。
側の出力電圧に応じて、帰還制御部１５のコンパレータ
への入力レベルを変える。例えば、出力電圧が高くなっ
た場合にはスイッチング用ＭＯＳＦＥＴ３のオン幅を狭
くするように制御し、これによって出力電圧を下げて、
出力電圧を安定化させる。即ちスイッチング用ＭＯＳＦ
ＥＴ３は、ゲート電極に連続する矩形波が供給されるこ
とにより、オン／オフ動作を繰り返す。
【００１８】
【発明が解決しようとする課題】以下に、動作を詳細に
説明する。まず入力端子１ａ−１ｂには、常時直流電圧
（図３に示す例では入力端子１ａ側が＋、入力端子１ｂ
側が−）が印加される。電圧変換用トランス４の一次側
のスイッチング用ＭＯＳＦＥＴ３がオンになると、二次
側の整流用ＭＯＳＦＥＴ５のゲート−ソース電極間が順
方向にバイアスされてオンになる。
説明する。まず入力端子１ａ−１ｂには、常時直流電圧
（図３に示す例では入力端子１ａ側が＋、入力端子１ｂ
側が−）が印加される。電圧変換用トランス４の一次側
のスイッチング用ＭＯＳＦＥＴ３がオンになると、二次
側の整流用ＭＯＳＦＥＴ５のゲート−ソース電極間が順
方向にバイアスされてオンになる。
【００１９】このため、電圧変換用トランス４とチョー
クコイル９、コンデンサ１０、そして整流用ＭＯＳＦＥ
Ｔ５からなる閉回路に電流が流れ、出力端子２ａ−２ｂ
を介して外部に直流電圧が供給される。
クコイル９、コンデンサ１０、そして整流用ＭＯＳＦＥ
Ｔ５からなる閉回路に電流が流れ、出力端子２ａ−２ｂ
を介して外部に直流電圧が供給される。
【００２０】一方一次側のスイッチング用ＭＯＳＦＥＴ
３がオフになると、二次側の整流用ＭＯＳＦＥＴ５はそ
のゲート・ソース電極間が逆方向にバイアスされるの
で、オフとなる。このとき、転流用ＭＯＳＦＥＴ６のゲ
ート−ソース電極間が順方向にバイアスされてオンにな
る。
３がオフになると、二次側の整流用ＭＯＳＦＥＴ５はそ
のゲート・ソース電極間が逆方向にバイアスされるの
で、オフとなる。このとき、転流用ＭＯＳＦＥＴ６のゲ
ート−ソース電極間が順方向にバイアスされてオンにな
る。
【００２１】従って、整流用ＭＯＳＦＥＴ５がオンの時
にチョークコイル９に蓄積されたエネルギーは、チョー
クコイル９とコンデンサ１０、そして転流用ＭＯＳＦＥ
Ｔ６からなる閉回路に回生され、出力端子２ａ−２ｂを
介して外部に直流電圧が供給される。
にチョークコイル９に蓄積されたエネルギーは、チョー
クコイル９とコンデンサ１０、そして転流用ＭＯＳＦＥ
Ｔ６からなる閉回路に回生され、出力端子２ａ−２ｂを
介して外部に直流電圧が供給される。
【００２２】そして、時定数調整用に直列に接続された
コンデンサ１８と抵抗１９との接続点の電圧がダイアッ
ク２０のブレークオーバー電圧に達すると、ＳＣＲ２１
がオンになり、転流用ＭＯＳＦＥＴ６をオフにさせる。
コンデンサ１８と抵抗１９との接続点の電圧がダイアッ
ク２０のブレークオーバー電圧に達すると、ＳＣＲ２１
がオンになり、転流用ＭＯＳＦＥＴ６をオフにさせる。
【００２３】図４は図３に示す電源装置の各部における
波形を示す図であり、図４（ａ）はＱ１およびＱ２の特
性を示すタイミング図である。また図４（ｂ）は、図４
（ａ）に示す矢印Ｂ部の詳細な波形を示す図、図４
（ｃ）はゲート−ソース間電圧の波形を示す図である。
波形を示す図であり、図４（ａ）はＱ１およびＱ２の特
性を示すタイミング図である。また図４（ｂ）は、図４
（ａ）に示す矢印Ｂ部の詳細な波形を示す図、図４
（ｃ）はゲート−ソース間電圧の波形を示す図である。
【００２４】整流用ＭＯＳＦＥＴ５および転流用ＭＯＳ
ＦＥＴ６がオンからオフに変わる際には、転流用ＦＥＴ
６のドレイン−ソース間は逆バイアスであるにも拘わら
ず、内部ダイオード６'により閉回路（内部ダイオード
６'、チョークコイル９、コンデンサ１０）が形成され
る。従って、図４（ａ）に示すようにこれらの電流特性
には、逆回復期間が存在する。
ＦＥＴ６がオンからオフに変わる際には、転流用ＦＥＴ
６のドレイン−ソース間は逆バイアスであるにも拘わら
ず、内部ダイオード６'により閉回路（内部ダイオード
６'、チョークコイル９、コンデンサ１０）が形成され
る。従って、図４（ａ）に示すようにこれらの電流特性
には、逆回復期間が存在する。
【００２５】即ち、整流用ＭＯＳＦＥＴ５および転流用
ＭＯＳＦＥＴ６が同時にオンとなってしまう。これは図
４（ｂ）に示すように、整流用ＭＯＳＦＥＴ５のドレイ
ン電流ＩDと転流用ＭＯＳＦＥＴ６のドレイン電流ＩD
（互いに逆方向）とが同時に流れることを意味してい
る。
ＭＯＳＦＥＴ６が同時にオンとなってしまう。これは図
４（ｂ）に示すように、整流用ＭＯＳＦＥＴ５のドレイ
ン電流ＩDと転流用ＭＯＳＦＥＴ６のドレイン電流ＩD
（互いに逆方向）とが同時に流れることを意味してい
る。
【００２６】また図４（ｂ）に示すように、同時にオン
となる期間における転流用ＭＯＳＦＥＴ６のソース−ド
レイン電流ＩSDとソース−ドレイン電圧ＶSDとの関係
は、逆回復期間Ｔ2が存在するため、逆の関係になる。
となる期間における転流用ＭＯＳＦＥＴ６のソース−ド
レイン電流ＩSDとソース−ドレイン電圧ＶSDとの関係
は、逆回復期間Ｔ2が存在するため、逆の関係になる。
【００２７】またここでは、整流用ＭＯＳＦＥＴ５につ
いての電流−電圧特性の説明は省略するが、転流用ＭＯ
ＳＦＥＴ６の電流−電圧特性と逆になるだけで同様に示
される。即ち、整流用ＭＯＳＦＥＴ５と転流用ＭＯＳＦ
ＥＴ６とが同時にオンとなるオーバーラップ期間が長く
なることを意味している。
いての電流−電圧特性の説明は省略するが、転流用ＭＯ
ＳＦＥＴ６の電流−電圧特性と逆になるだけで同様に示
される。即ち、整流用ＭＯＳＦＥＴ５と転流用ＭＯＳＦ
ＥＴ６とが同時にオンとなるオーバーラップ期間が長く
なることを意味している。
【００２８】このため転流用ＭＯＳＦＥＴ６には、逆回
復時Ｔ2の損失を減少させるために、ソース−ドレイン
間へ順方向且つ並列に高速整流ダイオード７を接続す
る。更に時定数調整用に、整流用ＭＯＳＦＥＴ６がオン
となる時間を制御する回路を直列に接続（コンデンサ１
８と抵抗１９、ダイアック２０、およびＳＣＲ２１から
構成される)する。これによって、逆回復期間Ｔ1時には
転流用ＭＯＳＦＥＴ６がオフとなる。
復時Ｔ2の損失を減少させるために、ソース−ドレイン
間へ順方向且つ並列に高速整流ダイオード７を接続す
る。更に時定数調整用に、整流用ＭＯＳＦＥＴ６がオン
となる時間を制御する回路を直列に接続（コンデンサ１
８と抵抗１９、ダイアック２０、およびＳＣＲ２１から
構成される)する。これによって、逆回復期間Ｔ1時には
転流用ＭＯＳＦＥＴ６がオフとなる。
【００２９】従って内部ダイオード６'には電流が流れ
ず、高速整流ダイオード７を導通させることにより、逆
回復期間の電力損失を減少させることができる。ただ
し、逆回復期間の短縮化により、この期間の電力損失は
減少するが、図４（ｂ）に示すｔd(off)期間の電力損失
は改善されない（図４（ｃ）参照）。このＭＯＳＦＥＴ
のｔd(off)は、 ｔd(off)＝Ｑ1／（ＶGS−ＶG）・ＲG・ｌｎ（ＶGS／ＶG） ・・・（１） と表さる。
ず、高速整流ダイオード７を導通させることにより、逆
回復期間の電力損失を減少させることができる。ただ
し、逆回復期間の短縮化により、この期間の電力損失は
減少するが、図４（ｂ）に示すｔd(off)期間の電力損失
は改善されない（図４（ｃ）参照）。このＭＯＳＦＥＴ
のｔd(off)は、 ｔd(off)＝Ｑ1／（ＶGS−ＶG）・ＲG・ｌｎ（ＶGS／ＶG） ・・・（１） と表さる。
【００３０】回路上この時間ｔd(off)は、ＶGとＱ1がＭ
ＯＳＦＥＴ固有の特性であるため、ゲート抵抗ＲGとゲ
ート−ソース間に印加される電圧値によって決定され
る。一般にゲート抵抗には、高速スイッチング用の場
合、１０［Ω］前後の抵抗とを接続する。こうして、ゲ
ート−ソース間電圧値がｔd(off)時間を決定する。この
ゲート−ソース間の電圧値が大きいとｔd(off)は長くな
り、この期間の電力損失は増大してしまう。
ＯＳＦＥＴ固有の特性であるため、ゲート抵抗ＲGとゲ
ート−ソース間に印加される電圧値によって決定され
る。一般にゲート抵抗には、高速スイッチング用の場
合、１０［Ω］前後の抵抗とを接続する。こうして、ゲ
ート−ソース間電圧値がｔd(off)時間を決定する。この
ゲート−ソース間の電圧値が大きいとｔd(off)は長くな
り、この期間の電力損失は増大してしまう。
【００３１】このように従来のパＭＯＳＦＥＴを用いた
電源回路では、ＭＯＳＦＥＴのｔd(off)期間が長いた
め、この期間の電力損失比率が増大し、回路の効率が低
下するという欠点がある。この発明は、このような背景
の下になされたもので、電力損失が小さいとともに回路
の効率の高い電源装置を提供することを目的としてい
る。
電源回路では、ＭＯＳＦＥＴのｔd(off)期間が長いた
め、この期間の電力損失比率が増大し、回路の効率が低
下するという欠点がある。この発明は、このような背景
の下になされたもので、電力損失が小さいとともに回路
の効率の高い電源装置を提供することを目的としてい
る。
【００３２】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、変成器の一
次側に供給される電力を断続させるスイッチングＭＯＳ
ＦＥＴと、前記変成器の二次側電力を整流して負荷に供
給する整流ＭＯＳＦＥＴと、前記変成器の二次側から負
荷に供給される電力を転流する転流ＭＯＳＦＥＴと、前
記転流ＭＯＳＦＥＴがオンの際のゲート電圧を下げる電
圧クランプ手段とを具備し、前記転流ＭＯＳＦＥＴがオ
ンからオフになるまでの時間を短縮したことを特徴とす
る。また、請求項２に記載の発明にあっては、請求項１
に記載の電源装置では、前記電圧クランプ手段は、前記
転流ＭＯＳＦＥＴのゲート−ソース間電圧を所定電圧以
下に抑制するツェナーダイオードからなることを特徴と
する。また、請求項３に記載の発明にあっては、請求項
１あるいは請求項２の何れかに記載の電源装置では、前
記負荷に供給される電力を平滑する平滑コンデンサと、
所定の基準電圧と前記負荷の電圧との電位差に応じたパ
ルス幅のスイッチングパルスを生成するスイッチ制御手
段とを具備し、前記スイッチングＭＯＳＦＥＴは、その
ゲート電極に供給される前記スイッチングパルスによっ
てオン／オフされることを特徴とする。また、請求項４
に記載の発明にあっては、請求項３に記載の電源装置で
は、前記変成器の二次側電力から電荷を蓄積して前記負
荷に供給される電力がオフになった際に当該電荷を負荷
に供給するチョークコイルを具備することを特徴とす
る。また、請求項５に記載の発明にあっては、請求項１
ないし請求項４の何れかに記載の電源装置では、前記変
成器の二次側電圧の立ち下がりから所定時間後に前記転
流ＭＯＳＦＥＴをオフにさせる遅延手段を具備し、前記
整流ＭＯＳＦＥＴは前記変成器の二次側電圧の立ち上が
りから立ち下がりまでオンとなり、前記転流ＭＯＳＦＥ
Ｔは前記変成器の二次側電圧の立ち下がりから所定の時
間だけオンとなる動作を繰り返すことを特徴とする。ま
た、請求項６に記載の発明にあっては、請求項５に記載
の電源装置では、前記遅延手段は、前記変成器の二次側
電圧を積分する積分回路と、前記積分回路の出力が所定
の電圧まで低下した際にトリガを出力するトリガ生成手
段と、前記トリガによってオンとなるＳＣＲとから構成
されることを特徴とする。
ために、請求項１に記載の発明にあっては、変成器の一
次側に供給される電力を断続させるスイッチングＭＯＳ
ＦＥＴと、前記変成器の二次側電力を整流して負荷に供
給する整流ＭＯＳＦＥＴと、前記変成器の二次側から負
荷に供給される電力を転流する転流ＭＯＳＦＥＴと、前
記転流ＭＯＳＦＥＴがオンの際のゲート電圧を下げる電
圧クランプ手段とを具備し、前記転流ＭＯＳＦＥＴがオ
ンからオフになるまでの時間を短縮したことを特徴とす
る。また、請求項２に記載の発明にあっては、請求項１
に記載の電源装置では、前記電圧クランプ手段は、前記
転流ＭＯＳＦＥＴのゲート−ソース間電圧を所定電圧以
下に抑制するツェナーダイオードからなることを特徴と
する。また、請求項３に記載の発明にあっては、請求項
１あるいは請求項２の何れかに記載の電源装置では、前
記負荷に供給される電力を平滑する平滑コンデンサと、
所定の基準電圧と前記負荷の電圧との電位差に応じたパ
ルス幅のスイッチングパルスを生成するスイッチ制御手
段とを具備し、前記スイッチングＭＯＳＦＥＴは、その
ゲート電極に供給される前記スイッチングパルスによっ
てオン／オフされることを特徴とする。また、請求項４
に記載の発明にあっては、請求項３に記載の電源装置で
は、前記変成器の二次側電力から電荷を蓄積して前記負
荷に供給される電力がオフになった際に当該電荷を負荷
に供給するチョークコイルを具備することを特徴とす
る。また、請求項５に記載の発明にあっては、請求項１
ないし請求項４の何れかに記載の電源装置では、前記変
成器の二次側電圧の立ち下がりから所定時間後に前記転
流ＭＯＳＦＥＴをオフにさせる遅延手段を具備し、前記
整流ＭＯＳＦＥＴは前記変成器の二次側電圧の立ち上が
りから立ち下がりまでオンとなり、前記転流ＭＯＳＦＥ
Ｔは前記変成器の二次側電圧の立ち下がりから所定の時
間だけオンとなる動作を繰り返すことを特徴とする。ま
た、請求項６に記載の発明にあっては、請求項５に記載
の電源装置では、前記遅延手段は、前記変成器の二次側
電圧を積分する積分回路と、前記積分回路の出力が所定
の電圧まで低下した際にトリガを出力するトリガ生成手
段と、前記トリガによってオンとなるＳＣＲとから構成
されることを特徴とする。
【００３３】この発明によれば、スイッチングＭＯＳＦ
ＥＴは、そのゲート電極に供給されるスイッチングパル
スによって変成器の一次側に供給される電力を断続さ
せ、整流ＭＯＳＦＥＴは変成器の二次側電圧の立ち上が
りから立ち下がりまでオンとし、一方転流ＭＯＳＦＥＴ
は変成器の二次側電圧の立ち下がりから所定の時間だけ
オンとすることで、転流ＭＯＳＦＥＴがオンからオフに
なるまでの時間を短縮する。
ＥＴは、そのゲート電極に供給されるスイッチングパル
スによって変成器の一次側に供給される電力を断続さ
せ、整流ＭＯＳＦＥＴは変成器の二次側電圧の立ち上が
りから立ち下がりまでオンとし、一方転流ＭＯＳＦＥＴ
は変成器の二次側電圧の立ち下がりから所定の時間だけ
オンとすることで、転流ＭＯＳＦＥＴがオンからオフに
なるまでの時間を短縮する。
【００３４】
【発明の実施の形態】以下に本発明について説明する。
図１は、本発明の一実施の形態にかかる電源装置の構成
を示す接続図である。図１において入力端子１ａ−１ｂ
には、電圧変換用トランス４の一次巻線（一次側）とス
イッチング用ＭＯＳＦＥＴ３とが直列に接続され、さら
にコンデンサ８が並列に接続されている。なおスイッチ
ング用ＭＯＳＦＥＴ３は、ドレイン電極Ｄとソース電極
Ｓ間に並列に接続された内部ダイオード３'を有してい
る。
図１は、本発明の一実施の形態にかかる電源装置の構成
を示す接続図である。図１において入力端子１ａ−１ｂ
には、電圧変換用トランス４の一次巻線（一次側）とス
イッチング用ＭＯＳＦＥＴ３とが直列に接続され、さら
にコンデンサ８が並列に接続されている。なおスイッチ
ング用ＭＯＳＦＥＴ３は、ドレイン電極Ｄとソース電極
Ｓ間に並列に接続された内部ダイオード３'を有してい
る。
【００３５】電圧変換用トランス４の二次巻線（二次
側）の一端（図１中の上側、以降同様)は、チョークコ
イル９を介して負荷ＲLの一端が接続される出力端子２
ａにいたる。
側）の一端（図１中の上側、以降同様)は、チョークコ
イル９を介して負荷ＲLの一端が接続される出力端子２
ａにいたる。
【００３６】一方電圧変換用トランス４の二次巻線の他
端（図１中の下側、以降同様）は、整流用ＭＯＳＦＥＴ
５(Ｑ１）を介して負荷ＲLの他端が接続される出力端子
２ａにいたる。
端（図１中の下側、以降同様）は、整流用ＭＯＳＦＥＴ
５(Ｑ１）を介して負荷ＲLの他端が接続される出力端子
２ａにいたる。
【００３７】なおこの出力端子２ａ−２ｂ間には、コン
デンサ１０も接続されている。またスイッチング用ＭＯ
ＳＦＥＴ５も、ドレイン電極Ｄとソース電極Ｓ間に並列
に接続された内部ダイオード５'を有し、ゲート電極とソ
ース電極Ｓとの間には抵抗１４が接続されている。
デンサ１０も接続されている。またスイッチング用ＭＯ
ＳＦＥＴ５も、ドレイン電極Ｄとソース電極Ｓ間に並列
に接続された内部ダイオード５'を有し、ゲート電極とソ
ース電極Ｓとの間には抵抗１４が接続されている。
【００３８】さらにスイッチング用ＭＯＳＦＥＴ５のゲ
ート電極は、コンデンサ１１を介して電圧変換用トラン
ス４の２次巻線の一端に接続されている。これらコンデ
ンサ１１と抵抗１３とは、スイッチング用ＭＯＳＦＥＴ
５の立ち上がりあるいは立ち下がりの時定数を決定す
る。
ート電極は、コンデンサ１１を介して電圧変換用トラン
ス４の２次巻線の一端に接続されている。これらコンデ
ンサ１１と抵抗１３とは、スイッチング用ＭＯＳＦＥＴ
５の立ち上がりあるいは立ち下がりの時定数を決定す
る。
【００３９】転流用ＭＯＳＦＥＴ６（Ｑ２）のドレイン
電極Ｄと高速整流用ダイオード７のカソード電極とは、
二次巻線の一端に接続され、転流用ＭＯＳＦＥＴ６のソ
ース電極Ｓと高速整流用ダイオード７のアノード電極と
は、二次巻線の他端に接続されている。
電極Ｄと高速整流用ダイオード７のカソード電極とは、
二次巻線の一端に接続され、転流用ＭＯＳＦＥＴ６のソ
ース電極Ｓと高速整流用ダイオード７のアノード電極と
は、二次巻線の他端に接続されている。
【００４０】なお転流用ＭＯＳＦＥＴ６も、ドレイン電
極Ｄとソース電極Ｓ間に並列に接続された内部ダイオー
ド６'を有し、ゲート電極とソース電極Ｓとの間には抵抗
１４が接続されている。
極Ｄとソース電極Ｓ間に並列に接続された内部ダイオー
ド６'を有し、ゲート電極とソース電極Ｓとの間には抵抗
１４が接続されている。
【００４１】さらに本発明では、転流用ＭＯＳＦＥＴ６
のゲート電極とソース電極Ｓとの間には、並列に低電圧
クランプ回路２２が接続される。この低電圧クランプ回
路２２としては、本実施の形態ではツェナーダイオード
のカソード電極が転流用ＭＯＳＦＥＴのゲート電極に接
続され、アノード電極がソース電極Ｓに接続されるよう
に用いられている。
のゲート電極とソース電極Ｓとの間には、並列に低電圧
クランプ回路２２が接続される。この低電圧クランプ回
路２２としては、本実施の形態ではツェナーダイオード
のカソード電極が転流用ＭＯＳＦＥＴのゲート電極に接
続され、アノード電極がソース電極Ｓに接続されるよう
に用いられている。
【００４２】転流用ＭＯＳＦＥＴ６のゲート電極は、コ
ンデンサ１２を介して電圧変換用トランス４の二次巻線
の他端に接続されている。これらコンデンサ１２と抵抗
１４とは、転流用ＭＯＳＦＥＴ６の立ち上がりあるいは
立ち下がりの時定数を決定する。転流用ＭＯＳＦＥＴ６
のゲート電極にはＳＣＲ２１のアノード電極が接続さ
れ、このＳＣＲ２１のカソード電極は出力端子２ｂに接
続されている。
ンデンサ１２を介して電圧変換用トランス４の二次巻線
の他端に接続されている。これらコンデンサ１２と抵抗
１４とは、転流用ＭＯＳＦＥＴ６の立ち上がりあるいは
立ち下がりの時定数を決定する。転流用ＭＯＳＦＥＴ６
のゲート電極にはＳＣＲ２１のアノード電極が接続さ
れ、このＳＣＲ２１のカソード電極は出力端子２ｂに接
続されている。
【００４３】電圧変換用トランス４の二次巻線の一端に
はコンデンサ１８の一端が接続されており、電圧変換用
トランス４の二次巻線の他端には抵抗１９の一端が接続
されている。
はコンデンサ１８の一端が接続されており、電圧変換用
トランス４の二次巻線の他端には抵抗１９の一端が接続
されている。
【００４４】これらコンデンサ１８の他端と抵抗１９の
他端は接続されるとともに、ダイアック２０を介して上
述のＳＣＲ２１のゲート電極に接続されている。なお上
述のコンデンサ１８と抵抗１９、ダイアック２０および
ＳＣＲ２１によって遅延回路を形成している。
他端は接続されるとともに、ダイアック２０を介して上
述のＳＣＲ２１のゲート電極に接続されている。なお上
述のコンデンサ１８と抵抗１９、ダイアック２０および
ＳＣＲ２１によって遅延回路を形成している。
【００４５】出力端子２ａと電圧変換用トランス４の二
次巻線の他端との間の電位差を増幅する誤差増幅回路１
７の出力は、フォトカプラ１６を介して帰還制御部１５
に供給され、帰還制御部１５の出力端は上述のスイッチ
ング用ＭＯＳＦＥＴ３のゲート電極に接続されている。
上述の帰還制御部１５は、一例として発振回路やＰＷＭ
コンパレータ、あるいは電源部等が一体となったＩＣと
して形成される。
次巻線の他端との間の電位差を増幅する誤差増幅回路１
７の出力は、フォトカプラ１６を介して帰還制御部１５
に供給され、帰還制御部１５の出力端は上述のスイッチ
ング用ＭＯＳＦＥＴ３のゲート電極に接続されている。
上述の帰還制御部１５は、一例として発振回路やＰＷＭ
コンパレータ、あるいは電源部等が一体となったＩＣと
して形成される。
【００４６】このＩＣ化された帰還制御部１５は、図示
しない起動抵抗や発振周波数を決定するための抵抗やコ
ンデンサを介して入力端子１ａ−１ｂ間に接続され、ス
イッチング用ＭＯＳＦＥＴ３をオン／オフする。
しない起動抵抗や発振周波数を決定するための抵抗やコ
ンデンサを介して入力端子１ａ−１ｂ間に接続され、ス
イッチング用ＭＯＳＦＥＴ３をオン／オフする。
【００４７】この例では、電圧変換用トランス４の二次
側の出力電圧に応じて、帰還制御部１５のコンパレータ
への入力レベルを変える。例えば、出力電圧が高くなっ
た場合にはスイッチング用ＭＯＳＦＥＴ３のオン幅を狭
くするように制御し、これによって出力電圧を下げて、
出力電圧を安定化させる。即ちスイッチング用ＭＯＳＦ
ＥＴ３は、ゲート電極に連続する矩形波が供給されるこ
とにより、オン／オフ動作を繰り返す。
側の出力電圧に応じて、帰還制御部１５のコンパレータ
への入力レベルを変える。例えば、出力電圧が高くなっ
た場合にはスイッチング用ＭＯＳＦＥＴ３のオン幅を狭
くするように制御し、これによって出力電圧を下げて、
出力電圧を安定化させる。即ちスイッチング用ＭＯＳＦ
ＥＴ３は、ゲート電極に連続する矩形波が供給されるこ
とにより、オン／オフ動作を繰り返す。
【００４８】図２は図１に示す電源装置の各部における
波形を示す図であり、図２（ａ）はＱ１およびＱ２の特
性（即ち、整流用ＭＯＳＦＥＴ５および転流用ＭＯＳＦ
ＥＴ６のドレイン電流ＩDや抵抗１９とダイアック２０
との接続点の電位、あるいは転流用ＭＯＳＦＥＴ６のゲ
ート電圧）を示すタイミング図である。
波形を示す図であり、図２（ａ）はＱ１およびＱ２の特
性（即ち、整流用ＭＯＳＦＥＴ５および転流用ＭＯＳＦ
ＥＴ６のドレイン電流ＩDや抵抗１９とダイアック２０
との接続点の電位、あるいは転流用ＭＯＳＦＥＴ６のゲ
ート電圧）を示すタイミング図である。
【００４９】また図２（ｂ）は、図２（ａ）に示す矢印
Ａ部(即ち、逆回復期間Ｔ1と、整流用ＭＯＳＦＥＴ５と
転流用ＭＯＳＦＥＴ６とが同時にオンとなる期間）の詳
細な波形を示す図である。さらに図２（ｃ）は、ゲート
−ソース間電圧の波形（即ち、ゲート−ソース間電圧波
形より時間ｔd(off)が短縮される波形）を示す図であ
る。
Ａ部(即ち、逆回復期間Ｔ1と、整流用ＭＯＳＦＥＴ５と
転流用ＭＯＳＦＥＴ６とが同時にオンとなる期間）の詳
細な波形を示す図である。さらに図２（ｃ）は、ゲート
−ソース間電圧の波形（即ち、ゲート−ソース間電圧波
形より時間ｔd(off)が短縮される波形）を示す図であ
る。
【００５０】なお図２（ｂ）における電流ＩSDは、転流
用ＭＯＳＦＥＴ６のソース−ドレイン電流を、また電圧
ＶSDは転流用ＭＯＳＦＥＴ６のソース−ドレイン電圧を
表している。
用ＭＯＳＦＥＴ６のソース−ドレイン電流を、また電圧
ＶSDは転流用ＭＯＳＦＥＴ６のソース−ドレイン電圧を
表している。
【００５１】以下に、本実施の形態の動作について詳細
に説明する。まず、電圧変換用トランス４の一次側に設
けられたスイッチング用ＭＯＳＦＥＴ３がオンになる
と、電圧変換用トランス４の二次側に接続された整流用
ＭＯＳＦＥＴ５のゲート−ソース電間が順方向にバイア
スされので、この整流用ＭＯＳＦＥＴ５はオンになる。
に説明する。まず、電圧変換用トランス４の一次側に設
けられたスイッチング用ＭＯＳＦＥＴ３がオンになる
と、電圧変換用トランス４の二次側に接続された整流用
ＭＯＳＦＥＴ５のゲート−ソース電間が順方向にバイア
スされので、この整流用ＭＯＳＦＥＴ５はオンになる。
【００５２】このため、電圧変換用トランス４とチョー
クコイル９、コンデンサ１０ならびに整流用ＭＯＳＦＥ
Ｔ５とからなる閉回路に電流が流れ、出力端子２ａ−２
ｂを介して外部に電力が供給される。
クコイル９、コンデンサ１０ならびに整流用ＭＯＳＦＥ
Ｔ５とからなる閉回路に電流が流れ、出力端子２ａ−２
ｂを介して外部に電力が供給される。
【００５３】次に、電圧変換トランス４の一次側におい
てスイッチング用ＭＯＳＦＥＴ３がオフになると、電圧
変換用トランス４の二次側の整流用ＭＯＳＦＥＴ５のゲ
ート−ソース間は逆方向にバイアスされるので、この整
流用ＭＯＳＦＥＴ５はオフとなる。
てスイッチング用ＭＯＳＦＥＴ３がオフになると、電圧
変換用トランス４の二次側の整流用ＭＯＳＦＥＴ５のゲ
ート−ソース間は逆方向にバイアスされるので、この整
流用ＭＯＳＦＥＴ５はオフとなる。
【００５４】この時点から、コンデンサ１１には電荷が
充電される。また、整流用ＭＯＳＦＥＴ５とは逆に、転
流用ＭＯＳＦＥＴ６のゲート−ソース間が低電圧クラン
プ回路２２によって順方向にバイアスされるため、転流
用ＭＯＳＦＥＴ６はオンとなる。
充電される。また、整流用ＭＯＳＦＥＴ５とは逆に、転
流用ＭＯＳＦＥＴ６のゲート−ソース間が低電圧クラン
プ回路２２によって順方向にバイアスされるため、転流
用ＭＯＳＦＥＴ６はオンとなる。
【００５５】これよって、転流用ＭＯＳＦＥＴ５がオン
の際にチョークコイル９に蓄積されたエネルギーは、チ
ョークコイル９とコンデンサ１０ならびに転流用ＭＯＳ
ＦＥＴ６とからなる閉回路に回生される。従って、出力
端子２ａ−２ｂと介して外部に電力が供給される。
の際にチョークコイル９に蓄積されたエネルギーは、チ
ョークコイル９とコンデンサ１０ならびに転流用ＭＯＳ
ＦＥＴ６とからなる閉回路に回生される。従って、出力
端子２ａ−２ｂと介して外部に電力が供給される。
【００５６】この回生期間において、コンデンサ１１の
電圧がダイアック２０のブレークオーバー電圧に達する
と、転流用ＭＯＳＦＥＴ６はオフとなる。このとき、転
流用ＭＯＳＦＥＴ６のゲート電圧は、低電圧クランプ回
路２２によってＶGS2に制限される。従って、転流用Ｍ
ＯＳＦＥＴ６のｔd(off)期間の電力損失は減少する。
電圧がダイアック２０のブレークオーバー電圧に達する
と、転流用ＭＯＳＦＥＴ６はオフとなる。このとき、転
流用ＭＯＳＦＥＴ６のゲート電圧は、低電圧クランプ回
路２２によってＶGS2に制限される。従って、転流用Ｍ
ＯＳＦＥＴ６のｔd(off)期間の電力損失は減少する。
【００５７】このように本実施の形態では、低電圧クラ
ンプ回路２２を付加することによって、電流ＩSDと電圧
ＶSDのオーバーラップする時間を短縮し、同時にオンと
なる期間（電力を損失する期間）を短くしている。
ンプ回路２２を付加することによって、電流ＩSDと電圧
ＶSDのオーバーラップする時間を短縮し、同時にオンと
なる期間（電力を損失する期間）を短くしている。
【００５８】
【発明の効果】以上説明したように、この発明によれ
ば、スイッチングＭＯＳＦＥＴは、そのゲート電極に供
給されるスイッチングパルスによって変成器の一次側に
供給される電力を断続させ、整流ＭＯＳＦＥＴは変成器
の二次側電圧の立ち上がりから立ち下がりまでオンと
し、一方転流ＭＯＳＦＥＴは変成器の二次側電圧の立ち
下がりから所定の時間だけオンとすることで、転流ＭＯ
ＳＦＥＴがオンからオフになるまでの時間を短縮するの
で、電力損失が小さいとともに回路の効率の高い電源装
置が実現可能であるという効果が得られる。
ば、スイッチングＭＯＳＦＥＴは、そのゲート電極に供
給されるスイッチングパルスによって変成器の一次側に
供給される電力を断続させ、整流ＭＯＳＦＥＴは変成器
の二次側電圧の立ち上がりから立ち下がりまでオンと
し、一方転流ＭＯＳＦＥＴは変成器の二次側電圧の立ち
下がりから所定の時間だけオンとすることで、転流ＭＯ
ＳＦＥＴがオンからオフになるまでの時間を短縮するの
で、電力損失が小さいとともに回路の効率の高い電源装
置が実現可能であるという効果が得られる。
【００５９】即ち本発明では、転流用ＭＯＳＦＥＴを低
電圧で駆動することによって、逆回復期間の特性を犠牲
することなく転流用ＭＯＳＦＥＴのターンオフ期間の電
力損失を減少させるとともに、回路の効率向上を実現で
きる。
電圧で駆動することによって、逆回復期間の特性を犠牲
することなく転流用ＭＯＳＦＥＴのターンオフ期間の電
力損失を減少させるとともに、回路の効率向上を実現で
きる。
【図１】 本発明の一実施の形態にかかる電源装置の構
成を示す接続図である。
成を示す接続図である。
【図２】 図１に示す電源装置の各部における波形を示
す図である。
す図である。
【図３】 パワーＭＯＳＦＥＴを用いた従来の電源装置
の構成を示す図である。
の構成を示す図である。
【図４】 図３に示す電源装置の各部における波形を示
す図である。
す図である。
３ スイッチング用ＭＯＳＦＥＴ（スイッチングＭＯＳ
ＦＥＴ） ４ 電圧変換用トランス（変成器） ５ 整流用ＭＯＳＦＥＴ（整流ＭＯＳＦＥＴ） ６ 転流用ＭＯＳＦＥＴ（転流ＭＯＳＦＥＴ） ９ チョークコイル １０ コンデンサ（平滑コンデンサ） １５ 帰還制御部（スイッチ制御手段） １６ フォトカプラ（スイッチ制御手段） １７ 誤差増幅回路（スイッチ制御手段） １８ コンデンサ（積分回路） １９ 抵抗（積分回路） ２０ ダイアック（トリガ生成手段） ２１ ＳＣＲ ２２ ツェナーダイオード ＲL 負荷
ＦＥＴ） ４ 電圧変換用トランス（変成器） ５ 整流用ＭＯＳＦＥＴ（整流ＭＯＳＦＥＴ） ６ 転流用ＭＯＳＦＥＴ（転流ＭＯＳＦＥＴ） ９ チョークコイル １０ コンデンサ（平滑コンデンサ） １５ 帰還制御部（スイッチ制御手段） １６ フォトカプラ（スイッチ制御手段） １７ 誤差増幅回路（スイッチ制御手段） １８ コンデンサ（積分回路） １９ 抵抗（積分回路） ２０ ダイアック（トリガ生成手段） ２１ ＳＣＲ ２２ ツェナーダイオード ＲL 負荷
Claims (6)
- 【請求項１】 変成器の一次側に供給される電力を断続
させるスイッチングＭＯＳＦＥＴと、 前記変成器の二次側電力を整流して負荷に供給する整流
ＭＯＳＦＥＴと、 前記変成器の二次側から負荷に供給される電力を転流す
る転流ＭＯＳＦＥＴと、 前記転流ＭＯＳＦＥＴがオンの際のゲート電圧を下げる
電圧クランプ手段とを具備し、 前記転流ＭＯＳＦＥＴがオンからオフになるまでの時間
を短縮したことを特徴とする電源装置。 - 【請求項２】 前記電圧クランプ手段は、 前記転流ＭＯＳＦＥＴのゲート−ソース間電圧を所定電
圧以下に抑制するツェナーダイオードからなることを特
徴とする請求項１に記載の電源装置。 - 【請求項３】 前記負荷に供給される電力を平滑する平
滑コンデンサと、 所定の基準電圧と前記負荷の電圧との電位差に応じたパ
ルス幅のスイッチングパルスを生成するスイッチ制御手
段とを具備し、 前記スイッチングＭＯＳＦＥＴは、そのゲート電極に供
給される前記スイッチングパルスによってオン／オフさ
れることを特徴とする請求項１あるいは請求項２の何れ
かに記載の電源装置。 - 【請求項４】 前記変成器の二次側電力から電荷を蓄積
して前記負荷に供給される電力がオフになった際に当該
電荷を負荷に供給するチョークコイルを具備することを
特徴とする請求項３に記載の電源装置。 - 【請求項５】 前記変成器の二次側電圧の立ち下がりか
ら所定時間後に前記転流ＭＯＳＦＥＴをオフにさせる遅
延手段を具備し、 前記整流ＭＯＳＦＥＴは前記変成器の二次側電圧の立ち
上がりから立ち下がりまでオンとなり、 前記転流ＭＯＳＦＥＴは前記変成器の二次側電圧の立ち
下がりから所定の時間だけオンとなる動作を繰り返すこ
とを特徴とする請求項１ないし請求項４の何れかに記載
の電源装置。 - 【請求項６】 前記遅延手段は、 前記変成器の二次側電圧を積分する積分回路と、 前記積分回路の出力が所定の電圧まで低下した際にトリ
ガを出力するトリガ生成手段と、 前記トリガによってオンとなるＳＣＲとから構成される
ことを特徴とする請求項５に記載の電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33236797A JP3169873B2 (ja) | 1997-11-18 | 1997-11-18 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33236797A JP3169873B2 (ja) | 1997-11-18 | 1997-11-18 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150948A true JPH11150948A (ja) | 1999-06-02 |
| JP3169873B2 JP3169873B2 (ja) | 2001-05-28 |
Family
ID=18254177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33236797A Expired - Fee Related JP3169873B2 (ja) | 1997-11-18 | 1997-11-18 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169873B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002233143A (ja) * | 2001-01-30 | 2002-08-16 | Shindengen Electric Mfg Co Ltd | 同期整流型コンバータ |
-
1997
- 1997-11-18 JP JP33236797A patent/JP3169873B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002233143A (ja) * | 2001-01-30 | 2002-08-16 | Shindengen Electric Mfg Co Ltd | 同期整流型コンバータ |
| JP4605915B2 (ja) * | 2001-01-30 | 2011-01-05 | 新電元工業株式会社 | 同期整流型コンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3169873B2 (ja) | 2001-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |