JPH06311738A - 昇圧チョッパ型スイッチング電源 - Google Patents
昇圧チョッパ型スイッチング電源Info
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- JPH06311738A JPH06311738A JP8879293A JP8879293A JPH06311738A JP H06311738 A JPH06311738 A JP H06311738A JP 8879293 A JP8879293 A JP 8879293A JP 8879293 A JP8879293 A JP 8879293A JP H06311738 A JPH06311738 A JP H06311738A
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Abstract
(57)【要約】
【目的】 昇圧チョッパ型スイッチング電源のスイッチ
ング損失を低減する。 【構成】 本発明による昇圧チョッパ型スイッチング電
源は、直流電源１の一端と負荷２との間に第１のリアク
トル４と第１の整流素子５とを直列に接続し、負荷２と
並列にコンデンサ６を接続し、第１のリアクトル４及び
第１の整流素子５の接続点と直流電源１の他端との間に
主スイッチング素子３を接続し、主スイッチング素子３
と並列に第２のリアクトル１６と第２の整流素子１８と
補助スイッチング素子１５との直列回路を接続し、負荷
２の端子電圧に応じて主スイッチング素子３の制御端子
に主制御パルス信号を付与すると共に、前記主制御パル
ス信号を付与する前に補助スイッチング素子１５の制御
端子に補助制御パルス信号を付与するように構成してい
る。
ング損失を低減する。 【構成】 本発明による昇圧チョッパ型スイッチング電
源は、直流電源１の一端と負荷２との間に第１のリアク
トル４と第１の整流素子５とを直列に接続し、負荷２と
並列にコンデンサ６を接続し、第１のリアクトル４及び
第１の整流素子５の接続点と直流電源１の他端との間に
主スイッチング素子３を接続し、主スイッチング素子３
と並列に第２のリアクトル１６と第２の整流素子１８と
補助スイッチング素子１５との直列回路を接続し、負荷
２の端子電圧に応じて主スイッチング素子３の制御端子
に主制御パルス信号を付与すると共に、前記主制御パル
ス信号を付与する前に補助スイッチング素子１５の制御
端子に補助制御パルス信号を付与するように構成してい
る。
Description
【０００１】
【産業上の利用分野】本発明は昇圧チョッパ型スイッチ
ング電源、特にスイッチング損失を低減できる昇圧チョ
ッパ型スイッチング電源に関するものである。
ング電源、特にスイッチング損失を低減できる昇圧チョ
ッパ型スイッチング電源に関するものである。
【０００２】
【従来の技術】近年、電子機器の小型化の要求が厳しく
要求され、それに使用される電力供給装置であるスイッ
チング電源の小型化も強く要求されている。スイッチン
グ電源を小型化するには一般にスイッチング周波数の高
周波化で対応しているが、高周波化すると主スイッチン
グ素子のスイッチング損失が増加して主スイッチング素
子の発熱量が大きくなるので、放熱用フィン等の大きさ
が大きくなり小型化を図る上での障害となっていた。こ
のため、スイッチング電源の小型化は、高周波化のみな
らず高効率化も重要な要素となっている。例えば、直流
電源の一端と負荷との間に第１のリアクトルと第１の整
流素子とを直列に接続し、負荷と並列に第１のコンデン
サを接続し、第１のリアクトル及び第１の整流素子の接
続点と直流電源の他端との間に主スイッチング素子を接
続し、主スイッチング素子をオン・オフ制御することに
より直流電源の電圧よりも高い定電圧の直流出力を負荷
に供給する昇圧チョッパ型スイッチング電源は比較的小
型のスイッチング電源として従来より広く使用されてい
る。
要求され、それに使用される電力供給装置であるスイッ
チング電源の小型化も強く要求されている。スイッチン
グ電源を小型化するには一般にスイッチング周波数の高
周波化で対応しているが、高周波化すると主スイッチン
グ素子のスイッチング損失が増加して主スイッチング素
子の発熱量が大きくなるので、放熱用フィン等の大きさ
が大きくなり小型化を図る上での障害となっていた。こ
のため、スイッチング電源の小型化は、高周波化のみな
らず高効率化も重要な要素となっている。例えば、直流
電源の一端と負荷との間に第１のリアクトルと第１の整
流素子とを直列に接続し、負荷と並列に第１のコンデン
サを接続し、第１のリアクトル及び第１の整流素子の接
続点と直流電源の他端との間に主スイッチング素子を接
続し、主スイッチング素子をオン・オフ制御することに
より直流電源の電圧よりも高い定電圧の直流出力を負荷
に供給する昇圧チョッパ型スイッチング電源は比較的小
型のスイッチング電源として従来より広く使用されてい
る。
【０００３】
【発明が解決しようとする課題】ところで、上記の昇圧
チョッパ型スイッチング電源では、主スイッチング素子
のオン転換期及びオフ転換期において電流波形と電圧波
形の重なり合いが生じ、これに基づくスイッチング損失
が生じる欠点があった。また、このスイッチング損失は
ジュール熱となり、主スイッチング素子の発熱量が増加
するから、放熱用フィン等の寸法が大きくなり、装置全
体の小型化が困難となる欠点があった。
チョッパ型スイッチング電源では、主スイッチング素子
のオン転換期及びオフ転換期において電流波形と電圧波
形の重なり合いが生じ、これに基づくスイッチング損失
が生じる欠点があった。また、このスイッチング損失は
ジュール熱となり、主スイッチング素子の発熱量が増加
するから、放熱用フィン等の寸法が大きくなり、装置全
体の小型化が困難となる欠点があった。
【０００４】そこで、本発明はスイッチング損失を低減
できる昇圧チョッパ型スイッチング電源を提供すること
を目的とする。
できる昇圧チョッパ型スイッチング電源を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明による昇圧チョッ
パ型スイッチング電源は、直流電源の一端と負荷との間
に第１のリアクトルと第１の整流素子とを直列に接続
し、前記負荷と並列にコンデンサを接続し、前記第１の
リアクトル及び前記第１の整流素子の接続点と前記直流
電源の他端との間に主スイッチング素子を接続し、前記
主スイッチング素子をオン・オフ制御することにより前
記直流電源の電圧よりも高い定電圧の直流出力を前記負
荷に供給する昇圧チョッパ型スイッチング電源におい
て、前記主スイッチング素子と並列に第２のリアクトル
と第２の整流素子と補助スイッチング素子との直列回路
を接続し、前記負荷の端子電圧に応じて前記主スイッチ
ング素子の制御端子に主制御パルス信号を付与すると共
に、前記主制御パルス信号を付与する前に前記補助スイ
ッチング素子の制御端子に補助制御パルス信号を付与す
るように構成している。本発明の実施例では、前記第２
のリアクトル及び第２の整流素子の接続点と前記第１の
整流素子及び前記負荷の接続点との間に第３の整流素子
を挿入している。また、本発明の他の実施例では、前記
直流電源の他端と前記第２の整流素子とのラインに、前
記第１のリアクトルの２次巻線を挿入している。
パ型スイッチング電源は、直流電源の一端と負荷との間
に第１のリアクトルと第１の整流素子とを直列に接続
し、前記負荷と並列にコンデンサを接続し、前記第１の
リアクトル及び前記第１の整流素子の接続点と前記直流
電源の他端との間に主スイッチング素子を接続し、前記
主スイッチング素子をオン・オフ制御することにより前
記直流電源の電圧よりも高い定電圧の直流出力を前記負
荷に供給する昇圧チョッパ型スイッチング電源におい
て、前記主スイッチング素子と並列に第２のリアクトル
と第２の整流素子と補助スイッチング素子との直列回路
を接続し、前記負荷の端子電圧に応じて前記主スイッチ
ング素子の制御端子に主制御パルス信号を付与すると共
に、前記主制御パルス信号を付与する前に前記補助スイ
ッチング素子の制御端子に補助制御パルス信号を付与す
るように構成している。本発明の実施例では、前記第２
のリアクトル及び第２の整流素子の接続点と前記第１の
整流素子及び前記負荷の接続点との間に第３の整流素子
を挿入している。また、本発明の他の実施例では、前記
直流電源の他端と前記第２の整流素子とのラインに、前
記第１のリアクトルの２次巻線を挿入している。
【０００６】
【作用】主スイッチング素子の制御端子に主制御パルス
信号を付与する前に補助スイッチング素子の制御端子に
補助制御パルス信号を付与して補助スイッチング素子を
ターンオンさせると、補助スイッチング素子と第２の整
流素子と第２のリアクトルとの直列回路に流れる電流が
０から緩やかに上昇し、その電流が第１のリアクトルに
流れる電流に等しくなると主スイッチング素子に加わる
電圧が緩やかに降下する。そして、その電圧が０Ｖとな
ったときに主スイッチング素子の制御端子に主制御パル
ス信号を付与して主スイッチング素子をターンオンさせ
ることにより、スイッチング素子のターンオン時のスイ
ッチング損失を低減することができる。なお、第１のリ
アクトルの２次巻線を挿入すると、補助スイッチング素
子の電流でのターンオフが行われ、更にスイッチング損
失を低減することが可能である。
信号を付与する前に補助スイッチング素子の制御端子に
補助制御パルス信号を付与して補助スイッチング素子を
ターンオンさせると、補助スイッチング素子と第２の整
流素子と第２のリアクトルとの直列回路に流れる電流が
０から緩やかに上昇し、その電流が第１のリアクトルに
流れる電流に等しくなると主スイッチング素子に加わる
電圧が緩やかに降下する。そして、その電圧が０Ｖとな
ったときに主スイッチング素子の制御端子に主制御パル
ス信号を付与して主スイッチング素子をターンオンさせ
ることにより、スイッチング素子のターンオン時のスイ
ッチング損失を低減することができる。なお、第１のリ
アクトルの２次巻線を挿入すると、補助スイッチング素
子の電流でのターンオフが行われ、更にスイッチング損
失を低減することが可能である。
【０００７】
【実施例】以下、本発明による昇圧チョッパ型スイッチ
ング電源の実施例を図１と図２及び図６と図７に基づい
て説明する。本実施例の昇圧チョッパ型スイッチング電
源は、図１に示すように、直流電源１の一端と負荷２と
の間に、第１のリアクトル４及び第１の整流素子として
のダイオード５が直列に接続されている。リアクトル４
及びダイオード５の接続点と直流電源１の他端との間に
は、主スイッチング素子としてのＮチャネルＭＯＳＦＥ
Ｔ３が接続されている。ＭＯＳＦＥＴ３は、等価的にス
イッチング素子本体部１２と、スイッチング素子本体部
１２のソース−ドレイン端子間に逆並列に接続された内
蔵ダイオード１３と、内蔵ダイオード１３に並列に接続
された内蔵コンデンサ１４から構成される。内蔵ダイオ
ード１３及び内蔵コンデンサ１４は、各々ＭＯＳＦＥＴ
３のソース−ドレイン端子間の寄生ダイオード及び寄生
容量である。負荷２と並列にコンデンサ６が接続されて
いる。ＭＯＳＦＥＴ３のソース−ドレイン端子間には、
第２のリアクトル１６と第２の整流素子としてのダイオ
ード１８と補助スイッチング素子としてのＮチャネルＭ
ＯＳＦＥＴ１５との直列回路が接続されている。ダイオ
ード１８は、逆流防止用のダイオードである。ＭＯＳＦ
ＥＴ１５は、等価的にスイッチング素子本体部１９と内
蔵ダイオード２０とから構成され、ＭＯＳＦＥＴ３と同
様にソース−ドレイン端子間に寄生容量を持つが、ＭＯ
ＳＦＥＴ３に較べて短期間の使用であり、寄生容量の小
さいＭＯＳＦＥＴを使用するのでここでは省略する。リ
アクトル１６は、ＭＯＳＦＥＴ１５を構成するスイッチ
ング素子本体部１９のオン転換期での電流の増加を緩や
かにするためのものである。リアクトル１６及びダイオ
ード１８の接続点とダイオード５及び負荷２の接続点と
の間には、第３の整流素子としてのダイオード１７が接
続されている。ダイオード１７は、ＭＯＳＦＥＴ１５を
構成するスイッチング素子本体部１９のオフ転換期にお
いて、リアクトル１６のエネルギを負荷２に放出するた
めのものである。また、負荷２の両端とＭＯＳＦＥＴ３
のゲート端子及びＭＯＳＦＥＴ１５のゲート端子との間
には、負荷２の端子電圧を検出して第１のＮチャネルＭ
ＯＳＦＥＴ３のゲート端子に主制御パルス信号を付与す
ると共に、主制御パルス信号を付与する前にＭＯＳＦＥ
Ｔ１５のゲート端子に補助制御パルス信号を付与する制
御回路９が接続されている。
ング電源の実施例を図１と図２及び図６と図７に基づい
て説明する。本実施例の昇圧チョッパ型スイッチング電
源は、図１に示すように、直流電源１の一端と負荷２と
の間に、第１のリアクトル４及び第１の整流素子として
のダイオード５が直列に接続されている。リアクトル４
及びダイオード５の接続点と直流電源１の他端との間に
は、主スイッチング素子としてのＮチャネルＭＯＳＦＥ
Ｔ３が接続されている。ＭＯＳＦＥＴ３は、等価的にス
イッチング素子本体部１２と、スイッチング素子本体部
１２のソース−ドレイン端子間に逆並列に接続された内
蔵ダイオード１３と、内蔵ダイオード１３に並列に接続
された内蔵コンデンサ１４から構成される。内蔵ダイオ
ード１３及び内蔵コンデンサ１４は、各々ＭＯＳＦＥＴ
３のソース−ドレイン端子間の寄生ダイオード及び寄生
容量である。負荷２と並列にコンデンサ６が接続されて
いる。ＭＯＳＦＥＴ３のソース−ドレイン端子間には、
第２のリアクトル１６と第２の整流素子としてのダイオ
ード１８と補助スイッチング素子としてのＮチャネルＭ
ＯＳＦＥＴ１５との直列回路が接続されている。ダイオ
ード１８は、逆流防止用のダイオードである。ＭＯＳＦ
ＥＴ１５は、等価的にスイッチング素子本体部１９と内
蔵ダイオード２０とから構成され、ＭＯＳＦＥＴ３と同
様にソース−ドレイン端子間に寄生容量を持つが、ＭＯ
ＳＦＥＴ３に較べて短期間の使用であり、寄生容量の小
さいＭＯＳＦＥＴを使用するのでここでは省略する。リ
アクトル１６は、ＭＯＳＦＥＴ１５を構成するスイッチ
ング素子本体部１９のオン転換期での電流の増加を緩や
かにするためのものである。リアクトル１６及びダイオ
ード１８の接続点とダイオード５及び負荷２の接続点と
の間には、第３の整流素子としてのダイオード１７が接
続されている。ダイオード１７は、ＭＯＳＦＥＴ１５を
構成するスイッチング素子本体部１９のオフ転換期にお
いて、リアクトル１６のエネルギを負荷２に放出するた
めのものである。また、負荷２の両端とＭＯＳＦＥＴ３
のゲート端子及びＭＯＳＦＥＴ１５のゲート端子との間
には、負荷２の端子電圧を検出して第１のＮチャネルＭ
ＯＳＦＥＴ３のゲート端子に主制御パルス信号を付与す
ると共に、主制御パルス信号を付与する前にＭＯＳＦＥ
Ｔ１５のゲート端子に補助制御パルス信号を付与する制
御回路９が接続されている。
【０００８】制御回路９の詳細は図６に示すように、電
源の出力端子７、８に接続された電圧検出回路２１と、
誤差増幅器２２、基準電圧源２３、ＰＷＭ（パルス幅変
調）制御回路２４等を含むＰＷＭパルス形成回路２５
と、遅延回路２６と、ＡＮＤゲート２７と、単安定マル
チバイブレータ２９と、第１及び第２の駆動回路２８、
３０とから構成されている。電圧検出回路２１は分圧回
路からなり、この分圧点即ち検出ラインが誤差増幅器２
２の反転入力端子に接続されている。誤差増幅器２２
は、非反転入力端子に基準電圧源２３が接続され、基準
電圧源２３の基準電圧と電圧検出回路２１の検出電圧の
差に対応する信号を出力する。誤差増幅器２２の出力端
子に接続されたＰＷＭ制御回路２４は、三角波発生器と
電圧コンパレータとを含み、電圧コンパレータにて一定
周期の方形波を発生する。なお、ＰＷＭ制御回路２４と
して本実施例ではＰＷＭ制御ＩＣ（集積回路）が使用さ
れ、例えば市販のＭＢ３７５９、μＰＣ４９４等を使用
できる。ＡＮＤゲート２７の一方の入力端子はＰＷＭ制
御回路２４に直接に接続され、ＡＮＤゲート２７の他方
の入力端子は遅延回路２６を介してＰＷＭ制御回路２４
に接続されている。単安定マルチバイブレータ２９は、
ＰＷＭ制御回路２４に直接接続されている。ＡＮＤゲー
ト２７と単安定マルチバイブレータ２９は、各々第１及
び第２の駆動回路２８、３０を介して第１及び第２のＦ
ＥＴ制御ライン１０、１１に接続されている。第１及び
第２のＦＥＴ制御ライン１０、１１は各々ＭＯＳＦＥＴ
３のゲート端子及びＭＯＳＦＥＴ１５のゲート端子に接
続されている。
源の出力端子７、８に接続された電圧検出回路２１と、
誤差増幅器２２、基準電圧源２３、ＰＷＭ（パルス幅変
調）制御回路２４等を含むＰＷＭパルス形成回路２５
と、遅延回路２６と、ＡＮＤゲート２７と、単安定マル
チバイブレータ２９と、第１及び第２の駆動回路２８、
３０とから構成されている。電圧検出回路２１は分圧回
路からなり、この分圧点即ち検出ラインが誤差増幅器２
２の反転入力端子に接続されている。誤差増幅器２２
は、非反転入力端子に基準電圧源２３が接続され、基準
電圧源２３の基準電圧と電圧検出回路２１の検出電圧の
差に対応する信号を出力する。誤差増幅器２２の出力端
子に接続されたＰＷＭ制御回路２４は、三角波発生器と
電圧コンパレータとを含み、電圧コンパレータにて一定
周期の方形波を発生する。なお、ＰＷＭ制御回路２４と
して本実施例ではＰＷＭ制御ＩＣ（集積回路）が使用さ
れ、例えば市販のＭＢ３７５９、μＰＣ４９４等を使用
できる。ＡＮＤゲート２７の一方の入力端子はＰＷＭ制
御回路２４に直接に接続され、ＡＮＤゲート２７の他方
の入力端子は遅延回路２６を介してＰＷＭ制御回路２４
に接続されている。単安定マルチバイブレータ２９は、
ＰＷＭ制御回路２４に直接接続されている。ＡＮＤゲー
ト２７と単安定マルチバイブレータ２９は、各々第１及
び第２の駆動回路２８、３０を介して第１及び第２のＦ
ＥＴ制御ライン１０、１１に接続されている。第１及び
第２のＦＥＴ制御ライン１０、１１は各々ＭＯＳＦＥＴ
３のゲート端子及びＭＯＳＦＥＴ１５のゲート端子に接
続されている。
【０００９】図６のＡ点、Ｂ点、Ｃ点の電圧波形を図７
(Ａ)、(Ｂ)、(Ｃ)に示す。ＰＷＭ制御回路２４から図７
(Ａ)に示す方形波パルス（ＰＷＭパルス）が周期Ｔにて
繰り返し発生する（図６のＡ点）。電源の出力電圧が基
準値よりも高くなると、パルス幅が狭くなる。これは一
般的なＰＷＭ制御のスイッチング電源の動作と同一であ
る。ＡＮＤゲート２７には図７(Ａ)のパルス及びこのパ
ルスに対する遅延時間Ｔ2の遅延パルスが入力するの
で、ＡＮＤゲート２７の出力端子から図７(Ｂ)に示す主
制御パルス信号が出力される（図６のＢ点）。一方、単
安定マルチバイブレータ２９にも図７(Ａ)のパルスが入
力し、単安定マルチバイブレータ２９からは図７(Ｃ)に
示す補助制御パルス信号が出力される（図６のＣ点）。
この補助制御パルス信号は、一定時間Ｔ1をもつ周期Ｔ
のパルス信号である。主制御パルス信号及び補助制御パ
ルス信号は、各々第１及び第２の駆動回路２８、３０を
介してＭＯＳＦＥＴ３、１５の各ゲート端子に印加され
る。したがって、上記の構成の制御回路９により負荷２
の端子電圧を検出してＭＯＳＦＥＴ３のゲート端子に主
制御パルス信号を付与する前に、ＭＯＳＦＥＴ１５のゲ
ート端子に補助制御パルス信号を付与することができ
る。
(Ａ)、(Ｂ)、(Ｃ)に示す。ＰＷＭ制御回路２４から図７
(Ａ)に示す方形波パルス（ＰＷＭパルス）が周期Ｔにて
繰り返し発生する（図６のＡ点）。電源の出力電圧が基
準値よりも高くなると、パルス幅が狭くなる。これは一
般的なＰＷＭ制御のスイッチング電源の動作と同一であ
る。ＡＮＤゲート２７には図７(Ａ)のパルス及びこのパ
ルスに対する遅延時間Ｔ2の遅延パルスが入力するの
で、ＡＮＤゲート２７の出力端子から図７(Ｂ)に示す主
制御パルス信号が出力される（図６のＢ点）。一方、単
安定マルチバイブレータ２９にも図７(Ａ)のパルスが入
力し、単安定マルチバイブレータ２９からは図７(Ｃ)に
示す補助制御パルス信号が出力される（図６のＣ点）。
この補助制御パルス信号は、一定時間Ｔ1をもつ周期Ｔ
のパルス信号である。主制御パルス信号及び補助制御パ
ルス信号は、各々第１及び第２の駆動回路２８、３０を
介してＭＯＳＦＥＴ３、１５の各ゲート端子に印加され
る。したがって、上記の構成の制御回路９により負荷２
の端子電圧を検出してＭＯＳＦＥＴ３のゲート端子に主
制御パルス信号を付与する前に、ＭＯＳＦＥＴ１５のゲ
ート端子に補助制御パルス信号を付与することができ
る。
【００１０】上記の構成において、図２(Ｂ)に示すよう
に、ｔ0において制御回路９からＭＯＳＦＥＴ１５のゲ
ート端子に補助制御パルス信号が付与され、スイッチン
グ素子本体部１９の補助制御パルス信号電圧ＶG2が低レ
ベルから高レベルとなると、スイッチング素子本体部１
９がターンオンする。このとき、スイッチング素子本体
部１９を流れる電流ＩQ2は、図２(Ｅ)に示すように出力
電圧ＶOUTとリアクトル１６のインダクタンスＬ2に関係
した傾き（ＶOUT／Ｌ2）で０から徐々に増加して行き、
リアクトル４を流れる電流ＩL1を徐々に分担する。一
方、ダイオード５に流れる電流ＩD5は、図２(Ｈ)に示す
ように０まで徐々に減少して行く。即ち、リアクトル４
を流れる電流ＩL1は、リアクトル１６、ダイオード１８
及びスイッチング素子本体部１９の経路で徐々に流れて
行く。したがって、図２(Ｅ)に示すスイッチング素子本
体部１９を流れる電流ＩQ2及び図２(Ｇ)に示す電流ＩQ
（ＩQ＝ＩQ1＋ＩQ2）はリアクトル４を流れる電流ＩL1
に等しくなって行く。また、スイッチング素子本体部１
９に加わる電圧ＶQ2は、図２(Ｄ)に示すように速やかに
０Ｖまで降下するから、スイッチング素子本体部１９の
オン転換期のスイッチングは、電圧波形と電流波形の重
なりが少ないゼロ電流スイッチング（ＺＣＳ）となる。
に、ｔ0において制御回路９からＭＯＳＦＥＴ１５のゲ
ート端子に補助制御パルス信号が付与され、スイッチン
グ素子本体部１９の補助制御パルス信号電圧ＶG2が低レ
ベルから高レベルとなると、スイッチング素子本体部１
９がターンオンする。このとき、スイッチング素子本体
部１９を流れる電流ＩQ2は、図２(Ｅ)に示すように出力
電圧ＶOUTとリアクトル１６のインダクタンスＬ2に関係
した傾き（ＶOUT／Ｌ2）で０から徐々に増加して行き、
リアクトル４を流れる電流ＩL1を徐々に分担する。一
方、ダイオード５に流れる電流ＩD5は、図２(Ｈ)に示す
ように０まで徐々に減少して行く。即ち、リアクトル４
を流れる電流ＩL1は、リアクトル１６、ダイオード１８
及びスイッチング素子本体部１９の経路で徐々に流れて
行く。したがって、図２(Ｅ)に示すスイッチング素子本
体部１９を流れる電流ＩQ2及び図２(Ｇ)に示す電流ＩQ
（ＩQ＝ＩQ1＋ＩQ2）はリアクトル４を流れる電流ＩL1
に等しくなって行く。また、スイッチング素子本体部１
９に加わる電圧ＶQ2は、図２(Ｄ)に示すように速やかに
０Ｖまで降下するから、スイッチング素子本体部１９の
オン転換期のスイッチングは、電圧波形と電流波形の重
なりが少ないゼロ電流スイッチング（ＺＣＳ）となる。
【００１１】図２(Ｅ)に示すように、ｔ1においてＭＯ
ＳＦＥＴ１５のスイッチング素子本体部１９に流れる電
流ＩQ2がｔ0時のリアクトル４に流れる電流ＩL1に達す
ると、略一定となる。このとき、ＭＯＳＦＥＴ３内の内
蔵コンデンサ１４の電荷が放電され始め、図２(Ｃ)に示
すようにスイッチング素子本体部１２に加わる電圧ＶQ1
が０Ｖまで徐々に降下して行く。
ＳＦＥＴ１５のスイッチング素子本体部１９に流れる電
流ＩQ2がｔ0時のリアクトル４に流れる電流ＩL1に達す
ると、略一定となる。このとき、ＭＯＳＦＥＴ３内の内
蔵コンデンサ１４の電荷が放電され始め、図２(Ｃ)に示
すようにスイッチング素子本体部１２に加わる電圧ＶQ1
が０Ｖまで徐々に降下して行く。
【００１２】図２(Ａ)に示すように、ｔ2において制御
回路９からＭＯＳＦＥＴ３のゲート端子に主制御パルス
信号が付与され、スイッチング素子本体部１２の主制御
パルス信号電圧ＶG1が低レベルから高レベルとなると、
スイッチング素子本体部１２がターンオンする。このと
き、スイッチング素子本体部１２に加わる電圧ＶQ1は図
２(Ｃ)に示すように０Ｖであるから、スイッチング素子
本体部１２は０Ｖでターンオンする。このため、スイッ
チング素子本体部１２のオン転換期ではスイッチング損
失のほとんど無いゼロ電圧スイッチングが実現できる。
この時点では、スイッチング素子本体部１９がオン状態
であるから、リアクトル４を流れる電流ＩL1はほとんど
スイッチング素子本体部１９を流れ、図２(Ｆ)に示すよ
うにスイッチング素子本体部１２には電流ＩQ1がほとん
ど流れない。
回路９からＭＯＳＦＥＴ３のゲート端子に主制御パルス
信号が付与され、スイッチング素子本体部１２の主制御
パルス信号電圧ＶG1が低レベルから高レベルとなると、
スイッチング素子本体部１２がターンオンする。このと
き、スイッチング素子本体部１２に加わる電圧ＶQ1は図
２(Ｃ)に示すように０Ｖであるから、スイッチング素子
本体部１２は０Ｖでターンオンする。このため、スイッ
チング素子本体部１２のオン転換期ではスイッチング損
失のほとんど無いゼロ電圧スイッチングが実現できる。
この時点では、スイッチング素子本体部１９がオン状態
であるから、リアクトル４を流れる電流ＩL1はほとんど
スイッチング素子本体部１９を流れ、図２(Ｆ)に示すよ
うにスイッチング素子本体部１２には電流ＩQ1がほとん
ど流れない。
【００１３】図２(Ｂ)に示すように、ｔ3においてＭＯ
ＳＦＥＴ１５のスイッチング素子本体部１９の補助制御
パルス信号電圧ＶG2が高レベルから低レベルとなると、
スイッチング素子本体部１９がターンオフする。このと
き、図２(Ｅ)に示すようにスイッチング素子本体部１９
に電流ＩQ2が流れなくなると同時に図２(Ｆ)に示すよう
にＭＯＳＦＥＴ３のスイッチング素子本体部１２に電流
ＩQ1が流れ始める。それと共に、リアクトル１６が蓄積
されたエネルギを放出し始めるから、リアクトル１６に
流れていた電流は、図２(Ｉ)に示すようにダイオード１
７を介して負荷２に流れる（ＩD17）。ダイオード１７
を介して流れる電流ＩD17は、図２(Ｉ)に示すように略
出力電圧ＶOUTとリアクトル１６のインダクタンスＬ2に
関係した傾き（−ＶOUT／Ｌ2）で減少して行き、ｔ4に
おいて０となる。このとき、リアクトル１６に流れる電
流が消滅する。
ＳＦＥＴ１５のスイッチング素子本体部１９の補助制御
パルス信号電圧ＶG2が高レベルから低レベルとなると、
スイッチング素子本体部１９がターンオフする。このと
き、図２(Ｅ)に示すようにスイッチング素子本体部１９
に電流ＩQ2が流れなくなると同時に図２(Ｆ)に示すよう
にＭＯＳＦＥＴ３のスイッチング素子本体部１２に電流
ＩQ1が流れ始める。それと共に、リアクトル１６が蓄積
されたエネルギを放出し始めるから、リアクトル１６に
流れていた電流は、図２(Ｉ)に示すようにダイオード１
７を介して負荷２に流れる（ＩD17）。ダイオード１７
を介して流れる電流ＩD17は、図２(Ｉ)に示すように略
出力電圧ＶOUTとリアクトル１６のインダクタンスＬ2に
関係した傾き（−ＶOUT／Ｌ2）で減少して行き、ｔ4に
おいて０となる。このとき、リアクトル１６に流れる電
流が消滅する。
【００１４】図２(Ａ)に示すように、ｔ5においてのＭ
ＯＳＦＥＴ３のスイッチング素子本体部１２の主制御パ
ルス信号電圧ＶG1が高レベルから低レベルとなると、ス
イッチング素子本体部１２がターンオフする。このと
き、リアクトル４に蓄積されたエネルギがダイオード５
を介して、負荷２及びコンデンサ６に供給される。
ＯＳＦＥＴ３のスイッチング素子本体部１２の主制御パ
ルス信号電圧ＶG1が高レベルから低レベルとなると、ス
イッチング素子本体部１２がターンオフする。このと
き、リアクトル４に蓄積されたエネルギがダイオード５
を介して、負荷２及びコンデンサ６に供給される。
【００１５】以上のように、本実施例ではＭＯＳＦＥＴ
３のスイッチング素子本体部１２を０Ｖにてターンオン
させるので、スイッチング素子本体部１２のオン転換期
（ターンオン時）におけるスイッチング損失を低減する
ことができる。なお、ｔ2及びｔ3は同時でも構わない。
また、ｔ0〜ｔ4の期間は、ｔ0〜ｔ5の期間に較べてほと
んど無視できる程短い。
３のスイッチング素子本体部１２を０Ｖにてターンオン
させるので、スイッチング素子本体部１２のオン転換期
（ターンオン時）におけるスイッチング損失を低減する
ことができる。なお、ｔ2及びｔ3は同時でも構わない。
また、ｔ0〜ｔ4の期間は、ｔ0〜ｔ5の期間に較べてほと
んど無視できる程短い。
【００１６】次に、本発明による昇圧チョッパ型スイッ
チング電源の他の実施例を図３及び図４に基づいて説明
する。但し、図３において図１と同一の部分には同一の
符号を付し、その説明を省略する。なお、図３の制御回
路９の詳細は、図１の実施例に示す図６及び図７と全く
同様であるので、説明は省略する。図３の実施例の回路
は、ダイオード１８のカソード端子側に、リアクトル４
の１次巻線４１と電磁的に逆極性で結合する２次巻線４
２を挿入したものである。このため、ＭＯＳＦＥＴ３内
のスイッチング素子本体部１２がオフ状態のときは、ダ
イオード１８のカソード端子に負極性の電圧が印加さ
れ、ＭＯＳＦＥＴ３内のスイッチング素子本体部１２が
オン状態のときは、ダイオード１８のカソード端子に正
極性の電圧が印加される。
チング電源の他の実施例を図３及び図４に基づいて説明
する。但し、図３において図１と同一の部分には同一の
符号を付し、その説明を省略する。なお、図３の制御回
路９の詳細は、図１の実施例に示す図６及び図７と全く
同様であるので、説明は省略する。図３の実施例の回路
は、ダイオード１８のカソード端子側に、リアクトル４
の１次巻線４１と電磁的に逆極性で結合する２次巻線４
２を挿入したものである。このため、ＭＯＳＦＥＴ３内
のスイッチング素子本体部１２がオフ状態のときは、ダ
イオード１８のカソード端子に負極性の電圧が印加さ
れ、ＭＯＳＦＥＴ３内のスイッチング素子本体部１２が
オン状態のときは、ダイオード１８のカソード端子に正
極性の電圧が印加される。
【００１７】上記の構成において、図４(Ｂ)に示すよう
に、ｔ0においてＭＯＳＦＥＴ１５内のスイッチング素
子本体部１９の補助制御パルス信号電圧ＶG2が低レベル
から高レベルになると、スイッチング素子本体部１９が
ターンオンする。このとき、スイッチング素子本体部１
９を流れる電流ＩQ2は、図４(Ｅ)に示すように、出力電
圧ＶOUT及び図４(Ｈ)に示すリアクトル４の２次巻線４
２に誘起された電圧ＶN 2＝−Ｖ1の差の電圧（ＶOUT＋Ｖ
1）とリアクトル１０のインダクタンスＬ2に関係した傾
き〔(ＶOUT＋Ｖ1)／Ｌ2〕で０Ｖから徐々に増加する。
それと共に、ＭＯＳＦＥＴ１５内のスイッチング素子本
体部１９に加わる電圧ＶQ2は、図４(Ｄ)に示すように０
Ｖまで降下する。
に、ｔ0においてＭＯＳＦＥＴ１５内のスイッチング素
子本体部１９の補助制御パルス信号電圧ＶG2が低レベル
から高レベルになると、スイッチング素子本体部１９が
ターンオンする。このとき、スイッチング素子本体部１
９を流れる電流ＩQ2は、図４(Ｅ)に示すように、出力電
圧ＶOUT及び図４(Ｈ)に示すリアクトル４の２次巻線４
２に誘起された電圧ＶN 2＝−Ｖ1の差の電圧（ＶOUT＋Ｖ
1）とリアクトル１０のインダクタンスＬ2に関係した傾
き〔(ＶOUT＋Ｖ1)／Ｌ2〕で０Ｖから徐々に増加する。
それと共に、ＭＯＳＦＥＴ１５内のスイッチング素子本
体部１９に加わる電圧ＶQ2は、図４(Ｄ)に示すように０
Ｖまで降下する。
【００１８】図４(Ｅ)に示すように、ｔ1においてＭＯ
ＳＦＥＴ１５内のスイッチング素子本体部１９に流れる
電流ＩQ2がリアクトル４の１次巻線４１に流れる電流Ｉ
L41に等しくなると、ＭＯＳＦＥＴ３内の内蔵コンデン
サ１４の電荷が放電され始め、図４(Ｃ)に示すようにＭ
ＯＳＦＥＴ３内のスイッチング素子本体部１２に加わる
電圧ＶQ1が０Ｖまで徐々に降下して行く。
ＳＦＥＴ１５内のスイッチング素子本体部１９に流れる
電流ＩQ2がリアクトル４の１次巻線４１に流れる電流Ｉ
L41に等しくなると、ＭＯＳＦＥＴ３内の内蔵コンデン
サ１４の電荷が放電され始め、図４(Ｃ)に示すようにＭ
ＯＳＦＥＴ３内のスイッチング素子本体部１２に加わる
電圧ＶQ1が０Ｖまで徐々に降下して行く。
【００１９】図４(Ａ)に示すように、ｔ2においてＭＯ
ＳＦＥＴ３内のスイッチング素子本体部１２の主制御パ
ルス信号電圧ＶG1が低レベルから高レベルになると、ス
イッチング素子本体部１２がターンオンする。このと
き、図４(Ｃ)に示すようにＭＯＳＦＥＴ３内のスイッチ
ング素子本体部１２に加わる電圧ＶQ1は０Ｖであるか
ら、オン転換期ではスイッチング損失の全く無いスイッ
チングが実現できる。それと同時に、リアクトル４の１
次巻線４１の電流ＩL41がＭＯＳＦＥＴ３内のスイッチ
ング素子本体部１２に流れ始め、図４(Ｆ)に示すように
直線的に増加して行く（ＩQ1）。一方、リアクトル４の
２次巻線４２には、図４(Ｈ)に示すようにＭＯＳＦＥＴ
３内のスイッチング素子本体部１２がオフ状態のときと
逆極性の電圧ＶN2＝＋Ｖ2が加わり、リアクトル１６に
流れる電流、即ちＭＯＳＦＥＴ１５内のスイッチング素
子本体部１９に流れる電流ＩQ2は、図４(Ｅ)に示すよう
に−Ｖ2／Ｌ2の傾きで減少して行く。
ＳＦＥＴ３内のスイッチング素子本体部１２の主制御パ
ルス信号電圧ＶG1が低レベルから高レベルになると、ス
イッチング素子本体部１２がターンオンする。このと
き、図４(Ｃ)に示すようにＭＯＳＦＥＴ３内のスイッチ
ング素子本体部１２に加わる電圧ＶQ1は０Ｖであるか
ら、オン転換期ではスイッチング損失の全く無いスイッ
チングが実現できる。それと同時に、リアクトル４の１
次巻線４１の電流ＩL41がＭＯＳＦＥＴ３内のスイッチ
ング素子本体部１２に流れ始め、図４(Ｆ)に示すように
直線的に増加して行く（ＩQ1）。一方、リアクトル４の
２次巻線４２には、図４(Ｈ)に示すようにＭＯＳＦＥＴ
３内のスイッチング素子本体部１２がオフ状態のときと
逆極性の電圧ＶN2＝＋Ｖ2が加わり、リアクトル１６に
流れる電流、即ちＭＯＳＦＥＴ１５内のスイッチング素
子本体部１９に流れる電流ＩQ2は、図４(Ｅ)に示すよう
に−Ｖ2／Ｌ2の傾きで減少して行く。
【００２０】図４(Ｅ)に示すように、ｔ3においてＭＯ
ＳＦＥＴ１５内のスイッチング素子本体部１９に流れる
電流ＩQ2は０となる。このとき、図４(Ｂ)に示すように
ＭＯＳＦＥＴ１５内のスイッチング素子本体部１９の補
助制御パルス信号電圧ＶG2が高レベルから低レベルにな
り、スイッチング素子本体部１９がターンオフする。こ
のため、ＭＯＳＦＥＴ１５内のスイッチング素子本体部
１９のオフ転換期においてもスイッチング損失の少ない
ゼロ電流スイッチングが実現できる。
ＳＦＥＴ１５内のスイッチング素子本体部１９に流れる
電流ＩQ2は０となる。このとき、図４(Ｂ)に示すように
ＭＯＳＦＥＴ１５内のスイッチング素子本体部１９の補
助制御パルス信号電圧ＶG2が高レベルから低レベルにな
り、スイッチング素子本体部１９がターンオフする。こ
のため、ＭＯＳＦＥＴ１５内のスイッチング素子本体部
１９のオフ転換期においてもスイッチング損失の少ない
ゼロ電流スイッチングが実現できる。
【００２１】図４(Ａ)に示すように、ｔ4においてＭＯ
ＳＦＥＴ３内のスイッチング素子本体部１２の主制御パ
ルス信号電圧ＶG1が高レベルから低レベルになり、スイ
ッチング素子本体部１２がターンオフすると、リアクト
ル４に蓄積されたエネルギがダイオード５を介して、負
荷２及びコンデンサ６に供給される。
ＳＦＥＴ３内のスイッチング素子本体部１２の主制御パ
ルス信号電圧ＶG1が高レベルから低レベルになり、スイ
ッチング素子本体部１２がターンオフすると、リアクト
ル４に蓄積されたエネルギがダイオード５を介して、負
荷２及びコンデンサ６に供給される。
【００２２】上述の通り、図３に示す実施例でも、スイ
ッチング損失に関して図１に示す実施例と同一の効果が
得られる。更に、図３に示す実施例では、ＭＯＳＦＥＴ
１５内のスイッチング素子本体部１９のオフ転換期のス
イッチング損失も少ないので、図１に示す実施例に比較
して効果が大きい。
ッチング損失に関して図１に示す実施例と同一の効果が
得られる。更に、図３に示す実施例では、ＭＯＳＦＥＴ
１５内のスイッチング素子本体部１９のオフ転換期のス
イッチング損失も少ないので、図１に示す実施例に比較
して効果が大きい。
【００２３】本発明の実施態様は前記の実施例に限定さ
れず、種々の変更が可能である。例えば、下記の(ａ)〜
(ｅ)は変更例の一部である。 （ａ） ＭＯＳＦＥＴ３、１５内の内蔵ダイオード１
３、２０を内蔵のダイオードとせずに独立のダイオード
とすることができる。 （ｂ） ＭＯＳＦＥＴ３内の内蔵コンデンサ１４をＭＯ
ＳＦＥＴの寄生容量を使用しないで、独立のコンデンサ
を接続することができる。 （ｃ） 主スイッチング素子及び補助スイッチング素子
として、ＭＯＳＦＥＴを使用せずに、バイポーラトラン
ジスタ、サイリスタ等を用いても構わない。なお、バイ
ポーラトランジスタ、サイリスタ等の逆極性のダイオー
ドを内蔵しない素子は、逆流防止用のダイオード１８を
挿入しなくても構わない。 （ｄ） 第１に示す実施例の回路は図５に示す回路に変
形しても構わない。 （ｅ） 図３の実施例でのリアクトル１６は、リアクト
ル４の漏れインダクタンスを使用しても構わない。
れず、種々の変更が可能である。例えば、下記の(ａ)〜
(ｅ)は変更例の一部である。 （ａ） ＭＯＳＦＥＴ３、１５内の内蔵ダイオード１
３、２０を内蔵のダイオードとせずに独立のダイオード
とすることができる。 （ｂ） ＭＯＳＦＥＴ３内の内蔵コンデンサ１４をＭＯ
ＳＦＥＴの寄生容量を使用しないで、独立のコンデンサ
を接続することができる。 （ｃ） 主スイッチング素子及び補助スイッチング素子
として、ＭＯＳＦＥＴを使用せずに、バイポーラトラン
ジスタ、サイリスタ等を用いても構わない。なお、バイ
ポーラトランジスタ、サイリスタ等の逆極性のダイオー
ドを内蔵しない素子は、逆流防止用のダイオード１８を
挿入しなくても構わない。 （ｄ） 第１に示す実施例の回路は図５に示す回路に変
形しても構わない。 （ｅ） 図３の実施例でのリアクトル１６は、リアクト
ル４の漏れインダクタンスを使用しても構わない。
【００２４】
【発明の効果】以上のように、本発明によれば、主スイ
ッチング素子のゼロ電圧スイッチングを容易に達成でき
るので、主スイッチング素子の電圧波形と電流波形との
重なりを少なくして主スイッチング素子のオン転換期で
の電力損失、即ち主スイッチング素子のターンオン時の
スイッチング損失を低減することができる。このため、
主スイッチング素子の発熱量を減少させて放熱用フィン
等の寸法を小さくすることができ、高周波で小型の昇圧
チョッパ型スイッチング電源を実現できる
ッチング素子のゼロ電圧スイッチングを容易に達成でき
るので、主スイッチング素子の電圧波形と電流波形との
重なりを少なくして主スイッチング素子のオン転換期で
の電力損失、即ち主スイッチング素子のターンオン時の
スイッチング損失を低減することができる。このため、
主スイッチング素子の発熱量を減少させて放熱用フィン
等の寸法を小さくすることができ、高周波で小型の昇圧
チョッパ型スイッチング電源を実現できる
【図１】 本発明の実施例を示す昇圧チョッパ型スイッ
チング電源の電気回路図
チング電源の電気回路図
【図２】 図１の回路の各部の電圧及び電流を示す波形
図
図
【図３】 本発明の他の実施例を示す昇圧チョッパ型ス
イッチング電源の電気回路図
イッチング電源の電気回路図
【図４】 図３の回路の各部の電圧及び電流を示す波形
図
図
【図５】 図１の回路の変形例を示す電気回路図
【図６】 図１、図３及び図５の制御回路の詳細を示す
ブロック図
ブロック図
【図７】 図６の回路の各部の電圧を示す波形図
１．．．直流電源、２．．．負荷、３、１５．．．Ｎチ
ャネルＭＯＳＦＥＴ、４、１６．．．リアクトル、５、
１７、１８．．．ダイオード、６．．．コンデンサ、
９．．．制御回路、４１．．．１次巻線、４２．．．２
次巻線
ャネルＭＯＳＦＥＴ、４、１６．．．リアクトル、５、
１７、１８．．．ダイオード、６．．．コンデンサ、
９．．．制御回路、４１．．．１次巻線、４２．．．２
次巻線
Claims (3)
- 【請求項１】 直流電源の一端と負荷との間に第１のリ
アクトルと第１の整流素子とを直列に接続し、前記負荷
と並列にコンデンサを接続し、前記第１のリアクトル及
び前記第１の整流素子の接続点と前記直流電源の他端と
の間に主スイッチング素子を接続し、前記主スイッチン
グ素子をオン・オフ制御することにより前記直流電源の
電圧よりも高い定電圧の直流出力を前記負荷に供給する
昇圧チョッパ型スイッチング電源において、 前記主スイッチング素子と並列に第２のリアクトルと第
２の整流素子と補助スイッチング素子との直列回路を接
続し、前記負荷の端子電圧に応じて前記主スイッチング
素子の制御端子に主制御パルス信号を付与すると共に、
前記主制御パルス信号を付与する前に前記補助スイッチ
ング素子の制御端子に補助制御パルス信号を付与するよ
うに構成したことを特徴とする昇圧チョッパ型スイッチ
ング電源。 - 【請求項２】 前記第２のリアクトル及び第２の整流素
子の接続点と前記第１の整流素子及び前記負荷の接続点
との間に第３の整流素子を挿入した「請求項１」に記載
の昇圧チョッパ型スイッチング電源。 - 【請求項３】 前記直流電源の他端と前記第２の整流素
子とのラインに、前記第１のリアクトルの２次巻線を挿
入した「請求項１」に記載の昇圧チョッパ型スイッチン
グ電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05088792A JP3097886B2 (ja) | 1993-04-15 | 1993-04-15 | 昇圧チョッパ型スイッチング電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05088792A JP3097886B2 (ja) | 1993-04-15 | 1993-04-15 | 昇圧チョッパ型スイッチング電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311738A true JPH06311738A (ja) | 1994-11-04 |
| JP3097886B2 JP3097886B2 (ja) | 2000-10-10 |
Family
ID=13952704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05088792A Expired - Fee Related JP3097886B2 (ja) | 1993-04-15 | 1993-04-15 | 昇圧チョッパ型スイッチング電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097886B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7002323B2 (en) | 2003-05-07 | 2006-02-21 | Nec Corporation | Switching power supply circuit capable of reducing switching loss and control method used therein |
| JP2006223008A (ja) * | 2005-02-08 | 2006-08-24 | Hitachi Ltd | Ｄｃ−ｄｃコンバータ |
| US7148662B2 (en) | 2002-12-16 | 2006-12-12 | Nec Corporation | Electrical circuit for reducing switching losses in a switching element |
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| CN100349371C (zh) * | 2001-11-22 | 2007-11-14 | 中兴通讯股份有限公司 | 一种零电压转换升压功率因数校正电路的控制装置 |
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| KR20140146022A (ko) * | 2014-11-07 | 2014-12-24 | 삼성전기주식회사 | 역률 보정 장치, 이를 갖는 전원 공급 장치 및 모터 구동 장치 |
| EP2523338A4 (en) * | 2010-01-05 | 2015-08-05 | Hitachi Ltd | ALTERNATIVE-CONTINUOUS CONVERTER AND METHOD OF CONTROLLING THE SAME |
| US9148062B2 (en) | 2012-11-15 | 2015-09-29 | Samsung Electro-Mechanics Co., Ltd. | Power factor correction apparatus, power supplying apparatus and motor driving apparatus having the same |
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| JP2021065025A (ja) * | 2019-10-11 | 2021-04-22 | 富士通株式会社 | 電源装置及び電源制御プログラム |
-
1993
- 1993-04-15 JP JP05088792A patent/JP3097886B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4500470B2 (ja) * | 2001-07-24 | 2010-07-14 | 高周波熱錬株式会社 | 電力変換装置 |
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| KR20140146022A (ko) * | 2014-11-07 | 2014-12-24 | 삼성전기주식회사 | 역률 보정 장치, 이를 갖는 전원 공급 장치 및 모터 구동 장치 |
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| JP2021065025A (ja) * | 2019-10-11 | 2021-04-22 | 富士通株式会社 | 電源装置及び電源制御プログラム |
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| Publication number | Publication date |
|---|---|
| JP3097886B2 (ja) | 2000-10-10 |
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