JPH054347Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、スイツチング電源等に用いられる
スイツチング素子を駆動するスイツチング素子の
駆動回路に関する。

〔従来の技術〕

従来、スイツチング電源等に用いられるスイツ
チング素子を駆動する駆動回路は、たとえば第４
図に示すように構成されている。同図において、
１は直流電源、２はパルストランスであり、１次
巻線２ａと、該１次巻線２ａに同じ巻方向に巻き
足された１次巻線２ａとほぼ同じ巻数のリセツト
巻線２ｂと、２次巻線２ｃとにより構成されてお
り、１次巻線２ａの一端とリセツト巻線２ｂの他
端とが接続され、１次巻線２ａの一端が電源１の
正端子に接続されている。

３はアノード、カソードがそれぞれ電源１の負
端子およびリセツト巻線２ｂの一端に接続された
エネルギ回生用の第１ダイオード、４はＮチヤン
ネル・エンハンスメント型の第１の電界効果トラ
ンジスタ（以下電界効果トランジスタをFETと
いう）であり、ドレイン、ソースがそれぞれ１次
巻線２ａの他端および電源１の負端子に接続さ
れ、１次巻線２ａおよび第１のFET４のドレイ
ン、ソースの直列回路が電源１に並列に接続され
ている。

５ａ，５ｂは第１のFET４のゲート、ソース
間に電圧パルスからなるゲートパルスを出力する
ゲートパルス発生部（図示せず）の出力端子、
６，７はアノードがともに２次巻線２ｃの一端に
接続された逆流防止用の第２、第３ダイオードで
あり、第２ダイオード６は逆回復時間の短いダイ
オードからなり、第３ダイオード７は通常の逆回
復時間のダイオードからなる。８はエミツタ、ベ
ース、コレクタがそれぞれ第２ダイオード６のカ
ソード、第３ダイオード７のカソード、２次巻線
２ｃの他端に接続されたPNP型の駆動制御用の
スイツチングトランジスタ、９はトランジスタ８
のベース、コレクタ間に設けられたベースバイア
ス用の第１抵抗、１０は両端がトランジスタ８の
エミツタ、コレクタにそれぞれ接続された放電用
の第２抵抗、１１はＮチヤンネル・エンハンスメ
ント型FETからなる駆動対象のスイツチング素
子としての主FETであり、出力端子としてのド
レイン、ソースがそれぞれ正電源端子１２および
２次巻線２ｃの他端に接続されるとともに、制御
端子としてのゲートが第２ダイオード６のカソー
ド、アノードを介して２次巻線２ｃの一端に接続
されている。

なお、第４図中の・印は巻線の巻き始めを示し
ている。

そして、前記ゲートパルス発生部から第５図ａ
に示すように、時刻t₁にハイレベル（以下Ｈとい
う）のゲートパルスが第１のFET４のゲートに
出力されると、第１のFET４はＨのゲートパル
スにより時刻t₁にオンし、同図ｂに示すように、
第１のFET４のドレイン、ソース間電圧は時刻t₁
に電源１の出力電圧、すなわち電源電圧Ｅから０
に立下り、電源１からの電流が１次巻線２ａおよ
びオン状態の第１のFET４のドレイン、ソース
の直列回路を流れ、２次巻線２ｃに一端側が高電
位となるような電圧が誘起し、この誘起電圧が第
２ダイオード６を介して主FET１１のゲート、
ソース間に印加されて同図ｃに示すように時刻t₁
に主FET１１がオンする。

このとき、２次巻線２ｃに前記した誘起電圧が
発生している間、第３ダイオード７を介してトラ
ンジスタ８のベースがエミツタと同電位にバイア
スされるため、トランジスタ８はオフ状態に保持
される。また、第３ダイオード７の電流は抵抗９
を流れる。

つぎに、第５図ａに示すように、時刻t₂に第１
のFET４へのゲートパルスがローレベル（以下
Ｌという）に立下ると、第１のFET４がオフし、
時刻t₁からt₂までの間に第１のFET４のオンによ
りトランス２に蓄積されたエネルギによる電流が
リセツト巻線２ｂ、第１ダイオード３を介して電
源１に流れ、トランス２の蓄積エネルギが電源１
に回生されると同時に、１次巻線２ａに電源電圧
Ｅにクランプされた蓄積エネルギによる逆向きの
電圧、つまり−Ｅの電圧が瞬時に生じ、時刻t₂に
１次巻線２ａの両端電圧が“Ｅ”から“−Ｅ”に
まで瞬時に変動し、同図ｂに示すように、時刻t₂
に第１のFET４のドレイン、ソース間電圧はほ
ぼ電源電圧Ｅの２倍、すなわち2Eに急峻に立上
る。

一方、時刻t₂に１次巻線２ａの両端に−Ｅの電
圧が生じる第１のFET４のドレイン、ソース間
電圧が2Eに立上ると、２次巻線２ｃの両端に、
それまでとは逆に他端側が高電位となるような逆
電圧が生じ、主FET１１のゲート電位がＬとな
る。このとき、２次巻線２ｃから主FET１１の
ソース、ゲート、トランジスタ８のエミツタ、ベ
ース、２次巻線２ｃに電流が流れトランジスタ８
のベースがエミツタよりも低電位になつて第３ダ
イオード７の逆回復時間だけトランジスタ８がオ
ンし、トランジスタ８のオンにより主FET１１
のゲート、ソース間が短絡されて第５図ｃに示す
ように、主FET１１は時刻t₂にオフし、これらの
動作が繰り返され、前記ゲートパルス発生部から
第１のFET４のゲートへのゲートパルスにより、
主FET１１のオン、オフが制御されることにな
る。

なお、トランス２の前記蓄積エネルギの回生に
よる減少に伴い、第５図ｂに示すように、第１の
FET４のドレイン、ソース間電圧は次第に低下
してやがて定常時の電源電圧Ｅとなる。

ところで、これまではゲートパルス発生部から
のゲートパルスのＨ期間が比較的長い場合におけ
る動作について説明したが、ゲートパルスのＨ期
間を短くした場合の動作について説明する。

いま、第６図ａに示すように、ゲートパルス発
生部により時刻t₃からt₄（ただし、（t₄−t₃）＜（t₂−
t₁）とする）までの間Ｈのゲートパルスが第１の
FET４のゲートに入力されると、前記した第５
図の場合と同様に、Ｈのゲートパルスが入力され
ている時刻t₃からt₄までの間、第１のFET４はオ
ン状態となり、第６図ｂに示すように、第１の
FET４のドレイン、ソース間電圧は０になると
ともに、第１のFET４のオンにより１次巻線２
ａを電源１からの電流が流れて２次巻線２ｃに電
圧が誘起し、この誘起電圧により同図ｃに示すよ
うに、時刻t₃に主FET１１がオンし、時刻t₄にゲ
ートパルス発生部から第１のFET４へのゲート
パルスがＬに立下ると、前記した第５図の場合と
同様に、第１のFET４がオフすると同時に、第
６図ｂに示すように、時刻t₄に第１のFET４のド
レイン、ソース間電圧が立上り始める。

ところが、第１のFET４のオン期間が短いた
め、トランス２に蓄積されるエネルギが十分でな
いため、第１のFET４のドレイン、ソース間の
固有容量やトランス２の浮遊容量の影響により、
蓄積エネルギの回生によつて１次巻線２ａの両端
電圧がＥから−Ｅに瞬時に変動せず、第６図ｂに
示すように、第１のFET４のドレイン、ソース
間電圧の立上りが鈍り、その結果２次巻線２ｃに
逆電圧が現われるタイミングが、第１のFET４
のドレイン、ソース間電圧が立上る時刻t₄よりも
遅れ、前記逆電圧によりトランジスタ８がオンし
て主FET１１がオフするタイミングは、同図ｃ
に示すように時刻t₄より後の時刻t₅となり、前記
した第５図の場合と異なり、前記ゲートパルス発
生部からの第１のFET４のゲートへのゲートパ
ルスにより、主FET１１のオン、オフを制御す
ることができない。

〔考案が解決しようとする問題点〕

したがつて、前記ゲートパルス発生部からのゲ
ートパルスのＨ期間を制御して主FET１１のオ
ン期間、オフ期間を制御する場合に、前記したよ
うに、ゲートパルスのＨ期間を短くしても、主
FET１１のオン期間を制御することができない
ため、主FET１１をある程度より高い周波数で
スイツチングさせることができず、しかもこのよ
うな主FET１１をスイツチング電源に適用した
場合には、電源の出力リツプルが増大し、安定し
た出力が得られないなどの不都合が生じ、スイツ
チング電源等の信頼性の低下を招くという問題点
がある。

そこで、この考案は、主FETのスイツチング
を精度よく制御して高周波スイツチングを可能に
することを技術的課題とする。

〔問題点を解決するための手段〕

この考案は、前記の点に留意してなされたもの
であり、１次巻線とリセツト巻線との直列回路お
よび２次巻線を有するパルストランスと、 直流電源に並列に接続された、１次巻線と第１
のFETのドレイン、ソースとの直列回路と、 第１のFETと逆にスイツチングする第２の
FETと、 １次巻線に並列に接続された、第２のFETの
ソース、ドレインと充電・逆流防止用のダイオー
ドの直列回路と、 直流電源に並列に接続された、リセツト巻線と
エネルギ回生用のダイオードとの直列回路と、 前記両FETのゲートに駆動用の共通のゲート
パルスを供給するゲートパルス発生部と、 制御端子が逆流防止用のダイオードを介して２
次巻線の一端に接続され、出力端子が２次巻線の
他端に接続された駆動対象のスイツチング素子
と、 前記制御端子と前記出力端子との間に設けられ
た放電用の抵抗と、 ベースが逆流防止用のダイオードを介して２次
巻線の一端に接続され、エミツタ、コレクタが前
記制御端子、前記出力端子に接続され、第１の
FETのオフ時にオンする駆動制御用のスイツチ
ングトランジスタと、 該トランジスタのベース、コレクタ間に設けら
れたベースバイアス用の抵抗とを備えたスイツチ
ング素子の駆動回路である。

〔作用〕

そして、この考案では、第１のFETがオンす
ると、パルストランスの１次巻線、第１のFET
のドレイン、ソースの直列回路を直流電源からの
電流が流れ、パルストランスの２次巻線に電圧が
誘起し、この誘起電圧がスイツチング素子の制御
端子に印加されて該スイツチング素子がオンし、
第１のFETがオフすると、パルストランスに蓄
積されたエネルギがリセツト巻線、エネルギ回生
用のダイオードを介して電源に回生されると同時
に、パルストランスの１次巻線、２次巻線に逆電
圧が誘起し、この２次巻線の逆電圧によりスイツ
チング素子がオフする。そして、第１のFETを
オン、オフさせるゲートパルス発生部からのゲー
トパルスのパルス幅の制御により、スイツチング
素子のオン、オフのタイミングが制御されること
になる。

このとき、ゲートパルス発生部からのゲートパ
ルスによる第１のFETのオン期間が短くてパル
ストランスに十分にエネルギが蓄積されない場合
であつても、第２のFETと充電・逆流防止用の
ダイオードとの直列回路により、第１のFETの
オフ時にトランスの浮遊容量や第１のFETの固
有容量が瞬時に充電されてそれらの影響による１
次巻線の両端における逆電圧の立下りの遅れが防
止され、２次巻線に逆電圧が瞬時に発生し、第１
のFETのオン、オフとスイツチング素子のオン、
オフとのタイミングのずれの発生が防止されるこ
とになる。

〔実施例〕

つぎに、この考案を、その実施例を示した第１
図ない第３図とともに詳細に説明する。

まず、１実施例を示した第１図および第２図に
ついて説明する。

第１図において、第４図と同一記号は同一のも
のもしくは対応するものを示し、第４図と異なる
点は、１次巻線２ａに並列に、Ｐチヤンネル・エ
ンハンスメント型FETからなる第２のFET１３
のソース、ドレインおよび充電・逆流防止用の第
４ダイオード１４のアノード、カソードの直列回
路を接続した点である。

そして、第２図ａに示すように、時刻t₁′に前
記ゲートパルス発生部から第１、第２のFET４，
１３のゲートにＨのゲートパルスが出力される
と、第１、第２のFET４，１３がそれぞれオン、
オフし、第１のFET４のオンにより、同図ｂに
示すように、第１のFET４のドレイン、ソース
間電圧が時刻t₁′に電源電圧Ｅから０に立下ると
ともに、電源１からの電流が１次巻線２ａおよび
オン状態の第１のFET４のドレイン、ソースの
直列回路を流れ、２次巻線２ｃに一端側が高電位
となるような電圧が誘起し、この誘起電圧が第２
ダイオード６を介して主FET１１のゲート、ソ
ース間に印加されて同図ｃに示すように時刻t₁′
に主FET１１がオンする。

このとき、トランジスタ８はオフ状態にあり、
第３ダイオード７はオンしてその電流が抵抗９を
流れる。

つぎに、第２図ａに示すように、時刻t₂′に第
１、第２のFET４，１３へのゲートパルスがＬ
に立下ると、第１のFET４がオフして第２の
FET１３がオンする。

そして、第１のFET４のオフによりトランス
２に蓄積されたエネルギによる電流がリセツト巻
線２ｂ、第１ダイオード３を介して電源１に流
れ、トランス２の蓄積エネルギが電源１に回生さ
れる。

また、１次巻線２ａに電源電圧Ｅにクランプさ
れた蓄積エネルギによる逆向きの電圧、つまり−
Ｅの電圧が瞬時に生じ、この電圧による充電電流
は第４ダイオード１４により第１図中に破線で示
した第１のFET４のドレイン、ソース間の固定
容量Ｃに流れて容量Ｃを充電し、同時に、第２の
FET１３のオンによりこの第２のFET１３、第
４ダイオード１４の直列回路を介した電源１から
の充電電流が容量Ｃに流れて容量Ｃを充電する。

そのため、容量Ｃが急速に充電されて第１の
FET４のドレイン、ソース間の電圧が、第２図
ｂに示すように時刻t₂′にほぼ電源電圧の２倍の
2Eに急峻に立上る。

このとき、ゲートパルス発生部からのゲートパ
ルスのＨ期間が短く、第１のFET４のオン期間
が短くてトランス２に蓄積されるエネルギが十分
でない場合であつても、前記したように１時巻線
２ａの蓄積エネルギによる充電電流だけでなく、
オン状態の第２図のFET１３、第４ダイオード
１４の直列回路を介した電源１からの充電電流が
容量Ｃに流れるため、容量Ｃが急速に充電されて
１のFET４のドレイン、ソース間電圧の立上り
が急峻になる。

一方、時刻t₂′に１次巻線２ａの両端に−Ｅの
電圧が生じて第１のFET４のドレイン、ソース
間電圧が2Eに立上ると、２次巻線２ｃの両端に
逆電圧が生じ、主FET１１のゲート電位がＬと
なり、トランジスタ８がオンし、主FET１１の
ゲート、ソース間がトランジスタ８により短絡さ
れて第２図ｃに示すように、主FET１１は時刻
t₂′にオフし、以後これらの動作が繰り返され、
ゲートパルス発生部からの第１、第２のFET４，
１３へのゲートパルスに応じて主FET１１がオ
ン、オフする。

したがつて、前記ゲートパルスのＨ期間が短く
ても、第２図ｂに１点鎖線に示した従来の場合の
ように、第１のFET４のドレイン、ソース間電
圧の立上りが鈍ることがなく、従つて同図Ｃに１
点鎖線で示した従来の場合のように、主FET１
１のオンからオフへの反転のタイミングが前記ゲ
ートパルスのＨからＬへの反転時より遅れること
がなく、前記ゲートパルスのＨ期間の制御により
主FET１１のオン期間、オフ期間を精度よく制
御することができ、主FET１１を数100KHzで高
周波スイツチングさせることが可能となる。

また、第４ダイオード１４を第１図に示す方向
に設けたため、第２のFET１３のオフ時に、第
１図中に破線で示した第２のFET１３のドレイ
ン、ソース間の等価ダイオードを介して１次巻線
２ａを電流が巡還し、トランス２が飽和すること
が防止されている。

なお、第３図に示すように、トランス２のリセ
ツト巻線２ｂの一端を１次巻線２ａの他端に接続
して設け、第１のFETとしてのＰチヤンネル・
エンハンスメント型のFET１５のドレイン、ソ
ースをそれぞれ１次巻線２ａの一端および電源１
の正端子を接続し、充電・逆流防止用ダイオード
１６のアノードを１次巻線２ａの一端に接続し、
第２のFETとしてのＮチヤンネル・エンハンス
メント型のFET１７のドレイン、ソースをそれ
ぞれダイオード１６のカソード、１次巻線２ａの
他端に接続してもよく、この場合、両FET１５，
１７のゲートへのゲートパルスがＬのときに、
FET１５のオンにより、１次巻線２ａに電源１
の電流が流れ、２次巻線２ｃに誘起する電圧によ
り主FET１１がオンし、前記ゲートパルスがＨ
のときに、FET１７のオンにより、トランス２
ａの蓄積エネルギを電源１に回生すると同時に１
次巻線２ａおよび２次巻線２ｃに生じる逆電圧に
より主FET１１がオフすることになる。

また、主FET１１に代え、他の制御端子を有
するスイツチング素子を設けてもよい。

〔考案の効果〕

以上のように、この考案のスイツチング素子の
駆動回路によると、駆動対象のスイツチング素子
〔主FET〕１１のオフの際に、ゲートパルス発生
部から第１、第２のFET４，１５，１３，１７
のゲートに供給されるゲートパルスによる第１の
FET４，１５のオン期間が短くてパルストラン
ス２に十分なエネルギが蓄積されない場合であつ
ても、１次巻線２ａ側に第２のFET１３，１７
と充電、逆流防止用のダイオード１４，１６との
直列回路を設けたことにより、パルストランス２
の浮遊容量や第１のFET４，１５の固有容量Ｃ
が瞬時に充電されてそれらの影響によるパルスト
ランス２の１次巻線２ａの両端における逆電圧の
立下りの遅れを防止することができ、第１の
FET４，１５のオン、オフとスイツチング素子
１１のオン、オフとのタイミングのずれの発生を
防止することができ、ゲートパルス発生部のゲー
トパルスのパルス幅を制御してスイツチング素子
１１のオン期間、オフ期間を精度よく制御するこ
とが可能となり、スイツチング素子１１を例えば
数100KHzの高周波でスイツチングさせることが
でき、スイツチング電源等に適用した場合に、リ
ツプルの少ない安定した出力を得ることが可能と
なり、信頼生の優れたスイツチング電源等を提供
することができる。

【図面の簡単な説明】

第１図ないし第３図はこの考案のスイツチング
素子の駆動回路の実施例を示し、第１図は１実施
例の結線図、第２図ａ〜ｃは第１図の動作説明用
タイミングチヤート、第３図は他の実施例の結線
図、第４図は従来例の結線図、第５図ａ〜ｃおよ
び第６図ａ〜ｃはそれぞれ第４図の動作説明用タ
イミングチヤートである。 １……直流電源、２……パルストランス、２ａ
……１次巻線、２ｂ……リセツト巻線、２ｃ……
２次巻線、３……エネルギ回生用のダイオード、
４，１５……第１のFET、６，７……逆流防止
用のダイオード、８……駆動制御用のスイツチン
グトランジスタ、９……ベースバイアス用の抵
抗、１０……放電用の抵抗、１１……スイツチン
グ素子（主FET）、１３，１７……第２のFET、
１４，１６……充電・逆流防止用のダイオード。

Claims (1)

1. 【実用新案登録請求の範囲】 １次巻線２ａとリセツト巻線２ｂとの直列回路
   および２次巻線２ｃを有するパルストランス２
   と、 直流電源１に並列に接続された、前記１次巻線
   ２ａと第１の電界効果トランジスタ（以下電界効
   果トランジスタをFETという）４，１５のドレ
   イン、ソースとの直列回路と、 前記第１のFET４，１５と逆にスイツチング
   する第２のFET１３，１７と、 前記１次巻線２ａに並列に接続された、第２の
   FET１３，１７のソース、ドレインと充電・逆
   流防止用のダイオード１４，１６との直列回路
   と、 前記直流電源１に並列に接続された、前記リセ
   ツト巻線２ｂとエネルギ回生用のダイオード３と
   の直列回路と、 前記両FET４，１５，１３，１７のゲートに
   駆動用の共通のゲートパルスを供給するゲートパ
   ルス発生部と、 制御端子が逆流防止用のダイオード６を介して
   前記２次巻線２ｃの一端に接続され、出力端子が
   前記２次巻線２ｃの他端に接続された駆動対象の
   スイツチング素子１１と、 前記制御端子と前記出力端子との間に設けられ
   た放電用の抵抗１０と、 ベースが逆流防止用のダイオード７を介して前
   記２次巻線２ｃの一端に接続され、エミツタ、コ
   レクタが前記制御端子、前記出力端子に接続さ
   れ、前記第１のFET４，１５のオフ時にオンす
   る駆動制御用のスイツチングトランジスタ８と、 該トランジスタ８のベース、コレクタ間に設け
   られたベースバイアス用の抵抗９と を備えたスイツチング素子の駆動回路。