JP4784018B2 - 半導体スイッチのゲート駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチのゲートを電圧駆動する半導体スイッチのゲート駆動回路（以下、単にゲート駆動回路という）に関するものである。
【０００２】
【従来の技術】
図７は、従来のゲート駆動回路の回路図である。
このゲート駆動回路は、三相インバータ等に半導体スイッチとして組込まれたＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１のゲートＧを電圧駆動するものであり、フォトカプラ１０と、抵抗２０と、ツェナーダイオード２１と、コンデンサ２２と、を備えている。
【０００３】
フォトカプラ１０は、対をなす信号入力端子ａ１，ａ２間に接続された発光素子１１と、受光素子１２と、受光素子１２の出力側に接続された増幅器１３と、増幅器１３の出力端子にベースがそれぞれ接続されたＮＰＮ型トランジスタ１４及びＰＮＰ型トランジスタ１５とから形成されている。
トランジスタ１４のコレクタは、電源端子Ａ１に接続され、トランジスタ１４のエミッタがトランジスタ１５のエミッタ及びＮＭＯＳ１のゲートＧに接続されている。トランジスタ１５のコレクタが電源端子Ａ２に接続されている。
【０００４】
電源端子Ａ１に、抵抗２０の一端が接続されている。抵抗２０の他端には、ツェナーダイオード２１のカソードと、コンデンサ２２の一方の電極とが接続されている。ツェナーダイオード２１のアノード及びコンデンサ２２の他方の電極は、電源端子Ａ２に接続されている。抵抗２０の他端とツェナーダイオード２１のカソードとコンデンサ２２の一方の電極との接続点が、ＮＭＯＳ１のソースＳに接続されている。電源端子Ａ１，Ａ２は、図示しない直流電源に接続される。信号入力端子ａ１，ａ２は、図示しない制御回路に接続される。また、ＮＭＯＳ１のドレイン及びソースＳは、図示しない主回路に接続される。
【０００５】
このゲート駆動回路では、電源端子Ａ１の電位を１５［Ｖ］、電源端子Ａ２の電位を０［Ｖ］とする。また、ツェナーダイオード２１の電圧を５［Ｖ］とする。ツェナーダイオード２１及び抵抗２０に電流が流れ、ツェナーダイオード２１のカソードの電位は、５［Ｖ］になる。よって、コンデンサ２２は、５［Ｖ］に充電され、ＮＭＯＳ１のソースＳの電位が５［Ｖ］に設定される。
【０００６】
発光素子１１に与える制御信号をオンにすると、発光素子１１が発光し、受光素子１２が、それを受光して光電変換して高レベル（以下、“Ｈ”という）の出力信号を出力する。受光素子１２の出力信号が増幅器１３で増幅されてトランジスタ１４，１５のベースに与えられる。ベースの電位が閾値以上に上昇すると、トランジスタ１４がオンし、ＮＭＯＳ１のゲートＧの電位を電源端子Ａ１の電位（１５［Ｖ］）にする。これにより、ＮＭＯＳ１のゲート・ソース間電圧が１０［Ｖ］になり、ＮＭＯＳ１がオンする。
【０００７】
発光素子１１に与える制御信号をオフにすると、発光素子１１での発光が停止し、受光素子１２の出力信号は低レベル（以下、“Ｌ”という）になる。受光素子１２の出力信号が“Ｌ”になると、トランジスタ１４は、ベース電位が降下してオフし、それまでオフしていたトランジスタ１５がオンする。これにより、ＮＭＯＳ１のゲートＧの電位が電源端子Ａ２の電位に設定され、ＮＭＯＳ１のゲート・ソース間電圧が−５［Ｖ］になってＮＭＯＳ１がオフする。
【０００８】
図８は、三相インバータの構成図である。
通常の三相インバータには、図８のように、図７中のＮＭＯＳ１に対応する６個のＮＭＯＳ１ｕａ，１ｕｂ，１ｖａ，１ｖｂ，１ｗａ，１ｗｂが、組込まれている。３個のＮＭＯＳ１ｕａ，１ｖａ，１ｗａのドレインは、電源電圧＋Ｖに並列に接続されている。各ＮＭＯＳ１ｕｂ，１ｖｂ，１ｗｂは、ＮＭＯＳ１ｕａ，１ｖａ，１ｗａとそれぞれ対をなすトランジスタであり、各ＮＭＯＳ１ｕａ，１ｖａ，１ｗａのソースが、各ＮＭＯＳ１ｕｂ，１ｖｂ，１ｗｂのドレインにそれぞれ接続されている。ＮＭＯＳ１ｕｂ，１ｖｂ，１ｗｂのソースが電源電圧−Ｖに並列に接続されている。各ＮＭＯＳ１ｕａ，１ｖａ，１ｗａのソースと各ＮＭＯＳ１ｕｂ，１ｖｂ，１ｗｂのドレインとの接続点が、三相インバータの出力ノードとなる。これらの出力ノードから負荷のモータ３０に対して、Ｕ相、Ｖ相及びＷ相の３本の電圧信号が出力される。
【０００９】
対をなすＮＭＯＳ１ｕａ，１ｕｂをオン、オフすることにより、Ｕ相の電圧信号の電圧が設定される。同様に、対をなすＮＭＯＳ１ｖａ，１ｖｂをオン、オフにより、Ｖ相の電圧信号の電圧が設定され、対をなすＮＭＯＳ１ｗａ，１ｗｂをオン、オフすることにより、Ｗ相の電圧信号の電圧が設定される。各ＮＭＯＳ１ｕａ，１ｕｂ，１ｖａ，１ｖｂ，１ｗａ，１ｗｂのオン、オフをそれぞれ設定するために、各ＮＭＯＳ１ｕａ，１ｕｂ，１ｖａ，１ｖｂ，１ｗａ，１ｗｂごとに、図７の半導体スイッチのゲート駆動回路が配置される。
【００１０】
これに対して、変成器（以下、トランスという）を用いたゲート駆動回路がある。
図９は、トランスを用いた従来のゲート駆動回路の回路図である。
このゲート駆動回路は、センタタップ付きトランス２５と、トランス２５の一次巻線２５ａのホット側（黒点印側）に一端が接続された別巻線２５ｃと、別巻線２５ｃの他端にカソードが接続されたダイオード２７とを、備えている。トランス２５の二次巻線２５ｂのホット側が、駆動対象のＮＭＯＳ１のゲートＧに接続され、二次巻線２５ｂのコールド側が、ＮＭＯＳ１のソースＳに接続されている。
【００１１】
一次巻線２５ａのホット側が、直流電源２８の正極に接続され、一次巻線２５ａのコールド側がＮＭＯＳ２９を介して直流電源２８の負極に接続されている。即ち、このゲート駆動回路では、一次巻線２５ａに、直流電源２８からの直流電圧がＮＭＯＳ２９でオンオフされて印加される。ダイオード２７のアノードも、直流電源２８の負極に接続されている。ＮＭＯＳ２９のゲート・ソース間には、図示しない制御回路が接続される。ＮＭＯＳ１のドレイン及びソースＳは、図示しない主回路に接続される。
【００１２】
このゲート駆動回路では、ＮＭＯＳ２９をオンさせて、直流電源２８で発生した例えば１０［Ｖ］の電圧を一次巻線２５ａに印加すると、一次巻線２５ａと二次巻線２５ｂの巻数比を１対１とすると、二次巻線２５ｂのホット側とコールド側との間の電圧は、１０［Ｖ］になる。この１０［Ｖ］の電圧が、ＮＭＯＳ１のゲート・ソース間に印加され、ＮＭＯＳ１がオンする。
【００１３】
続いて、ＮＭＯＳ２９をオフさせると、図示しないトランス２５の励磁インダクタンスの作用により、ダイオード２７に電流が流れる。この電流が別巻線２５ｃを経由して直流電源２８の正極に流れ、トランス２５の一次巻線２５ａの磁束をリセットする。このとき、二次巻線２５ｂは、−１０［Ｖ］の電圧を発生し、ＮＭＯＳ１のゲート・ソース間に印加する。これにより、ＮＭＯＳ１がオフする。
【００１４】
【発明が解決しようとする課題】
従来の図７のゲート駆動回路の課題を、図８を参照しつつ、説明する。
ソースがＮＭＯＳ１ｕｂのドレインに接続されたＮＭＯＳ１ｕａと、ソースが電源電圧−Ｖに接続されたＮＭＯＳ１ｗｂとをオンさせるためには、ゲート駆動回路で設定するゲートの電位はそれぞれ異なる。また、ソースが電源電圧−Ｖに接続されたＮＭＯＳ１ｕｂと、ＮＭＯＳ１ｗｂのドレインに接続されたＮＭＯＳｗａとをオフさせるためには、ゲート駆動回路で設定するゲートの電位はそれぞれ異なる。このように、６個のＮＭＯＳ１ｕａ〜１ｗｂを適切なタイミングでオン、オフさせるためには、ゲート駆動回路で設定する電位をＮＭＯＳ１ｕａ〜１ｗｂごとに異ならせる必要があり、複数の直流電源が必要になる。また、図７のゲート駆動回路を用いると、各ゲート駆動回路ごとに、電源端子Ａ１，Ａ２に電位を供給する電源線、及び信号入力端子ａ１，ａ２に制御信号を与える信号線の配線材が必要になり、配線材のコストと配線のためのコストとが三相インバータの低コスト化を阻んでいた。
【００１５】
次に、トランスを用いた図９のゲート駆動回路の課題を説明する。
トランス２５を用いたゲート駆動回路では、直流電源２８で発生する電圧をオン、オフしてトランス２５の一次巻線２５ａに印加するだけで、ＮＭＯＳ１のゲートＧを電圧駆動できる。つまり、制御信号と電源電圧を分離してゲート駆動回路に与える必要がない。よって、配線材が削減可能である。
ところが、ＮＭＯＳ１をオンさせる期間が定常的に短い場合には、トランス２５の励磁電流が不足し、トランス２５の二次側巻線２５ｂで発生する電圧が不定になることがあった。また、ＮＭＯＳ１をオンさせる期間が定常的に長い場合には、トランス２５の励磁電流の増加で、トランス２５が飽和状態になることもあった。
【００１６】
本発明は、以上のような現状を鑑みてなされた発明であり、簡単な構成でしかも安定して半導体スイッチのゲートを駆動できるゲート駆動回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点に係る半導体スイッチのゲート駆動回路は、半導体スイッチのゲートを電圧駆動する半導体スイッチのゲート駆動回路において、一次巻線及び該一次巻線に電流が流されたときに正の電圧を発生し、該一次巻線の電流が遮断されたときに負の電圧を発生する二次巻線を有する変成器と、前記二次巻線と前記ゲートとの間に接続され、該二次巻線が前記正の電圧を発生しているときにオンして該ゲートに該正の電圧を印加し、該二次巻線が該正の電圧を発生していないときに該二次巻線と該ゲートとの間をオフする第１のスイッチと、充電コンデンサと、前記充電コンデンサと前記二次巻線との間に接続され、該二次巻線が負の電圧を発生しているときにオンして該充電コンデンサを該負の電圧で充電する整流素子と、前記ゲートと前記充電コンデンサとの間に接続され、前記二次巻線が前記正の電圧を発生していないときに該充電コンデンサの充電電圧が供給されてオンし、該充電コンデンサに充電された前記負の電圧を該ゲートに印加する第２のスイッチと、を備えたことを特徴とする。
【００１８】
このような構成を採用したことにより、変成器の一次巻線に電流が流れて二次巻線に発生した正の電圧が、第１のスイッチを介して半導体スイッチのゲートの印加される。一次巻線の電流が遮断されて二次巻線に発生した負の電圧は、整流素子を介して充電コンデンサに充電される。この充電コンデンサに充電された負の電圧が、オンした第２のスイッチにより、半導体スイッチのゲートに印加される。二次巻線に発生する負の電圧は、時間が経過すると減衰するが、半導体スイッチのゲートには、負の電圧を充電したコンデンサから与えられるので、安定してゲートを電圧駆動できる。
【００１９】
なお、前記二次巻線が前記正の電圧を発生している期間に、前記充電コンデンサに充電されている前記負の電圧を検出し、該充電コンデンサに充電されている該負の電圧が所定電圧を越えているときには、該充電コンデンサに充電された該負の電圧を該所定電圧になるまで放電させる放電制御回路を、さらに、備えてもよい。
【００２０】
また、前記放電制御回路は、前記第２のスイッチをオンさせて前記充電コンデンサに充電された前記負の電圧を前記二次巻線を介して放電させてもよい。
また、前記二次巻線が発生する前記半導体スイッチのゲートに印加される前記正の電圧は、該半導体スイッチをオンさせる電圧であり、該二次巻線が発生する前記半導体スイッチのゲートに印加される前記負の電圧は、該半導体スイッチをオフさせる電圧としてもよい。
【００２１】
【発明の実施の形態】
［第１の実施形態］
図１は、本発明の第１の実施形態を示すゲート駆動回路の回路図である。
この半導体スイッチのゲート駆動回路は、駆動対象の半導体スイッチであるＮＭＯＳ１のゲートＧを電圧駆動するものであり、トランス５０を備えている。トランス５０の一次巻線５１と二次巻線５２との巻数比は、例えば１対１である。
トランス５０の二次巻線５２のホット側は、ＰＮＰ型トランジスタ５３のエミッタと、抵抗５４の一端と、ダイオード５５のカソードと、ダイオード５６のカソードとに接続されている。
【００２２】
トランジスタ５３は、トランス５０の二次巻線５２のホット側の電圧がコールド側よりも高いときにオンし、二次巻線５２のホット側とＮＭＯＳ１のゲートＧとの間を接続する第１のスイッチである。トランジスタ５３のコレクタがＮＭＯＳ１のゲートＧに接続され、トランジスタ５３のベースが抵抗５７を介して二次巻線５２のコールド側に接続されている。トランジスタ５３のベースに、ダイオード５６のアノードが接続され、ダイオード５６のカソードがトランジスタ５３のエミッタに接続されている。
【００２３】
トランス５０の二次巻線５２のコールド側は、ＮＭＯＳ１のソースＳに接続されている。この二次巻線５２のコールド側には、さらに、充電コンデンサ５８の一方の電極と、抵抗５９の一端と、ＰＮＰ型トランジスタ６０のエミッタとが接続されている。トランジスタ６０のコレクタに、抵抗５９の他端が接続されている。トランジスタ６０のベースに抵抗５４の他端が接続されている。
【００２４】
コンデンサ５８の他方の電極には、ダイオード５５のアノードが接続されている。コンデンサ５８の他方の電極及びダイオード５５のアノードとの接続点には、抵抗６１の一端と、抵抗６２の一端と、第２のスイッチであるＮＰＮ型トランジスタ６３のエミッタとが接続されている。
抵抗６１の他端は、トランジスタ６０のベースに接続されている。トランジスタ６３のコレクタは、ＮＭＯＳ１のゲートＧに接続され、トランジスタ６３のベースが、トランジスタ６０のコレクタに抵抗６４を介して接続されている。トランジスタ６０のコレクタと抵抗６４との接続点に、抵抗６２の他端が接続されている。
【００２５】
このゲート駆動回路に電源を供給する直流電源Ｖｇは、例えば１０［Ｖ］の直流電圧を発生するものであり、その正極がトランス５０の一次巻線５１のホット側に接続されている。直流電源Ｖｇの負極が、ＮＭＯＳ５０ｓを介して一次巻線５１のコールド側に接続され、一次巻線５１に流れる電流が、ＮＭＯＳ５０ｓでオンオフされる構成である。ＮＭＯＳ５０ｓのゲート・ソース間には、図示しない制御回路が接続される。ＮＭＯＳ１のドレイン及びソースＳは、図示しない主回路に接続される。
【００２６】
次に、図１のゲート駆動回路の動作を、図２（ａ）〜（ｈ）を参照しつつ説明する。
コンデンサ５８には、既に５［Ｖ］が充電されているものとする。また、ＮＭＯＳ５０ｓがオフ、トランジスタ５３がオフ、トランジスタ６０がオン、トランジスタ６３がオンしているものとする。この状態で、ＮＭＯＳ５０ｓのゲートに与える制御信号をオンさせて図２（ａ）のように、ＮＭＯＳ５０ｓのゲート・ソース間電圧（ＶＧＳ）を“Ｈ”にすると、ＮＭＯＳ５０ｓがオンする。ＮＭＯＳ５０ｓがオンすると、トランス５０の一次巻線５１には、直流電源Ｖｇが発生する１０［Ｖ］の電圧が印加され、一次巻線５１には、図２（ｂ）のように、直線的に増加する励磁電流Ｉ５１が流れ始める。
【００２７】
一次巻線５１に電流Ｉ５１が流れることにより、トランス５０の二次巻線５２は、図２（ｃ）のように１０［Ｖ］を発生する。二次巻線５２が１０［Ｖ］を発生すると、トランジスタ６０のベース・エミッタ間電圧が、図２（ｇ）のように逆電圧になり、トランジスタ６０がオフする。トランジスタ６０がオフすると、トランジスタ６３のベース電位が、抵抗５９，６２で設定される電位になり、トランジスタ６３のベース・エミッタ間電圧が、図２（ｈ）のように、トランジスタ６３の閾値Ｖｔｈよりも降下する。よって、トランジスタ６３がオフする。
このとき、トランジスタ５３のベース・エミッタ間電圧（ＶＢＥ）は、図２（ｆ）のような順方向電圧となり、トランジスタ５３がオンする。よって、ＮＭＯＳ１のゲート・ソース間電圧が、図２（ｅ）のように１０［Ｖ］になり、ＮＭＯＳ１がオンする。
【００２８】
ＮＭＯＳ１がオンした後に、ＮＭＯＳ５０ｓのゲートに与える制御信号を、図２（ａ）のように、オフの“Ｌ”にすると、それまでオンしていたＮＭＯＳ５０ｓがオフし、トランス５０の一次巻線５１に流れていた電流Ｉ５１が遮断される。
【００２９】
電流Ｉ５１が遮断されると、トランス５０の二次巻線５２の両端には負の電圧が発生し、トランス５０の励磁インダクタンスのエネルギーが、コンデンサ５８の充電電流として、図２（ｄ）のように、ダイオード５５を介してコンデンサ５８へ流れ始める。
【００３０】
これと同時に、トランジスタ５３のベース・エミッタ間電圧が、正電圧になり、トランジスタ５３がオフする。また、図２（ｇ）のように、トランジスタの６０のベース・エミッタ間には順方向電圧が印加され、トランジスタ６０がオンする。トランジスタ６０がオンすることにより、図２（ｈ）のように、トランジスタ６３のベース・エミッタ間電圧が上昇し、さらに、閾値Ｖｔｈを越えると、それまでオフしていたトランジスタ６３がオンする。これにより、コンデンサ５８とダイオード５５のアノードとの接続点が、ＮＭＯＳ１のゲートＧに接続される。よって、コンデンサ５８の充電電圧をＶｃ［Ｖ］とすると、ＮＭＯＳ１のゲート・ソース間には−Ｖｃ［Ｖ］が印加され、ＮＭＯＳ１がオフする。
【００３１】
トランス５０の励磁エネルギーが零になると、トランス５０の二次巻線５２の両端の電圧が零になるが、そのときでも、トランジスタ６０，６３がオンしているので、ＮＭＯＳ１のゲート・ソース間には−Ｖｃ［Ｖ］が印加され続ける。
なお、コンデンサ５８の充電電圧であって、ＮＭＯＳ１のゲート・ソース間に印加される−Ｖｃ［Ｖ］の電圧は、抵抗５９及び抵抗６２の抵抗値と、トランジスタ６３の閾値で設定される。コンデンサ５８の両端の電圧を分圧する抵抗５９，６２の抵抗値を４［ＫΩ］，１［ＫΩ］として分圧比を５分の１とし、トランジスタ６３の閾値Ｖｔｈを１［Ｖ］とすると、コンデンサ５８の充電電圧Ｖｃ［Ｖ］は、上限が５［Ｖ］になる。もし、これ以上の電圧になると、トランス５０の一次巻線５１に電流Ｉ５１が流れている期間に、トランジスタ６３のベース・エミッタ間電圧が１［Ｖ］を越え、トランジスタ６３がオンし、コンデンサ５８の充電電圧が５［Ｖ］になるまで、コンデンサ５８を放電させる。
【００３２】
以上のように、本実施形態のゲート駆動回路では、トランス５０を用い、半導体スイッチであるＮＭＯＳ１のゲート・ソース間電圧を設定するようにしたので、複数の半導体スイッチを三相インバータ等に組込んだ場合でも、実際に配線する電源線の数が、最小限で収まる。また、トランス５０の二次巻線５２が負の電圧を発生しているときに、その負の電圧をコンデンサ５８に充電し、コンデンサ５８の出力電圧で、ＮＭＯＳ１のゲートＧの電圧を設定するようにしたので、オン期間が短く、励磁エネルギーが不足している場合でも、ＮＭＯＳ１を確実にオフさせることができる。
【００３３】
［第２の実施形態］
図３は、本発明の第２の実施形態を示すゲート駆動回路の回路図である。
前述の第１の実施形態のゲート駆動回路では、駆動対象のＮＭＯＳ１のゲートを安定して駆動する回路であったが、図３のゲート駆動回路は、半導体スイッチのＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと言う）２のゲートを駆動する回路である。
【００３４】
この半導体スイッチのゲート駆動回路は、トランス７０を備えている。トランス７０の一次巻線７１と二次巻線７２との巻数比は、例えば１対１である。トランス７０の二次巻線７２のコールド側は、ＮＰＮ型トランジスタ７３のエミッタと、抵抗７４の一端と、ダイオード７５のアノードと、ダイオード７６のアノードとに接続されている。
【００３５】
トランジスタ７３は、トランス７０の二次巻線７２のホット側の電圧がコールド側よりも高いときにオンし、二次巻線７２のコールド側とＰＭＯＳ２のゲートＧとの間を接続する第１のスイッチである。トランジスタ７３のコレクタがＰＭＯＳ２のゲートＧに接続され、トランジスタ７３のベースが抵抗７７を介して二次巻線７２のホット側に接続されている。トランジスタ７３のベースに、ダイオード７６のカソードが接続され、ダイオード７６のアノードがトランジスタ７３のエミッタに接続されている。
【００３６】
二次巻線７２のホット側には、ＰＭＯＳ２のソースＳが接続されると共に、さらに、コンデンサ７８の一方の電極と、抵抗７９の一端と、ＮＰＮ型トランジスタ８０のエミッタとが、接続されている。このコンデンサ７８の他方の電極は、ダイオード７５のカソードに接続されている。トランジスタ８０のベースは、抵抗７４の他端と抵抗８１の一端とに接続されている。抵抗８１の他端がコンデンサ７８の他方の電極とダイオード７５のカソードとの接続点に接続されている。
【００３７】
トランジスタ８０のコレクタは、抵抗７９の他端及び抵抗８２の一端に接続されされると共に、抵抗８４を介して第２のスイッチであるＰＮＰ型トランジスタ８３のベースに接続されている。抵抗８２の他端は、トランジスタ８３のエミッタと共にコンデンサ７８の他方の電極とダイオード７５のカソードとの接続点に接続されている。トランジスタ８３のコレクタがＰＭＯＳ２のゲートＧに接続されている。
【００３８】
このゲート駆動回路に電源を供給する直流電源Ｖｇは、例えば１０［Ｖ］の直流電圧を発生するものであり、その正極がトランス７０の一次巻線７１のホット側に接続されている。直流電源Ｖｇの負極が、ＮＭＯＳ７０ｓを介して一次巻線７１のコールド側に接続され、一次巻線７１に流れる電流が、ＮＭＯＳ７０ｓでオンオフされる構成である。ＮＭＯＳ７０ｓのゲート・ソース間には、図示しない制御回路が接続される。ＰＭＯＳ２のドレイン及びソースＳは、図示しない主回路に接続される。
【００３９】
次に、このゲート駆動回路の動作を、図４を参照しつつ説明する。
図４は、図３のゲート駆動回路の動作を示す波形図である。
コンデンサ７８には、既に５［Ｖ］が充電されているものとする。また、ＮＭＯＳ７０ｓがオフ、トランジスタ７３がオフ、トランジスタ８０がオン、トランジスタ８３がオンしているものとする。この状態で、ＮＭＯＳ７０ｓのゲートに与える制御信号をオンさせて図４（ａ）のように、“Ｈ”にすると、ＮＭＯＳ７０ｓがオンする。ＮＭＯＳ７０ｓがオンすると、トランス７０の一次巻線７１には、直流電源Ｖｇが発生する１０［Ｖ］の電圧が印加され、一次巻線７１には、図４（ｂ）のように、直線的に増加する励磁電流Ｉ７１が流れ始める。
【００４０】
一次巻線７１に電流Ｉ７１が流れることにより、トランス７０の二次巻線７２の両端には、図４（ｃ）のように、−１０［Ｖ］の電圧が発生し、トランジスタ８０及び８３がオフする。このとき、トランジスタ７３のベース・エミッタ間には、図４（ｆ）のように順方向電圧が印加され、トランジスタ７３がオンする。よって、ＰＭＯＳ２のゲート・ソース間電圧が、−１０［Ｖ］になり、ＰＭＯＳ２がオンする。
【００４１】
ＮＭＯＳ７０ｓのゲートに与える制御信号を、図４（ａ）のように、オフの“Ｌ”にすると、それまでオンしていたＮＭＯＳ７０ｓがオフし、トランス７０の一次巻線７１に流れていた電流Ｉ７１ が遮断される。電流Ｉ７１が遮断されると、トランス７０の二次巻線７２の両端には逆電圧が発生し、トランス７０の励磁インダクタンスのエネルギーは、図７（ｄ）のように、ダイオード７５を介してコンデンサ７８に流れ始める。
【００４２】
これと同時に、トランジスタ７３のベース・エミッタ間電圧が、負電圧になり、トランジスタ７３がオフする。また、図４（ｇ）のように、トランジスタ８０のベース・エミッタ間には順方向電圧が印加され、トランジスタ８０がオンする。トランジスタ８０がオンすることにより、図４（ｈ）のように、トランジスタ８３のベース・エミッタ間電圧が降下し、さらに、閾値Ｖｔｈを下回ると、それまでオフしていたトランジスタ８３がオンする。これにより、コンデンサ７８とダイオード７５のカソードとの接続点が、ＰＭＯＳ２のゲートＧに接続される。よって、コンデンサ７８の充電電圧をＶｃ［Ｖ］とすると、ＰＭＯＳ２のゲート・ソース間にはＶｃ［Ｖ］が印加され、ＰＭＯＳ２がオフする。
【００４３】
トランス７０の励磁エネルギーが零になると、トランス７０の二次巻線７２の両端の電圧が零になるが、そのときでも、トランジスタ８０，８３がオンするので、ＰＭＯＳ２のゲート・ソース間にはＶｃ［Ｖ］が印加され続ける。
なお、コンデンサ７８の充電電圧のＶｃ［Ｖ］は、抵抗７９及び抵抗８２の抵抗値と、トランジスタ８３の閾値で設定される。コンデンサ７８の両端の電圧を分圧する抵抗７９，８２の抵抗値を４［ＫΩ］，１［ＫΩ］として分圧比を５分の１とし、トランジスタ８３の閾値を１［Ｖ］とすると、コンデンサ７８の充電電圧Ｖｃ［Ｖ］は、上限が５［Ｖ］になる。もし、これ以上の電圧になると、一次巻線７１に励磁電流Ｉ７１が流れている期間に、トランジスタ８３がオンし、コンデンサ７８の充電電圧が５［Ｖ］になるまで放電させる。
【００４４】
以上のように、この第２の実施形態の半導体スイッチのゲート駆動回路は、第１の実施形態と同様に、トランス７０を用い、ＰＭＯＳ２のゲート・ソース間電圧を設定するようにしたので、複数の半導体スイッチを三相インバータ等に組込んだ場合でも、実際に配線する電源線の数が、最小限で収まり、低コスト化が可能になる。また、トランス７０の二次巻線７２が逆電圧を発生しているときに、その電圧をコンデンサ７８に充電し、コンデンサ７８の出力電圧で、ＰＭＯＳ２のゲートＧの電圧を設定するようにしたので、オン期間が短く、励磁エネルギーが不足している場合でも、ＰＭＯＳ２を確実にオフさせることができる。
【００４５】
［第３の実施形態］
図５は、本発明の第３の実施形態を示すゲート駆動回路の回路図であり、図３中の要素と共通する要素には、共通の符号が付されている。
この半導体スイッチのゲート駆動回路と第２の実施形態の半導体スイッチのゲート駆動回路と異なる点は、駆動対象となる半導体スイッチがＰＭＯＳ２からＮＭＯＳ１に変化した点であり、ゲート駆動回路自体の構成は、図３と同様になっている。
【００４６】
このゲート駆動回路では、ＮＭＯＳ７０ｓをオンさせることにより、第２の実施形態と同様に動作し、トランス７０の一次巻線７１に励磁電流が流れ、二次巻線７２が１０［Ｖ］の電圧を発生する。この電圧がオンしたトランジスタ７３を介してＮＭＯＳ１のソース・ゲート間に印加され、ＮＭＯＳ１がオフする。
ＮＭＯＳ７０ｓをオフさせることにより、ゲート駆動回路は、第２の実施形態と同様に動作し、励磁エネルギーが充電コンデンサ７８へ流れてコンデンサ７８が充電される。このコンデンサ７８に充電された電圧が、トランジスタ８０，８３がオンすることにより、ＮＭＯＳ１のゲートＧに印加され、ＮＭＯＳ１がオンする。
【００４７】
以上のように、本実施形態のゲート駆動回路では、トランス７０の一次巻線７１に励磁電流を流してＮＭＯＳ１をオフし、励磁電流を遮断したとき、ＮＭＯＳ１をオンさせている。即ち、ＮＭＯＳ１を「負論理」でオン、オフさせる。そのため、次のような利点が得られる。
【００４８】
一次巻線７１の励磁電流を流す期間が長くなると、磁気飽和状態になる。磁気飽和状態になると、二次巻線７２で電圧を発生できなくなる。そのため、第１の実施形態の半導体スイッチのゲート駆動回路で、例えばＮＭＯＳ１を９０パーセントの高いオンデューティ比で駆動するときには、磁気飽和状態になる可能性が高く、磁気飽和状態になればＮＭＯＳ１の安定した駆動ができないおそれがあった。これに対し、本実施形態の半導体スイッチのゲート駆動回路では、ＮＭＯＳ１をオンさせる期間には、一次巻線７１に、励磁電流を流さない。よって、磁気飽和状態にならず、ＮＭＯＳ１の駆動が安定する。
【００４９】
［第４の実施形態］
図６は、本発明の第４の実施形態を示すゲート駆動回路の回路図であり、図１中の要素と共通する要素には、共通の符号が付されている。
この半導体スイッチのゲート駆動回路と第１の実施形態の半導体スイッチのゲート駆動回路と異なる点は、駆動対象となる半導体スイッチをＮＭＯＳ１からＰＭＯＳ２に変化したことだけであり、ゲート駆動回路自体の構成は、図１と同様になっている。
【００５０】
このゲート駆動回路では、ＮＭＯＳ５０ｓをオンさせることにより、第１の実施形態と同様に動作し、トランス５０の一次巻線５１に励磁電流が流れ、二次巻線５２が１０［Ｖ］の電圧を発生する。この電圧がオンしたトランジスタ５３を介してＰＭＯＳ２のゲート・ソース間に印加され、ＰＭＯＳ２がオフする。
【００５１】
ＮＭＯＳ５０ｓをオフさせることにより、ゲート駆動回路は第１の実施形態と同様に動作し、励磁エネルギーが充電コンデンサ５８へ流れてコンデンサ５８に充電される。このコンデンサ５８に充電された電圧が、オンしたトランジスタ６０，６３により、ＰＭＯＳ２のゲートＧに印加され、ＰＭＯＳ２がオンする。
以上のように、本実施形態のゲート駆動回路では、トランス５０の一次巻線５１に励磁電流を流してＰＭＯＳ２をオフし、励磁電流を遮断したとき、ＰＭＯＳ２をオフさせている。即ち、ＰＭＯＳ２を「負論理」でオン、オフさせる。そのため、次のような利点が得られる。
【００５２】
一次巻線５１の励磁電流を流す期間が長くなると、磁気飽和状態になる。磁気飽和状態になると、二次巻線５２で電圧を発生できなくなる。そのため、第２の実施形態の半導体スイッチのゲート駆動回路で、例えばＰＭＯＳ２を９０パーセントの高いオンデューティ比で駆動するときには、磁気飽和状態になる可能性が高く、磁気飽和状態になればＰＭＯＳ２の安定した駆動ができないおそれがあった。これに対し、本実施形態の半導体スイッチのゲート駆動回路では、ＰＭＯＳ２をオンさせる期間には、一次巻線５１に、励磁電流を流さない。よって、磁気飽和状態にならず、ＰＭＯＳ２の駆動が安定する。
【００５３】
なお、本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１） 第１〜第４の実施形態のゲート駆動回路で駆動対象とする半導体スイッチは、ＮＭＯＳ１，ＰＭＯＳ２に限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）でもよい。
（２） トランジスタ５３，６０，６３，７３，８０，８３は、ＭＯＳトランジスタやＩＧＢＴで構成してもよい。
（３） 上記実施形態では、コンデンサ５８，７８に充電された電圧が所定電圧を越えているときに、トランジスタ６３，８３をオンさせて二次巻線５２，７２を介してその電圧を放電させるようにしたが、トランジスタ６３，８３の他にトランジスタを設けて、そのトランジスタをオンさせて放電させてもよい。また、放電させる位置の変更も可能である。
【００５４】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体スイッチのゲートを電圧駆動して半導体スイッチをオン、オフさせるための電源線及び信号線の本数を、最小限にすることが可能である。その上、半導体スイッチのゲートの電圧駆動を安定して行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すゲート駆動回路の回路図である。
【図２】図１のゲート駆動回路の動作を示す波形図である。
【図３】本発明の第２の実施形態を示すゲート駆動回路の回路図である。
【図４】図３のゲート駆動回路の動作を示す波形図である。
【図５】本発明の第３の実施形態を示すゲート駆動回路の回路図である。
【図６】本発明の第４の実施形態を示すゲート駆動回路の回路図である。
【図７】従来のゲート駆動回路の回路図である。
【図８】三相インバータの構成図である。
【図９】トランスを用いた従来のゲート駆動回路の回路図である。
【符号の説明】
１ 駆動対象のＮＭＯＳ
２ 駆動対象のＰＭＯＳ
５０，７０ トランス
５１，７１ 一次巻線
５２，７２ 二次巻線
５３ 第１のスイッチとしてのＰＮＰ型トランジスタ
５５，７５ 整流素子としてのダイオード
５８，７８ 充電コンデンサ
６３ 第２のスイッチとしてのＮＰＮ型トランジスタ
７３ 第１のスイッチとしてのＮＰＮ型トランジスタ
８３ 第２のスイッチとしてのＰＮＰ型トランジスタ
Ｖｇ 直流電源
【発明の属する技術分野】
本発明は、半導体スイッチのゲートを電圧駆動する半導体スイッチのゲート駆動回路（以下、単にゲート駆動回路という）に関するものである。
【０００２】
【従来の技術】
図７は、従来のゲート駆動回路の回路図である。
このゲート駆動回路は、三相インバータ等に半導体スイッチとして組込まれたＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１のゲートＧを電圧駆動するものであり、フォトカプラ１０と、抵抗２０と、ツェナーダイオード２１と、コンデンサ２２と、を備えている。
【０００３】
フォトカプラ１０は、対をなす信号入力端子ａ１，ａ２間に接続された発光素子１１と、受光素子１２と、受光素子１２の出力側に接続された増幅器１３と、増幅器１３の出力端子にベースがそれぞれ接続されたＮＰＮ型トランジスタ１４及びＰＮＰ型トランジスタ１５とから形成されている。
トランジスタ１４のコレクタは、電源端子Ａ１に接続され、トランジスタ１４のエミッタがトランジスタ１５のエミッタ及びＮＭＯＳ１のゲートＧに接続されている。トランジスタ１５のコレクタが電源端子Ａ２に接続されている。
【０００４】
電源端子Ａ１に、抵抗２０の一端が接続されている。抵抗２０の他端には、ツェナーダイオード２１のカソードと、コンデンサ２２の一方の電極とが接続されている。ツェナーダイオード２１のアノード及びコンデンサ２２の他方の電極は、電源端子Ａ２に接続されている。抵抗２０の他端とツェナーダイオード２１のカソードとコンデンサ２２の一方の電極との接続点が、ＮＭＯＳ１のソースＳに接続されている。電源端子Ａ１，Ａ２は、図示しない直流電源に接続される。信号入力端子ａ１，ａ２は、図示しない制御回路に接続される。また、ＮＭＯＳ１のドレイン及びソースＳは、図示しない主回路に接続される。
【０００５】
このゲート駆動回路では、電源端子Ａ１の電位を１５［Ｖ］、電源端子Ａ２の電位を０［Ｖ］とする。また、ツェナーダイオード２１の電圧を５［Ｖ］とする。ツェナーダイオード２１及び抵抗２０に電流が流れ、ツェナーダイオード２１のカソードの電位は、５［Ｖ］になる。よって、コンデンサ２２は、５［Ｖ］に充電され、ＮＭＯＳ１のソースＳの電位が５［Ｖ］に設定される。
【０００６】
発光素子１１に与える制御信号をオンにすると、発光素子１１が発光し、受光素子１２が、それを受光して光電変換して高レベル（以下、“Ｈ”という）の出力信号を出力する。受光素子１２の出力信号が増幅器１３で増幅されてトランジスタ１４，１５のベースに与えられる。ベースの電位が閾値以上に上昇すると、トランジスタ１４がオンし、ＮＭＯＳ１のゲートＧの電位を電源端子Ａ１の電位（１５［Ｖ］）にする。これにより、ＮＭＯＳ１のゲート・ソース間電圧が１０［Ｖ］になり、ＮＭＯＳ１がオンする。
【０００７】
発光素子１１に与える制御信号をオフにすると、発光素子１１での発光が停止し、受光素子１２の出力信号は低レベル（以下、“Ｌ”という）になる。受光素子１２の出力信号が“Ｌ”になると、トランジスタ１４は、ベース電位が降下してオフし、それまでオフしていたトランジスタ１５がオンする。これにより、ＮＭＯＳ１のゲートＧの電位が電源端子Ａ２の電位に設定され、ＮＭＯＳ１のゲート・ソース間電圧が−５［Ｖ］になってＮＭＯＳ１がオフする。
【０００８】
図８は、三相インバータの構成図である。
通常の三相インバータには、図８のように、図７中のＮＭＯＳ１に対応する６個のＮＭＯＳ１ｕａ，１ｕｂ，１ｖａ，１ｖｂ，１ｗａ，１ｗｂが、組込まれている。３個のＮＭＯＳ１ｕａ，１ｖａ，１ｗａのドレインは、電源電圧＋Ｖに並列に接続されている。各ＮＭＯＳ１ｕｂ，１ｖｂ，１ｗｂは、ＮＭＯＳ１ｕａ，１ｖａ，１ｗａとそれぞれ対をなすトランジスタであり、各ＮＭＯＳ１ｕａ，１ｖａ，１ｗａのソースが、各ＮＭＯＳ１ｕｂ，１ｖｂ，１ｗｂのドレインにそれぞれ接続されている。ＮＭＯＳ１ｕｂ，１ｖｂ，１ｗｂのソースが電源電圧−Ｖに並列に接続されている。各ＮＭＯＳ１ｕａ，１ｖａ，１ｗａのソースと各ＮＭＯＳ１ｕｂ，１ｖｂ，１ｗｂのドレインとの接続点が、三相インバータの出力ノードとなる。これらの出力ノードから負荷のモータ３０に対して、Ｕ相、Ｖ相及びＷ相の３本の電圧信号が出力される。
【０００９】
対をなすＮＭＯＳ１ｕａ，１ｕｂをオン、オフすることにより、Ｕ相の電圧信号の電圧が設定される。同様に、対をなすＮＭＯＳ１ｖａ，１ｖｂをオン、オフにより、Ｖ相の電圧信号の電圧が設定され、対をなすＮＭＯＳ１ｗａ，１ｗｂをオン、オフすることにより、Ｗ相の電圧信号の電圧が設定される。各ＮＭＯＳ１ｕａ，１ｕｂ，１ｖａ，１ｖｂ，１ｗａ，１ｗｂのオン、オフをそれぞれ設定するために、各ＮＭＯＳ１ｕａ，１ｕｂ，１ｖａ，１ｖｂ，１ｗａ，１ｗｂごとに、図７の半導体スイッチのゲート駆動回路が配置される。
【００１０】
これに対して、変成器（以下、トランスという）を用いたゲート駆動回路がある。
図９は、トランスを用いた従来のゲート駆動回路の回路図である。
このゲート駆動回路は、センタタップ付きトランス２５と、トランス２５の一次巻線２５ａのホット側（黒点印側）に一端が接続された別巻線２５ｃと、別巻線２５ｃの他端にカソードが接続されたダイオード２７とを、備えている。トランス２５の二次巻線２５ｂのホット側が、駆動対象のＮＭＯＳ１のゲートＧに接続され、二次巻線２５ｂのコールド側が、ＮＭＯＳ１のソースＳに接続されている。
【００１１】
一次巻線２５ａのホット側が、直流電源２８の正極に接続され、一次巻線２５ａのコールド側がＮＭＯＳ２９を介して直流電源２８の負極に接続されている。即ち、このゲート駆動回路では、一次巻線２５ａに、直流電源２８からの直流電圧がＮＭＯＳ２９でオンオフされて印加される。ダイオード２７のアノードも、直流電源２８の負極に接続されている。ＮＭＯＳ２９のゲート・ソース間には、図示しない制御回路が接続される。ＮＭＯＳ１のドレイン及びソースＳは、図示しない主回路に接続される。
【００１２】
このゲート駆動回路では、ＮＭＯＳ２９をオンさせて、直流電源２８で発生した例えば１０［Ｖ］の電圧を一次巻線２５ａに印加すると、一次巻線２５ａと二次巻線２５ｂの巻数比を１対１とすると、二次巻線２５ｂのホット側とコールド側との間の電圧は、１０［Ｖ］になる。この１０［Ｖ］の電圧が、ＮＭＯＳ１のゲート・ソース間に印加され、ＮＭＯＳ１がオンする。
【００１３】
続いて、ＮＭＯＳ２９をオフさせると、図示しないトランス２５の励磁インダクタンスの作用により、ダイオード２７に電流が流れる。この電流が別巻線２５ｃを経由して直流電源２８の正極に流れ、トランス２５の一次巻線２５ａの磁束をリセットする。このとき、二次巻線２５ｂは、−１０［Ｖ］の電圧を発生し、ＮＭＯＳ１のゲート・ソース間に印加する。これにより、ＮＭＯＳ１がオフする。
【００１４】
【発明が解決しようとする課題】
従来の図７のゲート駆動回路の課題を、図８を参照しつつ、説明する。
ソースがＮＭＯＳ１ｕｂのドレインに接続されたＮＭＯＳ１ｕａと、ソースが電源電圧−Ｖに接続されたＮＭＯＳ１ｗｂとをオンさせるためには、ゲート駆動回路で設定するゲートの電位はそれぞれ異なる。また、ソースが電源電圧−Ｖに接続されたＮＭＯＳ１ｕｂと、ＮＭＯＳ１ｗｂのドレインに接続されたＮＭＯＳｗａとをオフさせるためには、ゲート駆動回路で設定するゲートの電位はそれぞれ異なる。このように、６個のＮＭＯＳ１ｕａ〜１ｗｂを適切なタイミングでオン、オフさせるためには、ゲート駆動回路で設定する電位をＮＭＯＳ１ｕａ〜１ｗｂごとに異ならせる必要があり、複数の直流電源が必要になる。また、図７のゲート駆動回路を用いると、各ゲート駆動回路ごとに、電源端子Ａ１，Ａ２に電位を供給する電源線、及び信号入力端子ａ１，ａ２に制御信号を与える信号線の配線材が必要になり、配線材のコストと配線のためのコストとが三相インバータの低コスト化を阻んでいた。
【００１５】
次に、トランスを用いた図９のゲート駆動回路の課題を説明する。
トランス２５を用いたゲート駆動回路では、直流電源２８で発生する電圧をオン、オフしてトランス２５の一次巻線２５ａに印加するだけで、ＮＭＯＳ１のゲートＧを電圧駆動できる。つまり、制御信号と電源電圧を分離してゲート駆動回路に与える必要がない。よって、配線材が削減可能である。
ところが、ＮＭＯＳ１をオンさせる期間が定常的に短い場合には、トランス２５の励磁電流が不足し、トランス２５の二次側巻線２５ｂで発生する電圧が不定になることがあった。また、ＮＭＯＳ１をオンさせる期間が定常的に長い場合には、トランス２５の励磁電流の増加で、トランス２５が飽和状態になることもあった。
【００１６】
本発明は、以上のような現状を鑑みてなされた発明であり、簡単な構成でしかも安定して半導体スイッチのゲートを駆動できるゲート駆動回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点に係る半導体スイッチのゲート駆動回路は、半導体スイッチのゲートを電圧駆動する半導体スイッチのゲート駆動回路において、一次巻線及び該一次巻線に電流が流されたときに正の電圧を発生し、該一次巻線の電流が遮断されたときに負の電圧を発生する二次巻線を有する変成器と、前記二次巻線と前記ゲートとの間に接続され、該二次巻線が前記正の電圧を発生しているときにオンして該ゲートに該正の電圧を印加し、該二次巻線が該正の電圧を発生していないときに該二次巻線と該ゲートとの間をオフする第１のスイッチと、充電コンデンサと、前記充電コンデンサと前記二次巻線との間に接続され、該二次巻線が負の電圧を発生しているときにオンして該充電コンデンサを該負の電圧で充電する整流素子と、前記ゲートと前記充電コンデンサとの間に接続され、前記二次巻線が前記正の電圧を発生していないときに該充電コンデンサの充電電圧が供給されてオンし、該充電コンデンサに充電された前記負の電圧を該ゲートに印加する第２のスイッチと、を備えたことを特徴とする。
【００１８】
このような構成を採用したことにより、変成器の一次巻線に電流が流れて二次巻線に発生した正の電圧が、第１のスイッチを介して半導体スイッチのゲートの印加される。一次巻線の電流が遮断されて二次巻線に発生した負の電圧は、整流素子を介して充電コンデンサに充電される。この充電コンデンサに充電された負の電圧が、オンした第２のスイッチにより、半導体スイッチのゲートに印加される。二次巻線に発生する負の電圧は、時間が経過すると減衰するが、半導体スイッチのゲートには、負の電圧を充電したコンデンサから与えられるので、安定してゲートを電圧駆動できる。
【００１９】
なお、前記二次巻線が前記正の電圧を発生している期間に、前記充電コンデンサに充電されている前記負の電圧を検出し、該充電コンデンサに充電されている該負の電圧が所定電圧を越えているときには、該充電コンデンサに充電された該負の電圧を該所定電圧になるまで放電させる放電制御回路を、さらに、備えてもよい。
【００２０】
また、前記放電制御回路は、前記第２のスイッチをオンさせて前記充電コンデンサに充電された前記負の電圧を前記二次巻線を介して放電させてもよい。
また、前記二次巻線が発生する前記半導体スイッチのゲートに印加される前記正の電圧は、該半導体スイッチをオンさせる電圧であり、該二次巻線が発生する前記半導体スイッチのゲートに印加される前記負の電圧は、該半導体スイッチをオフさせる電圧としてもよい。
【００２１】
【発明の実施の形態】
［第１の実施形態］
図１は、本発明の第１の実施形態を示すゲート駆動回路の回路図である。
この半導体スイッチのゲート駆動回路は、駆動対象の半導体スイッチであるＮＭＯＳ１のゲートＧを電圧駆動するものであり、トランス５０を備えている。トランス５０の一次巻線５１と二次巻線５２との巻数比は、例えば１対１である。
トランス５０の二次巻線５２のホット側は、ＰＮＰ型トランジスタ５３のエミッタと、抵抗５４の一端と、ダイオード５５のカソードと、ダイオード５６のカソードとに接続されている。
【００２２】
トランジスタ５３は、トランス５０の二次巻線５２のホット側の電圧がコールド側よりも高いときにオンし、二次巻線５２のホット側とＮＭＯＳ１のゲートＧとの間を接続する第１のスイッチである。トランジスタ５３のコレクタがＮＭＯＳ１のゲートＧに接続され、トランジスタ５３のベースが抵抗５７を介して二次巻線５２のコールド側に接続されている。トランジスタ５３のベースに、ダイオード５６のアノードが接続され、ダイオード５６のカソードがトランジスタ５３のエミッタに接続されている。
【００２３】
トランス５０の二次巻線５２のコールド側は、ＮＭＯＳ１のソースＳに接続されている。この二次巻線５２のコールド側には、さらに、充電コンデンサ５８の一方の電極と、抵抗５９の一端と、ＰＮＰ型トランジスタ６０のエミッタとが接続されている。トランジスタ６０のコレクタに、抵抗５９の他端が接続されている。トランジスタ６０のベースに抵抗５４の他端が接続されている。
【００２４】
コンデンサ５８の他方の電極には、ダイオード５５のアノードが接続されている。コンデンサ５８の他方の電極及びダイオード５５のアノードとの接続点には、抵抗６１の一端と、抵抗６２の一端と、第２のスイッチであるＮＰＮ型トランジスタ６３のエミッタとが接続されている。
抵抗６１の他端は、トランジスタ６０のベースに接続されている。トランジスタ６３のコレクタは、ＮＭＯＳ１のゲートＧに接続され、トランジスタ６３のベースが、トランジスタ６０のコレクタに抵抗６４を介して接続されている。トランジスタ６０のコレクタと抵抗６４との接続点に、抵抗６２の他端が接続されている。
【００２５】
このゲート駆動回路に電源を供給する直流電源Ｖｇは、例えば１０［Ｖ］の直流電圧を発生するものであり、その正極がトランス５０の一次巻線５１のホット側に接続されている。直流電源Ｖｇの負極が、ＮＭＯＳ５０ｓを介して一次巻線５１のコールド側に接続され、一次巻線５１に流れる電流が、ＮＭＯＳ５０ｓでオンオフされる構成である。ＮＭＯＳ５０ｓのゲート・ソース間には、図示しない制御回路が接続される。ＮＭＯＳ１のドレイン及びソースＳは、図示しない主回路に接続される。
【００２６】
次に、図１のゲート駆動回路の動作を、図２（ａ）〜（ｈ）を参照しつつ説明する。
コンデンサ５８には、既に５［Ｖ］が充電されているものとする。また、ＮＭＯＳ５０ｓがオフ、トランジスタ５３がオフ、トランジスタ６０がオン、トランジスタ６３がオンしているものとする。この状態で、ＮＭＯＳ５０ｓのゲートに与える制御信号をオンさせて図２（ａ）のように、ＮＭＯＳ５０ｓのゲート・ソース間電圧（ＶＧＳ）を“Ｈ”にすると、ＮＭＯＳ５０ｓがオンする。ＮＭＯＳ５０ｓがオンすると、トランス５０の一次巻線５１には、直流電源Ｖｇが発生する１０［Ｖ］の電圧が印加され、一次巻線５１には、図２（ｂ）のように、直線的に増加する励磁電流Ｉ５１が流れ始める。
【００２７】
一次巻線５１に電流Ｉ５１が流れることにより、トランス５０の二次巻線５２は、図２（ｃ）のように１０［Ｖ］を発生する。二次巻線５２が１０［Ｖ］を発生すると、トランジスタ６０のベース・エミッタ間電圧が、図２（ｇ）のように逆電圧になり、トランジスタ６０がオフする。トランジスタ６０がオフすると、トランジスタ６３のベース電位が、抵抗５９，６２で設定される電位になり、トランジスタ６３のベース・エミッタ間電圧が、図２（ｈ）のように、トランジスタ６３の閾値Ｖｔｈよりも降下する。よって、トランジスタ６３がオフする。
このとき、トランジスタ５３のベース・エミッタ間電圧（ＶＢＥ）は、図２（ｆ）のような順方向電圧となり、トランジスタ５３がオンする。よって、ＮＭＯＳ１のゲート・ソース間電圧が、図２（ｅ）のように１０［Ｖ］になり、ＮＭＯＳ１がオンする。
【００２８】
ＮＭＯＳ１がオンした後に、ＮＭＯＳ５０ｓのゲートに与える制御信号を、図２（ａ）のように、オフの“Ｌ”にすると、それまでオンしていたＮＭＯＳ５０ｓがオフし、トランス５０の一次巻線５１に流れていた電流Ｉ５１が遮断される。
【００２９】
電流Ｉ５１が遮断されると、トランス５０の二次巻線５２の両端には負の電圧が発生し、トランス５０の励磁インダクタンスのエネルギーが、コンデンサ５８の充電電流として、図２（ｄ）のように、ダイオード５５を介してコンデンサ５８へ流れ始める。
【００３０】
これと同時に、トランジスタ５３のベース・エミッタ間電圧が、正電圧になり、トランジスタ５３がオフする。また、図２（ｇ）のように、トランジスタの６０のベース・エミッタ間には順方向電圧が印加され、トランジスタ６０がオンする。トランジスタ６０がオンすることにより、図２（ｈ）のように、トランジスタ６３のベース・エミッタ間電圧が上昇し、さらに、閾値Ｖｔｈを越えると、それまでオフしていたトランジスタ６３がオンする。これにより、コンデンサ５８とダイオード５５のアノードとの接続点が、ＮＭＯＳ１のゲートＧに接続される。よって、コンデンサ５８の充電電圧をＶｃ［Ｖ］とすると、ＮＭＯＳ１のゲート・ソース間には−Ｖｃ［Ｖ］が印加され、ＮＭＯＳ１がオフする。
【００３１】
トランス５０の励磁エネルギーが零になると、トランス５０の二次巻線５２の両端の電圧が零になるが、そのときでも、トランジスタ６０，６３がオンしているので、ＮＭＯＳ１のゲート・ソース間には−Ｖｃ［Ｖ］が印加され続ける。
なお、コンデンサ５８の充電電圧であって、ＮＭＯＳ１のゲート・ソース間に印加される−Ｖｃ［Ｖ］の電圧は、抵抗５９及び抵抗６２の抵抗値と、トランジスタ６３の閾値で設定される。コンデンサ５８の両端の電圧を分圧する抵抗５９，６２の抵抗値を４［ＫΩ］，１［ＫΩ］として分圧比を５分の１とし、トランジスタ６３の閾値Ｖｔｈを１［Ｖ］とすると、コンデンサ５８の充電電圧Ｖｃ［Ｖ］は、上限が５［Ｖ］になる。もし、これ以上の電圧になると、トランス５０の一次巻線５１に電流Ｉ５１が流れている期間に、トランジスタ６３のベース・エミッタ間電圧が１［Ｖ］を越え、トランジスタ６３がオンし、コンデンサ５８の充電電圧が５［Ｖ］になるまで、コンデンサ５８を放電させる。
【００３２】
以上のように、本実施形態のゲート駆動回路では、トランス５０を用い、半導体スイッチであるＮＭＯＳ１のゲート・ソース間電圧を設定するようにしたので、複数の半導体スイッチを三相インバータ等に組込んだ場合でも、実際に配線する電源線の数が、最小限で収まる。また、トランス５０の二次巻線５２が負の電圧を発生しているときに、その負の電圧をコンデンサ５８に充電し、コンデンサ５８の出力電圧で、ＮＭＯＳ１のゲートＧの電圧を設定するようにしたので、オン期間が短く、励磁エネルギーが不足している場合でも、ＮＭＯＳ１を確実にオフさせることができる。
【００３３】
［第２の実施形態］
図３は、本発明の第２の実施形態を示すゲート駆動回路の回路図である。
前述の第１の実施形態のゲート駆動回路では、駆動対象のＮＭＯＳ１のゲートを安定して駆動する回路であったが、図３のゲート駆動回路は、半導体スイッチのＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと言う）２のゲートを駆動する回路である。
【００３４】
この半導体スイッチのゲート駆動回路は、トランス７０を備えている。トランス７０の一次巻線７１と二次巻線７２との巻数比は、例えば１対１である。トランス７０の二次巻線７２のコールド側は、ＮＰＮ型トランジスタ７３のエミッタと、抵抗７４の一端と、ダイオード７５のアノードと、ダイオード７６のアノードとに接続されている。
【００３５】
トランジスタ７３は、トランス７０の二次巻線７２のホット側の電圧がコールド側よりも高いときにオンし、二次巻線７２のコールド側とＰＭＯＳ２のゲートＧとの間を接続する第１のスイッチである。トランジスタ７３のコレクタがＰＭＯＳ２のゲートＧに接続され、トランジスタ７３のベースが抵抗７７を介して二次巻線７２のホット側に接続されている。トランジスタ７３のベースに、ダイオード７６のカソードが接続され、ダイオード７６のアノードがトランジスタ７３のエミッタに接続されている。
【００３６】
二次巻線７２のホット側には、ＰＭＯＳ２のソースＳが接続されると共に、さらに、コンデンサ７８の一方の電極と、抵抗７９の一端と、ＮＰＮ型トランジスタ８０のエミッタとが、接続されている。このコンデンサ７８の他方の電極は、ダイオード７５のカソードに接続されている。トランジスタ８０のベースは、抵抗７４の他端と抵抗８１の一端とに接続されている。抵抗８１の他端がコンデンサ７８の他方の電極とダイオード７５のカソードとの接続点に接続されている。
【００３７】
トランジスタ８０のコレクタは、抵抗７９の他端及び抵抗８２の一端に接続されされると共に、抵抗８４を介して第２のスイッチであるＰＮＰ型トランジスタ８３のベースに接続されている。抵抗８２の他端は、トランジスタ８３のエミッタと共にコンデンサ７８の他方の電極とダイオード７５のカソードとの接続点に接続されている。トランジスタ８３のコレクタがＰＭＯＳ２のゲートＧに接続されている。
【００３８】
このゲート駆動回路に電源を供給する直流電源Ｖｇは、例えば１０［Ｖ］の直流電圧を発生するものであり、その正極がトランス７０の一次巻線７１のホット側に接続されている。直流電源Ｖｇの負極が、ＮＭＯＳ７０ｓを介して一次巻線７１のコールド側に接続され、一次巻線７１に流れる電流が、ＮＭＯＳ７０ｓでオンオフされる構成である。ＮＭＯＳ７０ｓのゲート・ソース間には、図示しない制御回路が接続される。ＰＭＯＳ２のドレイン及びソースＳは、図示しない主回路に接続される。
【００３９】
次に、このゲート駆動回路の動作を、図４を参照しつつ説明する。
図４は、図３のゲート駆動回路の動作を示す波形図である。
コンデンサ７８には、既に５［Ｖ］が充電されているものとする。また、ＮＭＯＳ７０ｓがオフ、トランジスタ７３がオフ、トランジスタ８０がオン、トランジスタ８３がオンしているものとする。この状態で、ＮＭＯＳ７０ｓのゲートに与える制御信号をオンさせて図４（ａ）のように、“Ｈ”にすると、ＮＭＯＳ７０ｓがオンする。ＮＭＯＳ７０ｓがオンすると、トランス７０の一次巻線７１には、直流電源Ｖｇが発生する１０［Ｖ］の電圧が印加され、一次巻線７１には、図４（ｂ）のように、直線的に増加する励磁電流Ｉ７１が流れ始める。
【００４０】
一次巻線７１に電流Ｉ７１が流れることにより、トランス７０の二次巻線７２の両端には、図４（ｃ）のように、−１０［Ｖ］の電圧が発生し、トランジスタ８０及び８３がオフする。このとき、トランジスタ７３のベース・エミッタ間には、図４（ｆ）のように順方向電圧が印加され、トランジスタ７３がオンする。よって、ＰＭＯＳ２のゲート・ソース間電圧が、−１０［Ｖ］になり、ＰＭＯＳ２がオンする。
【００４１】
ＮＭＯＳ７０ｓのゲートに与える制御信号を、図４（ａ）のように、オフの“Ｌ”にすると、それまでオンしていたＮＭＯＳ７０ｓがオフし、トランス７０の一次巻線７１に流れていた電流Ｉ７１ が遮断される。電流Ｉ７１が遮断されると、トランス７０の二次巻線７２の両端には逆電圧が発生し、トランス７０の励磁インダクタンスのエネルギーは、図７（ｄ）のように、ダイオード７５を介してコンデンサ７８に流れ始める。
【００４２】
これと同時に、トランジスタ７３のベース・エミッタ間電圧が、負電圧になり、トランジスタ７３がオフする。また、図４（ｇ）のように、トランジスタ８０のベース・エミッタ間には順方向電圧が印加され、トランジスタ８０がオンする。トランジスタ８０がオンすることにより、図４（ｈ）のように、トランジスタ８３のベース・エミッタ間電圧が降下し、さらに、閾値Ｖｔｈを下回ると、それまでオフしていたトランジスタ８３がオンする。これにより、コンデンサ７８とダイオード７５のカソードとの接続点が、ＰＭＯＳ２のゲートＧに接続される。よって、コンデンサ７８の充電電圧をＶｃ［Ｖ］とすると、ＰＭＯＳ２のゲート・ソース間にはＶｃ［Ｖ］が印加され、ＰＭＯＳ２がオフする。
【００４３】
トランス７０の励磁エネルギーが零になると、トランス７０の二次巻線７２の両端の電圧が零になるが、そのときでも、トランジスタ８０，８３がオンするので、ＰＭＯＳ２のゲート・ソース間にはＶｃ［Ｖ］が印加され続ける。
なお、コンデンサ７８の充電電圧のＶｃ［Ｖ］は、抵抗７９及び抵抗８２の抵抗値と、トランジスタ８３の閾値で設定される。コンデンサ７８の両端の電圧を分圧する抵抗７９，８２の抵抗値を４［ＫΩ］，１［ＫΩ］として分圧比を５分の１とし、トランジスタ８３の閾値を１［Ｖ］とすると、コンデンサ７８の充電電圧Ｖｃ［Ｖ］は、上限が５［Ｖ］になる。もし、これ以上の電圧になると、一次巻線７１に励磁電流Ｉ７１が流れている期間に、トランジスタ８３がオンし、コンデンサ７８の充電電圧が５［Ｖ］になるまで放電させる。
【００４４】
以上のように、この第２の実施形態の半導体スイッチのゲート駆動回路は、第１の実施形態と同様に、トランス７０を用い、ＰＭＯＳ２のゲート・ソース間電圧を設定するようにしたので、複数の半導体スイッチを三相インバータ等に組込んだ場合でも、実際に配線する電源線の数が、最小限で収まり、低コスト化が可能になる。また、トランス７０の二次巻線７２が逆電圧を発生しているときに、その電圧をコンデンサ７８に充電し、コンデンサ７８の出力電圧で、ＰＭＯＳ２のゲートＧの電圧を設定するようにしたので、オン期間が短く、励磁エネルギーが不足している場合でも、ＰＭＯＳ２を確実にオフさせることができる。
【００４５】
［第３の実施形態］
図５は、本発明の第３の実施形態を示すゲート駆動回路の回路図であり、図３中の要素と共通する要素には、共通の符号が付されている。
この半導体スイッチのゲート駆動回路と第２の実施形態の半導体スイッチのゲート駆動回路と異なる点は、駆動対象となる半導体スイッチがＰＭＯＳ２からＮＭＯＳ１に変化した点であり、ゲート駆動回路自体の構成は、図３と同様になっている。
【００４６】
このゲート駆動回路では、ＮＭＯＳ７０ｓをオンさせることにより、第２の実施形態と同様に動作し、トランス７０の一次巻線７１に励磁電流が流れ、二次巻線７２が１０［Ｖ］の電圧を発生する。この電圧がオンしたトランジスタ７３を介してＮＭＯＳ１のソース・ゲート間に印加され、ＮＭＯＳ１がオフする。
ＮＭＯＳ７０ｓをオフさせることにより、ゲート駆動回路は、第２の実施形態と同様に動作し、励磁エネルギーが充電コンデンサ７８へ流れてコンデンサ７８が充電される。このコンデンサ７８に充電された電圧が、トランジスタ８０，８３がオンすることにより、ＮＭＯＳ１のゲートＧに印加され、ＮＭＯＳ１がオンする。
【００４７】
以上のように、本実施形態のゲート駆動回路では、トランス７０の一次巻線７１に励磁電流を流してＮＭＯＳ１をオフし、励磁電流を遮断したとき、ＮＭＯＳ１をオンさせている。即ち、ＮＭＯＳ１を「負論理」でオン、オフさせる。そのため、次のような利点が得られる。
【００４８】
一次巻線７１の励磁電流を流す期間が長くなると、磁気飽和状態になる。磁気飽和状態になると、二次巻線７２で電圧を発生できなくなる。そのため、第１の実施形態の半導体スイッチのゲート駆動回路で、例えばＮＭＯＳ１を９０パーセントの高いオンデューティ比で駆動するときには、磁気飽和状態になる可能性が高く、磁気飽和状態になればＮＭＯＳ１の安定した駆動ができないおそれがあった。これに対し、本実施形態の半導体スイッチのゲート駆動回路では、ＮＭＯＳ１をオンさせる期間には、一次巻線７１に、励磁電流を流さない。よって、磁気飽和状態にならず、ＮＭＯＳ１の駆動が安定する。
【００４９】
［第４の実施形態］
図６は、本発明の第４の実施形態を示すゲート駆動回路の回路図であり、図１中の要素と共通する要素には、共通の符号が付されている。
この半導体スイッチのゲート駆動回路と第１の実施形態の半導体スイッチのゲート駆動回路と異なる点は、駆動対象となる半導体スイッチをＮＭＯＳ１からＰＭＯＳ２に変化したことだけであり、ゲート駆動回路自体の構成は、図１と同様になっている。
【００５０】
このゲート駆動回路では、ＮＭＯＳ５０ｓをオンさせることにより、第１の実施形態と同様に動作し、トランス５０の一次巻線５１に励磁電流が流れ、二次巻線５２が１０［Ｖ］の電圧を発生する。この電圧がオンしたトランジスタ５３を介してＰＭＯＳ２のゲート・ソース間に印加され、ＰＭＯＳ２がオフする。
【００５１】
ＮＭＯＳ５０ｓをオフさせることにより、ゲート駆動回路は第１の実施形態と同様に動作し、励磁エネルギーが充電コンデンサ５８へ流れてコンデンサ５８に充電される。このコンデンサ５８に充電された電圧が、オンしたトランジスタ６０，６３により、ＰＭＯＳ２のゲートＧに印加され、ＰＭＯＳ２がオンする。
以上のように、本実施形態のゲート駆動回路では、トランス５０の一次巻線５１に励磁電流を流してＰＭＯＳ２をオフし、励磁電流を遮断したとき、ＰＭＯＳ２をオフさせている。即ち、ＰＭＯＳ２を「負論理」でオン、オフさせる。そのため、次のような利点が得られる。
【００５２】
一次巻線５１の励磁電流を流す期間が長くなると、磁気飽和状態になる。磁気飽和状態になると、二次巻線５２で電圧を発生できなくなる。そのため、第２の実施形態の半導体スイッチのゲート駆動回路で、例えばＰＭＯＳ２を９０パーセントの高いオンデューティ比で駆動するときには、磁気飽和状態になる可能性が高く、磁気飽和状態になればＰＭＯＳ２の安定した駆動ができないおそれがあった。これに対し、本実施形態の半導体スイッチのゲート駆動回路では、ＰＭＯＳ２をオンさせる期間には、一次巻線５１に、励磁電流を流さない。よって、磁気飽和状態にならず、ＰＭＯＳ２の駆動が安定する。
【００５３】
なお、本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１） 第１〜第４の実施形態のゲート駆動回路で駆動対象とする半導体スイッチは、ＮＭＯＳ１，ＰＭＯＳ２に限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）でもよい。
（２） トランジスタ５３，６０，６３，７３，８０，８３は、ＭＯＳトランジスタやＩＧＢＴで構成してもよい。
（３） 上記実施形態では、コンデンサ５８，７８に充電された電圧が所定電圧を越えているときに、トランジスタ６３，８３をオンさせて二次巻線５２，７２を介してその電圧を放電させるようにしたが、トランジスタ６３，８３の他にトランジスタを設けて、そのトランジスタをオンさせて放電させてもよい。また、放電させる位置の変更も可能である。
【００５４】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体スイッチのゲートを電圧駆動して半導体スイッチをオン、オフさせるための電源線及び信号線の本数を、最小限にすることが可能である。その上、半導体スイッチのゲートの電圧駆動を安定して行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すゲート駆動回路の回路図である。
【図２】図１のゲート駆動回路の動作を示す波形図である。
【図３】本発明の第２の実施形態を示すゲート駆動回路の回路図である。
【図４】図３のゲート駆動回路の動作を示す波形図である。
【図５】本発明の第３の実施形態を示すゲート駆動回路の回路図である。
【図６】本発明の第４の実施形態を示すゲート駆動回路の回路図である。
【図７】従来のゲート駆動回路の回路図である。
【図８】三相インバータの構成図である。
【図９】トランスを用いた従来のゲート駆動回路の回路図である。
【符号の説明】
１ 駆動対象のＮＭＯＳ
２ 駆動対象のＰＭＯＳ
５０，７０ トランス
５１，７１ 一次巻線
５２，７２ 二次巻線
５３ 第１のスイッチとしてのＰＮＰ型トランジスタ
５５，７５ 整流素子としてのダイオード
５８，７８ 充電コンデンサ
６３ 第２のスイッチとしてのＮＰＮ型トランジスタ
７３ 第１のスイッチとしてのＮＰＮ型トランジスタ
８３ 第２のスイッチとしてのＰＮＰ型トランジスタ
Ｖｇ 直流電源
Claims (4)
- 半導体スイッチのゲートを電圧駆動する半導体スイッチのゲート駆動回路において、
一次巻線及び該一次巻線に電流が流されたときに正の電圧を発生し、該一次巻線の電流が遮断されたときに負の電圧を発生する二次巻線を有する変成器と、
前記二次巻線と前記ゲートとの間に接続され、該二次巻線が前記正の電圧を発生しているときにオンして該ゲートに該正の電圧を印加し、該二次巻線が該正の電圧を発生していないときに該二次巻線と該ゲートとの間をオフする第１のスイッチと、
充電コンデンサと、
前記充電コンデンサと前記二次巻線との間に接続され、該二次巻線が負の電圧を発生しているときにオンして該充電コンデンサを該負の電圧で充電する整流素子と、
前記ゲートと前記充電コンデンサとの間に接続され、前記二次巻線が前記正の電圧を発生していないときに該充電コンデンサの充電電圧が供給されてオンし、該充電コンデンサに充電された前記負の電圧を該ゲートに印加する第２のスイッチと、
を備えたことを特徴とする半導体スイッチのゲート駆動回路。 - 前記二次巻線が前記正の電圧を発生している期間に、前記充電コンデンサに充電されている前記負の電圧を検出し、該充電コンデンサに充電されている該負の電圧が所定電圧を越えているときには、該充電コンデンサに充電された該負の電圧を該所定電圧になるまで放電させる放電制御回路を、
さらに、備えたことを特徴とする請求項１に記載の半導体スイッチのゲート駆動回路。 - 前記放電制御回路は、前記第２のスイッチをオンさせて前記充電コンデンサに充電された前記負の電圧を前記二次巻線を介して放電させることを特徴とする請求項２に記載の半導体スイッチのゲート駆動回路。
- 前記二次巻線が発生する前記半導体スイッチのゲートに印加される前記正の電圧は、該半導体スイッチをオンさせる電圧であり、該二次巻線が発生する前記半導体スイッチのゲートに印加される前記負の電圧は、該半導体スイッチをオフさせる電圧であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体スイッチのゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249470A JP4784018B2 (ja) | 2001-08-20 | 2001-08-20 | 半導体スイッチのゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001249470A JP4784018B2 (ja) | 2001-08-20 | 2001-08-20 | 半導体スイッチのゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003061337A JP2003061337A (ja) | 2003-02-28 |
| JP4784018B2 true JP4784018B2 (ja) | 2011-09-28 |
Family
ID=19078467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001249470A Expired - Fee Related JP4784018B2 (ja) | 2001-08-20 | 2001-08-20 | 半導体スイッチのゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4784018B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130086847A (ko) | 2012-01-26 | 2013-08-05 | 삼성전자주식회사 | 음의 전력을 이용하여 리키지 전력 소모를 줄이는 저전력 회로 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3045771A1 (de) * | 1980-12-04 | 1982-07-08 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum ansteuern eines leistungs-fet |
| JPS5846724A (ja) * | 1981-09-14 | 1983-03-18 | Matsushita Electric Works Ltd | 半導体スイツチング素子のドライブ回路 |
| JPS63178761A (ja) * | 1987-01-14 | 1988-07-22 | Wako Denki Kk | スイツチング安定化電源 |
| JP2638625B2 (ja) * | 1988-09-21 | 1997-08-06 | 日本インター株式会社 | Ｍｏｓ−ｆｅｔゲート駆動回路 |
| JPH0638493Y2 (ja) * | 1989-01-19 | 1994-10-05 | 新電元工業株式会社 | Ｉｇｂｔ駆動回路 |
| JPH02138928U (ja) * | 1989-04-26 | 1990-11-20 | ||
| JPH03184416A (ja) * | 1989-12-13 | 1991-08-12 | Toyota Autom Loom Works Ltd | スイッチング回路 |
| JPH04356817A (ja) * | 1991-01-23 | 1992-12-10 | Matsushita Electric Works Ltd | 静電誘導サイリスタの駆動回路 |
-
2001
- 2001-08-20 JP JP2001249470A patent/JP4784018B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003061337A (ja) | 2003-02-28 |
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| JPH0363312B2 (ja) |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080630 |
|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140722 Year of fee payment: 3 |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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