JPS59104830A - スイツチング回路 - Google Patents
スイツチング回路Info
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- JPS59104830A JPS59104830A JP21388782A JP21388782A JPS59104830A JP S59104830 A JPS59104830 A JP S59104830A JP 21388782 A JP21388782 A JP 21388782A JP 21388782 A JP21388782 A JP 21388782A JP S59104830 A JPS59104830 A JP S59104830A
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- power
- pulse transformer
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- Engineering & Computer Science (AREA)
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- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パルストランスを介してトランジスタをドラ
イブする型式のスイッチング回路に関し、符に、トラン
ジスタのデユーティを変化させる必要のある用途に好適
なスイッチング回路に関する。
イブする型式のスイッチング回路に関し、符に、トラン
ジスタのデユーティを変化させる必要のある用途に好適
なスイッチング回路に関する。
この種のスイッチング回路の従来例として第１図に示す
ものかあり、スイッチングモード電源に用いられている
。
ものかあり、スイッチングモード電源に用いられている
。
１〜８はバイポーラ・トランジスタ（以下、トランジス
タと略記する）、５はパルストランス、８はｎチャネル
のＭＯＳ型パワー電源効来効果ンジスタ（パワーＭＯＳ
ＦＥＴと略記する）である。
タと略記する）、５はパルストランス、８はｎチャネル
のＭＯＳ型パワー電源効来効果ンジスタ（パワーＭＯＳ
ＦＥＴと略記する）である。
トランジスタｌのエミッタ電極（第１０主電＋＊）、ト
ランジスタ８のコレクタ電極（第２の主電極）、および
パルストランス５の一方の入力端子は補助電源の一Ｏｖ
端子と接続される。トランジスタ１のコレクタ電極は抵
抗１０を介して、またトランジスタ２のコレクタ電極は
直接に、そｔそれ補助電源＋２４Ｖ端子と接続される。
ランジスタ８のコレクタ電極（第２の主電極）、および
パルストランス５の一方の入力端子は補助電源の一Ｏｖ
端子と接続される。トランジスタ１のコレクタ電極は抵
抗１０を介して、またトランジスタ２のコレクタ電極は
直接に、そｔそれ補助電源＋２４Ｖ端子と接続される。
トランジスタ２，８０ペース電極（制御電極）はトラン
ジスタ１のコレクタを喧と接続され１．トランジスタ２
，８のエミッタ！憧はコンデンサ４を介してパルストラ
ンス５の他方の入力端子と依絖される。パルストランス
５の一方の出力端子はパワーＭＯ８ＦＥＴ８のソース電
極（第１の主電極）と接続され、他方の出力端子は抵抗
６を介してパワーＭＯ８Ｉ”ＥＴ８のゲート電極（制御
電極）と接続される。ゲート電極とソース１！他との間
は抵抗７によって接続さレル。パワーＭＯ８ＦＥＴ８の
ドレイン電極（第２の主電極）は、パルストランス９の
一次側巻線を介して主電源の＋１８０■端子と接続され
、ソース電極は主電源のＯｖ端子と接続される。
ジスタ１のコレクタを喧と接続され１．トランジスタ２
，８のエミッタ！憧はコンデンサ４を介してパルストラ
ンス５の他方の入力端子と依絖される。パルストランス
５の一方の出力端子はパワーＭＯ８ＦＥＴ８のソース電
極（第１の主電極）と接続され、他方の出力端子は抵抗
６を介してパワーＭＯ８Ｉ”ＥＴ８のゲート電極（制御
電極）と接続される。ゲート電極とソース１！他との間
は抵抗７によって接続さレル。パワーＭＯ８ＦＥＴ８の
ドレイン電極（第２の主電極）は、パルストランス９の
一次側巻線を介して主電源の＋１８０■端子と接続され
、ソース電極は主電源のＯｖ端子と接続される。
動作を説明すると、トランジスタ１はそのベース電極に
与えられる制＠ｊパルスにしたがってオン・オフして、
トランジスタ２，８を交互にオン・オフする。これによ
り、パルストランス５０入力端子間に制御１パルスを増
幅したパルス電圧が印加され、それを巻数比（ここでは
２＝１とする）にしたがって変圧したパルス電圧がパル
ストランス５の出力端子間に現われる。パワーＭＯ８Ｆ
ＥＴの選ばれるので、パワーＭＯ８ＦＥＴのゲート電極
ソース電極間には、パルストランス５の出力電圧がほぼ
そのまま加わることになる。
与えられる制＠ｊパルスにしたがってオン・オフして、
トランジスタ２，８を交互にオン・オフする。これによ
り、パルストランス５０入力端子間に制御１パルスを増
幅したパルス電圧が印加され、それを巻数比（ここでは
２＝１とする）にしたがって変圧したパルス電圧がパル
ストランス５の出力端子間に現われる。パワーＭＯ８Ｆ
ＥＴの選ばれるので、パワーＭＯ８ＦＥＴのゲート電極
ソース電極間には、パルストランス５の出力電圧がほぼ
そのまま加わることになる。
今、パワーＭＯ８ＦＥＴ８のチューティ（くりかえし周
期に対するオン時間の比が０．８８となるような制御パ
ルスかトランジスタ１のベース電極に与えられた場合、
パワーＭＯ８ＦＥＴ８のゲートソース間電圧波形は第２
図の実線のようになる（パルストランス５の平均化作用
により、Ｏｖを中心として、正側の電圧時間積と、負側
の電圧時間積が等しくなる）。パワーＭＯ８ＦＥＴ８は
、このゲート・ソース間電圧の正期間にオンし、負期間
にオフする。これにより、パルストランス９０２次巻線
にパルス電圧が誘起し、これを整流・平（３） 滑することによって安定化電圧を得るわけであるが、こ
の安定化電圧を変動させるような安置（例えば主電源の
電圧変動）が生じると、その変動を打ち消すように制御
パルスのデユーディ、したがってパワーＭＯ８ＦＥＴ８
のデユーディが制御さ＼、 れる。
期に対するオン時間の比が０．８８となるような制御パ
ルスかトランジスタ１のベース電極に与えられた場合、
パワーＭＯ８ＦＥＴ８のゲートソース間電圧波形は第２
図の実線のようになる（パルストランス５の平均化作用
により、Ｏｖを中心として、正側の電圧時間積と、負側
の電圧時間積が等しくなる）。パワーＭＯ８ＦＥＴ８は
、このゲート・ソース間電圧の正期間にオンし、負期間
にオフする。これにより、パルストランス９０２次巻線
にパルス電圧が誘起し、これを整流・平（３） 滑することによって安定化電圧を得るわけであるが、こ
の安定化電圧を変動させるような安置（例えば主電源の
電圧変動）が生じると、その変動を打ち消すように制御
パルスのデユーディ、したがってパワーＭＯ８ＦＥＴ８
のデユーディが制御さ＼、 れる。
さて、このような従来のスイッチング回路は、スイッチ
ング素子であるパワーＭＯ８ＦＥＴ８のチューティを変
化さセると、次のような現象が起こる欠点がある。
ング素子であるパワーＭＯ８ＦＥＴ８のチューティを変
化さセると、次のような現象が起こる欠点がある。
即ち、パルストランス５には、その出力電圧の正期間の
電圧時間積と負期間の電圧時間績とを等しくさせるよう
な平均化作用があるため、チューティを増大させるにし
たがって、その出力電圧波形が負側ヘシフトして行く。
電圧時間積と負期間の電圧時間績とを等しくさせるよう
な平均化作用があるため、チューティを増大させるにし
たがって、その出力電圧波形が負側ヘシフトして行く。
例えば、チューティを０．５に増大させた場合、パワー
ＭＯ８ＦＥＴ８のゲート・ソース間電圧波形は第２図の
破線のようになり、正側のピーク値はデユーティが０８
８の場合より相当に減小する。しかるに、パワーＭＯ８
ＦＥＴ８はスイッチング素子として動作させるに、（４
） は、ゲート・ソース間電圧を十分に正側に振らないと十
分に飽和せ１、導通時のドレイン損失が大きくなり、最
悪の場合、破服してしまう。つまり、従来回路は、デユ
ーティを人すくシた場合に、上記のよう１、「パワーＭ
Ｏ８ＦＥＴ８のドレイン損失の増大ＪＰ被破壊招きやす
いという欠点がある。
ＭＯ８ＦＥＴ８のゲート・ソース間電圧波形は第２図の
破線のようになり、正側のピーク値はデユーティが０８
８の場合より相当に減小する。しかるに、パワーＭＯ８
ＦＥＴ８はスイッチング素子として動作させるに、（４
） は、ゲート・ソース間電圧を十分に正側に振らないと十
分に飽和せ１、導通時のドレイン損失が大きくなり、最
悪の場合、破服してしまう。つまり、従来回路は、デユ
ーティを人すくシた場合に、上記のよう１、「パワーＭ
Ｏ８ＦＥＴ８のドレイン損失の増大ＪＰ被破壊招きやす
いという欠点がある。
脱明の目的〕
本発明の目的は、前述のような欠点を解消したスイッチ
ング回路を提供するにある。
ング回路を提供するにある。
脱明の概要〕
本発明にあっては、スイッチング素子としてのトランジ
スタの制御電極とパルストランスの一方の出力端子との
間にコンデンサを直列に挿入し、複た、パルストランス
の他方の出力端子と接続されるトランジスタの第１の主
電極と、制御電極との間にダイオードを並列接続する。
スタの制御電極とパルストランスの一方の出力端子との
間にコンデンサを直列に挿入し、複た、パルストランス
の他方の出力端子と接続されるトランジスタの第１の主
電極と、制御電極との間にダイオードを並列接続する。
トランジスタが不導通の期間には前記のダイオードが導
通し、前記のコンデンサをパルストランスの出力電圧に
よって充電する。トランジスタの導通期間においては、
パルストランスの出力電圧を前記コンデンサの光′屯面
圧分１乙け、前記トランジスタのｊ唄バイアス狽１］に
７フ［・シて１ランジスタの市１１１川１電（康に印加
する。
通し、前記のコンデンサをパルストランスの出力電圧に
よって充電する。トランジスタの導通期間においては、
パルストランスの出力電圧を前記コンデンサの光′屯面
圧分１乙け、前記トランジスタのｊ唄バイアス狽１］に
７フ［・シて１ランジスタの市１１１川１電（康に印加
する。
５ｇ８はｆ発り」の一実施例ケ示す回路図である。
同図において、第１図と同一部分は同符号を付し、説明
に代える。
に代える。
本実施例では、スイッチング累子としてのパワーＭＯ８
ＦＥＴ８のゲート電極（市１ｊ ＠１電極）と、パルス
トランス５の一方の出力端子との間にコンデンサ１１を
１ｆｉ列に挿入し、また、パワーＪｖｆ ＯＳ ＦＥＴ
８のゲート電極とソース電う１取（第１主電極）との間
にダイオード１２を図示の極性で並列接続している。／
；［お、パワーＭ ＯＳ Ｆ Ｅ Ｔ ８かＰグ−ヤネ
ルのものであれば、ダイオード１２パルストランス５０
２次巻７１カを図とは逆の極性で接続する。これ以外は
第１図と同様の構成である。
ＦＥＴ８のゲート電極（市１ｊ ＠１電極）と、パルス
トランス５の一方の出力端子との間にコンデンサ１１を
１ｆｉ列に挿入し、また、パワーＪｖｆ ＯＳ ＦＥＴ
８のゲート電極とソース電う１取（第１主電極）との間
にダイオード１２を図示の極性で並列接続している。／
；［お、パワーＭ ＯＳ Ｆ Ｅ Ｔ ８かＰグ−ヤネ
ルのものであれば、ダイオード１２パルストランス５０
２次巻７１カを図とは逆の極性で接続する。これ以外は
第１図と同様の構成である。
動作を説明すれば、パルストランス５の出力電圧が負の
期間には、ダイオード１２は導通ずるから、コンデンサ
１１は図示の極性でパルストランス５の出力電圧どほぼ
１１Ｊ］じ゛電圧ぽで丸亀さ不りる。ハワーＭ ＯＳ
］” Ｅ Ｔ ８のゲート′鉦匣とソース電極との間に
は、ダイオード１２の順方向電圧降下分のほぼ一定の負
電圧か印加される。パルストランス５の出力電圧が正の
期間には、ダイオード１１は不専通となり、バルストユ
・ンス５の出力′電圧にコンデンサ１１の光Ｔａ［圧を
加えた正電圧かパワーＭ ＯＳ Ｆ ＥＴ８のゲート′
１極とソース電極の間に印加され、パワーｂ１ｏ ｓ
ＦＥ Ｔ ｓは２４通する。
期間には、ダイオード１２は導通ずるから、コンデンサ
１１は図示の極性でパルストランス５の出力電圧どほぼ
１１Ｊ］じ゛電圧ぽで丸亀さ不りる。ハワーＭ ＯＳ
］” Ｅ Ｔ ８のゲート′鉦匣とソース電極との間に
は、ダイオード１２の順方向電圧降下分のほぼ一定の負
電圧か印加される。パルストランス５の出力電圧が正の
期間には、ダイオード１１は不専通となり、バルストユ
・ンス５の出力′電圧にコンデンサ１１の光Ｔａ［圧を
加えた正電圧かパワーＭ ＯＳ Ｆ ＥＴ８のゲート′
１極とソース電極の間に印加され、パワーｂ１ｏ ｓ
ＦＥ Ｔ ｓは２４通する。
第４図はパワーＭ ＯＳ ＦＥ Ｔ ８のゲート・ソー
ス間電圧波形図でた１つ、実線はデユーディが０．８８
の時の梨形、破線はチューティか０．５の時の波形をそ
れぞれ示す。この波形図から明らかなように、デユーテ
ィに関係なく、パワーＭ ＯＳ Ｆ Ｅ ’１’ ８の
ケート・ソース１１Ｊ］電圧波形の負期間のレベルはコ
ンデンサ１１とダイオード１２０作用で一足レベルにク
ランプされる。ぼた、ケート・ソース間電圧波形の振幅
は一足であるから、ゲート・ソース間電圧成形の正ビー
クレベルはデユーディにかかわらず一定である。したか
つて、デユーティが大きい（７） 場合でも、パワーＭＯＳ １” Ｅ Ｔ ８を部分に昭
和さ刀電圧波形の振幅を８４小できろことは明らかであ
り、パルストランス５の巻線比を上け、パルストランス
５のドライブ回路（トランジスタ１，２゜３より成る回
路）の負担を軽減できる。
ス間電圧波形図でた１つ、実線はデユーディが０．８８
の時の梨形、破線はチューティか０．５の時の波形をそ
れぞれ示す。この波形図から明らかなように、デユーテ
ィに関係なく、パワーＭ ＯＳ Ｆ Ｅ ’１’ ８の
ケート・ソース１１Ｊ］電圧波形の負期間のレベルはコ
ンデンサ１１とダイオード１２０作用で一足レベルにク
ランプされる。ぼた、ケート・ソース間電圧波形の振幅
は一足であるから、ゲート・ソース間電圧成形の正ビー
クレベルはデユーディにかかわらず一定である。したか
つて、デユーティが大きい（７） 場合でも、パワーＭＯＳ １” Ｅ Ｔ ８を部分に昭
和さ刀電圧波形の振幅を８４小できろことは明らかであ
り、パルストランス５の巻線比を上け、パルストランス
５のドライブ回路（トランジスタ１，２゜３より成る回
路）の負担を軽減できる。
な北τ、パワーＭＯ８ＦＥＴ８の不尋通時のゲート・ソ
ース曲電圧を増加させる必要かあるならば、ダイオード
１２と直列に、レベルシフト用のツエアーダイオードを
挿入すればよい。さらに、パワーＭ ＯＳ Ｆ Ｅ Ｔ
８は接合型のパワーＰＥＴやパイボーラトランジヌタ
と置き侠えることも可能であり、バイポーラ・トランジ
スタを用いる場合は抵抗７をるくこともできる。
ース曲電圧を増加させる必要かあるならば、ダイオード
１２と直列に、レベルシフト用のツエアーダイオードを
挿入すればよい。さらに、パワーＭ ＯＳ Ｆ Ｅ Ｔ
８は接合型のパワーＰＥＴやパイボーラトランジヌタ
と置き侠えることも可能であり、バイポーラ・トランジ
スタを用いる場合は抵抗７をるくこともできる。
さらに何百すれは、パルストランス５を駆動する回路（
第３図中のトランジスタ１，２，８、コンテンサ手、抵
抗ｌＯから成る回路）は、適宜変更してもよい。
第３図中のトランジスタ１，２，８、コンテンサ手、抵
抗ｌＯから成る回路）は、適宜変更してもよい。
（８１
本発明は以上に述べた即くであ１′）、チューティを広
範囲に変化させてもスイッチング糸子としてのトランジ
スタにＲするドライブ不足か生じることかなくなり、従
来のようなトランジスタの損失増大や破壊を防止でき、
また、トランジスタをドライブするための回路の負担も
軽減できる等の効果な得られる。
範囲に変化させてもスイッチング糸子としてのトランジ
スタにＲするドライブ不足か生じることかなくなり、従
来のようなトランジスタの損失増大や破壊を防止でき、
また、トランジスタをドライブするための回路の負担も
軽減できる等の効果な得られる。
第１図は従来のスイッチング回路の回路図、第２図は第
１図中のパワーＭ ＯＳ Ｆ Ｅ Ｔのゲート・ソース
間電圧波形を示す波形図、第８図は本発明の一実施例を
示す回路図、第４図は第８図中のパワーＭＯ８ＦＥＴの
ケート・ソース間電圧波形を示す波形図である。 ５・・・パルストランス、７・・・抵抗、８・・・パワ
ーＭＯ８ＦＩ！：Ｔ、１１・・・コンデンサ、１２・・
・ダイオード。 ｉ７図 −ｔ 第３図 第４１図 Ｑ −０
１図中のパワーＭ ＯＳ Ｆ Ｅ Ｔのゲート・ソース
間電圧波形を示す波形図、第８図は本発明の一実施例を
示す回路図、第４図は第８図中のパワーＭＯ８ＦＥＴの
ケート・ソース間電圧波形を示す波形図である。 ５・・・パルストランス、７・・・抵抗、８・・・パワ
ーＭＯ８ＦＩ！：Ｔ、１１・・・コンデンサ、１２・・
・ダイオード。 ｉ７図 −ｔ 第３図 第４１図 Ｑ −０
Claims (2)
- （１） 市ｌＪ＋呻゛厄極および第１と第２の主篭４
懇とを有し、ｒ４：Ｉ記制御電１祇と前記第１主電極と
の間の′１圧によって前記第１と第２の主電極の間の導
通を制御可能なトランジスタと、一対の出力端子を存し
、そのうちの一方をｌＩ記第１主電憧と成絖し他方をコ
ンデンサを介して前記制御ｔｔｙａと接続したパルスト
ランスと、前記第１と第２の主電極の間が不導通となる
期間にのみ導通する極性で前記制御′に極と前記第１主
篭憶との間に並列接続したダイオードとを具備すること
を特徴とするスイッチング回路。 - （２） 前記トランジスタは、前記制御電極としての
ゲート′に極、前記第１主電極としてソース電極、およ
び前記第２主電極としてのドレイン電極を持つ電界効果
トランジスタであり、前記ゲート電極と前記ソース電極
との間に抵抗を並列接続したことを特徴とする請求 載のスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21388782A JPS59104830A (ja) | 1982-12-08 | 1982-12-08 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21388782A JPS59104830A (ja) | 1982-12-08 | 1982-12-08 | スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104830A true JPS59104830A (ja) | 1984-06-16 |
Family
ID=16646657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21388782A Pending JPS59104830A (ja) | 1982-12-08 | 1982-12-08 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104830A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6169211A (ja) * | 1984-09-12 | 1986-04-09 | Tdk Corp | 電界効果トランジスタ駆動回路 |
| US4599555A (en) * | 1985-01-22 | 1986-07-08 | Eaton Corporation | Solid state DC power control system |
| EP1032123A2 (en) * | 1999-02-26 | 2000-08-30 | General Motors Corporation | Signal amplifying circuit |
| CN102315759A (zh) * | 2010-07-05 | 2012-01-11 | 通用电气公司 | 具有抗饱和电路的栅极驱动控制器电路及其加电电路 |
| JP2013017011A (ja) * | 2011-07-04 | 2013-01-24 | Sanken Electric Co Ltd | ゲートドライブ回路 |
-
1982
- 1982-12-08 JP JP21388782A patent/JPS59104830A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6169211A (ja) * | 1984-09-12 | 1986-04-09 | Tdk Corp | 電界効果トランジスタ駆動回路 |
| US4599555A (en) * | 1985-01-22 | 1986-07-08 | Eaton Corporation | Solid state DC power control system |
| EP1032123A2 (en) * | 1999-02-26 | 2000-08-30 | General Motors Corporation | Signal amplifying circuit |
| EP1032123A3 (en) * | 1999-02-26 | 2004-07-07 | General Motors Corporation | Signal amplifying circuit |
| CN102315759A (zh) * | 2010-07-05 | 2012-01-11 | 通用电气公司 | 具有抗饱和电路的栅极驱动控制器电路及其加电电路 |
| JP2013017011A (ja) * | 2011-07-04 | 2013-01-24 | Sanken Electric Co Ltd | ゲートドライブ回路 |
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