JP2013017011A - ゲートドライブ回路 - Google Patents

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Abstract

【課題】オンデューティが５０％以上のパルス信号でもスイッチング素子のゲートをドライブできる安価なゲートドライブ回路。
【解決手段】直流電源Vcc1の両端にトーテムポール接続され且つ各ベースにパルス信号が入力されるトランジスタQ2,Q3と、直流電源Vcc2の両端にトーテムポール接続され且つ各エミッタがスイッチング素子Q1のゲートに接続されるトランジスタQ4,Q5と、一次巻線P1がトランジスタQ2,Q3の各エミッタとトランジスタQ2,Q3の一方のコレクタとにコンデンサC1を介して接続され、二次巻線S1がトランジスタQ4,Q5の各ベースとトランジスタQ4,Q5の各エミッタとに接続されたトランスT1とを有し、パルス信号Vinの最大オンデューティは、トランスT1の一次巻線電圧VpとトランジスタQ4,Q5のベース−エミッタ間順方向電圧とに基づいて決定される。
【選択図】図１

Description

本発明は、ＳｉＣやＧａＮを含む半導体スイッチング素子のゲートをドライブするゲートドライブ回路に関する。
図６に従来のゲートドライブ回路の一例を示す。このゲートドライブ回路は、ＦＥＴからなるスイッチング素子Ｑ１のゲートをドライブするものであり、パルストランス（トランス）Ｔ１の一次巻線Ｐ１と二次巻線Ｓ１との巻数比を１：１とする。
直流電源Ｖｃｃ１の両端にはトーテムポール接続されたｎｐｎ型のトランジスタＱ２とｐｎｐ型のトランジスタＱ３とが接続されている。トランジスタＱ２，Ｑ３の各ベースには抵抗Ｒ１を介してパルス信号Ｖｉｎが入力される。トランジスタＱ２，Ｑ３の各エミッタはコンデンサＣ１を介してトランスＴ１の一次巻線Ｐ１の一端に接続されている。一次巻線Ｐ１の他端はトランジスタＱ３のコレクタと直流電源Ｖｃｃ１の負極とに接続されている。
トランスＴ１の二次巻線Ｓ１の一端は抵抗Ｒ２を介してスイッチング素子Ｑ１のゲートに接続され、トランスＴ１の二次巻線Ｓ１の他端は、スイッチング素子Ｑ１のソースに接続されている。
このような構成のゲートドライブ回路によれば、図７に示すように、オンデューティが５０％以下のパルス信号Ｖｉｎが入力された場合には、スイッチング素子Ｑ１のゲート電圧のピーク値がスイッチング素子Ｑ１のゲート−ソース間のしきい値以上となるので、スイッチング素子Ｑ１を駆動することができる。
特開２００１−３４５１９４号公報
しかしながら、図８に示すように、オンデューティが５０％を超えるパルス信号Ｖｉｎが入力された場合には、トランスＴ１の二次巻線電圧が電圧時間積で釣り合ってしまうために、即ち、スイッチング素子Ｑ１のゲート電圧の正の面積と負の面積とが等しいため、スイッチング素子Ｑ１のゲート電圧のピーク値はスイッチング素子Ｑ１のしきい値に到達することができず、スイッチング素子Ｑ１を駆動することができなかった。
本発明の課題は、オンデューティが５０％以上のパルス信号でもスイッチング素子のゲートをドライブすることができる安価なゲートドライブ回路を提供することにある。
上記課題を解決するために、本発明のゲートドライブ回路は、スイッチング素子のゲートをドライブするゲートドライブ回路であって、第１直流電源の両端にトーテムポール接続され且つ各制御端子にパルス信号が入力される第１及び第２トランジスタと、第２直流電源の両端にトーテムポール接続され且つ各第１主端子が前記スイッチング素子のゲートに接続される第３及び第４トランジスタと、一次巻線が前記第１及び第２トランジスタの各第１主端子と前記第１及び第２トランジスタの一方の第２主端子とにコンデンサを介して接続され、二次巻線が前記第３及び第４トランジスタの各制御端子と前記第３及び第４トランジスタの各第１主端子とに接続されたトランスとを有し、前記パルス信号の最大オンデューティは、前記トランスの一次巻線電圧と前記第３及び第４トランジスタの制御端子順方向電圧とに基づいて決定されることを特徴とする。
本発明によれば、第２直流電源の両端にトーテムポール接続され且つ各第１主端子がスイッチング素子のゲートに接続される第３及び第４トランジスタを設け、
トランスの二次巻線を第３及び第４トランジスタの各制御端子と第３及び第４トランジスタの各第１主端子とに接続し、パルス信号の最大オンデューティは、トランスの一次巻線電圧と第３及び第４トランジスタの制御端子順方向電圧に基づいて決定されるので、オンデューティが５０％以上のパルス信号でもスイッチング素子のゲートをドライブすることができる安価なゲートドライブ回路を提供することができる。
本発明の実施例１のゲートドライブ回路の構成図である。 本発明の実施例１のゲートドライブ回路のトランス一次巻線電圧及び二次巻線電圧の波形図である。 本発明の実施例１のゲートドライブ回路のトランス一次巻線電圧Ｖｐと最大オンデューティＴｏｎ／Ｔとの関係を示す図である。 本発明の実施例２のゲートドライブ回路の構成図である。 本発明の実施例３のゲートドライブ回路の構成図である。 従来のゲートドライブ回路の構成図である。 従来のゲートドライブ回路においてオンデューティが５０％以下のパルス信号Ｖｉｎとスイッチング素子Ｑ１へのゲート電圧との波形図である。 従来のゲートドライブ回路においてオンデューティが５０％を超えるパルス信号Ｖｉｎとスイッチング素子Ｑ１へのゲート電圧との波形図である。
以下、本発明の実施の形態のゲートドライブ回路を図面を参照しながら詳細に説明する。
図１は、本発明の実施例１のゲートドライブ回路の構成図である。図１に示す実施例１のゲートドライブ回路は、図６に示す従来のゲートドライブ回路の構成に、さらに、抵抗Ｒ３、トランジスタＱ４（第３トランジスタ）、トランジスタＱ５（第４トランジスタ）、直流電源Ｖｃｃ２（第２直流電源）を設けたことを特徴とする。
直流電源Ｖｃｃ２の両端にはトーテムポール接続されたｎｐｎ型のトランジスタＱ４とｐｎｐ型のトランジスタＱ５とが接続されている。トランジスタＱ４，Ｑ５の各エミッタ（第１主端子）は抵抗Ｒ２を介してスイッチング素子Ｑ１のゲートに接続されている。
トランジスタＱ４，Ｑ５の各ベース（制御端子）は、抵抗Ｒ３を介してトランスＴ１の二次巻線Ｓ１の一端に接続されている。トランスＴ１の二次巻線Ｓ１の他端は、トランジスタＱ４，Ｑ５の各エミッタに接続されている。
また、パルス信号Ｖｉｎの最大オンデューティは、トランスＴ１の一次巻線電圧とトランジスタＱ４，Ｑ５のベース順方向電圧ＶＦ（制御端子順方向電圧）とに基づいて決定されるようになっている。

なお、図１において、直流電源Ｖｃｃ１は、第１直流電源に対応し、トランジスタＱ２は、第１トランジスタに対応し、トランジスタＱ３は、第２トランジスタに対応する。トランジスタＱ２，Ｑ３の各エミッタは第１主端子に対応し、トランジスタＱ２，Ｑ３の各ベースは制御端子に対応し、トランジスタＱ２，Ｑ３の各コレクタは第２主端子に対応する。
このように実施例１のゲートドライブ回路によれば、トランスＴ１の一次巻線Ｐ１に、図２に示すようなオンデューティが５０％を超えるトランス一次巻線電圧Ｖｐが発生した場合には、これに対応した電圧が二次巻線Ｓ１にも発生する。このため、Ｓ１の一端→Ｒ３→Ｑ４のベース→Ｑ４のエミッタ→Ｓ１の他端の経路で、トランジスタＱ４のエミッタを基準に電流が流れる。
また、Ｖｃｃ２→Ｑ４のコレクタ→Ｑ４のエミッタ→Ｒ２→Ｑ１のゲートの経路で電流が流れる。このため、トランスＴ１の二次巻線電圧は、図２に示すようになり、ピーク電圧Ｖｓ１はスイッチング素子Ｑ１のしきい値を超える。即ち、トランジスタＱ４又はトランジスタＱ５のベース順方向電圧ＶＦ分だけピーク電圧Ｖｓ１を確保することができれば、直流電源Ｖｃｃ２の電源電圧のゲートパルスを出力することができる。
この点について、より詳細に説明する。図１に示す構成において、トランスＴ１の一次巻線Ｐ１と二次巻線Ｓ１との巻数比を１：１とし、トランスＴ１の１次巻線電圧をＶｐとすると、あるパルス幅において、図２に示すようになる。電圧時間積の釣合により、図２に示すトランス二次巻線電圧は以下のように表すことができる。
Ｖｓ１・ｔｏｎ＝Ｖｓ２・ｔｏｆｆ
ここで、Ｖｐ＝Ｖｓ１＋Ｖｓ２、Ｔ＝ｔｏｎ＋ｔｏｆｆ
であるから、上式を変形すると、
ｔｏｎ／Ｔ＝１−（Ｖｓ１／Ｖｐ） ‥（１）
となる。
式（１）よりゲートパルスのオンデューティｔｏｎ／Ｔは、トランスＴ１の一次巻線電圧Ｖｐ（印加電圧）とトランスＴ１の二次巻線Ｓ１のピーク電圧Ｖｓ１とで表すことができる。
また、トランジスタＱ４又はトランジスタＱ５のベース順方向電圧ＶＦを０．６Ｖとすると、トランスＴ１の一次巻線電圧Ｖｐとその時の最大オンデューティとの関係は、図３に示すようになる。図３からもわかるように、オンデューティが９０％以上の１次巻線電圧Ｖｐ（パルス信号）でもスイッチング素子Ｑ１を充分に駆動することができる。
このため、パルス信号Ｖｉｎを発生するパルス発生器は、９０％以上のオンデューティを持つパルス信号Ｖｉｎを抵抗Ｒ１を介してトランジスタＱ２，Ｑ３に印加することができる。
また、直流電源Ｖｃｃ２、トランジスタＱ４，Ｑ５、抵抗Ｒ３を追加するのみであるので、簡単な構成で安価となり、高速なゲートドライブ回路を実現することができる。また、図６に示すようにトランスＴ１で直接、スイッチング素子Ｑ１のゲートを駆動するのではなく、トーテムポール接続されたトランジスタＱ４，Ｑ５のようなバッファでスイッチング素子Ｑ１を駆動するので、トランスＴ１自体は低消費電力となる。
また、トーテムポール接続されたトランジスタＱ４，Ｑ５のようなバッファは純粋に電流駆動となるので、耐ノイズ性の強いゲートドライブ回路を実現することができる。
図４は、本発明の実施例２のゲートドライブ回路の構成図である。実施例２のゲートドライブ回路は、実施例１のゲートドライブ回路のトランジスタＱ２〜Ｑ５に代えて、ＦＥＴＱ６〜Ｑ９を用いたことを特徴とする。
ＦＥＴＱ６，Ｑ８は、Ｐ型のＭＯＳＦＥＴであり、ＦＥＴＱ７，Ｑ９は、Ｎ型のＭＯＳＦＥＴからなる。このようなＦＥＴＱ６〜Ｑ９を用いても、実施例１のゲートドライブ回路の動作及び効果と同様な動作及び効果が得られる。
また、ＦＥＴＱ６〜Ｑ９に代えて、ＧａＮ−ＦＥＴやＳｉＣ−ＦＥＴを用いることもできる。ＧａＮ−ＦＥＴ、ＳｉＣ−ＦＥＴを用いることで、より高速なゲートドライブ回路を実現できる。
図５は、本発明の実施例３のゲートドライブ回路の構成図である。図５に示す実施例３のゲートドライブ回路は、図１に示す実施例１のゲートドライブ回路のトランジスタＱ２，Ｑ３、トランジスタＱ４，Ｑ５、トランスＴ１、コンデンサＣ１、抵抗Ｒ３を絶縁パッケージ１０内に収容したものであり、ピン端子ＴＭ１〜ＴＭ６が設けられている。
ピン端子ＴＭ１は直流電源Ｖｃｃ１の正極とトランジスタＱ２のコレクタとを接続する。ピン端子ＴＭ２は抵抗Ｒ１の一端とトランジスタＱ２，Ｑ３の各ベースとを接続する。ピン端子ＴＭ３は直流電源Ｖｃｃ１の負極とトランジスタＱ３のコレクタとを接続する。
ピン端子ＴＭ４は直流電源Ｖｃｃ２の正極とトランジスタＱ４のコレクタとを接続する。ピン端子ＴＭ５は抵抗Ｒ２の一端とトランジスタＱ４，Ｑ５の各エミッタとを接続する。ピン端子ＴＭ６は直流電源Ｖｃｃ２の負極とトランジスタＱ５のコレクタとを接続する。
以上の構成によれば、トランジスタＱ２，Ｑ３、トランジスタＱ４，Ｑ５、トランスＴ１、コンデンサＣ１、抵抗Ｒ３を絶縁パッケージ１０内に収容したので、絶縁されたゲートドライブ回路を実現できる。
本発明は、ＤＣ−ＤＣコンバータ、ＡＣ−ＤＣコンバータに適用可能である。
Ｖｃｃ１，Ｖｃｃ２ 直流電源
Ｔ１ トランス
Ｐ１ 一次巻線
Ｓ１ 二次巻線
Ｑ１ スイッチング素子
Ｑ２〜Ｑ５ トランジスタ
Ｑ６〜Ｑ９ ＦＥＴ
Ｒ１〜Ｒ３ 抵抗
Ｃ１ コンデンサ
ＴＭ１〜ＴＭ６ ピン端子
１０ 絶縁パッケージ

Claims (3)

  1. スイッチング素子のゲートをドライブするゲートドライブ回路であって、
    第１直流電源の両端にトーテムポール接続され且つ各制御端子にパルス信号が入力される第１及び第２トランジスタと、
    第２直流電源の両端にトーテムポール接続され且つ各第１主端子が前記スイッチング素子のゲートに接続される第３及び第４トランジスタと、
    一次巻線が前記第１及び第２トランジスタの各第１主端子と前記第１及び第２トランジスタの一方の第２主端子とにコンデンサを介して接続され、二次巻線が前記第３及び第４トランジスタの各制御端子と前記第３及び第４トランジスタの各第１主端子とに接続されたトランスとを有し、
    前記パルス信号の最大オンデューティは、前記トランスの一次巻線電圧と前記第３及び第４トランジスタの制御端子順方向電圧とに基づいて決定されることを特徴とするゲートドライブ回路。
  2. 前記第１及び第２トランジスタと、前記第３及び第４トランジスタとの少なくとも一方は、ＦＥＴ又はＧａＮ−ＦＥＴ又はＳｉＣ−ＦＥＴからなることを特徴とする請求項１記載のゲートドライブ回路。
  3. 前記第１及び第２トランジスタと、前記第３及び第４トランジスタと、前記トランスと、前記コンデンサとは、絶縁パッケージに収容されることを特徴とする請求項１又は請求項２記載のゲートドライブ回路。





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