JP2009278863A - 電力スイッチングデバイス用の絶縁ゲートドライバ回路 - Google Patents
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Abstract
【課題】MOSゲート付き電力デバイスを駆動するための集積回路ゲートドライバを提供する。
【解決手段】半及び全ブリッジ電力コンバータトポロジーに対して高側及び低側スイッチングデバイスを駆動するための絶縁ゲートドライバ回路の実施形態が開示される。ここに開示する回路は、充分なデッドタイムを与え、広範囲のデューティサイクルにわたって動作し、そして単一の電源(Vcc)しか必要としない。この回路の典型的な用途は、高電圧DCレールにより付勢される冷陰極蛍光ランプ(CCFL)インバータを含む。
【選択図】図1
【解決手段】半及び全ブリッジ電力コンバータトポロジーに対して高側及び低側スイッチングデバイスを駆動するための絶縁ゲートドライバ回路の実施形態が開示される。ここに開示する回路は、充分なデッドタイムを与え、広範囲のデューティサイクルにわたって動作し、そして単一の電源(Vcc)しか必要としない。この回路の典型的な用途は、高電圧DCレールにより付勢される冷陰極蛍光ランプ(CCFL)インバータを含む。
【選択図】図1
Description
本発明は、一般に、MOSゲート付き電力デバイスを駆動するための集積回路ゲートドライバに係り、より詳細には、高側及び低側IGBT(絶縁ゲートバイポーラトランジスタ)デバイスの同時ターンオンを防止するドライバに係る。
MOSFET、絶縁ゲートバイポーラトランジスタ(IGBT)、及びMOS制御型サイリスタ(MCT)のような容量性ゲート制御入力を有する電力スイッチングデバイスは、オン/オフ負荷制御器、スイッチング増幅器、モータドライバ、スイッチモード電源(SMPS)、及びサイクロコンバータのような多数の電子スイッチング用途において、高いスイッチング周波数で優れた性能を得るために使用されている。このようなデバイスは、ゲートキャパシタンスを、ある適当な比較的低い電圧値に充電することによりターンオンされ、そしてゲートキャパシタンスを放電することによりターンオフされる。電力スイッチングデバイスをいつオン及びオフにすべきかの情報がゲートドライバ回路へ配送され、この回路は、デバイスをターンオン及びオフにする手段として電力スイッチングデバイスのゲートキャパシタンスを素早く充電及び放電するように設計されている。
しかしながら、モータコントローラのような、高側及び低側MOSゲート付きデバイスを使用する回路では、「シュートスルー(shoot-through)」状態として知られている直接的な短絡を招くために、2つのMOSゲート付きデバイスを同時にオンにすることができない。通常の用途では、2本の電源レール間に直列にスタックされた2つのMOS電力トランジスタが、「半ブリッジ」構成と従来称されているスイッチングレギュレータの出力段として使用される。「シュートスルー」状態では、両電力スイッチが同時にターンオンされたときに、2本の電源レール間に低抵抗経路が形成され、2つの電力スイッチに大きな電流が流れることになる。このシュートスルーは、電力を浪費し、電源電圧に変動を引き起こし、及び/又は過熱を生じさせ、電力スイッチにダメージを与えることになる。
上述の課題の解決は、以下の特徴を有する本発明によって達成される。すなわち、本願発明は、広範囲のデューティサイクルで動作する半又は全ブリッジ回路構成で使用される電力スイッチングデバイスの容量性ゲート制御入力を充電及び放電するためのゲートドライバ装置において、一次巻線及び二次巻線を含む変成器と、前記変成器の二次巻線に接続されたDCオフセット発生回路であって、スイッチングトランジスタを高速でターンオン及びターンオフさせるDCオフセット発生回路と、前記DCオフセット発生回路に接続され、低い駆動電圧を使用するプルアップ・プルダウン回路と、前記プルアップ・プルダウン回路のフィードバックポートを前記DCオフセット発生回路のフィードバックポートに接続するフィードバック回路であって、第1トランジスタのターンオフ及び第2トランジスタのターンオンをスピードアップするフィードバック回路と、前記プルアップ・プルダウン回路が前記電力スイッチングデバイスのゲートを制御する構成体と、を備えたことを特徴とする。
以下、本発明の種々の実施形態を説明する。以下の説明は、これらの実施形態を完全に理解するために特定の細部について行う。しかしながら、当業者であれば、これら細部の多くを伴わずに本発明を実施できることが理解されよう。更に、種々の実施形態の関連説明を不必要に不明瞭にしないために、良く知られた幾つかの構造や機能は図示せず、又、詳細に述べない。
以下の説明に使用する用語は、本発明のある特定の実施形態の詳細な説明に関連して使用するが、最も広範囲な合理的な仕方で解釈されるべきである。幾つかの用語は、以下で強調するが、限定された仕方で解釈されるよう意図された用語は、この詳細な説明において明白に且つ特有に定義される。
ブリッジ形式の電力コンバータトポロジー(半ブリッジ及び全ブリッジ)に対して高側及び低側スイッチングデバイスを駆動するための絶縁ゲートドライバ回路の実施形態を開示する。このような回路に対する典型的な用途は、高電圧DCレールにより付勢される冷陰極蛍光ランプ(CCFL)インバータを含む。
MOSFETのゲート及びソースが浮動であるので、高側スイッチを駆動することは問題である。MOSFETを駆動する1つの方法は、高電圧ドライバICを使用することであるが、この解決策は費用がかかる。絶縁変成器と、n及びpチャンネルトランジスタとを含むゲート駆動回路のここに開示する実施形態は、コスト効率が良く、充分なデッドタイムを与え、且つ広範囲のデューティサイクルにわたって動作する。
図1は、絶縁ゲートドライバ回路の実施形態を示す。この実施形態の回路は、絶縁変成器、n及びpチャンネルトランジスタ、並びにスイッチング電力デバイス(MOSFET)より成る。この実施形態では、絶縁変成器を経てPWM制御入力信号が転送される。ここでは、変成器の飽和を回避するためにキャパシタCsが使用される。Tr1は、プルアップnチャンネルバイポーラ接合トランジスタ(BJT)であり、スイッチングデバイスを経て高いゲート電流を供給する。
ゲート抵抗器Rgは、通常、MOSFETのゲートの前方に配置される。しかしながら、Rgは移動されて、Tr1と直列に配置される。この構成では、MOSFETゲート放電インピーダンスが低くなる。Tr2は、プルダウンpチャンネルBJTであり、これは、ゲート放電経路を与えることによりスイッチングデバイスの高速ターンオフ時間を得るのに使用される。Rgは、MOSFETのターンオン速度を決定する。Tr1及び/又はTr2は、MOSFETに置き換えることができる。Tr1又はTr2を駆動するための電圧は非常に低く、従って、変成器の所要二次電圧が低いために変成器の磁気回路のサイズは小さい。MOSFET(Q)をターンオンするために、Tr1がターンオンされそしてTr2がオフにされる。他方、Qは、Tr2がオンでありそしてTr1がオフのときにターンオフされる。ダイオードD3は、低インピーダンス経路を与えて、Tr2をターンオンし又はTr1をターンオフする。オフ時間周期は、ダイオードD3と直列の抵抗器R2により決定される。
図2は、図1に示す絶縁変成器の二次巻線電圧を、デューティサイクルの関数として示している。図2の面積Aは、面積Bと同じでなければならない。デューティサイクルが50%に近い場合に、二次電圧は対称的であり、それ故、Tr1及びTr2の両方に対する駆動電圧は充分に高い。しかしながら、非常に低いか又は高いデューティサイクル、例えば、20%より低いか又は80%より高いデューティサイクルに関連した二次電圧は、Tr1又はTr2のいずれかをターンオンするに充分なほど高くない。
それ故、付加的なコンポーネントC1、C2、D1及びD2を追加することにより、DCオフセットが要求される。変成器のセンタータップは、ダイオードD1及びD2に接続される。キャパシタC1は、スイッチオフ周期中に充電して、Tr1をターンオンするのを助け、一方、キャパシタC2は、スイッチオン周期中に充電して、Tr2をターンオンにするのを助ける。その結果、Vae(ポイント「a」と「e」との間の電圧)の正のピーク電圧は、広範囲のデューティサイクルにわたり、Vaeの負のピーク電圧と同様である。図3は、図1のゲートドライバ回路の詳細な動作波形を示す。
図4−7は、図1のゲートドライバ回路に類似したゲートドライバ回路の別の実施形態を示す。図1及び図4−7に示されたゲートドライバ回路は、絶縁変成器の2つの二次巻線を使用して、半及び全ブリッジトポロジーの両方に使用することができる。
図8は、半ブリッジトポロジーに対する絶縁ゲートドライバの実施形態を示す(例えば、2つの電力トランジスタがスイッチングレギュレータの出力段として2本の電源レール間に直列にスタックされる)。図1の単一ゲート駆動回路に加えて、この実施形態の絶縁変成器は、単一の一次巻線と、センタータップをもつ2つの二次巻線とを有している。この実施形態では、上部スイッチQ1に対してブートストラップ回路が追加され、そして半ブリッジは、2つのMOSFETを直列に有する。
2つの電力スイッチQ1及びQ2は、相補的又は同期モード動作し、従って、両スイッチを動作するのに単一のPWM制御信号を使用することができる。Q1がターンオンすると、正のILoad電流がCdcからQ1を経て負荷へと流れる。Q2がオンのときには、負のILoad電流が負荷からQ2を経て流れる。ブートストラップ回路は、キャパシタCboot及びダイオードDbootを備えている。キャパシタCbootは、Q2がターンオンされたときに充電され、そしてQ1のオン状態の間に放電される。ダイオードDbootを追加したことにより、Q1に対して付加的な電源は必要とされない。図8Aの回路は、相補的信号で好ましく、一方、図8Bの回路は、同期信号で好ましいものである。図8の(A)及び(B)に示すような2つの二次巻線をもつ一体的な変成器に代わって、上部及び下部のMOSFETに対して2つの個別の絶縁変成器を使用することもできる。
図9は、Q1及びQ2ゲート信号の過渡的波形を相補的PWMモードで示している。ブリッジ構成では、脚を通る「シュートスルー」又はクロス導通電流を防止するためにデッドタイムが重要となる。それ故、ターンオフ時間が短くなければならず、そしてターンオン遅延が要求される。デッドタイム(Tdead)は、低い抵抗R2と、比較的高い抵抗R1とで調整される。
図10は、上部及び下部のMOSFETに対する同期ゲート信号を示す。2つの電力スイッチは、相補的又は同期的のいずれかであり、従って、半及び全ブリッジトポロジーの両方に対して単一の絶縁変成器を使用することができる。Vdfは、変成器の二次巻線にまたがる電圧である。
図11は、全ブリッジトポロジーに対して単一の絶縁変成器を伴う全ブリッジゲートドライバ回路を示している。図8の回路と同様に、ブートストラップ回路が追加される。G1からG4のゲートドライバ回路は、図1及び図4−7に示されて上述されたドライバ回路でもよい。例えば、図4に示す回路がG1及びG3に使用されてもよく、そして図5に示す回路がG2及びG4に使用されてもよい。ここに開示する回路は、充分なデッド時間を与え、広範囲なデューティサイクルにわたって動作し、そして単一の電源(Vcc)しか必要としない。
図12は、変成器の二次巻線の電圧を示す。負のピーク電圧は、低いデューティサイクルにおいてpチャンネルMOSFETをターンオンするのに充分ではない。
図13は、トランジスタの駆動電圧を、相補的ゲート信号と共に示している。図13に示すように、低いデューティサイクルにおいても、負のピーク電圧は、pチャンネルBJTをターンオンしそしてnチャンネルBJTをターンオフするに充分なものである。
図14は、図4に示すスイッチングMOSFETの絶縁ゲート電圧を、相補的ゲート信号と共に示している。これらの電圧を表わす波形は、絶縁ゲートドライバ回路が充分なデッドタイムを達成し、そして広範囲なデューティサイクルにわたって動作することを示している。
図15は、MOSFETのゲート電圧を、同期ゲート信号と共に示している。
BJTトランジスタは、FETトランジスタに置き換えられ、そして抵抗器、キャパシタ及びダイオードは、各々、他の抵抗性、容量性、及び一方向性電流素子に置き換えられることに注意されたい。
結論
特に明確に要求されない限り、上記説明及び特許請求の範囲全体にわたり、「備え」、「備えている」、等の語は、排他的又は余すことのないという意味とは逆に、包括的な意味と解釈されるべきであり、即ち、「含むが、それに限定されない」という意味に解釈されるべきである。ここに使用する「接続」、「結合」又はその変形は、2つ以上のエレメント間の直接的又は間接的な接続又は結合を意味し、即ちエレメント間の結合又は接続は、物理的でも、論理的でも、又はその組合せでもよい。
特に明確に要求されない限り、上記説明及び特許請求の範囲全体にわたり、「備え」、「備えている」、等の語は、排他的又は余すことのないという意味とは逆に、包括的な意味と解釈されるべきであり、即ち、「含むが、それに限定されない」という意味に解釈されるべきである。ここに使用する「接続」、「結合」又はその変形は、2つ以上のエレメント間の直接的又は間接的な接続又は結合を意味し、即ちエレメント間の結合又は接続は、物理的でも、論理的でも、又はその組合せでもよい。
更に、「ここで」、「上記」、「以下」、及び同様の語は、これが使用されたときには、本明細書の特定の部分ではなく、本明細書全体を指すものとする。状況が許す限り、単数又は複数を使用した上記説明における語は、各々、複数又は単数を含んでもよい。2つ以上のアイテムのリストを参照するときの「又は」という語は、次の解釈、即ちリストにおけるいずれかのアイテム、リストにおける全てのアイテム、及びリストにおけるアイテムの任意の組み合わせ、の全部を包含する。
本発明の実施形態の上記詳細な説明は、余すところのないものでもないし、又、上述した厳密な形態に本発明を限定するものでもない。本発明の特定の実施形態及び実施例を、例示の目的で上述したが、当業者に明らかなように、本発明の範囲内で種々の等価な変更が考えられる。
ここに提供する本発明の教示は、必ずしも上述したシステムではなく、他のシステムにも適用できる。上述した種々の実施形態のエレメント及び作用を組み合せて、更に別の実施形態を形成することもできる。
前記説明に鑑み、本発明の変更がなされ得る。前記説明は、本発明の幾つかの実施形態を述べると共に、意図された最良の態様を述べたが、本発明は、多数の仕方で実施することができる。上述した補償システムの細部は、ここに開示する本発明によって包含されながら、その実施の細部において著しく変更することができる。
上述したように、本発明のある特徴又は態様を説明するときに使用する特定の用語は、その用語がそれに関連した本発明の特定の特性、特徴又は態様に限定されるように再定義されることを意味するものではない。一般に、特許請求の範囲で使用する用語は、前記説明でその用語が明確に定義されない限り、ここに開示した特定の実施形態に本発明を限定すると解釈されてはならない。従って、本発明の実際の範囲は、ここに開示した実施形態だけでなく、特許請求の範囲内で本発明を実施する全ての同等の仕方も包含する。
本発明の幾つかの態様が幾つかの請求項で表わされるが、本発明者は、本発明の種々の態様を任意の数の請求項で表わすことも意図している。従って、本発明者は、本発明を出願した後に、本発明の他の態様に対し追加請求項の形態で付加的な請求項を追加する権利を所有している。
Cs、C1、C2:キャパシタ
Tr1:プルアップnチャンネルバイポーラ接合トランジスタ
Tr2:プルダウンpチャンネルバイポーラ接合トランジスタ
Rg:ゲート抵抗器
Q:MOSFET
D1、D2、D3:ダイオード
R2:抵抗器
Tr1:プルアップnチャンネルバイポーラ接合トランジスタ
Tr2:プルダウンpチャンネルバイポーラ接合トランジスタ
Rg:ゲート抵抗器
Q:MOSFET
D1、D2、D3:ダイオード
R2:抵抗器
Claims (22)
- 広範囲のデューティサイクルで動作する半又は全ブリッジ回路構成で使用される電力スイッチングデバイスの容量性ゲート制御入力を充電及び放電するためのゲートドライバ装置において、
一次巻線及び二次巻線を含む変成器と、
前記変成器の二次巻線に接続されたDCオフセット発生回路であって、スイッチングトランジスタを高速でターンオン及びターンオフさせるDCオフセット発生回路と、
前記DCオフセット発生回路に接続され、低い駆動電圧を使用するプルアップ・プルダウン回路と、
前記プルアップ・プルダウン回路のフィードバックポートを前記DCオフセット発生回路のフィードバックポートに接続するフィードバック回路であって、第1トランジスタのターンオフ及び第2トランジスタのターンオンをスピードアップするフィードバック回路と、
前記プルアップ・プルダウン回路が前記電力スイッチングデバイスのゲートを制御する構成体と、
を備えたゲートドライバ装置。 - 前記DCオフセット発生回路は、
第1の電荷蓄積素子であって、該蓄積素子の第1の側から前記二次巻線の第1端へ接続されている第1の電荷蓄積素子と、
前記二次巻線のセンタータップと、前記第1の電荷蓄積素子の第2の側との間に接続された第1の一方向性電流素子であって、該第1の一方向性電流素子を経て前記センタータップから前記第1の電荷蓄積素子に向けて電流が流れるようにする第1の一方向性電流素子と、
第2の電荷蓄積素子であって、該蓄積素子の第1の側から前記二次巻線の第2端へ接続されている第2の電荷蓄積素子と、
前記二次巻線のセンタータップと、前記第2の電荷蓄積素子の第2の側との間に接続された第2の一方向性電流素子であって、該第2の一方向性電流素子を経て前記センタータップから前記第2の電荷蓄積素子に向けて電流が流れるようにする第2の一方向性電流素子と、
を備え、又、前記プルアップ・プルダウン回路は、
第1の側から直列に一緒に接続された第1及び第2の相補的トランジスタであって、その第1トランジスタは、そのトランジスタの第2の側から第1の抵抗性素子の第1の端に接続され、該第1の抵抗性素子の第2の端は、電源電圧に接続され、前記第2トランジスタは、そのトランジスタの第2の側から接地され、そして前記第1の抵抗性素子の第2の側と前記第2トランジスタの第2の側との間に第3の電荷蓄積素子が接続されているような第1及び第2の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第1の端に向かって電流が流れるように、前記第1及び第2のトランジスタのゲートから前記二次巻線の第1の端に直列に接続された第2の抵抗性素子及び第3の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第1及び第2のトランジスタの接続点と、前記第2の電荷蓄積素子の第2の側とに接続され、更に、前記抵抗性素子の第1の側から前記第1の電荷蓄積素子の第2の側へ、及び前記抵抗性素子の第2の側から前記第1及び第2のトランジスタのゲートへ第3の抵抗性素子が接続されている構成体、
を備えた請求項1に記載のゲートドライバ装置。 - 前記DCオフセット発生回路は、
第1の電荷蓄積素子であって、該蓄積素子の第1の側から前記二次巻線の第2端へ接続されている第1の電荷蓄積素子と、
前記二次巻線のセンタータップと、前記第1の電荷蓄積素子の第2の側との間に接続された第1の一方向性電流素子であって、該第1の一方向性電流素子を経て前記センタータップから前記第1の電荷蓄積素子に向けて電流が流れるようにする第1の一方向性電流素子と、
を備え、又、前記プルアップ・プルダウン回路は、
第1の側から直列に一緒に接続された第1及び第2の相補的トランジスタであって、その第1トランジスタは、そのトランジスタの第2の側から第1の抵抗性素子の第1の端に接続され、該第1の抵抗性素子の第2の端は、電源電圧に接続され、前記第2トランジスタは、そのトランジスタの第2の側から接地され、そして前記第1の抵抗性素子の第2の側と前記第2トランジスタの第2の側との間に第3の電荷蓄積素子が接続されているような第1及び第2の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第1の端に向かって電流が流れるように、前記第1及び第2のトランジスタのゲートから前記二次巻線の第1の端に直列に接続された第2の抵抗性素子及び第3の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第1及び第2のトランジスタの接続点と、前記第1の電荷蓄積素子の第2の側とに接続され、更に、前記抵抗性素子の第1の側から前記二次巻線の第1の端へ、及び前記抵抗性素子の第2の側から前記第1及び第2のトランジスタのゲートへ第3の抵抗性素子が接続されている構成体、
を備えた請求項1に記載のゲートドライバ装置。 - 前記DCオフセット発生回路は、
第1の電荷蓄積素子であって、該蓄積素子の第1の側から前記二次巻線の第1端へ接続されている第1の電荷蓄積素子と、
前記二次巻線の第2の端と、前記第1の電荷蓄積素子の第2の側との間に接続された第1の一方向性電流素子であって、該第1の一方向性電流素子を経て前記二次巻線の第2の端から前記第1の電荷蓄積素子へ電流が流れるような第1の一方向性電流素子と、
を備え、又、前記プルアップ・プルダウン回路は、
第1の側から直列に一緒に接続された第1及び第2の相補的トランジスタであって、その第1トランジスタは、そのトランジスタの第2の側から第1の抵抗性素子の第1の端に接続され、該第1の抵抗性素子の第2の端は、電源電圧に接続され、前記第2トランジスタは、そのトランジスタの第2の側から接地され、そして前記第1の抵抗性素子の第2の側と前記第2トランジスタの第2の側との間に第3の電荷蓄積素子が接続されているような第1及び第2の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第1の端に向かって電流が流れるように、前記第1及び第2のトランジスタのゲートから前記二次巻線の第1の端に直列に接続された第2の抵抗性素子及び第3の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第1及び第2のトランジスタの接続点と、前記二次巻線の第2の端とに接続され、更に、前記抵抗性素子の第1の側から前記第1の電荷蓄積素子の第2の側へ、及び前記抵抗性素子の第2の側から前記第1及び第2のトランジスタのゲートへ第3の抵抗性素子が接続されている構成体、
を備えた請求項1に記載のゲートドライバ装置。 - 前記DCオフセット発生回路は、
第1の電荷蓄積素子であって、該蓄積素子の第1の側から前記二次巻線の第1端へ接続されている第1の電荷蓄積素子と、
第2の電荷蓄積素子であって、該蓄積素子の第1の側から前記二次巻線の第2端へ接続されている第2の電荷蓄積素子と、
前記二次巻線のセンタータップと、前記第2の電荷蓄積素子の第2の側との間に接続された第2の一方向性電流素子であって、該第2の一方向性電流素子を経て前記センタータップから前記第2の電荷蓄積素子へ電流が流れるような第2の一方向性電流素子と、
を備え、又、前記プルアップ・プルダウン回路は、
第1の側から直列に一緒に接続された第1及び第2の相補的トランジスタであって、その第1トランジスタは、そのトランジスタの第2の側から第1の抵抗性素子の第1の端に接続され、該第1の抵抗性素子の第2の端は、電源電圧に接続され、前記第2トランジスタは、そのトランジスタの第2の側から接地され、そして前記第1の抵抗性素子の第2の側と前記第2トランジスタの第2の側との間に第3の電荷蓄積素子が接続されているような第1及び第2の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第1の端に向かって電流が流れるように、前記第1及び第2のトランジスタのゲートから前記二次巻線の第1の端に直列に接続された第2の抵抗性素子及び第3の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第1及び第2のトランジスタの接続点と、前記第2の電荷蓄積素子の第2の側とに接続され、更に、前記抵抗性素子の第1の側から前記第1の電荷蓄積素子の第2の側へ、及び前記抵抗性素子の第2の側から前記第1及び第2のトランジスタのゲートへ第3の抵抗性素子が接続されている構成体、
を備えた請求項1に記載のゲートドライバ装置。 - 前記DCオフセット発生回路は、
第1の電荷蓄積素子であって、該蓄積素子の第1の側から前記二次巻線の第1端へ接続されている第1の電荷蓄積素子を備え、又、前記プルアップ・プルダウン回路は、
第1の側から直列に一緒に接続された第1及び第2の相補的トランジスタであって、その第1トランジスタは、そのトランジスタの第2の側から第1の抵抗性素子の第1の端に接続され、該第1の抵抗性素子の第2の端は、電源電圧に接続され、前記第2トランジスタは、そのトランジスタの第2の側から接地され、そして前記第1の抵抗性素子の第2の側と前記第2トランジスタの第2の側との間に第3の電荷蓄積素子が接続されているような第1及び第2の相補的トランジスタを備え、又、前記フィードバック回路は、
前記二次巻線の第1の端に向かって電流が流れるように、前記第1及び第2のトランジスタのゲートから前記二次巻線の第1の端に直列に接続された第2の抵抗性素子及び第3の一方向性電流素子を備え、更に、
前記電力スイッチングデバイスのゲートが、前記第1及び第2のトランジスタの接続点と、前記二次巻線の第2の端とに接続され、更に、前記抵抗性素子の第1の側から前記第1の電荷蓄積素子の第2の側へ、及び前記抵抗性素子の第2の側から前記第1及び第2のトランジスタのゲートへ第3の抵抗性素子が接続されている構成体、
を備えた請求項1に記載のゲートドライバ装置。 - 前記変成器の二次巻線は、センタータップを有し、
前記第1トランジスタは、nチャンネルバイポーラ接合トランジスタであり、前記第2トランジスタは、pチャンネルバイポーラ接合トランジスタであり、そして前記第1トランジスタのエミッタは、前記第2トランジスタのエミッタに接続され、
前記第1及び第2のトランジスタは、BJT又はMOSFETであり、
前記電荷蓄積素子の少なくとも1つは、キャパシタであり、
前記抵抗素子の少なくとも1つは、抵抗器であり、
前記一方向性電流素子の少なくとも1つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、PWM相補的、同期、又はその両方である、請求項1に記載のゲートドライバ装置。 - 前記変成器の二次巻線は、センタータップを有し、
前記第1トランジスタは、nチャンネルバイポーラ接合トランジスタであり、前記第2トランジスタは、pチャンネルバイポーラ接合トランジスタであり、そして前記第1トランジスタのエミッタは、前記第2トランジスタのエミッタに接続され、
前記第1及び第2のトランジスタは、BJT又はMOSFETであり、
前記電荷蓄積素子の少なくとも1つは、キャパシタであり、
前記抵抗素子の少なくとも1つは、抵抗器であり、
前記一方向性電流素子の少なくとも1つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、PWM相補的、同期、又はその両方である、請求項2に記載のゲートドライバ装置。 - 前記変成器の二次巻線は、センタータップを有し、
前記第1トランジスタは、nチャンネルバイポーラ接合トランジスタであり、前記第2トランジスタは、pチャンネルバイポーラ接合トランジスタであり、そして前記第1トランジスタのエミッタは、前記第2トランジスタのエミッタに接続され、
前記第1及び第2のトランジスタは、BJT又はMOSFETであり、
前記電荷蓄積素子の少なくとも1つは、キャパシタであり、
前記抵抗素子の少なくとも1つは、抵抗器であり、
前記一方向性電流素子の少なくとも1つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、PWM相補的、同期、又はその両方である、請求項3に記載のゲートドライバ装置。 - 前記変成器の二次巻線は、センタータップを有し、
前記第1トランジスタは、nチャンネルバイポーラ接合トランジスタであり、前記第2トランジスタは、pチャンネルバイポーラ接合トランジスタであり、そして前記第1トランジスタのエミッタは、前記第2トランジスタのエミッタに接続され、
前記第1及び第2のトランジスタは、BJT又はMOSFETであり、
前記電荷蓄積素子の少なくとも1つは、キャパシタであり、
前記抵抗素子の少なくとも1つは、抵抗器であり、
前記一方向性電流素子の少なくとも1つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、PWM相補的、同期、又はその両方である、請求項4に記載のゲートドライバ装置。 - 前記変成器の二次巻線は、センタータップを有し、
前記第1トランジスタは、nチャンネルバイポーラ接合トランジスタであり、前記第2トランジスタは、pチャンネルバイポーラ接合トランジスタであり、そして前記第1トランジスタのエミッタは、前記第2トランジスタのエミッタに接続され、
前記第1及び第2のトランジスタは、BJT又はMOSFETであり、
前記電荷蓄積素子の少なくとも1つは、キャパシタであり、
前記抵抗素子の少なくとも1つは、抵抗器であり、
前記一方向性電流素子の少なくとも1つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、PWM相補的、同期、又はその両方である、請求項5に記載のゲートドライバ装置。 - 前記変成器の二次巻線は、センタータップを有し、
前記第1トランジスタは、nチャンネルバイポーラ接合トランジスタであり、前記第2トランジスタは、pチャンネルバイポーラ接合トランジスタであり、そして前記第1トランジスタのエミッタは、前記第2トランジスタのエミッタに接続され、
前記第1及び第2のトランジスタは、BJT又はMOSFETであり、
前記電荷蓄積素子の少なくとも1つは、キャパシタであり、
前記抵抗素子の少なくとも1つは、抵抗器であり、
前記一方向性電流素子の少なくとも1つは、ダイオードであり、
前記変成器は、絶縁変成器であり、そして
前記変成器の一次巻線への信号は、PWM相補的、同期、又はその両方である、請求項6に記載のゲートドライバ装置。 - 前記変成器は、センタータップをもつ2つの二次巻線を有し、これら2つの二次巻線の各々は、1つのゲートドライバ回路に給電し、そして半ブリッジの2つのスイッチングデバイスの1つを制御し、更に、2つのゲートドライバ回路の一方のプルアップ・プルダウン回路は、その片側から一方向性電流素子を経て電源へ、そして別の側から負荷へ接続され、更に、2つのゲートドライバ回路の他方のプルアップ・プルダウン回路は、その片側から負荷へ、そして別の側から接地点へ接続される、請求項1に記載のゲートドライバ装置。
- 2つの同じ又は2つの異なるゲートドライバ回路が半ブリッジの2つのスイッチングデバイスを制御し、そして前記スイッチングデバイスは、MOSFET又はIGBT(絶縁ゲートバイポーラトランジスタ)である、請求項13に記載のゲートドライバ装置。
- 前記変成器は、4つの二次巻線を有し、各2つの二次巻線を使用して、2つのゲートドライバ回路に給電すると共に、負荷を付勢する1つの半ブリッジを制御し、そして4つの二次巻線が一緒になって1つの全ブリッジを制御する、請求項13に記載のゲートドライバ装置。
- 広範囲なデューティサイクルで動作できる半又は全ブリッジを交互に駆動するためのドライバ回路において、
ある経時変化信号を、異なる属性をもつ別の経時変化信号へ変換する手段と、
トランジスタゲート制御信号をDCオフセットする手段であって、トランジスタの高速ターンオン及びターンオフを生じさせるDCオフセット手段と、
トランジスタゲートをプルアップ又はプルダウンする手段と、
トランジスタゲート制御信号を前記DCオフセット手段へフィードバックする手段であって、トランジスタの動作をスピードアップするようなフィードバック手段と、
前記プルアップ・プルダウン手段が電力スイッチングデバイスのゲートを制御するような構成体と、
を備えたドライバ回路。 - 前記変換手段は、2つの二次巻線を有し、これら2つの二次巻線の各々は、1つのドライバ回路に給電し、そして半ブリッジの2つのスイッチングデバイスの1つを制御し、更に、2つのドライバ回路の一方のプルアップ・プルダウン回路は、その片側からブートストラップダイオードを経て電源へ、そして別の側から負荷へ接続され、更に、2つのドライバ回路の他方のプルアップ・プルダウン回路は、その片側から負荷へ、そして別の側から接地点へ接続される、請求項16に記載のドライバ回路。
- 上部スイッチMOSFET用のブートストラップ回路をもつ半又は全ブリッジのゲートドライバには、1つの電源しか必要とされない、請求項17に記載のドライバ回路。
- 前記変換手段は、4つの二次巻線を有し、各2つの二次巻線を使用して、2つのドライバ回路に給電すると共に、負荷を付勢する1つの半ブリッジを制御し、そして4つの二次巻線が一緒になって1つの全ブリッジを制御する、請求項17に記載のドライバ回路。
- 広範囲なデューティサイクルで動作できる半又は全ブリッジを交互に駆動する方法において、
少なくとも1つの絶縁変成器を使用して、経時変化入力信号を別の経時変化信号へ変換するステップと、
トランジスタの高速ターンオン及びターンオフのためにトランジスタのゲート制御信号をDCオフセットするステップと、
プルアップ・プルダウン回路によりトランジスタスイッチゲートをプルアップ又はプルダウンするステップと、
トランジスタの動作をスピードアップするようにプルアップ・プルダウン制御信号をフィードバックするステップと、
プルアップ・プルダウン動作により電力スイッチングデバイスのゲートを制御するステップと、
を備えた方法。 - 前記変換ステップは、2つの二次巻線及び1つの一次巻線を有する1つの変成器、或いは1つの二次巻線及び1つの一次巻線を各々もつ2つの個別の変成器により遂行され、そして2つの二次巻線の各々を使用して、半ブリッジの2つのスイッチングデバイスの1つを駆動及び制御する、請求項20に記載の方法。
- 前記変換ステップは、4つの二次巻線及び1つの一次巻線を有する1つの変成器により遂行され、各2つの二次巻線を使用して1つの半ブリッジを制御し、そして4つの二次巻線が一緒になって1つの全ブリッジを制御する、請求項21に記載の方法。
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