JP2005151700A - パルストランス型ゲート駆動回路 - Google Patents

Abstract

【課題】ノイズや電圧変動に対する耐性に優れ、デューティ比使用範囲を広く設定可能なゲートトランジスタ駆動用のパルストランス型ゲート駆動回路を提供すること。
【解決手段】パルストランスT１の出力巻線Coのコンデンサ側の端子がハイレベルとなる場合に、トランジスタQ１をオンし、ダイオードD１をオフして、出力巻線Coの電力をトランジスタQ１を通じてスイッチング素子１のゲート電極に供給してスイッチング素子１をオンする。この時、ダイオードD２はオンされるが、その影響がスイッチング素子１のゲート電極に作用するのは、トランジスタQ２のオフにより阻止される。出力巻線Coのコンデンサ側の端子がローレベルとなる場合に、トランジスタQ２をオンし、ダイオードD２をオフして、スイッチング素子１のゲート電荷を出力巻線Coを通じて放電し、スイッチング素子１をオフする。この時、ダイオードD１はオンされるが、その影響がスイッチング素子１のゲート電極に作用するのは、トランジスタQ１のオフにより阻止される。
【選択図】図１

Description

本発明は、MOSトランジスタやIGBTなどの絶縁ゲートを有するトランジスタ（以下、絶縁ゲートトランジスタともいう）のパルストランス型ゲート駆動回路の改良に関する。

絶縁ゲートトランジスタのゲート駆動回路として、たとえば特許文献１に示されるようにパルストランスを用い入出力電気絶縁可能なパルストランス型ゲート駆動回路が知られている。図４にパルストランス型ゲート駆動回路の従来例を示す。パルストランスT1の一次コイルは中間タップ付きコイルにより構成されており、一次側に入力巻線Cｉと、リセット巻線Crとを構成している。トランジスタQ1に一定周期のパルス電圧を印加すると、トランジスタQ１がオンして電流が入力巻線Ciに流れる。これにより、パルストランスT１の二次コイルである出力巻線Coに誘起される電圧がダイオードD２を通じてスイッチング素子１のゲート電極に印加され、スイッチング素子１がターンオンされる。トランジスタQ１をオフすると、パルストランスT１に蓄積された磁気エネルギーにより出力巻線Coに誘起される逆電圧によりトランジスタQ２がターンオンされ、スイッチング素子１がターンオフされる。すなわち、トランジスタQ２はリセットトランジスタとして機能する。なお、パルストランスT１に蓄積された磁気エネルギーは、トランジスタQ１のオフ後、ダイオードD１、リセット巻線Crを通じて一次側電源Vccに回収される。パルストランスT１の蓄積磁気エネルギーの回収方式としては上記以外の方法であってもよい。図５は、スイッチング素子１、２を相補動作させるために、図４に示すパルストランス型ゲート駆動回路を２つ用いた例を示す。
特開平7−213056号公報

しかしながら、上記した図４に示す従来のパルストランス型ゲート駆動回路では、トランジスタQ1のオン期間が短くパルストランスT１へ磁気エネルギーを十分に蓄積できなかった場合，トランジスタQ1のオフ期間途中にパルストランスT１に蓄積した磁気エネルギーが減衰し、出力巻線Coの逆電圧が低下し、トランジスタQ2がオフしてしまう。次に、トランジスタQ１がオンして出力巻線CoからダイオードD２を通じてスイッチング素子１のゲート電極に正電圧が印加されるまでの間、スイッチング素子１のゲート電極がソース電位にクランプされず、フローティング状態となってしまうという欠点があった。

スイッチング素子１のゲート電位にこのようなフローティング状態を生じさせると、このフローティング状態においてノイズなど種々の要因によりソース電位やゲート電位が変動した場合、スイッチング素子１が誤オンしやすくなるという不具合が生じてしまう。

更に、トランジスタQ1のオン期間中にパルストランスT1に蓄積された磁気エネルギーをリセットするためにはスイッチング素子１のターンオフから所定期間だけリセット期間すなわち蓄積磁気エネルギー減衰期間を確保する必要があった。このため、１周期中のトランジスタQ１のオン期間の割合に略相当するスイッチング素子１のデューティ比の可変範囲を０．３〜０．７を超えて拡大することが困難であり、制御の自由度が制限されてしまうという不具合があった。

本発明は、上記問題点に鑑みなされたものであり、ノイズや電圧変動に対する耐性に優れ、デューティ比使用範囲を広く設定可能なゲートトランジスタ駆動用のパルストランス型ゲート駆動回路を提供することをその目的としている。

請求項１記載の発明は、入力パルス電圧が入力巻線Ciに印加されるパルストランスT１と、前記パルストランスT１の出力巻線Coの一端に接続される電荷注入側主電極を有するスイッチング素子１と、主端子の一方がコンデンサC２を通じて前記出力巻線Coの他端に接続され、主端子の他方が前記スイッチング素子１の制御電極に接続されるトランジスタQ１と、主端子の一方がコンデンサC３を通じて前記出力巻線Coの他端に接続され、主端子の他方が前記スイッチング素子１の制御電極に接続されるトランジスタQ２と、前記スイッチング素子１の電荷注入側主電極の電位が陰極に、前記コンデンサC２と前記トランジスタQ１との接続点が陽極となるクランプ素子D1と、
前記スイッチング素子１の電荷注入側主電極の電位が陽極に、前記コンデンサC３と前記トランジスタQ２との接続点が陰極となるクランプ素子D２とを備え、前記トランジスタQ１及び前記クランプ素子D２は、前記入力パルス電圧がハイレベルとなる場合にオンされ、前記トランジスタQ２及び前記クランプ素子D１は、前記入力パルス電圧がローレベルとなる場合にオンされるパルストランス型ゲート駆動回路からなる。

すなわち、このパルストランス型ゲート駆動回路では、パルストランスT１の出力巻線Coのコンデンサ側の端子がハイレベルとなる場合に、トランジスタQ１をオンし、クランプ素子D１をオフして、出力巻線Coの電圧とトランジスタQ2のオン期間中に充電されるコンデンサC2の電圧の和となる電荷注入側主電極の電位に対する正の電圧をトランジスタQ１を通じてスイッチング素子１の制御電極に印加してスイッチング素子１をオンする。この時、クランプ素子D２はオンされコンデンサC3に電荷が蓄積されるが、その影響がスイッチング素子１のゲート電極に作用するのは、トランジスタQ２のオフにより阻止される。

次に、パルストランスT１の出力巻線Coのコンデンサ側の端子がローレベルとなる場合に、トランジスタQ２をオンし、クランプ素子D２をオフして、出力巻線Coの電圧とトランジスタQ1のオン期間中に充電されるコンデンサC3の電圧の和となる電荷注入側主電極の電位に対する負の電圧をトランジスタQ2を通じてスイッチング素子１の制御電極に印加し、スイッチング素子１をオフする。この時、クランプ素子D１はオンされコンデンサC2に電荷が蓄積されるが、その影響がスイッチング素子１のゲート電極に作用するのは、トランジスタQ１のオフにより阻止される。

このようにすれば、スイッチング素子１の制御電極にその電荷注入側主電極電位を基準として正、負の両方向に入力パルス信号の振幅分(Vcc)に巻き数比(n)を乗じた電圧を全デューティ範囲で印加できる。これにより、ノイズや電圧変動に対する耐性に優れ、デューティ比使用範囲を広く設定可能なゲートトランジスタ駆動用のパルストランス型ゲート駆動回路を実現することができる。

好適な態様において、前記入力巻線Ciと直列接続されて前記入力パルス電圧の交流成分を前記入力巻線Ciに印加するコンデンサC１を有する。このようにすれば、パルストランスT１の偏磁を簡単に防止することができる。
好適な態様において、主端子の一方が前記電荷注入側主電極に，主端子の他方が前記コンデンサC２と前記トランジスタQ１との接続点に接続されて、前記入力パルス電圧が停止した場合にのみオンされるるトランジスタQ3を有する。このようにすれば，入力パルスが停止した時にコンデンサC2に充電されていた電荷が放電されるため，入力パルスが停止した後に前記トランジスタQ1がオンした場合にでも，前記スイッチング素子１の誤点弧を防止でき，完全なスイッチング素子１のオフ状態の維持ができる。

好適な態様において、前記スイッチング素子１は電子を主要なキャリアとし、前記トランジスタQ１は、前記スイッチング素子１の前記電荷注入側主電極に接続されるゲート電極をもつPチャンネルMOSトランジスタからなり、前記トランジスタQ２は、前記スイッチング素子１の前記電荷注入側主電極に接続されるゲート電極をもつNチャンネルMOSトランジスタからなる。このようにすれば、トランジスタQ１、Q２をいわゆるゲート接地動作させることができるため、これらトランジスタQ１、Q２の駆動制御回路を省略することができ、回路構成を簡素化することができる。

好適な態様において、前記クランプ素子D１は、アノードが前記スイッチング素子１の電荷注入側主電極に、カソードが前記コンデンサC２と前記トランジスタQ１との接続点に接続されるダイオードからなる。このようにすれば、スイッチング素子１をターンオンするためのトランジスタQ１に接続されるコンデンサC１のトランジスタQ１側の端子電位を簡単にスイッチング素子１の電荷注入側主電極電位近傍にクランプすることができるので、回路構成を簡素化することができる。

好適な態様において、前記クランプ素子D２は、カソードが前記スイッチング素子１の電荷注入側主電極に、アノードが前記コンデンサC３と前記トランジスタQ２との接続点に接続されるダイオードからなる。このようにすれば、スイッチング素子１をターンオフするためのトランジスタQ２に接続されるコンデンサC２のトランジスタQ２側の端子電位を簡単にスイッチング素子１の電荷注入側主電極電位近傍にクランプすることができるので、回路構成を簡素化することができる。
好適な態様において、前記トランジスタQ3は、フォトカプラの2次側トランジスタから構成され，前記フォトカプラの1次側を通じての前記入力パルス電圧の停止信号の入力によりオンする。このようにすれば，フォトカプラ1次側からの前記入力パルス電圧の停止信号をフォトカプラ一次側に入力することで前記スイッチング素子１の停止後の誤点弧を防止できる。
好適な態様において、前記トランジスタQ１、Q２、Q3と前記コンデンサC１、C２と前記クランプ素子D1、D２とを有する第一のトランス二次回路と同一構成を有するとともに、第二のスイッチング素子２のゲート電極に駆動電圧を印加して前記第二のスイッチング素子２を前記スイッチング素子１に対して逆動作させる第二のトランス二次回路と、前記パルストランスT１に装備されて前記第二のトランス二次回路に給電する出力巻線Co’とを備え、前記出力巻線Co’は、前記出力巻線Coが前記第一のトランス二次回路に与える電圧の向きと反対向きの電圧を前記第二のトランス二次回路に与える。このようにすれば、たとえばインバータ回路に用いられるような相補動作する二つのスイッチング素子１、２を単一のパルストランスT１により駆動することができ、ゲート駆動回路の構成を簡素化することができる。

以下、本発明のパルストランス型ゲート駆動回路の好適実施態様を図面を参照して説明する。なお、本発明の技術思想を他の公知の回路構成に適用可能であることは言うまでもない。また、以下の符号は従来技術を説明した図４、図５の符号と無関係である。
[実施例１]

実施例１のパルストランス型ゲート駆動回路を図１を参照して説明する。
（回路構成）
このパルストランス型ゲート駆動回路は、パルストランスT１、トランジスタQ１、Q２、Q3、ダイオードD１、D２、コンデンサC１、C２、C３により構成されている。パルス電圧である入力パルス信号はDCカット用のコンデンサC１を通じてパルストランスT１の入力巻線Ciに印加される。

パルストランスT１の出力巻線Coの一端は、パワーMOSトランジスタ（IGBTでもよい）からなるスイッチング素子１のソース電極に接続され、出力巻線Coの他端は、コンデンサC２、トランジスタQ１を順次介してスイッチング素子１のゲート電極に接続されている。同様に、出力巻線Coの他端は、コンデンサC３、トランジスタQ２を順次介してスイッチング素子１のゲート電極に接続されている。コンデンサC２とトランジスタQ１との接続点はダイオードD１のカソードに接続され、ダイオードD１のアノードは、スイッチング素子１のソース電極に接続されている。同様に、コンデンサC３とトランジスタQ２との接続点はダイオードD２のアノードに接続され、ダイオードD２のカソードは、スイッチング素子１のソース電極に接続されている。トランジスタQ3の主端子の一方はスイッチング素子１のソース電極に、その主端子の他方は前記コンデンサC２と前記トランジスタQ１との接続点に接続され、トランジスタQ3は、パルストランスT1への入力パルス電圧が停止した場合にのみオンされる。トランジスタQ１はゲート電極が出力巻線Coの一端に接続されたPチャンネルMOSトランジスタであり、トランジスタQ２はゲート電極が出力巻線Coの一端に接続されたNチャンネルMOSトランジスタにより構成されている。トランジスタQ3は、1次側の信号によりオン・オフ可能なフォトカプラ2次側のトランジスタにより構成されている。
（スイッチング素子１のターンオン動作）
パルストランスT１に入力される入力パルス信号（入力パルス電圧ともいう）は方形波であり、その交流成分がコンデンサC１により抽出されてパルストランスT１の入力巻線Ciに印加される。入力パルス電圧がハイレベルとなると、出力巻線Coの他端（コンデンサC２側）の電位がスイッチング素子１のソース電位を基準としてハイレベルとなり、コンデンサC２とトランジスタQ１との接続点の電位は上昇する。この時、ダイオードD１は逆バイアスされ、オンしない。これにより、PチャンネルトランジスタであるトランジスタQ１のソース電位が上昇し、トランジスタQ１がターンオンし、出力巻線Coの他端のハイレベル電位とスイッチング素子１のターンオフ期間中に充電されたコンデンサC2の電位の和が、スイッチング素子１のゲート電極にソース基準としてプラスの電圧として印加されてスイッチング素子１がターンオンする。また、出力巻線Coの他端電位の上記上昇により、コンデンサC３とトランジスタQ２との接続点電位が上昇しようとするが、コンデンサC３とトランジスタQ２との接続点電位は、ダイオードD２のオンによりスイッチング素子１のソース電位＋ダイオードD１の電圧降下量ΔVd（０．７V程度）に維持される。いずれにせよ、トランジスタQ２は上記電位上昇によりオンしない。このとき，コンデンサC3は出力巻線Coの両端にかかる電位に充電される。電位の向きとしては，トランジスタQ2とダイオードD2の接続点を基準としてコンデンサC3と出力巻線Coの接続点方向に電位が高くなる。
（スイッチング素子１のターンオフ動作）
入力パルス電圧がローレベルとなると、出力巻線Coの他端（コンデンサC３側）の電位がスイッチング素子１のソース電位を基準としてローレベルとなり、コンデンサC２とトランジスタQ１との接続点の電位は低下する。この電位低下は、ダイオードD１により、スイッチング素子１のソース電位からダイオードD１の電位低下量ΔVd（０．７V程度）低い値に維持される。これにより、トランジスタQ１のソース／ゲート間電圧は、ΔVdだけ逆バイアスされた水準に維持され、トランジスタQ１がターンオフされる。このとき，コンデンサC2は出力巻線Coの両端にかかる電位に充電される。電位の向きとしては，トランジスタQ1とダイオードD1の接続点を基準としてコンデンサC2と出力巻線Coの接続点方向に電位が低くなる。また、出力巻線Coの上記他端電位の低下により、コンデンサC３とトランジスタQ２との接続点電位が低下する。この時、ダイオードD２は逆バイアスされ、オンしない。これにより、NチャンネルトランジスタであるトランジスタQ２のソース電位が低下し、トランジスタQ２がターンオンし、出力巻線Coの電位とスイッチング素子１のターンオン期間中に充電されたコンデンサC3の電位との和が、スイッチング素子１のゲート電極にソース基準としてマイナス電圧として印加されてスイッチング素子１がターンオフする。

図１に示すパルストランス型ゲート駆動回路の各部電圧の波形を図２に示す。
（スイッチング素子１の停止時）
スイッチング素子１の停止時，すなわちパルストランスT1への入力パルス信号が停止した場合，入力パルス電圧がローレベルになることから，スイッチング素子１はトランジスタQ２を通じてスイッチング素子１のゲート電極に速やかにスイッチング素子１のソース電位を基準としてローベルとなる逆バイアス電圧を印加することができる。しかしこの間にもコンデンサC2にコンデンサC2とトランジスタQ1の接続点を正方向とする電位が蓄積される。出力巻線Coの電位が零になると，PチャンネルトランジスタであるトランジスタQ１のソース電位がコンデンサC2に充電された電位分上昇し、トランジスタQ１がターンオンしてスイッチング素子１がオンする場合がありうる。そこで入力パルス信号停止時にトランジスタQ3をオンし，コンデンサC2に蓄積された電荷を放電しておき，停止後のスイッチング素子１の誤点弧を防止し，完全なスイッチング素子１のオフ状態の維持ができる。

（作用効果）
この実施例のパルストランス型ゲート駆動回路によれば以下の作用効果が生じる。

まず、出力巻線Coが発生する電圧は、入力巻線Ciに印加される入力パルス電圧の交流成分を直接反映し、かつ、矩形波である入力パルス電圧のハイレベル時にはトランジスタQ１がオン状態となり、ローレベル時にはトランジスタQ２がオン状態となる。つまり、パルストランスT１の入力巻線Ciは、コンデンサC１を通じて入力側回路（図示せず）に接続され、出力巻線CoもコンデンサC２、C3を通じてスイッチング素子１のゲート電極に接続されるので、言い換えれば、パルストランスT１のすべてのコイルはコンデンサを通じて外部回路に容量接続されているために、パルストランスT１に直流電流が流れて偏磁することがない。

次に、トランジスタQ１のオフ時にコンデンサC２とトランジスタQ１との接続点の電位低下は電圧クランプ素子としてのダイオードD１によりスイッチング素子１のソース電位よりも大きく低下することがなく、同様にトランジスタQ２のオフ時にコンデンサC３とトランジスタQ２との接続点の電位低下は電圧クランプ素子としてのダイオードD２によりスイッチング素子１のソース電位よりも大きく上昇することがない。これにより、これら接続点の寄生容量に大きな電荷が蓄電されることがなく、その結果、この蓄電電荷により、トランジスタQ１及びトランジスタQ２の次のターンオン時におけるスイッチング素子１のゲート電位変化が遅れるのを抑止することができる。

次に、入力パルス電圧がローベルとなれば、トランジスタQ２を通じてスイッチング素子１のゲート電極に速やかにスイッチング素子１のソース電位を基準としてローベルとなる逆バイアス電圧を印加することができ、スイッチング素子１のソース電位などが変動したとしてもスイッチング素子１の誤オンを簡単、確実に阻止することができる。

次に、図４のごとき従来のパルストランス型ゲート駆動回路に比べて、パルストランスT１はリセット巻線Crを必要とせず、パルストランスT１をその分、小型軽量化することができる。

次に、上記した図４に示す従来のパルストランス型ゲート駆動回路に比較して、パルストランスT１の蓄積磁気エネルギーを用いてスイッチング素子１のゲートに負電圧すなわち逆バイアス電圧を発生するのではなく、上記したように、出力巻線Coのローレベルの出力電圧をトランジスタQ２を通じてスイッチング素子１のゲート電極に直接印加するため、パルストランスT１の磁気エネルギー蓄積や減衰に無関係にスイッチング素子１のデューティ比を0.1以下や0.9以上も含め広く設定することができ、使い勝手に優れる。

次に，パルストランス出力巻線Coの両端電圧はデューティ比によりハイレベル側の振幅，ローレベル側の振幅が大きく変動するにもかかわらず，スイッチング素子１のゲート電極に印加される電圧はデューティによらず図２に示されるようにハイレベル側，ローレベル側ともに入力パルス電圧の振幅にパルストランスT1の巻数比nを乗じた一定電圧値となりスイッチング素子１へデューティによらない一定のゲート電圧を印加でき，安定したスイッチング特性が実現できる。
[実施例２]

実施例２のパルストランス型ゲート駆動回路を図１を参照して説明する。
（回路構成）
このパルストランス型ゲート駆動回路は、実施例１で説明したトランス二次回路（出力巻線Co、トランジスタQ１、Q２、Q3、ダイオードD１、D２、コンデンサC２、C３）Aに加えて、スイッチング素子２を駆動するための第二のトランス二次回路（出力巻線Co’、トランジスタQ１’、Q２’、Q3’、ダイオードD１’、D２’、コンデンサC２’、C３’）Bを追加したものである。したがって、パルストランスT１’は、入力巻線Ciと出力巻線Co、Co'をもつ。第二のトランス二次回路Bは、第一のトランス二次回路Aと原理的に同一の回路構成をもつが、その動作は逆となる。

スイッチング素子２は、スイッチング素子１と直列接続されてスイッチング素子１に対して相補動作する。スイッチング素子１の他端は所定電位の直流電源（図示せず）のハイレベル端に、スイッチング素子２の他端はこの直流電源のローベル端に接続されている。スイッチング素子１、２からなるこの種の相補回路は、通常、インバータ回路などに多用されている。

したがって、スイッチング素子２は、入力パルス電圧がローレベルの時にターンオンし、ハイレベルの時にターンオフする。以下、トランス二次回路Bの動作を詳しく説明する。

（スイッチング素子２のターンオフ動作）
パルストランスT１’に入力される入力パルス電圧がハイレベルとなると、出力巻線Co’の他端電位がローレベルとなる。これにより、トランジスタQ１’は入力パルス電圧がローレベルとなった場合のトランジスタQ１と同じ動作を行い、トランジスタQ２’は入力パルス電圧がローレベルとなった場合のトランジスタQ２と同じ動作を行う。これにより、スイッチング素子２のゲート電極にはそのソース電圧よりも低いローレベル電位に維持され、スイッチング素子２はオフされる。

パルストランスT１’に入力される入力パルス電圧がローレベルとなると、出力巻線Co’の他端電位がハイレベルとなる。これにより、トランジスタQ１’は入力パルス電圧がハイレベルとなった場合のトランジスタQ１と同じ動作を行い、トランジスタQ２’は入力パルス電圧がハイレベルとなった場合のトランジスタQ２と同じ動作を行う。これにより、スイッチング素子２のゲート電極にはそのソース電圧よりも十分に高いハイレベル電位が印加され、スイッチング素子２はオンされる。すなわち、トランス二次回路Aと同一回路構成をもつトランス二次回路Bは、出力巻線Coに対して巻き方向が反対となっている出力巻線Co’をもつため、スイッチング素子２をスイッチング素子１に対して反対動作させることができる，二つのスイッチング素子が同時オン状態となることはない。

また、この実施例によれば、一つのパルストランスT１’により、二つのスイッチング素子１、２を相補駆動させることができ、回路構成の簡素化、軽量化を図ることもできる。（変形態様）
上記実施例では、クランプ素子として接合ダイオードを用い、トランジスタとしてMOSトランジスタを用いたが、本発明の動作にとって必須の基本機能が同等である他の公知素子を用いることは当然可能である。

本発明の実施例１を示す回路図である。 図１に示すパルストランス型ゲート駆動回路の各部電圧波形を示す図である。 実施例２を示す回路図である。 従来のパルストランス型ゲート駆動回路の一例を示す回路図である。 従来のパルストランス型ゲート駆動回路の他例を示す回路図である。

符号の説明

Ｔ１ パルストランス
Q１ トランジスタ
Q２ トランジスタ
Q３ トランジスタ
D１ ダイオード
D２ ダイオード
C１ コンデンサ
C２ コンデンサ
C３ コンデンサ
１ スイッチング素子
２ スイッチング素子

Claims (8)

1. 入力パルス電圧が入力巻線Ciに印加されるパルストランスT１と、
   前記パルストランスT１の出力巻線Coの一端に接続される電荷注入側主電極を有するスイッチング素子１と、主端子の一方がコンデンサC２を通じて前記出力巻線Coの他端に接続され、主端子の他方が前記スイッチング素子１の制御電極に接続されるトランジスタQ１と、主端子の一方がコンデンサC３を通じて前記出力巻線Coの他端に接続され、主端子の他方が前記スイッチング素子１の制御電極に接続されるトランジスタQ２と、
   前記スイッチング素子１の電荷注入側主電極の電位が陰極に，前記コンデンサC２と前記トランジスタQ１との接続点が陽極となるクランプ素子D1と、
   前記スイッチング素子１の電荷注入側主電極の電位が陽極に，前記コンデンサC３と前記トランジスタQ２との接続点が陰極となるクランプ素子D２とを備え、
   前記トランジスタQ１及び前記クランプ素子D２は、前記入力パルス電圧がハイレベルとなる場合にオンされ、前記トランジスタQ２及び前記クランプ素子D１は、前記入力パルス電圧がローレベルとなる場合にオンされることを特徴とするパルストランス型ゲート駆動回路。
2. 請求項１記載のパルストランス型ゲート駆動回路において、
   前記入力巻線Ciと直列接続されて前記入力パルス電圧の交流成分を前記入力巻線Ciに印加するコンデンサC１を有することを特徴とするパルストランス型ゲート駆動回路。
3. 請求項２記載のパルストランス型ゲート駆動回路において、
   主端子の一方が前記電荷注入側主電極に，主端子の他方が前記コンデンサC２と前記トランジスタQ１との接続点に接続されて、前記入力パルス電圧が停止した場合にのみオンされるるトランジスタQ3を有することを特徴とするパルストランス型ゲート駆動回路。
4. 請求項３記載のパルストランス型ゲート駆動回路において、
   前記スイッチング素子１は電子を主要なキャリアとし、
   前記トランジスタQ１は、前記スイッチング素子１の前記電荷注入側主電極に接続されるゲート電極をもつPチャンネルMOSトランジスタからなり、
   前記トランジスタQ２は、前記スイッチング素子１の前記電荷注入側主電極に接続されるゲート電極をもつNチャンネルMOSトランジスタからなることを特徴とするパルストランス型ゲート駆動回路。
5. 請求項４記載のパルストランス型ゲート駆動回路において、
   前記クランプ素子D１は、アノードが前記スイッチング素子１の電荷注入側主電極に、カソードが前記コンデンサC２と前記トランジスタQ１との接続点に接続されるダイオードからなることを特徴とするパルストランス型ゲート駆動回路。
6. 請求項５記載のパルストランス型ゲート駆動回路において、
   前記クランプ素子D２は、カソードが前記スイッチング素子１の電荷注入側主電極に、アノードが前記コンデンサC３と前記トランジスタQ２との接続点に接続されるダイオードからなることを特徴とするパルストランス型ゲート駆動回路。
7. 請求項６記載のパルストランス型ゲート駆動回路において、
   前記トランジスタQ3は、フォトカプラの2次側トランジスタから構成され，前記フォトカプラの1次側を通じての前記入力パルス電圧の停止信号の入力によりオンすることを特徴とするパルストランス型ゲート駆動回路。
8. 請求項１乃至７のいずれか記載のパルストランス型ゲート駆動回路において、
   前記トランジスタQ１、Q２と前記コンデンサC１、C２と前記クランプ素子D1、D２とを有する第一のトランス二次回路と同一構成を有するとともに、第二のスイッチング素子２のゲート電極に駆動電圧を印加して前記第二のスイッチング素子２を前記スイッチング素子１に対して逆動作させる第二のトランス二次回路と、
   前記パルストランスT１に装備されて前記第二のトランス二次回路に給電する出力巻線Co’とを備え、前記出力巻線Co’は、前記出力巻線Coが前記第一のトランス二次回路に与える電圧の向きと反対向きの電圧を前記第二のトランス二次回路に与えることを特徴とするパルストランス型ゲート駆動回路。

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