JP2017099261A - Ａｃ／ｄｃコンバータ、駆動回路 - Google Patents

Abstract

【課題】中・大電力適用時にも高効率で交流入力電圧を直流出力電圧に直接変換する。【解決手段】ＡＣ／ＤＣコンバータ１は、交流電源ＰＷに接続された一次巻線１１及びこれに電磁結合された二次巻線１２を含むトランス１０と、一次巻線１１に直列接続された双方向スイッチ２０と、双方向スイッチ２０に並列接続または直列接続された共振コンデンサ３０と、二次巻線１２に生じる誘起電圧を全波整流する全波整流回路４０と、全波整流回路４０の出力を平滑する平滑コンデンサ５０と、双方向スイッチ２０をオン／オフさせる制御回路７０を有する。トランス１０は、漏れインダクタンス１１ｘを持つリーケージトランスないしは共振トランスである。ＡＣ／ＤＣコンバータ１は、二次巻線１２からフォワード電圧とフライバック電圧の双方を取り出すことにより、交流電源ＰＷから供給される交流入力電圧Ｖｉを直流出力電圧Ｖｏに直接変換する。【選択図】図１Ａ

Description

本発明は、ＡＣ／ＤＣコンバータ、駆動回路に関する。

＜第１の背景技術＞
近年、交流入力電圧を直流出力電圧に直接変換することのできるＡＣ／ＤＣコンバータが提案されている（例えば、特許文献１や特許文献２を参照）。

＜第２の背景技術＞
また、近年、共振コンデンサを用いてソフトスイッチング機能を実現した絶縁型のＡＣ／ＤＣコンバータが提案されている（例えば、特許文献２を参照）。

＜第３の背景技術＞
また、従来より、一次側からパルストランスを介して二次側の制御ＩＣに制御信号を送り、制御ＩＣを用いて二次側のスイッチ素子をオン／オフさせる駆動回路が知られている（例えば、特許文献３を参照）。

特許第５００７９６６号明細書 特開２０１１−１９３７０９号公報 特開２０１１−２５９６７３号公報

＜第１の背景技術に関する課題＞
しかしながら、上記従来のＡＣ／ＤＣコンバータは、フライバック電圧の絶対値がフォワード電圧の波高値の絶対値よりも大きくなるようにオンとオフの比を選ぶことにより、フライバック電圧のみを出力として取り出す構成とされていた。そのため、絶縁トランスの二次巻線に生じるピーク電流が大きくなる、というフライバック方式の欠点が解消されておらず、特に、中・大電力（例えば１００Ｗ以上）を取り扱うアプリケーションの電源として不向きであった。

また、上記従来のＡＣ／ＤＣコンバータでは、その起動時や負荷短絡時などにおいて、フライバック電圧の絶対値がフォワード電圧の波高値の絶対値よりも小さい状態となり得る。このような状態に陥ると、意図しないフォワード動作が生じて二次側に過大な電流が流れてしまうので、異常発熱や素子破壊などを招くおそれがあった。

本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、中・大電力適用時にも高効率で交流入力電圧を直流出力電圧に直接変換することのできるＡＣ／ＤＣコンバータを提供することを第１の目的とする。

＜第２の背景技術に関する課題＞
トランスの励磁エネルギがゼロになると、共振コンデンサの両端間電圧は共振しながら下がり始める。そこで、上記従来のＡＣ／ＤＣコンバータは、トランスの励磁エネルギがゼロになるポイントを検出し、その検出信号を一定の遅延時間だけ遅らせてスイッチング駆動信号を生成する構成とされていた。

しかしながら、トランスの励磁エネルギがゼロになってから共振コンデンサの両端間電圧が０Ｖになるまでの所要時間は、一周期毎の入出力状態に左右されるので、常に一定の長さにはならない。

そのため、遅延時間が一定の長さに設定されていた上記従来のＡＣ／ＤＣコンバータでは、スイッチング駆動タイミングに誤差が生じるので、正確にソフトスイッチングを行うことができずに変換効率が悪化する、という課題があった。

また、上記従来のＡＣ／ＤＣコンバータでは、遅延回路や外付け抵抗などが必要となるので回路規模が大きくなる、という課題もあった。

本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、簡易かつ正確にソフトスイッチング機能を実現することのできるＡＣ／ＤＣコンバータを提供することを第２の目的とする。

＜第３の背景技術に関する課題＞
上記従来の駆動回路では、パルストランスの二次巻線にオンパルスまたはオフパルスを出力している間、パルストランスの一次巻線に駆動電圧を与え続けなければならない。そのため、一次巻線に流れる駆動電流が時間と共に増え続けるので、消費電流が大きいという課題があった。

また、二次側のスイッチ素子を駆動するに際して、二次巻線に現れる誘起電圧の立上り時間ないしは立下り時間を短縮して応答性を高めようとすると、スイッチ素子（例えばＭＯＳＦＥＴ）のゲート・ソース間に付随する寄生コンデンサを急峻に充放電する必要がある。そのためには、一次巻線のインダクタンスを引き下げねばならず、必然的に駆動電流が大きくなる。このように、上記従来の駆動回路では、消費電流の低減と応答性の向上が相反するという課題もあった。

また、二次側で高耐圧のスイッチ素子（ＳｉＣパワーデバイスなど）を用いるアプリケーションでは、スイッチ素子のゲート電圧を一次側の電源電圧よりも高めなければならない場合が多い。そのため、一次巻線のインダクタンスをより引き下げる必要があるので、上記の課題がより顕在化する。

本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、消費電流の低減と応答性の向上を両立することのできる駆動回路を提供することを第３の目的とする。

＜第１の背景技術に関する課題を解決するための手段＞
本明細書中に開示されているＡＣ／ＤＣコンバータは、交流電源に接続された一次巻線及びこれに電磁結合された二次巻線を含むトランスと、前記一次巻線に直列接続された双方向スイッチと、前記双方向スイッチに並列接続又は直列接続された共振コンデンサと、前記二次巻線に生じる誘起電圧を全波整流する全波整流回路と、前記全波整流回路の出力を平滑する平滑コンデンサと、前記双方向スイッチをオン／オフさせる制御回路と、を有し、前記トランスは、漏れインダクタンスを持つリーケージトランスないしは共振トランスであり、前記二次巻線からフォワード電圧とフライバック電圧の双方を取り出すことにより、前記交流電源から供給される交流入力電圧を直流出力電圧に直接変換する構成（第１の構成）とされている。

上記第１の構成から成るＡＣ／ＤＣコンバータは、前記一次巻線、前記二次巻線、若しくは、その両方に接続されたコイルをさらに有する構成（第２の構成）にするとよい。

また、本明細書中に開示されているＡＣ／ＤＣコンバータは、交流電源に接続された一次巻線及びこれに電磁結合された二次巻線を含むトランスと、前記一次巻線に直列接続された双方向スイッチと、前記双方向スイッチに並列接続または直列接続された共振コンデンサと、前記二次巻線に生じる誘起電圧を全波整流する全波整流回路と、前記全波整流回路の出力を平滑する平滑コンデンサと、前記双方向スイッチをオン／オフさせる制御回路と、前記一次巻線、前記二次巻線、若しくは、その両方に接続されたコイルと、を有し、前記二次巻線からフォワード電圧とフライバック電圧の双方を取り出すことにより、前記交流電源から供給される交流入力電圧を直流出力電圧に直接変換する構成（第３の構成）とされている。

なお、上記第２または第３の構成から成るＡＣ／ＤＣコンバータにおいて、前記コイルは、前記一次巻線に直列接続されている構成（第４の構成）にするとよい。

また、上記第２または第３の構成から成るＡＣ／ＤＣコンバータにおいて、前記コイルは、前記二次巻線のセンタータップと二次側コモンとの間に接続されている構成（第５の構成）にするとよい。

また、上記第２または第３の構成から成るＡＣ／ＤＣコンバータにおいて、前記コイルは、前記全波整流回路の出力端と前記直流出力電圧の出力端との間に接続されている構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成るＡＣ／ＤＣコンバータは、ｎ２／ｎ１≧Ｖ２／（Ｖ１ｍａｘ×Ｋ）（ただし、ｎ１：前記一次巻線の巻数、ｎ２：前記二次巻線の巻数、Ｖ１ｍａｘ：前記一次巻線の最大印加電圧、Ｖ２：前記二次巻線の印加電圧、Ｋ：前記トランスの結合係数）が成立している構成（第７の構成）にするとよい。

また、上記第１〜第７いずれかの構成から成るＡＣ／ＤＣコンバータにおいて、前記制御回路は、前記共振コンデンサの両端間電圧がゼロとなるタイミングで前記双方向スイッチをオンさせる構成（第８の構成）にするとよい。

また、上記第１〜第８いずれかの構成から成るＡＣ／ＤＣコンバータにおいて、前記制御回路は、力率が１に近付くように前記双方向スイッチを駆動する構成（第９の構成）にするとよい。

また、上記第１〜第９いずれかの構成から成るＡＣ／ＤＣコンバータにおいて、前記制御回路は、パルストランスを介して前記双方向スイッチを駆動する構成（第１０の構成）にするとよい。

＜第２の背景技術に関する課題を解決するための手段＞
また、本明細書中に開示されているＡＣ／ＤＣコンバータは、交流電源に接続された一次巻線及びこれに電磁結合された二次巻線を含むトランスと、前記一次巻線に直列接続された双方向スイッチと、前記双方向スイッチに並列接続または直列接続された共振コンデンサと、前記双方向スイッチの両端間電圧を容量分圧して分圧電圧を生成する容量分圧回路と、前記分圧電圧がゼロとなるタイミングで前記双方向スイッチをオンさせる制御回路と、を有する構成（第１１の構成）とされている。

第１１の構成から成るＡＣ／ＤＣコンバータにおいて、前記容量分圧回路は、前記共振コンデンサに直列接続された第１コンデンサを含み、前記共振コンデンサと前記第１コンデンサとの接続ノードから前記分圧電圧を出力する構成（第１２の構成）にするとよい。

また、第１１の構成から成るＡＣ／ＤＣコンバータにおいて、前記容量分圧回路は、前記双方向スイッチの両端間で互いに直列接続された第１コンデンサと第２コンデンサを含み、前記第１コンデンサと前記第２コンデンサとの接続ノードから前記分圧電圧を出力する構成（第１３の構成）にするとよい。

また、第１２または第１３の構成から成るＡＣ／ＤＣコンバータにおいて、前記第１コンデンサの一端は、前記制御回路の基準電位端に接続されている構成（第１４の構成）にするとよい。

また、第１４の構成から成るＡＣ／ＤＣコンバータにおいて、前記容量分圧回路は、前記第１コンデンサに並列接続された放電スイッチをさらに含む構成（第１５の構成）にするとよい。

また、第１５の構成から成るＡＣ／ＤＣコンバータにおいて、前記制御回路は、前記双方向スイッチと同期して前記放電スイッチをオン／オフさせる構成（第１６の構成）にするとよい。

また、第１１〜第１６いずれかの構成から成るＡＣ／ＤＣコンバータは、前記トランスとして、漏れインダクタンスを持つリーケージトランスないしは共振トランスを有し、前記二次巻線からフォワード電圧とフライバック電圧の双方を取り出すことにより、前記交流電源から供給される交流入力電圧を直流出力電圧に直接変換する構成（第１７の構成）にするとよい。

また、第１１〜第１６何れかの構成から成るＡＣ／ＤＣコンバータは、前記一次巻線、前記二次巻線、若しくは、その両方に接続されたコイルをさらに有し、前記二次巻線からフォワード電圧とフライバック電圧の双方を取り出すことにより、前記交流電源から供給される交流入力電圧を直流出力電圧に直接変換する構成（第１８の構成）にするとよい。

また、第１１〜第１８いずれかの構成から成るＡＣ／ＤＣコンバータにおいて、前記制御回路は、力率が１に近付くように前記双方向スイッチを駆動する構成（第１９の構成）にするとよい。

また、第１１〜第１９いずれかの構成から成るＡＣ／ＤＣコンバータにおいて、前記制御回路は、パルストランスを介して前記双方向スイッチを駆動する構成（第２０の構成）にするとよい。

＜第３の背景技術に関する課題を解決するための手段＞
また、本明細書中に開示されている駆動回路は、パルストランスの二次巻線に現れる誘起電圧に応じてＭＯＳスイッチのゲート・ソース間に付随する寄生コンデンサを充放電することにより、前記ＭＯＳスイッチをオン／オフさせるものであって、アノードが前記二次巻線の第１タップに接続されてカソードが前記ＭＯＳスイッチのゲートに接続されたダイオードと、ソースが前記二次巻線の第１タップに接続されてドレインが前記ＭＯＳスイッチのゲートに接続されてゲートが前記二次巻線の第２タップに接続されたＮＭＯＳＦＥＴと、を有する構成（第２１の構成）とされている。

なお、第２１の構成から成る駆動回路は、前記二次巻線の第１タップと第２タップとの間に直列接続された第１抵抗と第２抵抗をさらに有し、前記ＮＭＯＳＦＥＴのゲートが前記二次巻線の第２タップに代えて前記第１抵抗と前記第２抵抗との接続ノードに接続された構成（第２２の構成）にするとよい。

また、第２１または第２２の構成から成る駆動回路は、ソースが前記ＭＯＳスイッチのゲートに接続されてドレインが前記二次巻線の第２タップに接続されたＰＭＯＳＦＥＴをさらに有し、前記ＮＭＯＳＦＥＴのドレインが前記ＭＯＳスイッチのゲートに代えて前記ＰＭＯＳＦＥＴのゲートに接続された構成（第２３の構成）にするとよい。

また、第２３の構成から成る駆動回路は、前記ＰＭＯＳＦＥＴのゲート・ソース間に接続された第１コンデンサをさらに有する構成（第２４の構成）にするとよい。

また、第２３または第２４の構成から成る駆動回路は、前記ＰＭＯＳＦＥＴのゲート・ソース間に接続された第３抵抗をさらに有する構成（第２５の構成）にするとよい。

また、第２１〜第２５いずれかの構成から成る駆動回路は、前記ＮＭＯＳＦＥＴのドレインに接続された第４抵抗をさらに有する構成（第２６の構成）にするとよい。

また、第２１〜第２６いずれかの構成から成る駆動回路は、前記ＭＯＳスイッチのゲート・ソース間に接続された第５抵抗をさらに有する構成（第２７の構成）にするとよい。

また、第２１〜第２７いずれかの構成から成る駆動回路は、前記ＭＯＳスイッチのゲート・ソース間に接続された第２コンデンサをさらに有する構成（第２８の構成）にするとよい。

また、第２１〜第２８いずれかの構成から成る駆動回路において、前記パルストランスの一次巻線に印加される制御電圧は、前記寄生コンデンサを充放電するために必要となる最小限のパルス幅に設定されている構成（第２９の構成）にするとよい。

また、第２１〜第２９いずれかの構成から成る駆動回路において、前記パルストランスの一次巻線は、フルブリッジ型の信号出力部を用いてパルス駆動される構成（第３０の構成）にするとよい。

＜第１の効果＞
本明細書中に開示されているＡＣ／ＤＣコンバータであれば、中・大電力適用時にも高効率で交流入力電圧を直流出力電圧に直接変換することが可能となる。

＜第２の効果＞
また、本明細書中に開示されているＡＣ／ＤＣコンバータであれば、簡易かつ正確にソフトスイッチング機能を実現することが可能となる。

＜第３の効果＞
また、本明細書中に開示されている駆動回路であれば、消費電流の低減と応答性の向上を両立することが可能となる。

ＡＣ／ＤＣコンバータの第１実施形態を示す回路図 ＡＣ／ＤＣコンバータの第１変形例を示す回路図 ＡＣ／ＤＣコンバータの第２変形例を示す回路図 トランスの等価回路図 トランスの入出力比と巻線比との関係を説明するための模式図 交流入力電圧と動作モードとの関係を示す模式図 第１動作モードでのスイッチオン期間における電流経路を示す回路図 第１動作モードでのスイッチオフ期間における電流経路を示す回路図 第１動作モードでの電流挙動を示す波形図 第２動作モードでのスイッチオン期間における電流経路を示す回路図 第２動作モードでのスイッチオフ期間における電流経路を示す回路図 第２動作モードでの電流挙動を示す波形図 ＡＣ／ＤＣコンバータの第２実施形態を示す回路図 ＡＣ／ＤＣコンバータの第３実施形態を示す回路図 第２動作モードでの電流挙動を示す波形図 ＡＣ／ＤＣコンバータの第４実施形態を示す回路図 ＡＣ／ＤＣコンバータの第５実施形態を示す回路図 双方向スイッチの一構成例を示す回路図 容量分圧回路の第１実施例を示す回路図 電圧共振波形の一例を示す波形図 分圧波形の一例を示す波形図 容量分圧回路の第２実施例を示す回路図 駆動回路の第１実施例を示す回路図 第１実施例における各部の電圧挙動を示す波形図 ゲート駆動動作の一例を示すタイミングチャート 駆動回路の第２実施例を示す回路図 駆動回路の第３実施例を示す回路図 第３実施例における各部の電圧挙動を示す波形図 駆動回路の第４実施例を示す回路図 駆動回路の第５実施例を示す回路図 駆動回路の第６実施例を示す回路図 駆動回路の第７実施例を示す回路図 駆動回路の第８実施例を示す回路図

＜第１実施形態＞
図１ＡはＡＣ／ＤＣコンバータの第１実施形態を示す回路図である。本実施形態のＡＣ／ＤＣコンバータ１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、交流電源ＰＷから供給される交流入力電圧Ｖｉを直流出力電圧Ｖｏに直接変換して負荷Ｚに供給する電源装置であり、トランス１０と、双方向スイッチ２０と、共振コンデンサ３０と、全波整流回路４０と、平滑コンデンサ５０と、帰還回路６０と、制御回路７０と、センス抵抗８０と、電力フューズ９０と、フィルタ回路１００と、を有する。

トランス１０は、一次回路系１ｐに設けられた一次巻線１１と、二次回路系１ｓに設けられて一次巻線１１に磁気結合された二次巻線１２と、を含む。一次巻線１１の第１タップＴ１１は、フィルタ回路１００と電力フューズ９０を介して交流電源ＰＷの第１端に接続されている。一次巻線１１の第２タップＴ１２は、双方向スイッチ２０、センス抵抗８０、及び、フィルタ回路１００を介して交流電源ＰＷの第２端に接続されている。二次巻線１２の第１タップＴ２１と第２タップＴ２２は、それぞれ、全波整流回路４０を介して直流出力電圧Ｖｏの出力端（＝負荷Ｚの第１端）に接続されている。二次巻線１２のセンタータップＴ２３は、二次側コモンＧＮＤ２（＝負荷Ｚの第２端）に接続されている。

特に、本実施形態のＡＣ／ＤＣコンバータ１では、トランス１０として、漏れインダクタンス１１ｘを持つリーケージトランスないしは共振トランスが用いられている（その理由については後述）。なお、本図では、図示の便宜上、漏れインダクタンス１１ｘが一次巻線１１の第１タップＴ１１側に付随しているものとして描写されている。

双方向スイッチ２０の第１端は、一次巻線１１の第２タップＴ１２に接続されている。双方向スイッチ２０の第２端は、センス抵抗８０の第１端と一次側コモンＧＮＤ１にそれぞれ接続されている。このようにして接続された双方向スイッチ２０は、制御回路７０から入力される制御信号Ｓｃｔｒｌに応じて、一次巻線１１に流れる一次電流Ｉ１をオン／オフするための出力スイッチとして機能する。

共振コンデンサ３０は、双方向スイッチ２０に並列接続されており、トランス１０の一次巻線１１及び漏れインダクタンス１１ｘと共に、ＬＬＣ共振回路を形成している。従って、トランス１０としてリーケージトランスないしは共振トランスを用いたことに伴い、一次巻線１１から二次巻線１２に供給されない余剰エネルギが生じても、これを回生して利用することができるので、ＡＣ／ＤＣコンバータ１の変換効率を低下させずに済む。

また、共振コンデンサ３０を設けることにより、双方向スイッチ２０のオフ時におけるトランス１０のエネルギ変動が緩やかとなる。従って、従来必須とされていたスナバ回路等のサージ吸収素子が不要となる上、高調波成分も軽減することが可能となる。

なお、共振コンデンサ３０の接続位置については、図１Ｂで示したように、双方向スイッチ２０に直列接続する構成（＝共振コンデンサ３０をトランス１０の一次巻線１１に並列接続する構成）としてもよいし、図１Ｃで示したように、双方向スイッチ２０に並列接続される共振コンデンサ３０ａと、双方向スイッチ２０に直列接続される共振コンデンサ３０ｂの双方を有する構成としてもよい。

全波整流回路４０は、二次巻線１２に生じる誘起電圧（＝フライバック電圧ないしはフォワード電圧、詳細は後述）を全波整流する回路部であり、ダイオード４１及び４２を含む。ダイオード４１のアノードは、二次巻線１２の第１タップＴ２１に接続されている。ダイオード４２のアノードは、二次巻線１２の第２タップＴ２２に接続されている。ダイオード４１のカソードとダイオード４２のカソードは、いずれも直流出力電圧Ｖｏの出力端に接続されている。

なお、ダイオード４１が順バイアスでダイオード４２が逆バイアスであるときには、二次巻線１２の第１タップＴ２１からダイオード４１を介して直流出力電圧Ｖｏの出力端に至る電流経路で二次電流Ｉ２が流れる。一方、ダイオード４２が順バイアスでダイオード４１が逆バイアスであるときには、二次巻線１２の第２タップＴ２２からダイオード４２を介して直流出力電圧Ｖｏの出力端に至る電流経路で二次電流Ｉ２が流れる。

平滑コンデンサ５０は、直流出力電圧Ｖｏの出力端と二次側コモンＧＮＤ２との間に接続されており、全波整流回路４０の出力を平滑化して直流出力電圧Ｖｏを生成する。

帰還回路６０は、直流出力電圧Ｖｏに応じた帰還信号Ｓｆｂを生成して制御回路７０に出力する。なお、帰還信号Ｓｆｂを二次回路系１ｓから一次回路系１ｐへ伝達するためには、フォトカプラなどの絶縁伝達素子を用いればよい。

制御回路７０は、一次側コモンＧＮＤ１を基準電位として動作し、双方向スイッチ２０をオン／オフさせるための制御信号Ｓｃｔｒｌを生成する。なお、制御回路７０は、帰還回路６０から入力される帰還信号Ｓｆｂを監視して、直流出力電圧Ｖｏが所望の目標値と一致するように双方向スイッチ２０をオン／オフさせる機能（＝出力帰還制御機能）を備えている。このような機能を具備することにより、負荷Ｚに対して一定の直流出力電圧Ｖｏを安定供給することが可能となる。

また、制御回路７０は、センス抵抗８０の第２端に現れるセンス電圧Ｖｓ（＝一次電流Ｉ１に応じた電圧信号）を監視して、一次電流Ｉ１が所定の上限値を超えないように双方向スイッチ２０をオン／オフさせる機能（＝定電流制御機能）を備えている。このような機能を具備することにより、一次回路系１ｐに過大な一次電流Ｉ１が流れないので、ＡＣ／ＤＣコンバータ１の安全性を高めることが可能となる。

また、制御回路７０は、共振コンデンサ３０の両端間電圧（延いては双方向スイッチ２０の両端間電圧）を監視し、その電圧値が０Ｖとなるタイミングを見計らって双方向スイッチ２０をオンさせる機能（＝ＺＶＳ［zero-volt switching］機能）を備えている。このような機能を具備することにより、双方向スイッチ２０の寄生コンデンサや共振コンデンサ３０によるスイッチング損失を低減することができるので、ＡＣ／ＤＣコンバータ１の変換効率を高めることが可能となる。

また、制御回路７０は、帰還信号Ｓｆｂやセンス電圧Ｖｓを監視して、力率が１に近付くように双方向スイッチ２０をオン／オフさせる機能（＝力率改善機能）を備えている。このような機能を具備することにより、別途の力率改善回路が不必要となるので、１コンバータ形式のＡＣ／ＤＣコンバータ１を実現することが可能となる。なお、力率改善精度を高めるためには、制御回路７０において交流入力電圧Ｖｉも監視することが望ましい。

センス抵抗８０（抵抗値：Ｒ８０）は、一次電流Ｉ１の流れる電流経路に挿入されており、一次電流Ｉ１に応じたセンス電圧Ｖｓ（＝Ｉ１×Ｒ８０）を生成する。

電力フューズ９０は、定格以上の電流が流れたときに溶断して後段の回路を保護する。

フィルタ回路１００は、ディファレンシャルモードノイズ（またはノーマルモードノイズとも呼ばれる）を低減するためのＸコンデンサや、コモンモードノイズを低減するためのコモンモードフィルタ（＝環状コアとこれに同方向で巻き回された２本のコイル）を含み、交流入力電圧Ｖｉに重畳する種々のノイズ成分を除去する。フィルタ回路１００の第１入力端は、電力フューズ９０を介して交流電源ＰＷの第１端に接続されている。フィルタ回路１００の第２入力端は、交流電源ＰＷの第２端に接続されている。フィルタ回路１００の第１出力端は、一次巻線１１の第１タップＴ１１に接続されている。フィルタ回路１００の第２出力端は、センス抵抗８０の第２端に接続されている。

図２は、トランス１０の等価回路図である。本図の上段で示したように、トランス１０の結合係数をＫとした場合、トランス１０の励磁インダクタンスはＫＬで表され、トランス１０の漏れインダクタンスは（１−Ｋ）Ｌで表される。

今、トランス１０の二次側に接続される負荷Ｒが０Ωである場合（ＡＣ／ＤＣコンバータ１の起動時や出力短絡時など）を考える。この場合には、本図の中段で示したように、励磁インダクタンスＫＬの両端間がショートされた形となる。従って、トランス１０の等価インダクタンスは、本図の下段で示したように、（１−Ｋ^２）Ｌとして表される。

ここで、トランス１０の結合係数Ｋが大きい場合（例えばＫ≒１である場合）には、トランス１０の等価インダクタンス（１−Ｋ^２）Ｌがほぼ０となる。従って、トランス１０に極めて大きい電流が流れてしまう状態となり具合が悪い。

そこで、本実施形態のＡＣ／ＤＣコンバータ１では、トランス１０として、結合係数Ｋの小さいリーケージトランスないしは共振トランス（例えばＫ＝０．６〜０．９）が用いられている。このような構成とすることにより、ＡＣ／ＤＣコンバータ１の起動時や出力短絡時においても、トランス１０の等価インダクタンス（１−Ｋ^２）Ｌが小さくなり過ぎないので、上記の課題を解消することが可能となる。

また、先にも述べたように、トランス１０の漏れインダクタンス１１ｘは、ＬＬＣ共振回路の構成要素としても利用することができるので、ＡＣ／ＤＣコンバータ１の変換効率向上にも寄与し得る。

さらに、トランス１０の漏れインダクタンス１１ｘは、チョークコイルとしても機能する。従って、本実施形態のＡＣ／ＤＣコンバータ１であれば、フライバック方式の回路構成でありながら、フライバック方式とフォワード方式を併用することが可能となる。

なお、仮にトランス１０として、結合係数Ｋの大きい密結合トランス（Ｋ＝０．９９程度）を用いた場合には、フォワード動作時における双方向スイッチ２０のオン時間が短くなり過ぎるので、制御回路７０によるスイッチング制御が非常に難しくなる。そのため、制御安定性の観点から考えても、トランス１０として、結合係数Ｋの小さいリーケージトランスないしは共振トランスを用いることが重要であると言える。

図３は、トランス１０の入出力比と巻線比との関係を説明するための模式図である。一次巻線１１の巻数をｎ１とし、二次巻線１２の巻数（本構成例では、第１タップＴ２１または第２タップＴ２２からセンタータップＴ２３までの巻数）をｎ２とし、一次巻線１１の印加電圧をＶ１とし、二次巻線１２の印加電圧をＶ２とした場合には、一般的に、次の（１）式が成立する。

Ｖ２＝（ｎ２／ｎ１）×Ｖ１×Ｋ … （１）

ここで、特許文献１の従来技術で提案されているように、フライバック方式のみを用いてトランス１０を駆動するためには、次の（２）式を満たす必要がある。なお、（２）式中のＶ１ｍａｘは、一次巻線１１の最大印加電圧を示している。

ｎ２／ｎ１＜Ｖ２／（Ｖ１ｍａｘ×Ｋ） … （２）

一方、本実施形態のＡＣ／ＤＣコンバータ１では、次の（３）式を成立させることにより、フライバック方式とフォワード方式の併用が実現されている。

ｎ２／ｎ１≧Ｖ２／（Ｖ１ｍａｘ×Ｋ） … （３）

図４は、交流入力電圧Ｖｉ（＝一次巻線１１の印加電圧Ｖ１）とＡＣ／ＤＣコンバータ１の動作モードとの相関関係を示す模式図である。本図で示したように、本実施形態のＡＣ／ＤＣコンバータ１の動作モードは、交流入力電圧Ｖｉの周期的な変動に応じて、フライバック方式が単独で用いられる第１動作モード（電圧範囲（１）を参照）と、フライバック方式とフォワード方式が併用される第２動作モード（電圧範囲（２）を参照）のいずれか一方となる。

具体的に述べると、｜Ｖｔｈ｜＜Ｖ１ｍａｘとなるように、閾値電圧Ｖｔｈが設定されている場合、−Ｖｔｈ＜Ｖｉ＜＋Ｖｔｈとなる電圧範囲（１）では、フライバック方式が単独で用いられる第１動作モードとなる。一方、−Ｖ１ｍａｘ≦Ｖｉ≦−Ｖｔｈ、ないしは、＋Ｖｔｈ≦Ｖｉ≦＋Ｖ１ｍａｘとなる電圧範囲（２）では、フライバック方式とフォワード方式が併用される第２動作モードとなる。

図５は、第１動作モード（フライバック方式のみ）でのスイッチオン期間における電流経路を示す回路図である。双方向スイッチ２０のオン期間には、一次回路系１ｐに一次電流Ｉ１が流れるので、一次巻線１１にエネルギが蓄えられる。例えば、交流入力電圧Ｖｉが正（Ｔ１１＞Ｔ１２）であるときには、本図中の太い実線矢印で示したように、交流電源ＰＷ→一次巻線１１→双方向スイッチ２０→交流電源ＰＷという向きで、一次電流Ｉ１が流れる。一方、二次巻線１２には何ら電流が流れない。

図６は、第１動作モード（フライバック方式のみ）でのスイッチオフ期間における電流経路を示す回路図である。双方向スイッチ２０のオフ期間には、一次巻線１１と磁気結合された二次巻線１２に誘起電圧（ここではフライバック電圧と呼ぶ）が生じるので、二次回路系１ｓに二次電流Ｉ２が流れる。例えば、交流入力電圧Ｖｉが正（Ｔ１１＞Ｔ１２）の状態で一次巻線１１にエネルギが蓄えられていた場合には、本図中の太い破線矢印で示したように、二次巻線１２（第２タップＴ２２）→ダイオード４２→負荷Ｚ→二次巻線１２（センタータップＴ２３）という向きで、二次電流Ｉ２が流れる。

また、双方向スイッチ２０がオフされると、一次回路系１ｐでは共振コンデンサ３０によるＬＬＣ共振が生じる。その結果、本図中の太い実線矢印で示したように、直前のスイッチオン期間とは逆向きに一次電流Ｉ１が流れる。

図７は、第１動作モード（フライバック方式のみ）での電流挙動を示す波形図である。実線は一次電流Ｉ１を示しており、破線は二次電流Ｉ２を示している。なお、本図は、交流入力電圧Ｖｉが正（Ｔ１１＞Ｔ１２）であるときの電流挙動を描写したものである。

本図で示したように、双方向スイッチ２０がオンされている間、一次電流Ｉ１は、一次巻線１１のインダクタンスに応じた正の傾きで直線的に増大していく。その後、双方向スイッチ２０がオフされると、一次電流Ｉ１は減少に転じ、さらには負方向に流れ始める。

一方、二次電流Ｉ２は、双方向スイッチ２０がオンされている間には流れず、双方向スイッチ２０がオフされたときに大きく跳ね上がる。このように、第１動作モードでは、従来のフライバック方式と同様、二次電流Ｉ２の波高値が比較的大きくなる。ただし、先の図４でも示したように、ＡＣ／ＤＣコンバータ１が第１動作モードとなるのは、｜Ｖｉ｜＜｜Ｖｔｈ｜である期間に限られるので、大きな問題となることはない。

図８は、第２動作モード（フライバック方式＋フォワード方式）でのスイッチオン期間における電流経路を示す回路図である。双方向スイッチ２０のオン期間には、第１動作モードと同様、一次回路系１ｐに一次電流Ｉ１が流れるので、一次巻線１１にエネルギが蓄えられる。例えば、交流入力電圧Ｖｉが正（Ｔ１１＞Ｔ１２）であるときには、本図中の太い実線矢印で示したように、交流電源ＰＷ→一次巻線１１→双方向スイッチ２０→交流電源ＰＷという向きで、一次電流Ｉ１が流れる。

また、第２動作モードでは、双方向スイッチ２０のオン期間において、二次巻線１２に誘起電圧（ここではフォワード電圧と呼ぶ）が生じるので、二次回路系１ｓに二次電流Ｉ２が流れる。具体的には、本図の太い破線矢印で示したように、二次巻線１２（第１タップＴ２１）→ダイオード４１→負荷Ｚ→二次巻線１２（センタータップＴ２３）という向きで、二次電流Ｉ２が流れる。

図９は、第２動作モード（フライバック方式＋フォワード方式）でのスイッチオフ期間における電流経路を示す回路図である。双方向スイッチ２０のオフ期間には、第１動作モードと同様、一次巻線１１と磁気結合された二次巻線１２に誘起電圧（＝フライバック電圧）が生じるので、二次回路系１ｓに二次電流Ｉ２が流れる。具体的には、本図中の太い破線矢印で示したように、二次巻線１２（第２タップＴ２２）→ダイオード４２→負荷Ｚ→二次巻線１２（センタータップＴ２３）という向きで、二次電流Ｉ２が流れる。

また、双方向スイッチ２０がオフされると、一次回路系１ｐでは共振コンデンサ３０によるＬＬＣ共振が生じる。その結果、本図中の太い実線矢印で示したように、直前のスイッチオン期間とは逆向きに一次電流Ｉ１が流れる。この点についても、先の第１動作モードと同様である。

図１０は、第２動作モード（フライバック方式＋フォワード方式）での電流挙動を示す波形図である。先の図７と同様、実線は一次電流Ｉ１を示しており、破線は二次電流Ｉ２を示している。また、本図も、交流入力電圧Ｖｉが正（Ｔ１１＞Ｔ１２）であるときの電流挙動を描写したものである。

本図で示したように、一次電流Ｉ１の挙動については、第１動作モード（図７）と基本的に同様である。すなわち、一次電流Ｉ１は、双方向スイッチ２０のオン期間中には正方向に流れ、双方向スイッチ２０のオフ期間中には負方向に流れる。

一方、二次電流Ｉ２の挙動は、双方向スイッチ２０のオフ期間中だけでなく、双方向スイッチ２０のオン期間中にも流れるという点で、第１動作モード（図７）と大きく異なっている。また、双方向スイッチ２０のオン期間中に二次電流Ｉ２が流れることに伴い、一次巻線１１に蓄えられるエネルギがその分だけ減少する。その結果、第１動作モード（図７）と比べて、双方向スイッチ２０がオフされたときに生じる二次電流Ｉ２の波高値が低く抑えられていることが分かる。

このように、フライバック方式とフォワード方式を併用するＡＣ／ＤＣコンバータ１であれば、二次巻線１２に現れるフォワード電圧とフライバック電圧の双方を出力として取り出すことができる。従って、二次電流Ｉ２の波高値が大きいというフライバック方式の欠点を解消し、中・大電力適用時にも高効率で交流入力電圧Ｖｉを直流出力電圧Ｖｏに直接変換することが可能となる。

なお、交流入力電圧Ｖｉを直流出力電圧Ｖｏに直接変換するＡＣ／ＤＣコンバータは、これまでにも数多く提案されているが、フライバック方式とフォワード方式の併用を実現したものは、未だかつて一つも存在していない。このことからも明らかなように、本実施形態のＡＣ／ＤＣコンバータ１は、決して既存回路の単なる組み合わせなどではなく、本願発明者の鋭意研究により創出された新規な回路トポロジーであると言うことができる。

＜第２実施形態＞
図１１は、ＡＣ／ＤＣコンバータ１の第２実施形態を示す回路図である。本実施形態のＡＣ／ＤＣコンバータ１は、第１実施形態（図１Ａ〜図１Ｃ）をベースとしつつ、トランス１０としてリーケージトランスないしは共振トランスを用いるのではなく、一次巻線１１の第１タップＴ１１とフィルタ回路１００との間に、漏れインダクタンス１１ｘに相当するコイル１１０を別途外部接続した構成とされている。

このような構成を採用することにより、第１実施形態と同様の作用・効果を享受することができるので、中・大電力適用時にも高効率で交流入力電圧Ｖｉを直流出力電圧Ｖｏに直接変換することが可能となる。

＜第３実施形態＞
図１２は、ＡＣ／ＤＣコンバータ１の第３実施形態を示す回路図である。本実施形態のＡＣ／ＤＣコンバータ１は、第１実施形態（図１Ａ〜図１Ｃ）をベースとしつつ、トランス１０としてリーケージトランスないしは共振トランスを用いるのではなく、二次巻線１２のセンタータップＴ２３と二次側コモンＧＮＤ２との間に、漏れインダクタンス１１ｘに相当するコイル１２０を別途外部接続した構成とされている。

このような構成を採用することにより、第１実施形態や第２実施形態と同様の作用・効果を享受することができるので、中・大電力適用時にも高効率で交流入力電圧Ｖｉを直流出力電圧Ｖｏに直接変換することが可能となる。

また、図１０と図１３を比較参照すれば明らかなように、第３実施形態のＡＣ／ＤＣコンバータ１であれば、その第２動作モード（フライバック方式＋フォワード方式）において、双方向スイッチ２０のオフ期間における二次電流Ｉ２をさらに引き下げることが可能となり、かつ、双方向スイッチ２０のオン期間における二次電流Ｉ２をさらに引き上げることが可能となる。

特に、本実施形態のＡＣ／ＤＣコンバータ１であれば、第２モードのスイッチオン期間においても、二次電流Ｉ２が０Ａを下回らないようになるので、二次回路系１ｓを電流連続モードで動作させることが可能となる。

なお、本実施形態の変形例としては、二次巻線１２の第１タップＴ２１や第２タップＴ２２にコイル１２０を接続することも可能である。ただし、上記の効果を最大限に享受するためには、二次巻線１２のセンタータップＴ２３と二次側コモンＧＮＤ２との間にコイル１２０を接続することが望ましい、という知見がシミュレーションから得られている。

＜第４実施形態＞
図１４は、ＡＣ／ＤＣコンバータ１の第４実施形態を示す回路図である。本実施形態のＡＣ／ＤＣコンバータ１は、第１実施形態（図１Ａ〜図１Ｃ）をベースとしつつ、トランス１０としてリーケージトランスないしは共振トランスを用いるのではなく、全波整流回路４０の出力端と直流出力電圧Ｖｏの出力端との間に、漏れインダクタンス１１ｘに相当するコイル１３０を別途外部接続した構成とされている。

このような構成を採用することにより、第１〜第３実施形態と同様の作用・効果を享受することができるので、中・大電力適用時にも高効率で交流入力電圧Ｖｉを直流出力電圧Ｖｏに直接変換することが可能となる。

特に、本実施形態のＡＣ／ＤＣコンバータ１であれば、コイル１３０をチョークコイルとして併用することも可能となる。

なお、上記した第１〜第４実施形態については、それぞれを単独で実施してもよいし、任意に組み合わせて実施してもよい。例えば、第１実施形態（図１Ａ〜図１Ｃ）と第２実施形態（図１１）を組み合わせた場合には、トランス１０としてリーケージトランスないしは共振を用いつつ、一次巻線１１にコイル１１０が直列接続された構成となる。また、例えば、第２実施形態（図１１）と第３実施形態（図１２）とを組み合わせた場合には、トランス１０の一次側と二次側にそれぞれコイル１１０及び１２０が外部接続された構成となる。

＜第５実施形態＞
図１５は、ＡＣ／ＤＣコンバータ１の第５実施形態を示す回路図である。本実施形態のＡＣ／ＤＣコンバータ１は、第１実施形態（図１Ａ〜図１Ｃ）をベースとしつつ、二次巻線１２のセンタータップＴ２３を廃止した上で、全波整流回路４０をダイオードブリッジ化した点に特徴を有する。

全波整流回路４０には、そのダイオードブリッジ化に伴い、ダイオード４３及び４４が追加されている。ダイオード４３のカソードは、二次巻線１２の第１タップＴ２１に接続されている。ダイオード４４のカソードは、二次巻線１２の第２タップＴ２２に接続されている。ダイオード４３のアノードとダイオード４４のアノードは、いずれも二次側コモンＧＮＤ２に接続されている。

なお、二次巻線１２に正の誘起電圧が生じている場合（Ｔ２１＞Ｔ２２である場合）には、ダイオード４１及び４４が順バイアスとなり、ダイオード４２及び４３が逆バイアスとなる。従って、二次巻線１２→ダイオード４１→負荷Ｚ→ダイオード４４→二次巻線１２という電流経路で二次電流Ｉ２が流れる。一方、二次巻線１２に負の誘起電圧が生じている場合（Ｔ２１＜Ｔ２２である場合）には、ダイオード４１及び４４が逆バイアスとなり、ダイオード４２及び４３が順バイアスとなる。従って、二次巻線１２→ダイオード４２→負荷Ｚ→ダイオード４３→二次巻線１２という電流経路で二次電流Ｉ２が流れる。

なお、図１５では、第１実施形態をベースとした適用例を挙げて説明を行ったが、本実施形態の適用対象については、何らこれに限定されるものではなく、先に説明した第１〜第４実施形態、ないしは、これらの組み合わせのいずれをベースとしても構わない。

＜双方向スイッチ＞
図１６は、双方向スイッチ２０の一構成例を示す回路図である。本構成例の双方向スイッチ２０は、Ｎチャネル型ＭＯＳ電界効果トランジスタ２１及び２２を含む。制御回路７０は、パルストランス１４０を介してトランジスタ２１及び２２（延いては双方向スイッチ２０）を駆動する。パルストランス１４０は、一次巻線１４１と、これに同極性で電磁結合された二次巻線１４２を含む。なお、一次巻線１４１の第１タップＴ３１と第２タップＴ３２は、それぞれ制御回路７０に接続されている。

トランジスタ２１のドレインは、双方向スイッチ２０の第１端に相当し、トランジスタ２２のドレインは、双方向スイッチ２０の第２端に相当する。トランジスタ２１及び２２の両ゲートは、いずれも二次巻線１４２の第１タップＴ４１に接続されている。トランジスタ２１のソースとバックゲート、及び、トランジスタ２２のソースとバックゲートは、いずれも二次巻線１４２の第２タップＴ４２に接続されている。

また、トランジスタ２１及び２２のソース・ドレイン間には、それぞれ、図示の極性で寄生ダイオード２３及び２４が付随する。具体的に述べると、寄生ダイオード２３のカソードは、トランジスタ２１のドレインに接続されている。寄生ダイオード２３のアノードは、トランジスタ２１のソースに接続されている。寄生ダイオード２４のカソードは、トランジスタ２２のドレインに接続されている。寄生ダイオード２４のアノードは、トランジスタ２２のソースに接続されている。

制御回路７０から一次巻線１４１に正の制御電圧Ｖ１４１（Ｔ３１＞Ｔ３２）が与えられると、二次巻線１４２にも正の誘起電圧Ｖ１４２（Ｔ４１＞Ｔ４２）が生じる。その結果、トランジスタ２１及び２２のゲート・ソース間電圧がそれぞれのオンスレッショルド電圧よりも高くなるので、トランジスタ２１及び２２がオンする。この状態は、双方向スイッチ２０がオンされている状態に相当する。

一方、制御回路７０から一次巻線１４１に負の制御電圧Ｖ１４１（Ｔ３１＜Ｔ３２）が与えられると、二次巻線１４２にも負の誘起電圧Ｖ１４２（Ｔ４１＜Ｔ４２）が生じる。その結果、トランジスタ２１及び２２のゲート・ソース間電圧がそれぞれのオンスレッショルド電圧よりも低くなるので、トランジスタ２１及び２２がオフする。この状態は、双方向スイッチ２０がオフされている状態に相当する。

このように、パルストランス１４０を介して双方向スイッチ２０を駆動する構成であれば、高電圧が印加される一次回路系１ｐから制御回路７０を絶縁することができるので、制御回路７０の低耐圧化を実現することが可能となる。

ただし、一次回路系１ｐにそれほど高い電圧が印加されない用途であれば、双方向スイッチ２０として、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを並列接続して成るＣＭＯＳアナログスイッチ（いわゆるＣＭＯＳトランスファゲート）を用いることも可能である。

また、寄生ダイオードを持たないＧａＮパワーデバイスなどを用いれば、双方向スイッチ２０を単一のスイッチ素子で構成することも可能である。

＜容量分圧回路（第１実施例）＞
図１７は、容量分圧回路の第１実施例を示す回路図である。本実施例の容量分圧回路１５０は、双方向スイッチ２０の両端間電圧Ｖ２０を容量分圧して分圧電圧Ｖ１５１を生成する回路部であり、第１コンデンサ１５１と放電スイッチ１５２を含む。

第１コンデンサ１５１の第１端は、双方向スイッチ２０の第２端（＝一次側コモンＧＮＤ１）に接続されている。第１コンデンサ１５１の第２端は、共振コンデンサ３０の第１端に接続されている。共振コンデンサ３０の第２端は、双方向スイッチ２０の第１端（＝一次巻線１１の第２タップＴ１２）に接続されている。

このように、第１コンデンサ１５１は、共振コンデンサ３０に直列接続されており、共振コンデンサ３０と第１コンデンサ１５１との接続ノードから分圧電圧Ｖ１５１が出力される。すなわち、本実施例の容量分圧回路１５０では、共振コンデンサ３０が容量分圧回路１５０の一部として機能する。

今、共振コンデンサ３０の容量値をＣ３０とし、第１コンデンサ１５１の容量値をＣ１５１とした場合、分圧電圧Ｖ１５１は、次の（４）式で表される。

Ｖ１５１＝Ｖ２０×Ｃ３０／（Ｃ３０＋Ｃ１５１） … （４）

従って、Ｃ３０＜＜Ｃ１５１となるように、共振コンデンサ３０及び第１コンデンサ１５１の各容量値を適宜選択すれば、制御回路７０の入力ダイナミックレンジに収まる分圧電圧Ｖ１５１を生成することが可能となる。

特に、本実施例の容量分圧回路１５０であれば、検出信号の位相を進めてしまう抵抗が用いられていないので、別途の遅延回路が不要となる。また、抵抗での電力損失を生じることもない。

なお、分圧電圧Ｖ１５１の入力を受け付ける制御回路７０は、分圧電圧Ｖ１５１が０Ｖとなるタイミングを見計らって双方向スイッチ２０をオンさせるソフトスイッチング機能（＝ＺＶＳ機能）を備えている。このようなソフトスイッチング機能を具備することにより、先にも述べたように、双方向スイッチ２０の寄生コンデンサや共振コンデンサ３０によるスイッチング損失を低減することができるので、ＡＣ／ＤＣコンバータ１の変換効率を高めることが可能となる。

放電スイッチ１５２は、第１コンデンサ１５１に並列接続されている。放電スイッチ１５２は、制御回路７０から入力される制御信号Ｓｃｔｒｌに基づき、双方向スイッチ２０と同期してオン／オフされる。より具体的に述べると、放電スイッチ１５２は、双方向スイッチ２０のオン期間中にオンとなり、双方向スイッチ２０のオフ期間中にオフとなる。

すなわち、本実施例の容量分圧回路１５０であれば、双方向スイッチ２０がオンされる毎に、第１コンデンサ１５１の両端間がショートされて分圧電圧Ｖ１５１が０Ｖに初期化される。従って、双方向スイッチ２０がオンからオフに切り替わる際には、分圧電圧Ｖ１５１が常に０Ｖを起点として変化するようになる。

その結果、制御回路７０では、共振動作に伴う分圧電圧Ｖ１５１のオフセットを一切考慮することなく、分圧電圧Ｖ１５１と所定の閾値電圧（０Ｖないしはその近傍値）とを単純に比較することにより、分圧電圧Ｖ１５１のゼロクロスタイミング（延いては双方向スイッチ２０のオンタイミング）を高精度に検出することが可能となる。

図１８は電圧共振波形の一例を示す波形図であり、図１９は分圧波形の一例を示す波形図（＝図１８における破線領域の拡大図）である。なお、両図において、実線は双方向スイッチ２０の両端間電圧Ｖ２０を示しており、破線は分圧電圧Ｖ１５１を示している。

共振動作時（＝双方向スイッチ２０のオフ時）には、一般に、双方向スイッチ２０の両端間電圧Ｖ２０が数百Ｖ〜１０００Ｖを超えるほどの高電圧となる。従って、双方向スイッチ２０の両端間電圧Ｖ２０を制御回路７０に直接入力して監視することは困難である。

一方、容量分圧回路１５０で生成される分圧電圧Ｖ１５１については、その電圧値を制御回路７０の入力ダイナミックレンジに収めることができるので、制御回路７０に直接入力することが可能となる。特に、両端間電圧Ｖ２０の波形と分圧電圧Ｖ１５１の波形は、互いに相似している。従って、制御回路７０において、分圧電圧Ｖ１５１を監視することにより、双方向スイッチ２０のオンタイミングを適切に検出することが可能となる。

＜容量分圧回路（第２実施例）＞
図２０は、容量分圧回路の第２実施例を示す回路図である。本実施例の容量分圧回路１５０は、先出の第１コンデンサ１５１及び放電スイッチ１５２に加えて、第２コンデンサ１５３を含む。また、第２コンデンサ１５３の追加に伴い、第１コンデンサ１５１や共振コンデンサ３０の接続関係も一部変更されている。

第１コンデンサ１５１の第１端と共振コンデンサ３０の第１端は、いずれも双方向スイッチ２０の第２端（＝一次側コモンＧＮＤ１）に接続されている。第１コンデンサ１５１の第２端は、第２コンデンサ１５３の第１端に接続されている。第２コンデンサ１５３の第２端と共振コンデンサ３０の第２端は、いずれも双方向スイッチ２０の第１端（＝一次巻線１１の第２タップＴ１２）に接続されている。

このように、第１コンデンサ１５１と第２コンデンサ１５３は、双方向スイッチ２０の両端間で互いに直列接続されており、第１コンデンサ１５１と第２コンデンサ１５３との接続ノードから分圧電圧Ｖ１５１が出力される。すなわち、本実施例の容量分圧回路１５０では、第１コンデンサ１５１と第２コンデンサ１５３から成る直列容量回路が共振コンデンサ３０に並列接続されている。

今、第１コンデンサ１５１の容量値をＣ１５１とし、第２コンデンサ１５３の容量値をＣ１５３とした場合、分圧電圧Ｖ１５１は、次の（５）式で表される。

Ｖ１５１＝Ｖ２０×Ｃ１５３／（Ｃ１５１＋Ｃ１５３） … （５）

従って、Ｃ１５３＜＜Ｃ１５１となるように、第１コンデンサ１５１及び第２コンデンサ１５３の各容量値を適宜選択すれば、制御回路７０の入力ダイナミックレンジに収まる分圧電圧Ｖ１５１を生成することが可能となる。

本実施例の容量分圧回路１５０であれば、先の第１実施例（図１７）と同じく、検出信号の位相を進めてしまう抵抗が用いられていないので、別途の遅延回路が不要となる。また、抵抗での電力損失を生じることもない。

また、本実施例の容量分圧回路１５０であれば、共振コンデンサ３０が容量分圧回路１５０から切り離されているので、共振コンデンサ３０の容量値に依ることなく、任意に分圧比を設定することが可能となる。

なお、放電スイッチ１５２は、第１コンデンサ１５１に並列接続されており、双方向スイッチ２０と同期してオン／オフされる。この点については、先の第１実施例（図１７）と同様であり、双方向スイッチ２０のオンタイミング検出精度の向上に寄与し得る。

＜駆動回路（第１実施例）＞
図２１は、駆動回路の第１実施例を示す回路図である。本実施例の駆動回路１６０は、パルストランス１４０の二次巻線１４２に現れる誘起電圧Ｖ１４２に応じてトランジスタ２１及び２２（＝それぞれＭＯＳスイッチに相当）のゲート・ソース間に付随する寄生コンデンサＣｇｓを充放電することにより、トランジスタ２１及び２２のゲート電圧ＶＧを駆動してトランジスタ２１及び２２をオン／オフさせる回路部であり、ダイオードＤ１とＮチャネル型ＭＯＳ電界効果トランジスタＮ１を有する。

ダイオードＤ１のアノードとトランジスタＮ１のソースは、いずれも二次巻線１４２の第１タップＴ４１に接続されている。ダイオードＤ１のカソードとトランジスタＮ１のドレインは、いずれもトランジスタ２１及び２２のゲートに接続されている。トランジスタＮ１のゲートは、二次巻線１４２の第２タップＴ４２に接続されている。なお、二次巻線１４２の第２タップＴ４２は、トランジスタ２１及び２２のソースにも接続されている。また、トランジスタＮ１のソース・ドレイン間には、図示の極性で寄生ダイオードが付随している。

ダイオードＤ１は、誘起電圧Ｖ１４２が正（Ｔ４１＞Ｔ４２）であるときに順バイアスとなり、誘起電圧Ｖ１４２が負（Ｔ４１＜Ｔ４２）であるときに逆バイアスとなる。従って、ダイオードＤ１は、正の誘起電圧Ｖ１４２に応じてゲート電圧ＶＧをハイレベルに立ち上げる手段として機能する。

トランジスタＮ１は、誘起電圧Ｖ１４２が正であるときにオフし、誘起電圧Ｖ１４２が負であるときにオンする。従って、トランジスタＮ１は、負の誘起電圧Ｖ１４２に応じてゲート電圧ＶＧをローレベルに立ち下げる手段として機能する。

次に、駆動回路１６０の詳細な動作説明に先立ち、制御回路７０の構成と動作について簡単に説明しておく。

本構成例の制御回路７０は、Ｎチャネル型ＭＯＳ電界効果トランジスタ７１〜７４とロジック部７５を含む。トランジスタ７１及び７２のドレインは、いずれも電源端に接続されている。トランジスタ７１のソースとトランジスタ７３のドレインは、いずれも一次巻線１４１の第１タップＴ３１に接続されている。トランジスタ７２のソースとトランジスタ７４のドレインは、いずれも一次巻線１４１の第２タップＴ３２に接続されている。トランジスタ７３及び７４のソースは、いずれも一次側コモンＧＮＤ１に接続されている。なお、トランジスタ７１〜７４それぞれのソース・ドレイン間には、図示の極性で寄生ダイオードが付随している。このように、本構成例の制御回路７０では、トランジスタ７１〜７４を用いてフルブリッジ型の信号出力部が形成されている。

ロジック部７５は、トランジスタ７１〜７４それぞれのゲート駆動を行うことにより、パルストランス１４０の一次巻線１４１に制御電圧Ｖ１４１を印加する。例えば、ロジック部７５は、トランジスタ７１及び７４をオンして、トランジスタ７２及び７３をオフすることにより、一次巻線１４１に正の制御電圧Ｖ１４１（Ｔ３１＞Ｔ３２）を印加する。一方、ロジック部７５は、トランジスタ７１及び７４をオフして、トランジスタ７２及び７３をオンすることにより、一次巻線１４１に負の制御電圧Ｖ１４１（Ｔ３１＜Ｔ３２）を印加する。このように、パルストランス１４１の一次巻線１４１は、フルブリッジ型の信号出力部を用いてパルス駆動される。

なお、本図では明示されていないが、ロジック部７５の電源としては、ブートストラップを設けるとよい。また、制御回路７０とパルストランス１４０との間に、並列ＲＣ部、ないしは、並列ＲＣ部と抵抗から成る直列回路を挿入してもよい。

また、パルストランス１４０の諸特性については、例えば、結合度Ｋ＝０．９９、一次巻線１４１のインダクタンスＬ１＝１ｍＨ、二次巻線１４２のインダクタンスＬ２＝１．３ｍＨとすればよい。

次に、駆動回路１６０によるゲート駆動動作について、図２２を参照しながら詳細な説明を行う。図２２は、第１実施例における各部の電圧挙動を示す波形図である。本図において、実線は制御電圧Ｖ１４１を示しており、破線は誘起電圧Ｖ１４２を示しており、一点鎖線はゲート電圧ＶＧを示している。なお、制御電圧Ｖ１４１は、一次巻線１４１の第２タップＴ３２を基準点（０Ｖ）とした電圧である。一方、誘起電圧Ｖ１４２及びゲート電圧ＶＧは、二次巻線１４２の第２タップＴ４２を基準点（０Ｖ）とした電圧である。

時刻ｔ１０において、一次巻線１４１に正の制御電圧Ｖ１４１（Ｔ３１＞Ｔ３２）が印加されると、パルストランス１４０のフォワード動作により二次巻線１４１に正の誘起電圧Ｖ１４２（Ｔ４１＞Ｔ４２）が現れる。従って、ダイオードＤ１は順バイアスとなる。また、誘起電圧Ｖ１４２が正であるときには、トランジスタＮ１のゲートがソースよりも低電位となる。従って、トランジスタＮ１はオフのままとなる。

その結果、二次巻線１４２（第１タップＴ４１）→ダイオードＤ１（ないしはトランジスタＮ１の寄生ダイオード）→寄生コンデンサＣｇｓ→二次巻線１４２（第２タップＴ４２）という経路で電流が流れるので、寄生コンデンサＣｇｓが正方向に充電される。この状態は、ゲート電圧ＶＧがハイレベルに立ち上げられた状態に相当する。

なお、制御電圧Ｖ１４１の正印加時において、誘起電圧Ｖ１４２には、正の髭状サージが過渡的に発生する。そのため、ゲート電圧ＶＧは、そのハイレベル遷移に際して、髭状サージの正ピーク値近傍まで上昇する。

上記の過渡応答が収束すると、誘起電圧Ｖ１４２がゲート電圧ＶＧよりも低い状態となるので、ダイオードＤ１が逆バイアスとなる。また、誘起電圧Ｖ１４２が正である限り、トランジスタＮ１はオフのままとなる。従って、寄生コンデンサＣｇｓは、その充放電経路が遮断された状態となる。その結果、誘起電圧Ｖ１４２が定常値に落ち着いた後も、ゲート電圧ＶＧが髭状サージの正ピーク値近傍に維持される。

その後、時刻ｔ１０からパルス時間Ｔｐが経過した時刻ｔ１１において、一次巻線１４１に対する制御電圧Ｖ１４１の正印加が停止されると、二次巻線１４２の誘起電圧Ｖ１４２が生じなくなる。このとき、ダイオードＤ１は逆バイアスのままとなり、トランジスタＮ１はオフのままとなる。従って、寄生コンデンサＣｇｓは、時刻ｔ１１以降も、その充放電経路が遮断された状態に維持される。

ここで、寄生コンデンサＣｇｓは、比較的大きな容量値（２０００ｐＦ程度）を持つので、先の充電により蓄えられた電荷を長時間保持しておくことができる。その結果、ゲート電圧ＶＧは、時刻ｔ１１以降もそれまでと変わらずハイレベルに維持される。

時刻ｔ２０において、一次巻線１４１に負の制御電圧Ｖ１４１（Ｔ３１＜Ｔ３２）が印加されると、パルストランス１４０のフォワード動作により二次巻線１４１に負の誘起電圧Ｖ１４２（Ｔ４１＜Ｔ４２）が現れる。このとき、ダイオードＤ１は逆バイアスのままとなる。一方、トランジスタＮ１は、そのゲート・ソース間電圧がオンスレッショルド電圧よりも高くなった時点でオンとなる。

その結果、二次巻線１４２（第２タップＴ４２）→寄生コンデンサＣｇｓ→トランジスタＮ１→二次巻線１４２（第１タップＴ４１）という経路で電流が流れるので、寄生コンデンサＣｇｓが負方向に充電される。この状態は、ゲート電圧ＶＧがローレベルに立ち下げられた状態に相当する。

なお、制御電圧Ｖ１４１の負印加時において、誘起電圧Ｖ１４２には、負の髭状サージが過渡的に発生する。そのため、ゲート電圧ＶＧは、そのローレベル遷移に際して、髭状サージの負ピーク値近傍まで低下する。

ただし、制御電圧Ｖ１４１の正印加時と異なり、ゲート電圧ＶＧは、髭状サージの負ピーク値近傍に維持されることなく、過渡応答の収束に伴い、誘起電圧Ｖ１４２に追従して変化する。これは、誘起電圧Ｖ１４２が負である限り、トランジスタＮ１がオンのままとなり、寄生コンデンサＣｇｓの充放電経路が遮断されないからである。

その後、時刻ｔ２０からパルス時間Ｔｐが経過した時刻ｔ２１において、一次巻線１４１に対する制御電圧Ｖ１４１の負印加が停止されると、二次巻線１４２の誘起電圧Ｖ１４２が生じなくなる。このとき、ダイオードＤ１は逆バイアスのままとなる。また、トランジスタＮ１は、そのゲート・ソース間電圧がオンスレッショルド電圧よりも低くなった時点でオフとなる。上記一連の動作により、時刻ｔ２１以降、ゲート電圧ＶＧは、トランジスタＮ１がオフとなるまで０Ｖに漸近していく。

時刻ｔ３０以降においても、制御電圧Ｖ１４１として、正のオントリガパルス（時刻ｔ１０〜ｔ１１）と、負のオフトリガパルス（時刻ｔ２０〜ｔ２１）が交互に生成されることにより、上記と同様のゲート駆動動作が繰り返される。

図２３は、駆動回路１６０によるゲート駆動動作の一例を示すタイミングチャートであり、上から順に、制御電圧Ｖ１４１とゲート電圧ＶＧが描写されている。なお、本図における時刻ｔ１０〜ｔ３０は、図２２における時刻ｔ１０〜ｔ３０と対応している。

本図で示すように、制御電圧Ｖ１４１の印加は、オン期間Ｔｏｎ（＝ｔ１０〜ｔ２０）ないしオフ期間Ｔｏｆｆ（＝ｔ２０〜ｔ３０）に亘って継続されるのではなく、所定のパルス時間Ｔｐ（＜Ｔｏｎ，＜Ｔｏｆｆ）が経過した時点で停止される。

上記のパルス時間Ｔｐ（＝制御電圧Ｖ１４１のパルス幅に相当）は、寄生コンデンサＣｇｓを充放電するために必要となる最小限の長さ（＝トランジスタ２１及び２２をターンオン／ターンオフさせるために必要となる最小限の長さであり、例えば１μｓ）に設定することが望ましい。

このように、本実施例の駆動回路１６０を用いれば、寄生コンデンサＣｇｓをゲート電圧ＶＧの保持用コンデンサとして活用することができるので、トランジスタ２１及び２２のゲート駆動に際して、本来のオン期間Ｔｏｎないしはオフ期間Ｔｏｆｆのうち、それぞれの立上りタイミングないしは立下りタイミングでのみ、制御電圧Ｖ１４１を瞬間的に印加すれば足りるようになる。従って、一次巻線１４１に流れる駆動電流を最小限に抑えることができるので、消費電流を低減することが可能となる。

なお、二次巻線１４２に現れる誘起電圧Ｖ１４２の立上り時間ないしは立下り時間を短縮するために、一次巻線１４１のインダクタンスを引き下げると、一次巻線１４１に流れる駆動電流自体は大きくなる。ただし、駆動電流が流れる時間（＝パルス時間Ｔｐ）が極めて短いので、トータルの消費電流量にはさほど影響を及ぼさない。従って、消費電流の低減と応答性の向上を両立することが可能となる。

特に、トランジスタ２１及び２２として、ＳｉＣパワーデバイスなどの高耐圧素子を用いる場合には、ゲート電圧ＶＧを必要レベルまで高めるために一次巻線１４１のインダクタンスを引き下げる必要がある。そのため、本実施例の駆動回路１６０を採用することにより、駆動電流が流れる時間を最小限に抑えておくことが望ましいと言える。

また、制御電圧Ｖ１４１における正のオントリガパルスと負のオフトリガパルスは、いずれも同一のパルス幅（＝パルス時間Ｔｐ）を持つ。そのため、制御電圧Ｖ１４１のオンデューティＤｏｎ（＝Ｔｏｎ／Ｔ×１００［％］）が５０％でない場合であっても、パルストランス１４０に不要なエネルギが残留することはない。従って、残留エネルギを放出させるためのリセット回路が不要となるので、回路規模を縮小することが可能となる。

また、駆動回路１６０は、極めて簡易な回路構成であり、パルストランス１４０の二次側にセンタータップを要しない。従って、パルストランス１４０として廉価なトランスを使用することができるので、コストダウンに貢献することが可能となる。

＜駆動回路（第２実施例）＞
図２４は、駆動回路の第２実施例を示す回路図である。本実施例の駆動回路１６０は、先の第１実施例（図２１）をベースとしつつ、二次巻線１４２の第１タップＴ４１と第２タップＴ４２との間に直列接続された抵抗Ｒ１及びＲ２をさらに有する。また、抵抗Ｒ１及びＲ２の追加に伴い、トランジスタＮ１のゲートは、二次巻線１４２の第２タップＴ４２に代えて、抵抗Ｒ１と抵抗Ｒ２との接続ノードに接続されている。

本実施例の駆動回路１６０であれば、トランジスタＮ１のゲート・ソース間に誘起電圧Ｖ１４２の分圧電圧（＝−Ｖ１４２×｛Ｒ２／（Ｒ１＋Ｒ２）｝）が印加されることになる。従って、誘起電圧Ｖ１４２が多少負に振れた程度では、トランジスタＮ１のゲート・ソース間電圧がオンスレッショルド電圧を上回らなくなるので、トランジスタＮ１の誤オンを防止することができる。

例えば、図２２の時刻ｔ１１において、制御電圧Ｖ１４１をハイレベルからローレベルへ立ち下げる際、誘起電圧Ｖ１４２が過渡的に負に振れたとしても、トランジスタＮ１が誤オンしにくくなる。従って、寄生コンデンサＣｇｓの意図しない放電を防止することが可能となる。

＜駆動回路（第３実施例）＞
図２５は、駆動回路の第３実施例を示す回路図である。本実施例の駆動回路１６０は、先の第２実施例（図２４）をベースとしつつ、さらに、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１を有する。トランジスタＰ１のソースは、トランジスタ２１及び２２のゲートに接続されている。トランジスタＰ１のドレインは、二次巻線１４２の第２タップＴ４２に接続されている。また、トランジスタＰ１の追加に伴い、トランジスタＮ１のドレインは、トランジスタ２１及び２２のゲートに代えて、トランジスタＰ１のゲートに接続されている。

図２６は、第３実施例における各部の電圧挙動を示す波形図である。本図において、実線は制御電圧Ｖ１４１を示しており、破線は誘起電圧Ｖ１４２を示しており、一点鎖線はゲート電圧ＶＧを示しており、二点鎖線はトランジスタＰ１のゲート電圧ＶＧＰを示している。なお、制御電圧Ｖ１４１は、一次巻線１４１の第２タップＴ３２を基準点（０Ｖ）とした電圧である。一方、誘起電圧Ｖ１４２、ゲート電圧ＶＧ、及び、ゲート電圧ＶＧＰは、二次巻線１４２の第２タップＴ４２を基準点（０Ｖ）とした電圧である。また、本図における時刻ｔ１０〜ｔ３０は、図２２ないし図２３における時刻ｔ１０〜ｔ３０と対応している。

時刻ｔ１０において、一次巻線１４１に正の制御電圧Ｖ１４１（Ｔ３１＞Ｔ３２）が印加されると、パルストランス１４０のフォワード動作により二次巻線１４２に正の誘起電圧Ｖ１４２（Ｔ４１＞Ｔ４２）が現れる。従って、ダイオードＤ１は順バイアスとなる。また、誘起電圧Ｖ１４２が正であるときには、トランジスタＮ１のゲートがソースよりも低電位となる。従って、トランジスタＮ１はオフのままとなる。ただし、誘起電圧Ｖ１４２が正であれば、トランジスタＮ１の寄生ダイオードが順バイアスとなるので、ゲート電圧ＶＧＰが誘起電圧Ｖ１４２に追従して上昇する。従って、トランジスタＰ１がオンすることはない。

その結果、二次巻線１４２（第１タップＴ４１）→ダイオードＤ１→寄生コンデンサＣｇｓ→二次巻線１４２（第２タップＴ４２）という経路で電流が流れるので、寄生コンデンサＣｇｓが正方向に充電される。この状態は、ゲート電圧ＶＧがハイレベルに立ち上げられた状態に相当する。

なお、制御電圧Ｖ１４１の正印加時において、誘起電圧Ｖ１４２には、正の髭状サージが過渡的に発生する。そのため、ゲート電圧ＶＧ及びゲート電圧ＶＧＰは、それぞれのハイレベル遷移に際して、髭状サージの正ピーク値近傍まで上昇する。

上記の過渡応答が収束すると、誘起電圧Ｖ１４２がゲート電圧ＶＧよりも低い状態となるので、ダイオードＤ１が逆バイアスとなる。また、誘起電圧Ｖ１４２が正である限り、トランジスタＮ１はオフのままとなる。さらに、トランジスタＮ１の寄生ダイオードが逆バイアスとなり、ゲート電圧ＶＧＰの放電経路が経たれるので、トランジスタＰ１もオフのままとなる。従って、寄生コンデンサＣｇｓは、その充放電経路が遮断された状態となる。その結果、誘起電圧Ｖ１４２が定常値に落ち着いた後も、ゲート電圧ＶＧが髭状サージの正ピーク値近傍に維持される。

その後、時刻ｔ１０からパルス時間Ｔｐが経過した時刻ｔ１１において、一次巻線１４１に対する制御電圧Ｖ１４１の正印加が停止されると、二次巻線１４２の誘起電圧Ｖ１４２が生じなくなる。このとき、ダイオードＤ１は逆バイアスのままとなり、トランジスタＮ１及びＰ１は、いずれもオフのままとなる。従って、寄生コンデンサＣｇｓは、時刻ｔ１１以降も、その充放電経路が遮断された状態に維持される。その結果、ゲート電圧ＶＧは、時刻ｔ１１以降もそれまでと変わらずハイレベルに維持される。

時刻ｔ２０において、一次巻線１４１に負の制御電圧Ｖ１４１（Ｔ３１＜Ｔ３２）が印加されると、パルストランス１４０のフォワード動作により二次巻線１４１に負の誘起電圧Ｖ１４２（Ｔ４１＜Ｔ４２）が現れる。このとき、ダイオードＤ１は逆バイアスのままとなる。一方、トランジスタＮ１は、そのゲート・ソース間電圧がオンスレッショルド電圧よりも高くなった時点でオンとなる。従って、ゲート電圧ＶＧＰが負となるので、トランジスタＰ１もオンとなる。

その結果、寄生コンデンサＣｇｓは、トランジスタＰ１を介してその両端間がショートされた形となり、ゲート電圧ＶＧが０Ｖとなるまで放電される。この状態は、ゲート電圧ＶＧがローレベルに立ち下げられた状態に相当する。

なお、制御電圧Ｖ１４１の負印加時において、誘起電圧Ｖ１４２には、負の髭状サージが過渡的に発生する。そのため、トランジスタＰ１のゲート電圧ＶＧＰは、そのローレベル遷移に際して、髭状サージの負ピーク値近傍まで低下する。一方、トランジスタ２１及び２２のゲート電圧ＶＧについては、先にも述べたように、０Ｖまでしか低下しない。

このように、本実施例の駆動回路１６０であれば、先の第１実施例（図２１）や第２実施例（図２４）と異なり、ゲート電圧ＶＧのローレベルが負とならない。従って、ゲート入力のダイナミックレンジに制約のあるＭＯＳスイッチについても、これを何ら支障なく駆動することができる。

その後、時刻ｔ２０からパルス時間Ｔｐが経過した時刻ｔ２１において、一次巻線１４１に対する制御電圧Ｖ１４１の負印加が停止されると、二次巻線１４２の誘起電圧Ｖ１４２が生じなくなる。このとき、トランジスタＮ１及びＰ１は、それぞれのゲート・ソース間電圧がオンスレッショルド電圧よりも低くなった時点でオフとなる。上記一連の動作により、時刻ｔ２１以降、トランジスタＰ１のゲート電圧ＶＧＰは、トランジスタＮ１がオフとなるまで０Ｖに漸近していく。一方、トランジスタ２１及び２２のゲート電圧ＶＧについては、時刻ｔ２１以降も０Ｖに維持されたままとなる。

時刻ｔ３０以降においても、制御電圧Ｖ１４１として、正のオントリガパルス（時刻ｔ１０〜ｔ１１）と、負のオフトリガパルス（時刻ｔ２０〜ｔ２１）が交互に生成されることにより、上記と同様のゲート駆動動作が繰り返される。

なお、本実施例は、先の第１実施例（図２１）をベースとして実施しても構わない。

＜駆動回路（第４実施例）＞
図２７は、駆動回路の第４実施例を示す回路図である。本実施例の駆動回路１６０は、先の第３実施例（図２５）をベースとしつつ、トランジスタＰ１のゲート・ソース間に接続されたコンデンサＣ１をさらに有する。これにより、トランジスタＮ１がオンからオフに切り替わった後も、トランジスタＰ１のゲートはフローティング状態とならず、コンデンサＣ１が放電し切るまで、トランジスタＰ１のゲート電圧ＶＧＰが負に維持される。その結果、トランジスタＰ１のオン期間を延ばすことができるので、ゲート電圧ＶＧの残留を防止することが可能となり、延いては、トランジスタ２１及び２２を確実にオフすることが可能となる。なお、コンデンサＣ１としては、トランジスタ２１及び２２の寄生コンデンサＣｇｓに比べて十分に小さい容量値（１／１０程度）を持つもので足りる。

＜駆動回路（第５実施例）＞
図２８は、駆動回路の第５実施例を示す回路図である。本実施例の駆動回路１６０は、先の第４実施例（図２７）をベースとしつつ、トランジスタＰ１のゲート・ソース間に接続された抵抗Ｒ３をさらに有する。これにより、トランジスタＰ１のゲートにノイズが重畳した場合であっても、ゲート電圧ＶＧＰの意図しない変動を抑えることができるので、トランジスタＰ１の誤動作を防止することが可能となる。なお、本実施例は、先の第３実施例（図２５）をベースとして実施しても構わない。

＜駆動回路（第６実施例）＞
図２９は、駆動回路の第６実施例を示す回路図である。本実施例の駆動回路１６０は、先の第５実施例（図２８）をベースとしつつ、トランジスタＰ１のゲートとトランジスタＮ１のドレインとの間に接続された抵抗Ｒ４をさらに有する。これにより、トランジスタＮ１のドレイン電流を適切な大きさに調整することが可能となる。なお、本実施例は、先の第１〜第４実施例（図２１、図２４、図２５、図２７）のいずれかをベースとして実施しても構わない。

＜駆動回路（第７実施例）＞
図３０は、駆動回路の第７実施例を示す回路図である。本実施例の駆動回路１６０は、先の第６実施例（図２９）をベースとしつつ、トランジスタ２１及び２２のゲート・ソース間に接続された抵抗Ｒ５をさらに有する。これにより、トランジスタ２１及び２２のゲートにノイズが重畳した場合であっても、ゲート電圧ＶＧの意図しない変動を抑えることができるので、トランジスタ２１及び２２の誤動作を防止することが可能となる。なお、本実施例は、先の第１〜第５実施例（図２１、図２４、図２５、図２７、図２８）のいずれかをベースとして実施しても構わない。

＜駆動回路（第８実施例）＞
図３１は、駆動回路の第８実施例を示す回路図である。本実施例の駆動回路１６０は、先の第７実施例（図３０）をベースとしつつ、トランジスタ２１及び２２のゲート・ソース間に接続されたコンデンサＣ２をさらに有する。これにより、寄生コンデンサＣｇｓの容量値が小さい場合であっても、ゲート電圧ＶＧの保持時間を稼ぐことが可能となる。なお、本実施例は、先の第１〜第６実施例（図２１、図２４、図２５、図２７、図２８、図２９）のいずれかをベースとして実施しても構わない。

なお、これまでに説明してきた駆動回路１６０の適用対象については、ＡＣ／ＤＣコンバータ１に限定されるものではなく、ＭＯＳスイッチを有するアプリケーション全般（モータ駆動装置など）に広く適用することが可能である。特に、ゲート容量の大きい大電力用のＭＯＳスイッチや、並列接続されたＭＯＳスイッチのゲート駆動手段として、好適に利用することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているＡＣ／ＤＣコンバータは、例えば、一般電気機器や産業機器などの電源として利用することが可能である。

１ ＡＣ／ＤＣコンバータ
１ｐ 一次回路系
１ｓ 二次回路系
１０ トランス
１１ 一次巻線
１１ｘ 漏れインダクタンス
１２ 二次巻線
２０ 双方向スイッチ
２１、２２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２３、２４ 寄生ダイオード
３０、３０ａ、３０ｂ 共振コンデンサ
４０ 全波整流回路
４１、４２、４３、４４ ダイオード
５０ 平滑コンデンサ
６０ 帰還回路
７０ 制御回路
７１〜７４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
７５ ロジック部
８０ センス抵抗
９０ 電力フューズ
１００ フィルタ回路
１１０、１２０、１３０ コイル
１４０ パルストランス
１４１ 一次巻線
１４２ 二次巻線
１５０ 容量分圧回路
１５１ 第１コンデンサ
１５２ 放電スイッチ
１５３ 第２コンデンサ
１６０ 駆動回路
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｄ１ ダイオード
Ｒ１〜Ｒ５ 抵抗
Ｃ１、Ｃ２ コンデンサ
Ｃｇｓ 寄生コンデンサ
ＰＷ 交流電源
Ｚ 負荷

Claims (30)

1. 交流電源に接続された一次巻線及びこれに電磁結合された二次巻線を含むトランスと、
   前記一次巻線に直列接続された双方向スイッチと、
   前記双方向スイッチに並列接続または直列接続された共振コンデンサと、
   前記二次巻線に生じる誘起電圧を全波整流する全波整流回路と、
   前記全波整流回路の出力を平滑する平滑コンデンサと、
   前記双方向スイッチをオン／オフさせる制御回路と、
   を有し、
   前記トランスは、漏れインダクタンスを持つリーケージトランスないしは共振トランスであり、
   前記二次巻線からフォワード電圧とフライバック電圧の双方を取り出すことにより、前記交流電源から供給される交流入力電圧を直流出力電圧に直接変換することを特徴とするＡＣ／ＤＣコンバータ。
2. 前記一次巻線、前記二次巻線、若しくは、その両方に接続されたコイルをさらに有することを特徴とする請求項１に記載のＡＣ／ＤＣコンバータ。
3. 交流電源に接続された一次巻線及びこれに電磁結合された二次巻線を含むトランスと、
   前記一次巻線に直列接続された双方向スイッチと、
   前記双方向スイッチに並列接続または直列接続された共振コンデンサと、
   前記二次巻線に生じる誘起電圧を全波整流する全波整流回路と、
   前記全波整流回路の出力を平滑する平滑コンデンサと、
   前記双方向スイッチをオン／オフさせる制御回路と、
   前記一次巻線、前記二次巻線、若しくは、その両方に接続されたコイルと、
   を有し、
   前記二次巻線からフォワード電圧とフライバック電圧の双方を取り出すことにより、前記交流電源から供給される交流入力電圧を直流出力電圧に直接変換することを特徴とするＡＣ／ＤＣコンバータ。
4. 前記コイルは、前記一次巻線に直列接続されていることを特徴とする請求項２または請求項３に記載のＡＣ／ＤＣコンバータ。
5. 前記コイルは、前記二次巻線のセンタータップと二次側コモンとの間に接続されていることを特徴とする請求項２または請求項３に記載のＡＣ／ＤＣコンバータ。
6. 前記コイルは、前記全波整流回路の出力端と前記直流出力電圧の出力端との間に接続されていることを特徴とする請求項２または請求項３に記載のＡＣ／ＤＣコンバータ。
7. ｎ２／ｎ１≧Ｖ２／（Ｖ１ｍａｘ×Ｋ）（ただし、ｎ１：前記一次巻線の巻数、ｎ２：前記二次巻線の巻数、Ｖ１ｍａｘ：前記一次巻線の最大印加電圧、Ｖ２：前記二次巻線の印加電圧、Ｋ：前記トランスの結合係数）が成立していることを特徴とする請求項１〜請求項６のいずれか一項に記載のＡＣ／ＤＣコンバータ。
8. 前記制御回路は、前記共振コンデンサの両端間電圧がゼロとなるタイミングで前記双方向スイッチをオンさせることを特徴とする請求項１〜請求項７のいずれか一項に記載のＡＣ／ＤＣコンバータ。
9. 前記制御回路は、力率が１に近付くように前記双方向スイッチを駆動することを特徴とする請求項１〜請求項８のいずれか一項に記載のＡＣ／ＤＣコンバータ。
10. 前記制御回路は、パルストランスを介して前記双方向スイッチを駆動することを特徴とする請求項１〜請求項９のいずれか一項に記載のＡＣ／ＤＣコンバータ。
11. 交流電源に接続された一次巻線及びこれに電磁結合された二次巻線を含むトランスと、
    前記一次巻線に直列接続された双方向スイッチと、
    前記双方向スイッチに並列接続または直列接続された共振コンデンサと、
    前記双方向スイッチの両端間電圧を容量分圧して分圧電圧を生成する容量分圧回路と、
    前記分圧電圧がゼロとなるタイミングで前記双方向スイッチをオンさせる制御回路と、
    を有することを特徴とするＡＣ／ＤＣコンバータ。
12. 前記容量分圧回路は、前記共振コンデンサに直列接続された第１コンデンサを含み、前記共振コンデンサと前記第１コンデンサとの接続ノードから前記分圧電圧を出力することを特徴とする請求項１１に記載のＡＣ／ＤＣコンバータ。
13. 前記容量分圧回路は、前記双方向スイッチの両端間で互いに直列接続された第１コンデンサと第２コンデンサを含み、前記第１コンデンサと前記第２コンデンサの接続ノードから前記分圧電圧を出力することを特徴とする請求項１１に記載のＡＣ／ＤＣコンバータ。
14. 前記第１コンデンサの一端は、前記制御回路の基準電位端に接続されていることを特徴とする請求項１２または請求項１３に記載のＡＣ／ＤＣコンバータ。
15. 前記容量分圧回路は、前記第１コンデンサに並列接続された放電スイッチをさらに含むことを特徴とする請求項１４に記載のＡＣ／ＤＣコンバータ。
16. 前記制御回路は、前記双方向スイッチと同期して前記放電スイッチをオン／オフさせることを特徴とする請求項１５に記載のＡＣ／ＤＣコンバータ。
17. 前記トランスとして、漏れインダクタンスを持つリーケージトランスないしは共振トランスを有し、前記二次巻線からフォワード電圧とフライバック電圧の双方を取り出すことにより、前記交流電源から供給される交流入力電圧を直流出力電圧に直接変換することを特徴とする請求項１１〜請求項１６のいずれか一項に記載のＡＣ／ＤＣコンバータ。
18. 前記一次巻線、前記二次巻線、若しくは、その両方に接続されたコイルをさらに有し、前記二次巻線からフォワード電圧とフライバック電圧の双方を取り出すことにより、前記交流電源から供給される交流入力電圧を直流出力電圧に直接変換することを特徴とする請求項１１〜請求項１６のいずれか一項に記載のＡＣ／ＤＣコンバータ。
19. 前記制御回路は、力率が１に近付くように前記双方向スイッチを駆動することを特徴とする請求項１１〜請求項１８のいずれか一項に記載のＡＣ／ＤＣコンバータ。
20. 前記制御回路は、パルストランスを介して前記双方向スイッチを駆動することを特徴とする請求項１１〜請求項１９のいずれか一項に記載のＡＣ／ＤＣコンバータ。
21. パルストランスの二次巻線に現れる誘起電圧に応じてＭＯＳスイッチのゲート・ソース間に付随する寄生コンデンサを充放電することにより、前記ＭＯＳスイッチをオン／オフさせる駆動回路であって、
    アノードが前記二次巻線の第１タップに接続されてカソードが前記ＭＯＳスイッチのゲートに接続されたダイオードと、
    ソースが前記二次巻線の第１タップに接続されてドレインが前記ＭＯＳスイッチのゲートに接続されてゲートが前記二次巻線の第２タップに接続されたＮＭＯＳＦＥＴと、
    を有することを特徴とする駆動回路。
22. 前記二次巻線の第１タップと第２タップとの間に直列接続された第１抵抗と第２抵抗をさらに有し、
    前記ＮＭＯＳＦＥＴのゲートが前記二次巻線の第２タップに代えて前記第１抵抗と前記第２抵抗との接続ノードに接続されたことを特徴とする請求項２１に記載の駆動回路。
23. ソースが前記ＭＯＳスイッチのゲートに接続されてドレインが前記二次巻線の第２タップに接続されたＰＭＯＳＦＥＴをさらに有し、
    前記ＮＭＯＳＦＥＴのドレインが前記ＭＯＳスイッチのゲートに代えて前記ＰＭＯＳＦＥＴのゲートに接続されたことを特徴とする請求項２１または請求項２２に記載の駆動回路。
24. 前記ＰＭＯＳＦＥＴのゲート・ソース間に接続された第１コンデンサをさらに有することを特徴とする請求項２３に記載の駆動回路。
25. 前記ＰＭＯＳＦＥＴのゲート・ソース間に接続された第３抵抗をさらに有することを特徴とする請求項２３または請求項２４に記載の駆動回路。
26. 前記ＮＭＯＳＦＥＴのドレインに接続された第４抵抗をさらに有することを特徴とする請求項２１〜請求項２５のいずれか一項に記載の駆動回路。
27. 前記ＭＯＳスイッチのゲート・ソース間に接続された第５抵抗をさらに有することを特徴とする請求項２１〜請求項２６のいずれか一項に記載の駆動回路。
28. 前記ＭＯＳスイッチのゲート・ソース間に接続された第２コンデンサをさらに有することを特徴とする請求項２１〜請求項２７のいずれか一項に記載の駆動回路。
29. 前記パルストランスの一次巻線に印加される制御電圧は、前記寄生コンデンサを充放電するために必要となる最小限のパルス幅に設定されていることを特徴とする請求項２１〜請求項２８のいずれか一項に記載の駆動回路。
30. 前記パルストランスの一次巻線は、フルブリッジ型の信号出力部を用いてパルス駆動されることを特徴とする請求項２１〜請求項２９のいずれか一項に記載の駆動回路。

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