JP2013198196A - スイッチング電源装置 - Google Patents

Abstract

【課題】直列接続された二つの電力スイッチの同時ターンオンを回避して、貫通電流の発生を防止するスイッチング電源装置を提供する。
【解決手段】ローサイドスイッチング素子４及びハイサイドスイッチング素子５を交互にオン及びオフして、直流電圧を交流電圧へ変換するスイッチング電源装置１０１において、第１のＰＷＭ信号に基づく第１のターンオンエッジ信号により、ＦＥＴ５８をターンオンして、ハイサイドスイッチング素子５のゲートに電圧を印加し、ハイサイドスイッチング素子５をターンオンする。また、ローサイドスイッチング素子４をターンオンする第２のＰＷＭ信号に基づくターンオンエッジ信号により、ＦＥＴ５９をターンオンし、ハイサイドスイッチング素子５のゲート電圧を放電し、ハイサイドスイッチング素子５をターンオフする。
【選択図】図１

Description

この発明は、ハイサイドスイッチング素子及びローサイドスイッチング素子を備えたスイッチング電源装置に関するものである。

特許文献１に記載のＤＣ−ＤＣコンバータは、主トランスと、第１及び第２のパルストランスと、ハイサイドスイッチング素子と、ローサイドスイッチング素子とを備えている。ハイサイドスイッチング素子及びローサイドスイッチング素子をスイッチング制御する制御回路で発生したターンオフエッジ信号及びターンオンエッジ信号は、第１のパルストランスを介して２次側へ伝送され、第１の同期整流器の駆動信号が生成される。また、１次側回路で発生した第２のターンオフエッジ信号及び第２のターンオンエッジ信号は、第２のパルストランスを介して２次側へ伝送され、第２の同期整流器の駆動信号が生成される。この構成により、特許文献１では、１次側のハイサイドスイッチング素子及びローサイドスイッチング素子と２次側の同期整流器とがほぼ相補的なタイミングで駆動されるようにして高効率な電力変換を維持することを可能としている。

国際公開第２００８／０４１３９９号パンフレット

特許文献１に記載のＤＣ−ＤＣコンバータは、第１、第２のＦＥＴを有し、ハイサイドスイッチング素子は、パルス充放電によるエッジ信号で第１、第２のＦＥＴがオンオフしてスイッチング制御されている。具体的には、エッジ信号により第１のＦＥＴがオンすることでハイサイドスイッチング素子がオンし、エッジ信号により第２のＦＥＴがオンすることでハイサイドスイッチング素子がオフする。この第１及び第２のＦＥＴのオン時間はエッジ信号に応じた短い時間であり、エッジ信号がオフした後はハイサイドスイッチング素子のゲート−ソース間容量でオン状態又はオフ状態が維持される。そのため、ハイサイドスイッチング素子のソース電位が変動した場合などにはゲート−ソース間容量だけではオフ状態を維持できず、意図しないタイミングでハイサイドスイッチング素子がオンすることがあり、ハイサイドスイッチング素子とローサイドスイッチング素子とが同時にターンオンして貫通電流が流れるおそれがある。

そこで、本発明の目的は、直列接続された二つの電力スイッチの同時ターンオンを回避して、貫通電流の発生を防止するスイッチング電源装置を提供することにある。

本発明に係るスイッチング電源装置は、１次巻線及び２次巻線を有する主トランスと、該主トランスの１次側の入力電源ラインに直列接続された第１及び第２の電力スイッチと、前記第１の電力スイッチをターンオン及びターンオフする第１の信号、並びに、前記第２の電力スイッチのターンオン及びターンオフ用の第２の信号を出力する制御回路と、前記主トランスの２次側に接続される第１及び第２の同期整流器及びチョークコイルと、を備えたスイッチング電源装置において、前記第１の信号に基づいて前記第１の電力スイッチのターンオン及びターンオフのタイミングにほぼ対応する第１のターンオンエッジ信号及び第１のターンオフエッジ信号を発生する第１の駆動回路と、第２の信号に基づいて前記第２の電力スイッチのターンオン及びターンオフのタイミングにほぼ対応する第２のターンオンエッジ信号及び第２のターンオフエッジ信号を発生する第２の駆動回路と、を備え、前記第２の駆動回路は、前記第２のターンオンエッジ信号により前記第２の電力スイッチをターンオンする第１の電力スイッチターンオン回路と、前記第２のターンオフエッジ信号、又は、前記第１の駆動回路からの前記第１のターンオンエッジ信号により、前記第１の電力スイッチをターンオフする第２の電力スイッチターンオン回路と、を有することを特徴とする。

この構成では、第１の電力スイッチは制御回路からの第１の信号に基づいて、ターンオン及びターンオフされる。これに対し、第２の電力スイッチは、第２の信号に基づく第２のターンオンエッジ信号が発生すると、ターンオンされ、第１の信号に基づく第１のターンオンエッジ信号が入力されると、ターンオフされる。すなわち、第１の電力スイッチをターンオンする際に、第２の電力スイッチはターンオフされる。これにより、第１及び第２の電力スイッチが同時にターンオン状態となることがなく、貫通電流の発生を防止することができる。

前記第１の電力スイッチターンオン回路は、前記第２のターンオンエッジ信号によりターンオンして、前記第１の電力スイッチの制御端子に電圧を充電する第１の駆動スイッチであり、前記第２の電力スイッチターンオン回路は、前記第２のターンオフエッジ信号、又は、前記第２のターンオンエッジ信号によりターンオンして、前記制御端子の電圧を放電する第２の駆動スイッチである、構成が好ましい。

この構成では、第１及び第２の電力スイッチをエッジ信号によりターンオン及びターンオフさせることが可能となる。

前記スイッチング電源装置は、前記第２の電力スイッチの制御端子の電圧を放電する第３の駆動スイッチと、前記第１の電力スイッチがターンオンされたときに、前記第３の駆動スイッチをターンオンし、前記第１の電力スイッチがターンオフされたときに、前記第１の電力スイッチのターンオフ時から遅延して前記第３の駆動スイッチをターンオフする、第３の駆動回路と、を備える構成でもよい。

この構成では、第１の電力スイッチがターンオフしてから一定時間（遅延時間）の間は第３の駆動スイッチがターンオン状態となっている。このため、第２の電力スイッチの制御端子の電圧は放電され続けるため、第２の電力スイッチはターンオフ状態を維持する。これにより、第１の電力スイッチのターンオフに起因して第２の電力スイッチがターンオンされる誤作動を防止できる。

前記第３の駆動回路は、前記第３の駆動スイッチの基準電圧端子を前記第１の電力スイッチ及び前記第２の電力スイッチの接続点に接続する第１の接続ラインと、前記第２の駆動回路へ電源を供給する電源部に前記第３の駆動スイッチの制御端子を接続する第２の接続ラインと、を有する、構成が好ましい。

この構成では、第３の駆動スイッチをターンオン及びターンオフさせる制御回路を設ける必要がないため、回路構成が簡易となり、コストダウンを実現できる。

前記スイッチング電源装置は、前記主トランスの前記１次巻線の電圧極性反転に応じて前記第３の駆動スイッチの制御端子へ電圧を印加し、かつ、前記第３の駆動スイッチの前記制御端子へ印加する電圧をレベルシフトさせる第４の駆動回路を備えた構成でもよい。

この構成では、主トランスの１次巻線の電圧極性反転に応じて、第３の駆動スイッチの制御端子に電圧が印加され、かつ、その電圧はレベルシフトされる。これにより、より確実に第３の駆動スイッチをターンオンすることができ、第１の電力スイッチのターンオフに起因して第２の電力スイッチがターンオンされる誤作動をより確実に防止できる。

本発明では、第１の電力スイッチのターンオン時に、第２の電力スイッチをターンオフさせることにより、第１及び第２の電力スイッチが同時にターンオン状態となることがなく、貫通電流の発生を防止することができる。

実施形態１に係るスイッチング電源装置の回路図。 図１の主要部の電圧又は電流の波形図。 実施形態２に係るスイッチング電源装置の回路図。 図３の主要部の電圧又は電流の波形図。 実施形態２に係るスイッチング電源装置をアクティブフィルタに適用させた回路図。 実施形態３に係るスイッチング電源装置の回路図。 図７の主要部の電圧又は電流の波形図。

＜実施形態１＞
図１は実施形態１に係るスイッチング電源装置の回路図である。

スイッチング電源装置１０１は、１次巻線８Ａ及び２次巻線８Ｂ，８Ｃを有する主トランス８を備えている。スイッチング電源装置１０１は、主トランス８の１次側に入力直流電源１が接続され、２次側に出力端子Ｐｏ（＋），Ｐｏ（−）が接続されている。スイッチング電源装置１０１は、入力直流電源１からの直流電圧を交流電圧へ変換し、出力端子Ｐｏ（＋），Ｐｏ（−）に接続された負荷（不図示）へ供給する。

スイッチング電源装置１０１は、主トランス８の２次側に第１の同期整流器１１、第２の同期整流器１２、チョークコイル１３及び出力平滑コンデンサ１４を備えている。主トランス８の２次巻線は、センタータップを有する構成であり、２次巻線８Ｂ，８Ｃを備えている。チョークコイル１３は、一端が２次巻線８Ｂ、８Ｃの接続点にされ、他端が出力端子Ｐｏ（＋）に接続されている。出力端子Ｐｏ（＋），Ｐｏ（−）間には、出力平滑コンデンサ１４が接続されている。第１の同期整流器１１及び第２の同期整流器１２はｎ型ＭＯＳ−ＦＥＴである。第１の同期整流器１１は、ドレインが主トランス８の２次巻線８Ｂの一端に接続され、ソースが出力端子Ｐｏ（−）に接続されている。第２の同期整流器１２は、ドレインが主トランス８の２次巻線８Ｃの一端に接続され、ソースが出力端子Ｐｏ（−）に接続されている。

スイッチング電源装置１０１は、主トランス８の１次側にローサイドスイッチング素子（本発明の第１の電力スイッチ）４、ハイサイドスイッチング素子（本発明の第２の電力スイッチ）５及びコンデンサ６，７を備えている。ローサイドスイッチング素子４及びハイサイドスイッチング素子５は直列接続され、入力直流電源１からの電源ラインに接続されている。コンデンサ６，７は直列接続され、電源ラインに接続されている。そして、ローサイドスイッチング素子４及びハイサイドスイッチング素子５の接続点と、コンデンサ６，７の接続点とに、主トランス８の１次巻線８Ａが接続されている。コンデンサ６，７は、１次巻線８Ａと共振回路を形成する。

スイッチング電源装置１０１は、主トランス８の１次側に、ＰＷＭ制御回路（本発明の制御回路）２、第１の駆動回路３１及び第２の駆動回路３２を備えている。また、スイッチング電源装置１０１は、制御電源電圧が印加される電源入力部（本発明の電源部）１６を備えている。制御電源電圧は第２の駆動回路３２の駆動用電圧である。電源入力部１６には、ハイサイドスイッチング素子５の駆動用電力を確保するため、ダイオード５５及びコンデンサ５６からなるブートストラップ回路が接続されている。ブートストラップ回路のコンデンサ５６は、ローサイドスイッチング素子４のドレインに接続されている。

ＰＷＭ制御回路２は、ＰＷＭ信号出力端子２Ａ，２Ｂ及びグランド端子２Ｃを備えている。ＰＷＭ信号出力端子２Ａ（以下、２Ａ端子という。）には第１の駆動回路３１が接続されている。ＰＷＭ信号出力端子２Ｂ（以下、２Ｂ端子という。）には第２の駆動回路３２が接続されている。グランド端子２Ｃには１次側のグランドラインが接続されている。ＰＷＭ制御回路２は、ローサイドスイッチング素子４をターンオン及びターンオフする第１のＰＷＭ信号（本発明の第１の信号）を２Ａ端子から出力する。また、ＰＷＭ制御回路２は、ハイサイドスイッチング素子５をターンオン及びターンオフする第２のＰＷＭ信号（本発明の第２の信号）を２Ｂ端子から出力する。

ＰＷＭ制御回路２の２Ａ端子及び２Ｂ端子には伝達回路４０が接続されている。伝達回路４０はパルストランスと同期整流駆動回路とを備えている。伝達回路４０は、ＰＷＭ制御回路２の２Ａ端子及び２Ｂ端子から出力される第１及び第２のＰＷＭ信号を２次側の第１の同期整流器１１及び第２の同期整流器１２のゲートに印加する。そして、ローサイドスイッチング素子４と第１の同期整流器１１とを、ほぼ相補的なタイミングで駆動し、また、ハイサイドスイッチング素子５と第２の同期整流器１２を、ほぼ相補的なタイミングで駆動する。

また、ＰＷＭ制御回路２の２Ａ端子は、遅延回路４１を介して、ローサイドスイッチング素子４のゲートに接続されている。遅延回路４１は、抵抗及びショットキーバリアダイオード等を含む。遅延回路４１は、ＰＷＭ制御回路２の２Ａ端子から出力された第１のＰＷＭ信号を遅延させて、ローサイドスイッチング素子４のゲートへ印加する。

第２の駆動回路３２は、１次巻線９Ａ及び２次巻線９Ｂを有するパルストランス９を備えている。第２の駆動回路３２は、パルストランス９の１次側に、直列接続されたダイオード１７，１８と、ダイオード１８に対し並列接続されたコンデンサ２１とを有している。ダイオード１８のカソードとダイオード１７のアノードとが接続され、ダイオード１８のアノードはグランドラインに接続され、ダイオード１７のカソードは電源入力部１６に接続されている。パルストランス９の１次巻線９Ａは、一端がＰＷＭ制御回路２の２Ｂ端子に接続され、他端がダイオード１７，１８の接続点に接続されている。

第２の駆動回路３２は、パルストランス９の２次側に直列接続されたＦＥＴ（本発明の第１の駆動スイッチ）５８及びＦＥＴ（本発明の第２の駆動スイッチ）５９を備えている。ＦＥＴ５８はｎ型ＭＯＳ−ＦＥＴであり、ＦＥＴ５９はｐ型ＭＯＳ−ＦＥＴである。ＦＥＴ５８，５９はソース同士が接続されている。ＦＥＴ５８のドレインは抵抗５７を介して前記ブートストラップ回路の出力部（ダイオード５５とコンデンサ５６の接続点）に接続されている。ＦＥＴ５９のドレインは、ローサイドスイッチング素子４及びハイサイドスイッチング素子５の接続点に接続されている。ＦＥＴ５８，５９の接続点は、ハイサイドスイッチング素子５のゲートに接続している。ハイサイドスイッチング素子５のゲート−ソース間には抵抗６７が接続されている。さらに、ＦＥＴ５９のドレイン−ゲート間には抵抗６６が接続されている。

パルストランス９の２次巻線９Ｂは、一端がダイオード６０，６１、抵抗６２及びツェナーダイオード６３からなる回路を介して、ＦＥＴ５８のゲートに接続されている。ダイオード６０は、アノードが２次巻線９Ｂに接続され、カソードがＦＥＴ５８のゲートに接続されている。ダイオード６１は、カソードが２次巻線９Ｂに接続され、アノードがツェナーダイオード６３のアノードに接続されている。ツェナーダイオード６３は、カソードがＦＥＴ５８のゲートに接続され、アノードがＦＥＴ５９のゲートに接続されている。抵抗６２は、ＦＥＴ５８のゲートとダイオード６１のアノードとの間に接続されている。

また、パルストランス９の２次巻線９Ｂは、一端が抵抗６４を介してＦＥＴ５９のゲートに接続されている。ＦＥＴ５９と抵抗６４との接続点には、ダイオード６５のアノードが接続されている。このダイオード６５は、カソードが、後述の第１の駆動回路３１の２次巻線１０Ｂに接続されている。

第１の駆動回路３１は、１次巻線１０Ａ及び２次巻線１０Ｂを含むパルストランス１０を備えている。第１の駆動回路３１は、パルストランス１０の１次側に直列接続されたダイオード１９，２０と、ダイオード２０に対し並列接続されたコンデンサ２２を備えている。ダイオード２０のカソードとダイオード１９のアノードとが接続され、ダイオード１９のカソードは、電源入力部１６に接続されている。また、ダイオード２０のカソードは、主トランス８の１次側のグランドラインに接続されている。１次巻線１０Ａは、一端がＰＷＭ制御回路２の２Ａ端子に接続され、他端がダイオード１９，２０の接続点に接続されている。

パルストランス１０の２次巻線１０Ｂは、一端が第２の駆動回路３２のパルストランス９の２次巻線９Ｂに接続され、他端が第２の駆動回路３２のダイオード６５のカソードに接続されている。２次巻線９Ｂ，１０Ｂの接続点は、ＦＥＴ５８，５９の接続点に接続されている。

次に、図１に示す回路構成のスイッチング電源装置１０１の回路動作を図２の波形を参照して説明する。図２は、図１の主要部の電圧又は電流の波形図である。図２（１）は、ＰＷＭ制御回路２の２Ｂ端子の出力電圧波形を示す。図２（２）は、ＰＷＭ制御回路２の２Ａ端子の出力電圧波形を示す。図２（３）は、パルストランス９のエッジ信号の電圧波形を示す。図２（４）は、パルストランス１０のエッジ信号の電圧波形を示す。図２（５）は、ハイサイドスイッチング素子５のゲート−ソース電圧Ｖgsの波形を示す。図２（６）は、ローサイドスイッチング素子４のドレイン−ソース電圧Ｖdsの波形を示す。

図１に示したスイッチング電源装置１０１はハーフブリッジ型のコンバータであり、ローサイドスイッチング素子４及びハイサイドスイッチング素子５のオンデューティは、図２（１）及び図２（２）に示すように略等しい。ローサイドスイッチング素子４のオンデューティが狭まると、ハイサイドスイッチング素子５のオンデューティも狭まる。

入力直流電源１から直流電圧が加わると、ローサイドスイッチング素子４及びハイサイドスイッチング素子５が交互にスイッチングして直流電力が交流電力に変換される。この交流電力は主トランス８で１次側回路から２次側回路に伝送され、第１及び第２の同期整流器１１，１２で整流され、チョークコイル１３、出力平滑コンデンサ１４で平滑される。そして、出力端子Ｐｏ（＋），Ｐｏ（−）に接続される負荷へ供給される。

また、不図示のフィードバック回路によって、出力電圧の検出、基準電圧との比較による誤差信号の生成、主トランス８の２次側回路から１次側回路への誤差信号の伝送が行われ、ＰＷＭ制御回路２はパルス幅制御された第１及び第２のＰＷＭ信号を出力する。

ＰＷＭ制御回路２の２Ａ端子から第１のＰＷＭ信号（図２（２）参照）が出力されると、第１のＰＷＭ信号は、遅延回路４１を介してローサイドスイッチング素子４のゲートに入力される。この遅延回路４１により、ローサイドスイッチング素子４のゲート充電電圧が制限される。ローサイドスイッチング素子４は、第１のＰＷＭ信号に応じて、ターンオン又はターンオフする。遅延回路４１によって、図２（６）に示すように、ローサイドスイッチング素子４の電圧Ｖdsの立下り（又は立ち上がり）は、第１のＰＷＭ信号の立ち上がり（又は立下り）から時間ｔｄ１だけ遅延する。換言すれば、ローサイドスイッチング素子４は、第１のＰＷＭ信号の立ち上がり（又は立下り）から時間ｔｄ１だけ遅延してターンオン（又はターンオフ）される。

また、ＰＷＭ制御回路２の２Ａ端子から第１のＰＷＭ信号が出力されると、第１のＰＷＭ信号の立ち上がり時に、パルストランス１０の１次巻線１０Ａを通してコンデンサ２２が充電され、パルストランス１０には第１のターンオンエッジ信号Ａ（図２（４）参照）が発生する。第１のターンオンエッジ信号Ａは、１次巻線１０Ａから２次巻線１０Ｂに伝送される。そして、ダイオード６５を通して、ＦＥＴ５９のゲートに電荷が充電される。これにより、ＦＥＴ５９はターンオンされる。

また、ローサイドスイッチング素子４がオンされると、抵抗６６を通してＦＥＴ５９のゲート電圧には負電圧が印加され、ＦＥＴ５９はターンオンされる。すなわち、ローサイドスイッチング素子４がオン状態のとき、ＦＥＴ５９はオン状態が維持される。

第１のＰＷＭ信号によりローサイドスイッチング素子４がターンオンされたとき、ハイサイドスイッチング素子５のソース側の電位にスイッチングノイズＥ（図２（５）参照）が発生する場合がある。このスイッチングノイズＥは、ローサイドスイッチング素子４のオン時のハイサイドスイッチング素子５のソース電圧変動（４８Ｖ入力の電源で約１０Ｖ／ｎｓ程度のスルーレート）により発生するものである。ＦＥＴ５９がオフ状態であるために、ハイサイドスイッチング素子５のゲートがソースに対して高インピーダンスとなる。このため、ゲート・ソース間電圧が一時充電され、ＦＥＴ５９がオフ状態のために電荷が保持され、ハイサイドスイッチング素子５がターンオンされる場合がある。結果、ローサイドスイッチング素子４のターンオン時に、ハイサイドスイッチング素子５もターンオンされることで、貫通電流が発生する。

しかし、ローサイドスイッチング素子４がターンオンされたときに、上述の通り、ＦＥＴ５９がターンオンして、ハイサイドスイッチング素子５のゲート蓄電電荷が放電されるので、ハイサイドスイッチング素子５はオフ状態に維持される。これにより、ローサイドスイッチング素子４及びハイサイドスイッチング素子５が同時にターンオンしないため、貫通電流の発生を回避できる。

なお、第１のターンオンエッジ信号Ａの電圧はコンデンサ２２の充電に伴って小さくなる。コンデンサ２２の電圧が電源入力部１６の電圧より大きくなってダイオード１９が導通すると、１次巻線１０Ａにダイオード１９の順方向降下電圧に相当する電圧が現れる。ダイオード１９の順方向降下電圧に相当する電圧は第１のターンオンエッジ信号Ａとは逆極性であり、第１のターンオンエッジ信号Ａの発生時にパルストランス１０に蓄えられた励磁エネルギーが放出される。

第１のＰＷＭ信号の立下り時では、パルストランス１０には第１のターンオフエッジ信号Ｂ（図２（４）参照）が発生する。第１のターンオフエッジ信号Ｂは、第１のターンオンエッジ信号Ａとは逆極性である。第１のターンオフエッジ信号Ｂは、１次巻線１０Ａから２次巻線１０Ｂに伝送されるが、ダイオード６５により遮断される。

第１のターンオフエッジ信号Ｂの電圧はコンデンサ２２の放電に伴って小さくなる。コンデンサ２２の電圧がグランドラインより小さくなってダイオード２０が導通すると、１次巻線１０Ａにダイオード２０の順方向降下電圧に相当する電圧が現れる。ダイオード２０の順方向降下電圧に相当する電圧は第１のターンオフエッジ信号Ｂとは逆極性であり、第１のターンオフエッジ信号Ｂの発生時にパルストランス１０に蓄えられた励磁エネルギーが放出される。

ＰＷＭ制御回路２の２Ｂ端子から第２のＰＷＭ信号（図２（１）参照）が出力されると、第２のＰＷＭ信号の立ち上がり時に、パルストランス９の１次巻線９Ａを通してコンデンサ２１が充電され、パルストランス９には第２のターンオンエッジ信号Ｃ（図２（３）参照）が発生する。

第２のターンオンエッジ信号Ｃは、１次巻線９Ａから２次巻線９Ｂに伝送され、ダイオード６０を通してＦＥＴ５８のゲートに正電圧が印加される。そして、ＦＥＴ５８はターンオンされる。また、第２のターンオンエッジ信号Ｃは、ダイオード６０から抵抗６２を通り、ＦＥＴ５９のゲートに正電圧が印加され、ＦＥＴ５９はターンオフされる。これにより、ＦＥＴ５８がターンオンされると、ハイサイドスイッチング素子５のゲートに電荷が充電され、ハイサイドスイッチング素子５はターンオンされる。

第２のターンオンエッジ信号Ｃの電圧はコンデンサ２１の充電に伴って小さくなる。コンデンサ２１の電圧が電源入力部１６の電圧より大きくなってダイオード１７が導通すると、１次巻線９Ａにダイオード１７の順方向降下電圧に相当する電圧が現れる。ダイオード１７の順方向降下電圧に相当する電圧は第２のターンオンエッジ信号Ｃと逆極性であり、第２のターンオンエッジ信号Ｃの発生時にパルストランス９に蓄えられた励磁エネルギーが放出される。

第２のＰＷＭ信号の立下り時、パルストランス９には第２のＰＷＭ信号に基づく第２のターンオフエッジ信号Ｄ（図２（３）参照）が発生する。第２のターンオフエッジ信号Ｄは、第２のターンオンエッジ信号Ｃとは逆極性である。第２のターンオフエッジ信号Ｄは、１次巻線９Ａから２次巻線９Ｂへ伝送され、ダイオード６１を通してＦＥＴ５８のゲート電圧を放電する。これにより、ＦＥＴ５８はターンオフされる。また、ダイオード６１を通してＦＥＴ５９のゲートに負電圧が印加され、ＦＥＴ５９はターンオンされる。ＦＥＴ５９がターンオンされることにより、ハイサイドスイッチング素子５のゲートの電荷が放電され、ハイサイドスイッチング素子５はターンオフされる。

なお、ツェナーダイオード６３は、第２のターンオフエッジ信号Ｄの発生時にＦＥＴ５８のゲート蓄積電荷を速やかに放電させるために設けている。ツェナーダイオード６３のツェナー電圧がＦＥＴ５８，５９のしきい値電圧の合計値より小さければ、ＦＥＴ５８，５９が同時にターンオン状態とならず、貫通電流は発生しない。

第２のターンオフエッジ信号Ｄの電圧はコンデンサ２１の放電に伴って小さくなる。コンデンサ２１の電圧がグランドラインより小さくなってダイオード１８が導通すると、１次巻線９Ａにダイオード１８の順方向降下電圧に相当する電圧が現れる。ダイオード１８の順方向降下電圧に相当する電圧は第２のターンオフエッジ信号Ｄと逆極性であり、第２のターンオフエッジ信号Ｄの発生時にパルストランス９に蓄えられた励磁エネルギーが放出される。

以上説明したように、実施形態１に係るスイッチング電源装置１０１は、ＦＥＴ５８，５９を備え、ローサイドスイッチング素子４をターンオンするときに、ＦＥＴ５９をターンオンさせて、ハイサイドスイッチング素子５の電圧Ｖgsをしきい値以下にする。この結果、ハイサイドスイッチング素子５がターンオンされることを防止し、ローサイドスイッチング素子４及びハイサイドスイッチング素子５が同時にターンオン状態となることを回避して、貫通電流の発生を防ぐことができる。

＜実施形態２＞
図３は実施形態２に係るスイッチング電源装置の回路図である。実施形態２に係るスイッチング電源装置１０２は、実施形態１に係るスイッチング電源装置１０１の回路（図１参照）に加え、ｎ型ＭＯＳ−ＦＥＴ（以下、ＦＥＴという。）７０と、抵抗７１，７２，７３及びダイオード７４からなる回路（本発明の第３の駆動回路）とを備えている。

ＦＥＴ７０（本発明の第３の駆動スイッチ）は、ソース(本発明の基準電圧端子)がローサイドスイッチング素子４及びハイサイドスイッチング素子５の接続点に接続され、ドレインが抵抗７３を介してハイサイドスイッチング素子５のゲートに接続されている。また、ＦＥＴ７０は、ゲート(本発明の制御端子)が抵抗７２及びダイオード７４を介して電源入力部１６に接続されている。ダイオード７４はアノードが電源入力部１６に接続され、カソードが抵抗７２に接続されている。他の回路構成は実施形態１と同じであり、説明を省略する。

次に、図３に示す回路構成のスイッチング電源装置１０２の回路動作を図４の波形を参照して説明する。図４は、図３の主要部の電圧又は電流の波形図である。図４（１）は、ＰＷＭ制御回路２の２Ｂ端子の出力電圧波形を示す。図４（２）は、ＰＷＭ制御回路２の２Ａ端子の出力電圧波形を示す。図４（３）は、パルストランス９のエッジ信号の電圧波形を示す。図４（４）は、パルストランス１０のエッジ信号の電圧波形を示す。図４（５）は、ハイサイドスイッチング素子５の電圧Ｖgsの波形を示す。図４（６）は、ローサイドスイッチング素子４の電圧Ｖdsの波形を示す。図４（７）は、ＦＥＴ７０の電圧Ｖgsの波形を示す。なお、図２と同様の波形については説明を省略する。

ＰＷＭ制御回路２の２Ａ端子から出力された第１のＰＷＭ信号の立ち上がり時にローサイドスイッチング素子４がターンオンされると、ハイサイドスイッチング素子５のソース電位がグランド電位となる。この結果、電源入力部１６からの制御電源電圧によりＦＥＴ７０のゲート−ソース間容量が充電され(図４（７）参照)、ＦＥＴ７０はターンオンされる。

ＰＷＭ制御回路２の２Ａ端子から出力された第１のＰＷＭ信号の立下り時にローサイドスイッチング素子４がターンオフされると、ハイサイドスイッチング素子５のソース電位がハイレベルとなり、電源入力部１６からの制御電源電圧がＦＥＴ７０のゲートへ印加されなくなる。ＦＥＴ７０のゲート蓄電電荷は抵抗７１により放電され、ＦＥＴ７０はターンオフされる（図４（７）参照）。具体的には、ＦＥＴ７０は、ゲート−ソース間容量により、ローサイドスイッチング素子４がターンオフされてから時間ｔｄ２だけ遅延してターンオフされる。この遅延する時間ｔｄ２の間は、ハイサイドスイッチング素子５のゲート蓄電電荷を放電し続けるため、ハイサイドスイッチング素子５をターンオフ状態に維持することができる。

実施形態１で説明した、ローサイドスイッチング素子４のオン時にスイッチングノイズＥが発生する場合と同様に、第１のＰＷＭ信号によりローサイドスイッチング素子４がターンオフされたとき、スイッチングノイズＦ（図４（５）参照）が発生する場合がある。このスイッチングノイズＦによって、ハイサイドスイッチング素子５のゲート−ソース間容量が変動する。これにより、ハイサイドスイッチング素子５がターンオンされるおそれがある。このため、ローサイドスイッチング素子４のターンオフから一定時間ＦＥＴ７０をオン状態とすることで、ハイサイドスイッチング素子５をオフ状態に維持することができる。これにより、ローサイドスイッチング素子４のターンオフ時にハイサイドスイッチング素子５が誤作動でターンオンされることを防止できる。

なお、抵抗７３は、ＦＥＴ５８，７０が同時にターンオンされた場合（オーバーラップ）に流れる電流を制限して、損失を減らすものである。このオーバーラップは、ＰＷＭ信号のオンデューティ比が大きい場合に発生する可能性がある。

以上説明したように、実施形態２に係るスイッチング電源装置１０２は、ＦＥＴ７０をさらに備え、このＦＥＴ７０をローサイドスイッチング素子４のターンオフから遅延させてターンオフさせる。これにより、実施形態１に係る効果に加え、ローサイドスイッチング素子４のターンオフ時にハイサイドスイッチング素子５が誤作動でターンオンされることを防止できる。

なお、実施形態２に係るスイッチング電源装置１０２は、アクティブクランプフォワード回路に適用することが可能である。図５は実施形態２に係るスイッチング電源装置１０２をアクティブフィルタに適用させた回路図である。スイッチング電源装置１０２Ａでは、コンデンサ６がハイサイドスイッチング素子５のドレインに接続されている。主トランス８は、２次側のセンタータップを有していない。

＜実施形態３＞
図６は実施形態３に係るスイッチング電源装置の回路図である。実施形態３に係るスイッチング電源装置１０３は、実施形態２に係るスイッチング電源装置１０２が備えるＦＥＴ７０をターンオン及びターンオフさせる回路構成が、実施形態２と異なる。

スイッチング電源装置１０３は、抵抗７３，７７，７８，７９と、１次巻線８０Ａ及び２次巻線８０Ｂからなるトランス８０と、コンデンサ７５と、ダイオード７６とからなる回路（本発明の第４の駆動回路）、並びに、極性反転検出回路８１を備えている。トランス８０の１次巻線８０Ａは極性反転検出回路８１に接続されている。

極性反転検出回路８１は、主トランス８の１次巻線８Ａの電圧を検出し、極性反転を検出する。極性反転検出回路８１は、検出した電圧の極性反転に応じて、１次巻線８０Ａに印加する電圧の極性を反転させる。

トランス８０の２次巻線８０Ｂは、抵抗７７，７８、コンデンサ７５及びダイオード７６からなる電圧レベルシフト回路を介して、ＦＥＴ７０のゲート及びソースに接続されている。抵抗７９は、ＦＥＴ７０のゲート−ソース間に接続されている。他の回路構成は実施形態１と同じであり、説明を省略する。

次に、図６に示す回路構成のスイッチング電源装置１０３の回路動作を図７の波形を参照して説明する。図７は、図６の主要部の電圧又は電流の波形図である。図７（１）は、ＰＷＭ制御回路２の２Ｂ端子の出力電圧波形を示す。図７（２）は、ＰＷＭ制御回路２の２Ａ端子の出力電圧波形を示す。図７（３）は、パルストランス９のエッジ信号の電圧波形を示す。図７（４）は、パルストランス１０のエッジ信号の電圧波形を示す。図７（５）は、ハイサイドスイッチング素子５の電圧Ｖgsの波形を示す。図７（６）は、ローサイドスイッチング素子４の電圧Ｖdsの波形を示す。図７（７）は、ＦＥＴ７０の電圧Ｖgsの波形を示す。なお、図２と同様の波形については説明を省略する。

極性反転検出回路８１は、主トランス８の１次巻線８Ａの電圧極性を検出し、ローサイドスイッチング素子４のターンオン及びターンオフに応じて、ＦＥＴ７０がターンオンされるようにトランス８０の１次巻線８０Ａへ信号を出力する。詳しくは、ローサイドスイッチング素子４がターンオンされたとき、極性反転検出回路８１はＦＥＴ７０のゲートへ正電圧が印加されるよう、トランス８０の１次巻線８０Ａへ信号を出力し、ＦＥＴ７０をターンオンする。従って、ローサイドスイッチング素子４の電圧Ｖdsの立下り（図７（６）参照）と、ＦＥＴ７０の電圧Ｖgsの立ち上がりとは略同じタイミングとなる（図７（７）参照）。

ローサイドスイッチング素子４がターンオフされるとき、極性反転検出回路８１は、トランス８０の１次巻線８０Ａへ出力する信号を反転する。このとき、ダイオード７６により、コンデンサ７５が充電される。コンデンサ７５が充電されることで、図７（７）に示すように、ＦＥＴ７０のゲートに印加される電圧は、トランス８０からの電圧に、コンデンサ７５の充電電圧ΔＶが加算される。

また、ローサイドスイッチング素子４がターンオフされると、ＦＥＴ７０のゲート蓄電電荷は抵抗７９により放電され、ＦＥＴ７０はターンオフされる（図４（７）参照）。このとき、ＦＥＴ７０は、ゲート−ソース間容量により、ローサイドスイッチング素子４がターンオフされてから時間ｔｄ２だけ遅延してターンオフされる。この遅延する時間ｔｄ２の間は、ハイサイドスイッチング素子５のゲート蓄電電荷を放電し続けるため、ハイサイドスイッチング素子５をオフ状態に維持することができる。このため、ローサイドスイッチング素子４のターンオフ時にスイッチングノイズＦ（図７（５）参照）が発生しても、ＦＥＴ７０がターンオン状態であるため、ハイサイドスイッチング素子５をターンオフ状態に維持することができる。これにより、ローサイドスイッチング素子４のターンオフ時にハイサイドスイッチング素子５が誤作動でターンオンされることを防止できる。

１−入力直流電源１
２−ＰＷＭ制御回路
４−ローサイドスイッチング素子（第１の電力スイッチ）
５−ハイサイドスイッチング素子（第２の電力スイッチ）
６，７−コンデンサ
８−主トランス
８Ａ−１次巻線
８Ｂ，８Ｃ−２次巻線
９，１０−パルストランス
１１−第１の同期整流器
１２−第２の同期整流器
１３−チョークコイル
１４−平滑コンデンサ
１６−電源入力部（電源部）
３１−第１の駆動回路
３２−第２の駆動回路
４０−伝達回路
４１−遅延回路
５８−ＦＥＴ（第１の電力スイッチターンオン回路、第１の駆動スイッチ）
５９−ＦＥＴ（第２の電力スイッチターンオン回路、第２の駆動スイッチ）
６０，６１，６５−ダイオード
６３−ツェナーダイオード
１０１，１０２，１０３−スイッチング電源装置
Ｐｏ（＋），Ｐｏ（−）−出力端子

Claims (5)

1. １次巻線及び２次巻線を有する主トランスと、該主トランスの１次側の入力電源ラインに直列接続された第１及び第２の電力スイッチと、前記第１の電力スイッチをターンオン及びターンオフする第１の信号、並びに、前記第２の電力スイッチのターンオン及びターンオフ用の第２の信号を出力する制御回路と、前記主トランスの２次側に接続される第１及び第２の同期整流器及びチョークコイルと、を備えたスイッチング電源装置において、
   前記第１の信号に基づいて前記第１の電力スイッチのターンオン及びターンオフのタイミングにほぼ対応する第１のターンオンエッジ信号及び第１のターンオフエッジ信号を発生する第１の駆動回路と、
   第２の信号に基づいて前記第２の電力スイッチのターンオン及びターンオフのタイミングにほぼ対応する第２のターンオンエッジ信号及び第２のターンオフエッジ信号を発生する第２の駆動回路と、
   を備え、
   前記第２の駆動回路は、
   前記第２のターンオンエッジ信号により前記第２の電力スイッチをターンオンする第１の電力スイッチターンオン回路と、
   前記第２のターンオフエッジ信号、又は、前記第１の駆動回路からの前記第１のターンオンエッジ信号により、前記第１の電力スイッチをターンオフする第２の電力スイッチターンオン回路と、
   を有する、スイッチング電源装置。
2. 前記第１の電力スイッチターンオン回路は、
   前記第２のターンオンエッジ信号によりターンオンして、前記第１の電力スイッチの制御端子に電圧を充電する第１の駆動スイッチであり、
   前記第２の電力スイッチターンオン回路は、
   前記第２のターンオフエッジ信号、又は、前記第２のターンオンエッジ信号によりターンオンして、前記制御端子の電圧を放電する第２の駆動スイッチである、
   請求項１に記載のスイッチング電源装置。
3. 前記第２の電力スイッチの制御端子の電圧を放電する第３の駆動スイッチと、
   前記第１の電力スイッチがターンオンされたときに、前記第３の駆動スイッチをターンオンし、前記第１の電力スイッチがターンオフされたときに、前記第１の電力スイッチのターンオフ時から遅延して前記第３の駆動スイッチをターンオフする、第３の駆動回路と、
   を備える、請求項１又は２に記載のスイッチング電源装置。
4. 前記第３の駆動回路は、
   前記第３の駆動スイッチの基準電圧端子を前記第１の電力スイッチ及び前記第２の電力スイッチの接続点に接続する第１の接続ラインと、
   前記第２の駆動回路へ電源を供給する電源部に前記第３の駆動スイッチの制御端子を接続する第２の接続ラインと、
   を有する、請求項３に記載のスイッチング電源装置。
5. 前記主トランスの前記１次巻線の電圧極性反転に応じて前記第３の駆動スイッチの制御端子へ電圧を印加し、かつ、前記第３の駆動スイッチの前記制御端子へ印加する電圧をレベルシフトさせる第４の駆動回路を備えた
   請求項３に記載のスイッチング電源装置。

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