JPH0951260A - Ｆｅｔドライブ回路 - Google Patents
Ｆｅｔドライブ回路Info
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- JPH0951260A JPH0951260A JP8148604A JP14860496A JPH0951260A JP H0951260 A JPH0951260 A JP H0951260A JP 8148604 A JP8148604 A JP 8148604A JP 14860496 A JP14860496 A JP 14860496A JP H0951260 A JPH0951260 A JP H0951260A
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Abstract
(57)【要約】
【課題】 ＦＥＴに最適なオン駆動のゲート電圧を安定
的に印加できるＦＥＴドライブ回路を提供する。 【解決手段】 ＦＥＴドライブ回路１のＦＥＴ２のゲー
トに入力コンデンサ４を接続し、ＦＥＴのゲート・ソー
ス間にクランプダイオード６を設けた。トランス10の出
力Ｖ2 によりＦＥＴ２がオンし、ＦＥＴ２のゲート・ソ
ース間および入力コンデンサ４には電荷がチャージす
る。トランス10の出力Ｖ2 が反転すると、ＦＥＴ２のゲ
ート・ソース間および入力コンデンサ４の電荷が放電す
る。ＦＥＴ２のゲート電圧ＶG がソース側から見て設定
電圧まで減少したとき、クランプダイオード６がスイッ
チオンし、ＦＥＴ２のゲート電圧ＶG を設定電圧にクラ
ンプする。オフ時のゲート電圧ＶG のクランプにより、
ＦＥＴ２のオン時におけるＦＥＴ２のゲート電圧ＶG は
ＦＥＴ２のオン期間に関係なく一定の電圧になる。
的に印加できるＦＥＴドライブ回路を提供する。 【解決手段】 ＦＥＴドライブ回路１のＦＥＴ２のゲー
トに入力コンデンサ４を接続し、ＦＥＴのゲート・ソー
ス間にクランプダイオード６を設けた。トランス10の出
力Ｖ2 によりＦＥＴ２がオンし、ＦＥＴ２のゲート・ソ
ース間および入力コンデンサ４には電荷がチャージす
る。トランス10の出力Ｖ2 が反転すると、ＦＥＴ２のゲ
ート・ソース間および入力コンデンサ４の電荷が放電す
る。ＦＥＴ２のゲート電圧ＶG がソース側から見て設定
電圧まで減少したとき、クランプダイオード６がスイッ
チオンし、ＦＥＴ２のゲート電圧ＶG を設定電圧にクラ
ンプする。オフ時のゲート電圧ＶG のクランプにより、
ＦＥＴ２のオン時におけるＦＥＴ２のゲート電圧ＶG は
ＦＥＴ２のオン期間に関係なく一定の電圧になる。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
等に組み込まれるＦＥＴドライブ回路に関するものであ
る。
等に組み込まれるＦＥＴドライブ回路に関するものであ
る。
【０００２】
【従来の技術】周知のように、ＦＥＴ（電界効果トラン
ジスタ）ドライブ回路は様々な回路に組み込まれてい
る。その一例として、図７には、ＦＥＴドライブ回路１
が組み込まれたフォワードコンバータタイプのスイッチ
ング電源回路の主要構成が示されている。同図におい
て、トランス10の一次コイル11側には、入力電源14と、
入力スイッチＱ1 （図７ではＭＯＳ−ＦＥＴで形成され
ている）とが備えられ、トランス10の二次コイル12側は
出力電源回路18となっており、出力電源回路18の出力側
には負荷が接続されている。また、上記入力スイッチＱ
1 にはパルス幅制御回路８が接続されている。
ジスタ）ドライブ回路は様々な回路に組み込まれてい
る。その一例として、図７には、ＦＥＴドライブ回路１
が組み込まれたフォワードコンバータタイプのスイッチ
ング電源回路の主要構成が示されている。同図におい
て、トランス10の一次コイル11側には、入力電源14と、
入力スイッチＱ1 （図７ではＭＯＳ−ＦＥＴで形成され
ている）とが備えられ、トランス10の二次コイル12側は
出力電源回路18となっており、出力電源回路18の出力側
には負荷が接続されている。また、上記入力スイッチＱ
1 にはパルス幅制御回路８が接続されている。
【０００３】上記出力電源回路18は、二次コイル12と、
ＦＥＴ（ＭＯＳ−ＦＥＴ）２のＦＥＴドライブ回路１
と、ダイオードＤ1 と、チョークコイルＬと、平滑コン
デンサ16とを有して構成されている。この出力電源回路
18は、上記入力スイッチＱ1 がオンすると、二次コイル
12が、一次コイル11の電圧を一次コイル11の巻数ｎ1 に
対する二次コイル12の巻数ｎ2 の割合（昇圧比（ｎ2 ／
ｎ1 ））で昇圧出力し、この出力をＦＥＴ２により整流
し、ダイオードＤ1 およびチョークコイルＬおよび平滑
コンデンサ16によって平滑し、ほぼ定電圧の出力電圧Ｖ
OUT として負荷に供給する。図７の回路で入力スイッチ
Ｑ1 がオンすると、ＦＥＴドライブ回路１では、ＦＥＴ
２のゲート・ソース間に、二次コイル12の出力電圧Ｖ2
（ＡＣ入力）により、ゲート側がソース側よりも高い電
位となる正方向のオン駆動のゲート電圧（ドライブ電
圧）が二次コイル12の出力電圧Ｖ2 とほぼ同じ大きさで
印加され、ＦＥＴ２はオン状態となる。
ＦＥＴ（ＭＯＳ−ＦＥＴ）２のＦＥＴドライブ回路１
と、ダイオードＤ1 と、チョークコイルＬと、平滑コン
デンサ16とを有して構成されている。この出力電源回路
18は、上記入力スイッチＱ1 がオンすると、二次コイル
12が、一次コイル11の電圧を一次コイル11の巻数ｎ1 に
対する二次コイル12の巻数ｎ2 の割合（昇圧比（ｎ2 ／
ｎ1 ））で昇圧出力し、この出力をＦＥＴ２により整流
し、ダイオードＤ1 およびチョークコイルＬおよび平滑
コンデンサ16によって平滑し、ほぼ定電圧の出力電圧Ｖ
OUT として負荷に供給する。図７の回路で入力スイッチ
Ｑ1 がオンすると、ＦＥＴドライブ回路１では、ＦＥＴ
２のゲート・ソース間に、二次コイル12の出力電圧Ｖ2
（ＡＣ入力）により、ゲート側がソース側よりも高い電
位となる正方向のオン駆動のゲート電圧（ドライブ電
圧）が二次コイル12の出力電圧Ｖ2 とほぼ同じ大きさで
印加され、ＦＥＴ２はオン状態となる。
【０００４】また、入力スイッチＱ1 がオフのときに
は、チョークコイルＬの電磁エネルギが負荷とダイオー
ドＤ1 を通る経路で流れる。この入力スイッチＱ1 のオ
フ時に、一次コイル11にはオン時とは逆極性のフライバ
ックパルスが発生する結果、二次コイル12の極性が反転
し、ＦＥＴ２のゲート・ソース間にゲート側がソース側
よりも低い電位となる負方向のゲート電圧が印加され、
ＦＥＴ２はオフ状態となる。
は、チョークコイルＬの電磁エネルギが負荷とダイオー
ドＤ1 を通る経路で流れる。この入力スイッチＱ1 のオ
フ時に、一次コイル11にはオン時とは逆極性のフライバ
ックパルスが発生する結果、二次コイル12の極性が反転
し、ＦＥＴ２のゲート・ソース間にゲート側がソース側
よりも低い電位となる負方向のゲート電圧が印加され、
ＦＥＴ２はオフ状態となる。
【０００５】さらに、前記パルス幅制御回路８とチョー
クコイルＬの出力端との間には比較回路９が接続されて
いる。この比較回路９には基準電圧が与えられており、
比較回路９は、前記出力電源回路18の出力電圧ＶOUT を
検出し、前記基準電圧と出力電圧ＶOUT との比較に基づ
いた比較電圧をパルス幅制御回路８に出力する回路構成
を有している。
クコイルＬの出力端との間には比較回路９が接続されて
いる。この比較回路９には基準電圧が与えられており、
比較回路９は、前記出力電源回路18の出力電圧ＶOUT を
検出し、前記基準電圧と出力電圧ＶOUT との比較に基づ
いた比較電圧をパルス幅制御回路８に出力する回路構成
を有している。
【０００６】パルス幅制御回路８は、一定周期のオン・
オフのパルス信号（矩形波信号）を入力スイッチＱ1 に
加え、入力スイッチＱ1 をオン・オフさせるもので、前
記比較回路９の比較電圧に基づいて、下記のように、出
力電圧Ｖ0UT の安定化を図るための入力スイッチＱ1 の
オン・オフ制御を行う。例えば、出力電源回路18の出力
電圧ＶOUT が目標の負荷供給電圧よりも低下したときに
は、その低下量を補償するように入力スイッチＱ1 のオ
ン期間のパルス幅を長くして入力スイッチＱ1のオンパ
ルス比（パルス信号の一周期幅に占めるオンパルス幅の
割合）を大きくし、出力電圧ＶOUT の低下分を補償し、
出力電圧ＶOUT の安定化を図る。
オフのパルス信号（矩形波信号）を入力スイッチＱ1 に
加え、入力スイッチＱ1 をオン・オフさせるもので、前
記比較回路９の比較電圧に基づいて、下記のように、出
力電圧Ｖ0UT の安定化を図るための入力スイッチＱ1 の
オン・オフ制御を行う。例えば、出力電源回路18の出力
電圧ＶOUT が目標の負荷供給電圧よりも低下したときに
は、その低下量を補償するように入力スイッチＱ1 のオ
ン期間のパルス幅を長くして入力スイッチＱ1のオンパ
ルス比（パルス信号の一周期幅に占めるオンパルス幅の
割合）を大きくし、出力電圧ＶOUT の低下分を補償し、
出力電圧ＶOUT の安定化を図る。
【０００７】また、反対に、出力電圧ＶOUT が目標の負
荷供給電圧よりも高くなったときには、入力スイッチＱ
1 のオン期間のパルス幅を短くして入力スイッチＱ1 の
オンパルス比を小さくし、出力電圧ＶOUT の上昇分を補
正し、出力電圧ＶOUT の安定化を図る。
荷供給電圧よりも高くなったときには、入力スイッチＱ
1 のオン期間のパルス幅を短くして入力スイッチＱ1 の
オンパルス比を小さくし、出力電圧ＶOUT の上昇分を補
正し、出力電圧ＶOUT の安定化を図る。
【０００８】
【発明が解決しようとする課題】ところで、前記の如
く、ＦＥＴ２には二次コイル12の出力電圧Ｖ2 とほぼ同
程度のオン駆動のゲート電圧が印加される。しかしなが
ら、出力電圧Ｖ2 の大きさ、つまり、トランス10の昇圧
比（ｎ2 ／ｎ1 ）は出力電源回路18の出力電圧ＶOUT が
負荷の仕様電圧となるように設定されているために、二
次コイル12の出力電圧Ｖ2 がＦＥＴ２の適切なオン駆動
のゲート電圧の範囲を越えてＦＥＴ２が駆動されるとい
う問題があった。
く、ＦＥＴ２には二次コイル12の出力電圧Ｖ2 とほぼ同
程度のオン駆動のゲート電圧が印加される。しかしなが
ら、出力電圧Ｖ2 の大きさ、つまり、トランス10の昇圧
比（ｎ2 ／ｎ1 ）は出力電源回路18の出力電圧ＶOUT が
負荷の仕様電圧となるように設定されているために、二
次コイル12の出力電圧Ｖ2 がＦＥＴ２の適切なオン駆動
のゲート電圧の範囲を越えてＦＥＴ２が駆動されるとい
う問題があった。
【０００９】上記問題を解決するために、図７の点線で
示すように、ＦＥＴ２のゲートに入力コンデンサ４を接
続したものが知られている。周知のように、ＦＥＴ２は
ゲート・ソース間に内部容量Ｃi を有しており、ＦＥＴ
２のゲートに入力コンデンサ４を接続した場合、内部容
量Ｃi を有したコンデンサＣi に入力コンデンサ４が直
列に接続したＡＣ結合と等価となり、二次コイル12の出
力電圧Ｖ2 はＦＥＴ２の内部コンデンサＣi と入力コン
デンサ４とに分圧され、ＦＥＴ２には入力コンデンサ４
の静電容量とＦＥＴ２の内部容量との比に基づいて出力
電圧Ｖ2 の分圧が印加する。したがって、ＦＥＴ２の適
切なオン駆動のゲート電圧とほぼ同程度の電圧がＦＥＴ
２に印加されるように図ることができる。
示すように、ＦＥＴ２のゲートに入力コンデンサ４を接
続したものが知られている。周知のように、ＦＥＴ２は
ゲート・ソース間に内部容量Ｃi を有しており、ＦＥＴ
２のゲートに入力コンデンサ４を接続した場合、内部容
量Ｃi を有したコンデンサＣi に入力コンデンサ４が直
列に接続したＡＣ結合と等価となり、二次コイル12の出
力電圧Ｖ2 はＦＥＴ２の内部コンデンサＣi と入力コン
デンサ４とに分圧され、ＦＥＴ２には入力コンデンサ４
の静電容量とＦＥＴ２の内部容量との比に基づいて出力
電圧Ｖ2 の分圧が印加する。したがって、ＦＥＴ２の適
切なオン駆動のゲート電圧とほぼ同程度の電圧がＦＥＴ
２に印加されるように図ることができる。
【００１０】しかしながら、入力コンデンサ４をＦＥＴ
２のゲートに接続したＦＥＴドライブ回路１では、下記
のような問題があり、満足のいくものではなかった。図
８の（ａ）や（ｂ）には、ＦＥＴ２のゲート電圧の波形
例が示されている。同図に示すオン駆動のゲート電圧
は、上記の如く、ゲート入力がＡＣ結合のために直流成
分がカットされているため、同図の（ａ）や（ｂ）に示
す正（＋）方向の面積Ａと負（−）方向の面積Ｂとが等
しくなるように決定され、入力スイッチＱ1 のオンパル
ス比が出力電源回路18の出力電圧ＶOUT の安定化を図る
ために変動すると、次のように変動してしまう。
２のゲートに接続したＦＥＴドライブ回路１では、下記
のような問題があり、満足のいくものではなかった。図
８の（ａ）や（ｂ）には、ＦＥＴ２のゲート電圧の波形
例が示されている。同図に示すオン駆動のゲート電圧
は、上記の如く、ゲート入力がＡＣ結合のために直流成
分がカットされているため、同図の（ａ）や（ｂ）に示
す正（＋）方向の面積Ａと負（−）方向の面積Ｂとが等
しくなるように決定され、入力スイッチＱ1 のオンパル
ス比が出力電源回路18の出力電圧ＶOUT の安定化を図る
ために変動すると、次のように変動してしまう。
【００１１】例えば、入力スイッチＱ1 のオンパルス比
が１／４で、ＦＥＴ２には図８の（ａ）に示すようなゲ
ート電圧が印加されていたところ、出力電源回路18の出
力電圧ＶOUT が低下し、出力電圧ＶOUT の安定化を図る
ために入力スイッチＱ1 のオンパルス幅が長くなって入
力スイッチＱ1 のオンパルス比が、例えば、１／２と大
きくなると、これに伴い、ＦＥＴ２のゲート電圧のオン
パルス幅ｔが同図の（ｂ）に示すように長くなり、ＦＥ
Ｔ２のオンパルス比（ｔ／Ｔ）が大きくなる。すると、
ゲート電圧が正（＋）方向の面積Ａと負（−）方向の面
積Ｂとが等しくなるように決定されるので、ＦＥＴ２の
オンパルス比１／４のときよりも、オフ時のゲート電圧
はマイナス方向に高くなり、また、オン時のゲート電圧
（オン駆動のゲート電圧）が低くなる。
が１／４で、ＦＥＴ２には図８の（ａ）に示すようなゲ
ート電圧が印加されていたところ、出力電源回路18の出
力電圧ＶOUT が低下し、出力電圧ＶOUT の安定化を図る
ために入力スイッチＱ1 のオンパルス幅が長くなって入
力スイッチＱ1 のオンパルス比が、例えば、１／２と大
きくなると、これに伴い、ＦＥＴ２のゲート電圧のオン
パルス幅ｔが同図の（ｂ）に示すように長くなり、ＦＥ
Ｔ２のオンパルス比（ｔ／Ｔ）が大きくなる。すると、
ゲート電圧が正（＋）方向の面積Ａと負（−）方向の面
積Ｂとが等しくなるように決定されるので、ＦＥＴ２の
オンパルス比１／４のときよりも、オフ時のゲート電圧
はマイナス方向に高くなり、また、オン時のゲート電圧
（オン駆動のゲート電圧）が低くなる。
【００１２】上記のように、入力コンデンサ４をＦＥＴ
２のゲートに接続したＦＥＴドライブ回路１では、入力
スイッチＱ1 のオンパルス比の変動、つまり、ＦＥＴ２
のオン期間（オンパルス比）の変動に伴いＦＥＴ２のオ
ン駆動のゲート電圧が変動してしまうという虞があっ
た。
２のゲートに接続したＦＥＴドライブ回路１では、入力
スイッチＱ1 のオンパルス比の変動、つまり、ＦＥＴ２
のオン期間（オンパルス比）の変動に伴いＦＥＴ２のオ
ン駆動のゲート電圧が変動してしまうという虞があっ
た。
【００１３】本発明は上記課題を解決するためになされ
たものであり、その目的は、入力スイッチＱ1 のオンパ
ルス比の変動、つまり、ＦＥＴのオン期間の変動に起因
するＦＥＴのオン駆動のゲート電圧の変動を防止し、常
に適切なオン駆動のゲート電圧をＦＥＴに印加すること
ができるＦＥＴドライブ回路を提供することである。
たものであり、その目的は、入力スイッチＱ1 のオンパ
ルス比の変動、つまり、ＦＥＴのオン期間の変動に起因
するＦＥＴのオン駆動のゲート電圧の変動を防止し、常
に適切なオン駆動のゲート電圧をＦＥＴに印加すること
ができるＦＥＴドライブ回路を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明は次のような構成をもって前記課題を解決する
手段としている。すなわち、第１の発明は、ゲート・ソ
ース間に内部容量を持つＦＥＴをドライブするＦＥＴド
ライブ回路において、前記ＦＥＴのゲートに入力コンデ
ンサが接続され、ＦＥＴのゲート・ソース間には該ＦＥ
Ｔのオフ期間にゲート電圧がソース側から見て予め定め
た設定の電圧まで減少したときにオンさせてＦＥＴのゲ
ート・ソース間電圧を設定の直流電圧にクランプするス
イッチ素子が設けられている構成をもって前記課題を解
決する手段としている。
に本発明は次のような構成をもって前記課題を解決する
手段としている。すなわち、第１の発明は、ゲート・ソ
ース間に内部容量を持つＦＥＴをドライブするＦＥＴド
ライブ回路において、前記ＦＥＴのゲートに入力コンデ
ンサが接続され、ＦＥＴのゲート・ソース間には該ＦＥ
Ｔのオフ期間にゲート電圧がソース側から見て予め定め
た設定の電圧まで減少したときにオンさせてＦＥＴのゲ
ート・ソース間電圧を設定の直流電圧にクランプするス
イッチ素子が設けられている構成をもって前記課題を解
決する手段としている。
【００１５】また、第２の発明は、ゲート・ソース間に
内部容量を持つＦＥＴをドライブするＦＥＴドライブ回
路において、前記ＦＥＴのゲートに入力コンデンサが接
続され、前記ＦＥＴのオフ期間に前記入力コンデンサの
入力端側電圧がＦＥＴのゲート側から見て予め定めた設
定の電圧まで減少したときにオンさせて入力コンデンサ
の両端電圧を設定の直流電圧にクランプするスイッチ素
子が前記入力コンデンサに並列に接続されている構成を
もって前記課題を解決する手段としている。
内部容量を持つＦＥＴをドライブするＦＥＴドライブ回
路において、前記ＦＥＴのゲートに入力コンデンサが接
続され、前記ＦＥＴのオフ期間に前記入力コンデンサの
入力端側電圧がＦＥＴのゲート側から見て予め定めた設
定の電圧まで減少したときにオンさせて入力コンデンサ
の両端電圧を設定の直流電圧にクランプするスイッチ素
子が前記入力コンデンサに並列に接続されている構成を
もって前記課題を解決する手段としている。
【００１６】さらに、第３の発明は、第１又は第２の発
明を構成するスイッチ素子はＦＥＴから入力コンデンサ
に向かう逆電流の向きを順方向としたクランプダイオー
ドによって形成されている構成をもって前記課題を解決
する手段としている。
明を構成するスイッチ素子はＦＥＴから入力コンデンサ
に向かう逆電流の向きを順方向としたクランプダイオー
ドによって形成されている構成をもって前記課題を解決
する手段としている。
【００１７】さらに、第４の発明は、ゲート・ソース間
に内部容量を持つＦＥＴをドライブするＦＥＴドライブ
回路において、前記ＦＥＴのゲートに入力コンデンサが
接続され、ＦＥＴのゲート・ソース間にはツェナーダイ
オードのアノード側とクランプダイオードのアノード側
を直列に接続した直列接続体がツェナーダイオードのカ
ソード側をＦＥＴのゲート側にして設けられ、上記ツェ
ナーダイオードとクランプダイオードの直列接続体はＦ
ＥＴのオン期間にＦＥＴのゲート電圧がソース側から見
て予め定めた設定の電圧まで増加したときにオンしてＦ
ＥＴのゲート・ソース間電圧を設定の直流電圧にクラン
プするスイッチ素子と成している構成をもって前記課題
を解決する手段としている。
に内部容量を持つＦＥＴをドライブするＦＥＴドライブ
回路において、前記ＦＥＴのゲートに入力コンデンサが
接続され、ＦＥＴのゲート・ソース間にはツェナーダイ
オードのアノード側とクランプダイオードのアノード側
を直列に接続した直列接続体がツェナーダイオードのカ
ソード側をＦＥＴのゲート側にして設けられ、上記ツェ
ナーダイオードとクランプダイオードの直列接続体はＦ
ＥＴのオン期間にＦＥＴのゲート電圧がソース側から見
て予め定めた設定の電圧まで増加したときにオンしてＦ
ＥＴのゲート・ソース間電圧を設定の直流電圧にクラン
プするスイッチ素子と成している構成をもって前記課題
を解決する手段としている。
【００１８】さらに、第５の発明は、第１又は第２又は
第３又は第４の発明を構成するスイッチ素子には直列に
該スイッチ素子のオン時に流れる電流を制限する抵抗体
が接続されている構成をもって前記課題を解決する手段
としている。
第３又は第４の発明を構成するスイッチ素子には直列に
該スイッチ素子のオン時に流れる電流を制限する抵抗体
が接続されている構成をもって前記課題を解決する手段
としている。
【００１９】上記構成の発明において、例えば、ＦＥＴ
がオンとなるときには入力コンデンサおよびＦＥＴのゲ
ート・ソース間には電荷がチャージされる。ＦＥＴがオ
フとなるときには、入力コンデンサおよびＦＥＴのゲー
ト・ソース間にはＦＥＴのオフ時とは逆極性の電圧が印
加され、上記ＦＥＴのオン時に入力コンデンサおよびＦ
ＥＴのゲート・ソース間にチャージされた電荷が放電
し、ＦＥＴのゲート電圧および入力コンデンサの入力端
側電圧がソース側から見て減少していく。
がオンとなるときには入力コンデンサおよびＦＥＴのゲ
ート・ソース間には電荷がチャージされる。ＦＥＴがオ
フとなるときには、入力コンデンサおよびＦＥＴのゲー
ト・ソース間にはＦＥＴのオフ時とは逆極性の電圧が印
加され、上記ＦＥＴのオン時に入力コンデンサおよびＦ
ＥＴのゲート・ソース間にチャージされた電荷が放電
し、ＦＥＴのゲート電圧および入力コンデンサの入力端
側電圧がソース側から見て減少していく。
【００２０】そして、ＦＥＴのゲート・ソース間に該Ｆ
ＥＴのオフ期間にスイッチオンするスイッチ素子を設け
た回路においては、ＦＥＴのゲート電圧がソース側から
見て予め定めた設定の電圧まで減少したときにスイッチ
素子がオンし、ＦＥＴのゲート電圧を設定の直流電圧に
クランプする。また、入力コンデンサに並列にスイッチ
素子を設けた回路においては、入力コンデンサの入力端
側電圧がＦＥＴのゲート側から見て予め定めた設定の電
圧まで減少したときにスイッチ素子がオンし、入力コン
デンサの両端電圧を設定の直流電圧にクランプし、ＦＥ
Ｔのゲート電圧をクランプした状態と同様にする。
ＥＴのオフ期間にスイッチオンするスイッチ素子を設け
た回路においては、ＦＥＴのゲート電圧がソース側から
見て予め定めた設定の電圧まで減少したときにスイッチ
素子がオンし、ＦＥＴのゲート電圧を設定の直流電圧に
クランプする。また、入力コンデンサに並列にスイッチ
素子を設けた回路においては、入力コンデンサの入力端
側電圧がＦＥＴのゲート側から見て予め定めた設定の電
圧まで減少したときにスイッチ素子がオンし、入力コン
デンサの両端電圧を設定の直流電圧にクランプし、ＦＥ
Ｔのゲート電圧をクランプした状態と同様にする。
【００２１】上記のように、ＦＥＴのオフ期間における
ＦＥＴのゲート電圧を設定の直流電圧にクランプするこ
とにより、ＦＥＴのオフ期間におけるＦＥＴのゲート電
圧が決定し、ＦＥＴのオン駆動のゲート電圧も一定の電
圧に決定される。したがって、ＦＥＴのオン駆動のゲー
ト電圧の決定にはＦＥＴのオン期間（オンパルス比）は
関係がなくなり、ＦＥＴのオン期間の変動に起因するＦ
ＥＴのオン駆動のゲート電圧の変動が回避される。
ＦＥＴのゲート電圧を設定の直流電圧にクランプするこ
とにより、ＦＥＴのオフ期間におけるＦＥＴのゲート電
圧が決定し、ＦＥＴのオン駆動のゲート電圧も一定の電
圧に決定される。したがって、ＦＥＴのオン駆動のゲー
ト電圧の決定にはＦＥＴのオン期間（オンパルス比）は
関係がなくなり、ＦＥＴのオン期間の変動に起因するＦ
ＥＴのオン駆動のゲート電圧の変動が回避される。
【００２２】
【発明の実施の形態】以下に本発明における実施の形態
例を図面に基づいて説明する。以下に説明する各実施の
形態例のＦＥＴドライブ回路は、従来例と同様にスイッ
チング電源回路に組み込まれたものであり、以下に説明
する各実施の形態例の説明において、従来例で前述した
図７の回路構成と同一名称部分には同一符号を付し、そ
の重複説明は省略する。
例を図面に基づいて説明する。以下に説明する各実施の
形態例のＦＥＴドライブ回路は、従来例と同様にスイッ
チング電源回路に組み込まれたものであり、以下に説明
する各実施の形態例の説明において、従来例で前述した
図７の回路構成と同一名称部分には同一符号を付し、そ
の重複説明は省略する。
【００２３】第１の実施の形態例を図１に基づいて説明
する。第１の実施の形態例において特徴的なことは、Ｆ
ＥＴ２のゲート・ソース間にスイッチ素子であるクラン
プダイオード６のカソードをＦＥＴ２のゲート側にして
設け、ＦＥＴ２のオフ期間にクランプダイオード６がス
イッチオンし、入力スイッチＱ1 のオンパルス比の変
動、つまり、ＦＥＴ２のオン期間（オンパルス比ｔ／
Ｔ）の変動に起因するＦＥＴ２のオン駆動のゲート・ソ
ース間電圧（ゲート電圧）ＶG の変動を回避する構成と
したことである。
する。第１の実施の形態例において特徴的なことは、Ｆ
ＥＴ２のゲート・ソース間にスイッチ素子であるクラン
プダイオード６のカソードをＦＥＴ２のゲート側にして
設け、ＦＥＴ２のオフ期間にクランプダイオード６がス
イッチオンし、入力スイッチＱ1 のオンパルス比の変
動、つまり、ＦＥＴ２のオン期間（オンパルス比ｔ／
Ｔ）の変動に起因するＦＥＴ２のオン駆動のゲート・ソ
ース間電圧（ゲート電圧）ＶG の変動を回避する構成と
したことである。
【００２４】上記クランプダイオード６は、ＦＥＴ２の
ソース側からゲート側に向かう電流の向き、つまり、Ｆ
ＥＴ２から入力コンデンサ４に向かう逆電流の向きが順
方向となるように設けられており、予め定めた設定電圧
ＶF が印加されたときに（ソース側から見たＦＥＴ２の
ゲート電圧が電圧−ＶF となったときに）スイッチオン
状態となるように形成され、ＦＥＴ２のオン期間の変動
に起因するＦＥＴ２のオン駆動のゲート電圧ＶG の変動
を次のように回避する。
ソース側からゲート側に向かう電流の向き、つまり、Ｆ
ＥＴ２から入力コンデンサ４に向かう逆電流の向きが順
方向となるように設けられており、予め定めた設定電圧
ＶF が印加されたときに（ソース側から見たＦＥＴ２の
ゲート電圧が電圧−ＶF となったときに）スイッチオン
状態となるように形成され、ＦＥＴ２のオン期間の変動
に起因するＦＥＴ２のオン駆動のゲート電圧ＶG の変動
を次のように回避する。
【００２５】ただし、従来例で述べたように、ＦＥＴ２
のゲート・ソース間は内部容量Ｃiを有していることか
ら、ここでは、図２に示すようにＦＥＴ２をコンデンサ
13に置き換えて、上記ＦＥＴ２のオン駆動のゲート電圧
ＶG の変動回避動作について説明する。
のゲート・ソース間は内部容量Ｃiを有していることか
ら、ここでは、図２に示すようにＦＥＴ２をコンデンサ
13に置き換えて、上記ＦＥＴ２のオン駆動のゲート電圧
ＶG の変動回避動作について説明する。
【００２６】入力スイッチＱ1 がオンすると、図２の
（ａ）に示すように、入力コンデンサ４からコンデンサ
13（ＦＥＴ２）に向かう正方向の電圧が入力コンデンサ
４およびコンデンサ13（ＦＥＴ２）に印加され、入力コ
ンデンサ４およびコンデンサ13には電荷がチャージさ
れ、ＦＥＴ２がオンする。このとき、クランプダイオー
ド６はスイッチオフ状態である。
（ａ）に示すように、入力コンデンサ４からコンデンサ
13（ＦＥＴ２）に向かう正方向の電圧が入力コンデンサ
４およびコンデンサ13（ＦＥＴ２）に印加され、入力コ
ンデンサ４およびコンデンサ13には電荷がチャージさ
れ、ＦＥＴ２がオンする。このとき、クランプダイオー
ド６はスイッチオフ状態である。
【００２７】入力スイッチＱ1 がオフすると、オン時と
は逆極性の電圧が入力コンデンサ４およびコンデンサ13
（ＦＥＴ２）に印加し、図２の（ｂ）に示すように、入
力スイッチＱ1 のオン時（ＦＥＴ２のオン時）に入力コ
ンデンサ４およびコンデンサ13（ＦＥＴ２）にチャージ
された電荷がコンデンサ13から入力コンデンサ４に向か
う逆電流の向きで流れ出し、ＦＥＴ２はオフする。
は逆極性の電圧が入力コンデンサ４およびコンデンサ13
（ＦＥＴ２）に印加し、図２の（ｂ）に示すように、入
力スイッチＱ1 のオン時（ＦＥＴ２のオン時）に入力コ
ンデンサ４およびコンデンサ13（ＦＥＴ２）にチャージ
された電荷がコンデンサ13から入力コンデンサ４に向か
う逆電流の向きで流れ出し、ＦＥＴ２はオフする。
【００２８】そして、図２の（ｃ）に示すように、コン
デンサ13のゲート側電圧（ＦＥＴ２のゲート電圧）ＶG
がソース側から見て前記設定電圧−ＶF となったとき、
前記の如く、クランプダイオード６がスイッチオンとな
り、電流の殆どがクランプダイオード６を介して流れ始
め、コンデンサ13のゲート側電圧（ＦＥＴ２のゲート電
圧）ＶG がソース側から見た設定電圧−ＶF で入力スイ
ッチＱ1 のオンパルス比（ＦＥＴ２のオン期間）に関係
なくクランプされる。
デンサ13のゲート側電圧（ＦＥＴ２のゲート電圧）ＶG
がソース側から見て前記設定電圧−ＶF となったとき、
前記の如く、クランプダイオード６がスイッチオンとな
り、電流の殆どがクランプダイオード６を介して流れ始
め、コンデンサ13のゲート側電圧（ＦＥＴ２のゲート電
圧）ＶG がソース側から見た設定電圧−ＶF で入力スイ
ッチＱ1 のオンパルス比（ＦＥＴ２のオン期間）に関係
なくクランプされる。
【００２９】ところで、入力スイッチＱ1 のオフ時（Ｆ
ＥＴ２のオフ時）におけるＦＥＴ２のゲート電圧ＶG が
一定の電圧にクランプされたときには、入力スイッチＱ
1 のオン時（ＦＥＴ２のオン時）におけるＦＥＴ２のオ
ン駆動のゲート電圧ＶG は下記の式に従って決定され
る。
ＥＴ２のオフ時）におけるＦＥＴ２のゲート電圧ＶG が
一定の電圧にクランプされたときには、入力スイッチＱ
1 のオン時（ＦＥＴ２のオン時）におけるＦＥＴ２のオ
ン駆動のゲート電圧ＶG は下記の式に従って決定され
る。
【００３０】ＶG ＝（Ｃ2 ／（Ｃi ＋Ｃ2 ））×Ｖ2
【００３１】ただし、Ｃ2 は入力コンデンサ４の静電容
量、Ｃi はＦＥＴ２のゲート・ソース間の内部容量、Ｖ
2 は二次コイル12の出力電圧である。
量、Ｃi はＦＥＴ２のゲート・ソース間の内部容量、Ｖ
2 は二次コイル12の出力電圧である。
【００３２】すなわち、上記の如く、ＦＥＴ２のオフ時
におけるＦＥＴ２のゲート電圧ＶGが入力スイッチＱ1
のオン期間に関係なく設定電圧−ＶF にクランプされる
ため、ＦＥＴ２のオン駆動のゲート電圧ＶG は、入力ス
イッチＱ1 のオン期間に関係なく、一定の電圧に決定さ
れる。
におけるＦＥＴ２のゲート電圧ＶGが入力スイッチＱ1
のオン期間に関係なく設定電圧−ＶF にクランプされる
ため、ＦＥＴ２のオン駆動のゲート電圧ＶG は、入力ス
イッチＱ1 のオン期間に関係なく、一定の電圧に決定さ
れる。
【００３３】したがって、負荷の仕様電圧に基づいて二
次コイル12の出力電圧Ｖ2 、つまり、トランス10の昇圧
比（ｎ2 ／ｎ1 ）が決定され、また、ＦＥＴ２の内部容
量Ｃi が設定されている条件の下で、ＦＥＴ２のオン駆
動のゲート電圧ＶG がＦＥＴ２の最適なオン駆動の電圧
となるように、入力コンデンサ４の静電容量Ｃ2 、およ
び、クランプダイオード６がスイッチオンとなる設定の
電圧ＶF つまりＦＥＴ２のオフ時におけるソース側から
見たＦＥＴ２のクランプのゲート電圧−ＶF をそれぞれ
設定することにより、ＦＥＴ２の最適なオン駆動のゲー
ト電圧ＶG が得られ、かつ、ＦＥＴ２のオン期間の変動
に起因するＦＥＴ２のオン駆動のゲート電圧ＶG の変動
が回避される。
次コイル12の出力電圧Ｖ2 、つまり、トランス10の昇圧
比（ｎ2 ／ｎ1 ）が決定され、また、ＦＥＴ２の内部容
量Ｃi が設定されている条件の下で、ＦＥＴ２のオン駆
動のゲート電圧ＶG がＦＥＴ２の最適なオン駆動の電圧
となるように、入力コンデンサ４の静電容量Ｃ2 、およ
び、クランプダイオード６がスイッチオンとなる設定の
電圧ＶF つまりＦＥＴ２のオフ時におけるソース側から
見たＦＥＴ２のクランプのゲート電圧−ＶF をそれぞれ
設定することにより、ＦＥＴ２の最適なオン駆動のゲー
ト電圧ＶG が得られ、かつ、ＦＥＴ２のオン期間の変動
に起因するＦＥＴ２のオン駆動のゲート電圧ＶG の変動
が回避される。
【００３４】本実施の形態例によれば、ＦＥＴ２のゲー
ト・ソース間にクランプダイオード６を設け、ＦＥＴ２
のオフ時にクランプダイオード６がスイッチオンするこ
とによって、ＦＥＴ２のオフ時のＦＥＴ２のゲート電圧
ＶG を設定の電圧にクランプする構成としたので、ＦＥ
Ｔ２のオン駆動のゲート電圧ＶG がＦＥＴ２のオン期間
に関係なく最適な値として決定され、ＦＥＴ２のオン期
間の変動に起因するＦＥＴ２のオン駆動のゲート電圧Ｖ
G の変動を回避することができる。
ト・ソース間にクランプダイオード６を設け、ＦＥＴ２
のオフ時にクランプダイオード６がスイッチオンするこ
とによって、ＦＥＴ２のオフ時のＦＥＴ２のゲート電圧
ＶG を設定の電圧にクランプする構成としたので、ＦＥ
Ｔ２のオン駆動のゲート電圧ＶG がＦＥＴ２のオン期間
に関係なく最適な値として決定され、ＦＥＴ２のオン期
間の変動に起因するＦＥＴ２のオン駆動のゲート電圧Ｖ
G の変動を回避することができる。
【００３５】図３には、第２の実施の形態例が示されて
いる。本実施の形態例が前記第１の実施の形態例と異な
る特徴的なことは、クランプダイオード６のカソードと
ＦＥＴ２のゲートとの間に直列に抵抗体20を設けたこと
である。抵抗体20は、クランプダイオード６のオン時に
流れる図３に示す電流Ｉ3 を制御する。
いる。本実施の形態例が前記第１の実施の形態例と異な
る特徴的なことは、クランプダイオード６のカソードと
ＦＥＴ２のゲートとの間に直列に抵抗体20を設けたこと
である。抵抗体20は、クランプダイオード６のオン時に
流れる図３に示す電流Ｉ3 を制御する。
【００３６】本実施の形態例によれば、前記第１の実施
の形態例と同様に優れた効果を得ることができ、また、
抵抗体20をクランプダイオード６に直列に接続すること
によって、クランプダイオード６のオン時に流れる電流
が制限されるので、耐久電流（定格電流）が小さいダイ
オードをクランプダイオード６として用いることができ
る。また、クランプダイオード６の保護を図ることがで
きる。
の形態例と同様に優れた効果を得ることができ、また、
抵抗体20をクランプダイオード６に直列に接続すること
によって、クランプダイオード６のオン時に流れる電流
が制限されるので、耐久電流（定格電流）が小さいダイ
オードをクランプダイオード６として用いることができ
る。また、クランプダイオード６の保護を図ることがで
きる。
【００３７】図４には、第３の実施の形態例が示されて
いる。本実施の形態例が前記第１の実施の形態例と異な
る特徴的なことは、クランプダイオード６がカソードを
入力コンデンサ４の入力側に向けて入力コンデンサ４に
並列に接続されていることである。
いる。本実施の形態例が前記第１の実施の形態例と異な
る特徴的なことは、クランプダイオード６がカソードを
入力コンデンサ４の入力側に向けて入力コンデンサ４に
並列に接続されていることである。
【００３８】上記クランプダイオード６は、ＦＥＴ２か
ら入力コンデンサ４に向かう逆電流の向きが順方向とな
るように設けられており、ＦＥＴ２のオフ時にＦＥＴ２
のゲート側から見て設定の電圧−ＶD が印加されたと
き、つまり、入力コンデンサ４の入力端電圧ＶC がＦＥ
Ｔ２のゲート側から見て電圧−ＶD まで減少したときに
スイッチオン状態となって、入力コンデンサ４の両端電
圧を電圧ＶD にクランプし、ＦＥＴ２のゲート電圧ＶG
をもクランプされた状態と同様にする。
ら入力コンデンサ４に向かう逆電流の向きが順方向とな
るように設けられており、ＦＥＴ２のオフ時にＦＥＴ２
のゲート側から見て設定の電圧−ＶD が印加されたと
き、つまり、入力コンデンサ４の入力端電圧ＶC がＦＥ
Ｔ２のゲート側から見て電圧−ＶD まで減少したときに
スイッチオン状態となって、入力コンデンサ４の両端電
圧を電圧ＶD にクランプし、ＦＥＴ２のゲート電圧ＶG
をもクランプされた状態と同様にする。
【００３９】本実施の形態例によれば、クランプダイオ
ード６を入力コンデンサ４に並列に設け、ＦＥＴ２のオ
フ時に入力コンデンサ４の両端電圧を設定電圧ＶD にク
ランプするので、ＦＥＴ２のオフ時におけるＦＥＴ２の
ゲート電圧ＶG もクランプされた状態と同様になり、Ｆ
ＥＴ２のオフ時におけるＦＥＴ２のゲート電圧ＶG が前
記第１の実施の形態例同様に一定の電圧（例えばＶG ＝
−ＶF ）に決定することができる。
ード６を入力コンデンサ４に並列に設け、ＦＥＴ２のオ
フ時に入力コンデンサ４の両端電圧を設定電圧ＶD にク
ランプするので、ＦＥＴ２のオフ時におけるＦＥＴ２の
ゲート電圧ＶG もクランプされた状態と同様になり、Ｆ
ＥＴ２のオフ時におけるＦＥＴ２のゲート電圧ＶG が前
記第１の実施の形態例同様に一定の電圧（例えばＶG ＝
−ＶF ）に決定することができる。
【００４０】したがって、前記第１の実施の形態例で述
べたように、ＦＥＴ２のオン駆動のゲート電圧ＶG も一
定の電圧に決定することができ、前記第１の実施の形態
例同様に、ＦＥＴ２のオン時にＦＥＴ２に最適なゲート
電圧が印加でき、かつ、ＦＥＴ２のオン期間の変動に起
因するＦＥＴ２のオン駆動のゲート電圧ＶG の変動を回
避することができる。
べたように、ＦＥＴ２のオン駆動のゲート電圧ＶG も一
定の電圧に決定することができ、前記第１の実施の形態
例同様に、ＦＥＴ２のオン時にＦＥＴ２に最適なゲート
電圧が印加でき、かつ、ＦＥＴ２のオン期間の変動に起
因するＦＥＴ２のオン駆動のゲート電圧ＶG の変動を回
避することができる。
【００４１】図５には第４の実施の形態例が示されてい
る。この実施の形態例では、同図に示すように、入力コ
ンデンサ４に抵抗体５が並列に接続されまた、ＦＥＴ２
のゲート・ソース間にはツェナーダイオード７のアノー
ド側とクランプダイオード６のアノード側を直列に接続
した直列接続体がツェナーダイオード７のカソード側を
ＦＥＴ２のゲート側にして接続されており、それ以外の
構成は前記各実施の形態例と同様であり、その重複説明
は省略する。
る。この実施の形態例では、同図に示すように、入力コ
ンデンサ４に抵抗体５が並列に接続されまた、ＦＥＴ２
のゲート・ソース間にはツェナーダイオード７のアノー
ド側とクランプダイオード６のアノード側を直列に接続
した直列接続体がツェナーダイオード７のカソード側を
ＦＥＴ２のゲート側にして接続されており、それ以外の
構成は前記各実施の形態例と同様であり、その重複説明
は省略する。
【００４２】上記クランプダイオード６とツェナーダイ
オード７の直列接続体はスイッチ素子を構成しており、
このスイッチ素子は、ＦＥＴ２のオン時に、ＦＥＴ２の
ゲート電圧ＶG が該ＦＥＴ２の最適なオン駆動の電圧Ｖ
g となったときにスイッチオンし、ＦＥＴ２のオン時に
おけるＦＥＴ２のゲート電圧ＶG を該ＦＥＴ２の最適な
オン駆動の電圧Ｖg にクランプするように構成されてい
る。
オード７の直列接続体はスイッチ素子を構成しており、
このスイッチ素子は、ＦＥＴ２のオン時に、ＦＥＴ２の
ゲート電圧ＶG が該ＦＥＴ２の最適なオン駆動の電圧Ｖ
g となったときにスイッチオンし、ＦＥＴ２のオン時に
おけるＦＥＴ２のゲート電圧ＶG を該ＦＥＴ２の最適な
オン駆動の電圧Ｖg にクランプするように構成されてい
る。
【００４３】なお、入力コンデンサ４に抵抗体５を並列
に接続することによって、入力コンデンサ４によってカ
ットされる直流電圧成分もＦＥＴ２のゲート側に印加さ
れることになり、ＦＥＴ２のゲート電圧ＶG は上記抵抗
体５を設けない場合より上記直流電圧成分の電圧分だけ
嵩上げされることになる。
に接続することによって、入力コンデンサ４によってカ
ットされる直流電圧成分もＦＥＴ２のゲート側に印加さ
れることになり、ＦＥＴ２のゲート電圧ＶG は上記抵抗
体５を設けない場合より上記直流電圧成分の電圧分だけ
嵩上げされることになる。
【００４４】この実施の形態例によれば、ＦＥＴ２のゲ
ート・ソース間に、ＦＥＴ２のゲート電圧ＶG がＦＥＴ
２の最適なオン駆動電圧となったときにスイッチオンす
るスイッチ素子、つまり、クランプダイオード６とツェ
ナーダイオード７の直列接続体を設けたので、入力スイ
ッチＱ1 がスイッチオンし、入力コンデンサ４からＦＥ
Ｔ２に向かう正方向の電圧が入力コンデンサ４およびＦ
ＥＴ２に印加して入力コンデンサ４およびＦＥＴ２の内
部容量Ｃi に電荷がチャージされ始め、ＦＥＴ２のゲー
ト電圧ＶG がソース側から見て最適なオン駆動電圧まで
増加したときに上記スイッチ素子がスイッチオンし、電
流の殆どがスイッチ素子を介して流れ始め、ＦＥＴ２の
ゲート電圧ＶG をＦＥＴ２のオン期間に関係なく最適な
オン駆動電圧にクランプすることができる。このことか
ら、前記各実施の形態例同様に、ＦＥＴ２のオン期間の
変動に起因するＦＥＴ２のオン駆動のゲート電圧ＶG の
変動を回避することができる。
ート・ソース間に、ＦＥＴ２のゲート電圧ＶG がＦＥＴ
２の最適なオン駆動電圧となったときにスイッチオンす
るスイッチ素子、つまり、クランプダイオード６とツェ
ナーダイオード７の直列接続体を設けたので、入力スイ
ッチＱ1 がスイッチオンし、入力コンデンサ４からＦＥ
Ｔ２に向かう正方向の電圧が入力コンデンサ４およびＦ
ＥＴ２に印加して入力コンデンサ４およびＦＥＴ２の内
部容量Ｃi に電荷がチャージされ始め、ＦＥＴ２のゲー
ト電圧ＶG がソース側から見て最適なオン駆動電圧まで
増加したときに上記スイッチ素子がスイッチオンし、電
流の殆どがスイッチ素子を介して流れ始め、ＦＥＴ２の
ゲート電圧ＶG をＦＥＴ２のオン期間に関係なく最適な
オン駆動電圧にクランプすることができる。このことか
ら、前記各実施の形態例同様に、ＦＥＴ２のオン期間の
変動に起因するＦＥＴ２のオン駆動のゲート電圧ＶG の
変動を回避することができる。
【００４５】なお、本発明は上記各実施の形態例に限定
されるものではなく、様々な実施の形態を採り得る。例
えば、上記第１〜第３の実施の形態例では、スイッチ素
子がクランプダイオード６で構成されていたが、ＦＥＴ
２のオフ時にＦＥＴ２のゲート電圧をクランプするよう
にスイッチオン・オフする構成の他のスイッチ素子を用
いてもよい。例えば、図６には、スイッチ素子Ｑ2 がＭ
ＯＳ−ＦＥＴで構成された例が示されている。このスイ
ッチ素子Ｑ2 は、入力スイッチＱ1 がオンのとき（ＦＥ
Ｔ２がオンのとき）スイッチオフの状態となり、入力ス
イッチＱ1 がオフのとき（ＦＥＴ２がオフのとき）ＦＥ
Ｔ２のゲート電圧ＶG が設定電圧となったときにスイッ
チオンの状態となるようにスイッチオン・オフが制御さ
れ、ＦＥＴ２のオフ時にスイッチオンすることにより、
ＦＥＴ２のオフ期間のゲート電圧をＦＥＴ２のオン駆動
のゲート電圧が最適な値となる設定電圧にクランプし、
上記各実施の形態例同様に優れた効果を奏する。
されるものではなく、様々な実施の形態を採り得る。例
えば、上記第１〜第３の実施の形態例では、スイッチ素
子がクランプダイオード６で構成されていたが、ＦＥＴ
２のオフ時にＦＥＴ２のゲート電圧をクランプするよう
にスイッチオン・オフする構成の他のスイッチ素子を用
いてもよい。例えば、図６には、スイッチ素子Ｑ2 がＭ
ＯＳ−ＦＥＴで構成された例が示されている。このスイ
ッチ素子Ｑ2 は、入力スイッチＱ1 がオンのとき（ＦＥ
Ｔ２がオンのとき）スイッチオフの状態となり、入力ス
イッチＱ1 がオフのとき（ＦＥＴ２がオフのとき）ＦＥ
Ｔ２のゲート電圧ＶG が設定電圧となったときにスイッ
チオンの状態となるようにスイッチオン・オフが制御さ
れ、ＦＥＴ２のオフ時にスイッチオンすることにより、
ＦＥＴ２のオフ期間のゲート電圧をＦＥＴ２のオン駆動
のゲート電圧が最適な値となる設定電圧にクランプし、
上記各実施の形態例同様に優れた効果を奏する。
【００４６】また、上記各実施の形態例は、スイッチン
グ電源回路に組み込まれたＦＥＴドライブ回路を例にし
て説明したが、本発明のＦＥＴドライブ回路は様々な回
路に組み込まれるものである。
グ電源回路に組み込まれたＦＥＴドライブ回路を例にし
て説明したが、本発明のＦＥＴドライブ回路は様々な回
路に組み込まれるものである。
【００４７】さらに、上記第２の実施の形態例では、抵
抗体20をクランプダイオード６のカソード側に直列に接
続していたが、クランプダイオード６のアノード側に抵
抗体20を直列に接続してもよく、この場合にも、上記第
２の実施の形態例同様の効果を得ることができる。
抗体20をクランプダイオード６のカソード側に直列に接
続していたが、クランプダイオード６のアノード側に抵
抗体20を直列に接続してもよく、この場合にも、上記第
２の実施の形態例同様の効果を得ることができる。
【００４８】さらに、上記第３の実施の形態例では、入
力コンデンサ４にクランプダイオード６だけを並列に接
続したが、第２の実施の形態例同様に、クランプダイオ
ード６に抵抗体20を直列に接続した直列接続体を入力コ
ンデンサ４に並列に接続してもよい。このような場合に
は、第３の実施の形態例における効果に加えて、耐久電
流が小さい素子をスイッチ素子として用いることがで
き、また、クランプダイオード６の保護を図ることがで
きるという第２の実施の形態例同様の効果を奏すること
ができる。
力コンデンサ４にクランプダイオード６だけを並列に接
続したが、第２の実施の形態例同様に、クランプダイオ
ード６に抵抗体20を直列に接続した直列接続体を入力コ
ンデンサ４に並列に接続してもよい。このような場合に
は、第３の実施の形態例における効果に加えて、耐久電
流が小さい素子をスイッチ素子として用いることがで
き、また、クランプダイオード６の保護を図ることがで
きるという第２の実施の形態例同様の効果を奏すること
ができる。
【００４９】さらに、上記第４の実施の形態例では入力
コンデンサ４に並列に抵抗体５を設けたが、この抵抗体
５は省略してもよく、この場合にも、上記各実施の形態
例同様に、ＦＥＴ２のオン期間に関係なくＦＥＴ２のゲ
ートに最適なオン駆動のゲート電圧を安定的に印加する
ことができるという優れた効果を奏することができる。
コンデンサ４に並列に抵抗体５を設けたが、この抵抗体
５は省略してもよく、この場合にも、上記各実施の形態
例同様に、ＦＥＴ２のオン期間に関係なくＦＥＴ２のゲ
ートに最適なオン駆動のゲート電圧を安定的に印加する
ことができるという優れた効果を奏することができる。
【００５０】さらに、上記第４の実施の形態例では、Ｆ
ＥＴ２のゲート・ソース間にクランプダイオード６とツ
ェナーダイオード７の直列接続体のみを設けたが、クラ
ンプダイオード６とツェナーダイオード７の直列接続体
に、図５の点線に示すように、抵抗体20を直列に接続
し、このクランプダイオード６とツェナーダイオード７
と抵抗体20の直列接続体をＦＥＴ２のゲート・ソース間
に設けるようにしてもよい。この場合には、上記第４の
実施の形態例同様の優れた効果に加えて、耐久電流が小
さいクランプダイオード６とツェナーダイオード７を用
いることができ、また、クランプダイオード６とツェナ
ーダイオード７の保護を図ることができるという前記第
２の実施の形態例同様の効果を奏することができる。
ＥＴ２のゲート・ソース間にクランプダイオード６とツ
ェナーダイオード７の直列接続体のみを設けたが、クラ
ンプダイオード６とツェナーダイオード７の直列接続体
に、図５の点線に示すように、抵抗体20を直列に接続
し、このクランプダイオード６とツェナーダイオード７
と抵抗体20の直列接続体をＦＥＴ２のゲート・ソース間
に設けるようにしてもよい。この場合には、上記第４の
実施の形態例同様の優れた効果に加えて、耐久電流が小
さいクランプダイオード６とツェナーダイオード７を用
いることができ、また、クランプダイオード６とツェナ
ーダイオード７の保護を図ることができるという前記第
２の実施の形態例同様の効果を奏することができる。
【００５１】さらに、上記各実施の形態例では、ＦＥＴ
２がＭＯＳ−ＦＥＴで形成されている例を示したが、Ｆ
ＥＴ２は、高電圧、大電流に耐久性が高いＩＧＢＴ（In
sulated Gate Bipolar Transistor ）等の様々なＦＥＴ
素子で形成することが可能であり、上記各実施の形態例
同様にクランプダイオード６等のスイッチ素子等を備え
ることによって、上記各実施の形態例同様の優れた効果
を奏することができる。
２がＭＯＳ−ＦＥＴで形成されている例を示したが、Ｆ
ＥＴ２は、高電圧、大電流に耐久性が高いＩＧＢＴ（In
sulated Gate Bipolar Transistor ）等の様々なＦＥＴ
素子で形成することが可能であり、上記各実施の形態例
同様にクランプダイオード６等のスイッチ素子等を備え
ることによって、上記各実施の形態例同様の優れた効果
を奏することができる。
【００５２】
【発明の効果】本発明によれば、ＦＥＴのゲートに入力
コンデンサが接続され、ＦＥＴのゲート・ソース間には
該ＦＥＴのオフ期間にゲート電圧がソース側から見て予
め定めた設定の電圧まで減少したときにオンさせてＦＥ
Ｔのゲート・ソース間電圧を設定の直流電圧にクランプ
するスイッチ素子が設けられている、あるいは、前記Ｆ
ＥＴのオフ期間に前記入力コンデンサの入力端側電圧が
ＦＥＴのゲート側から見て予め定めた設定の電圧まで減
少したときにオンさせて入力コンデンサの両端電圧を設
定の直流電圧にクランプするスイッチ素子が前記入力コ
ンデンサに並列に接続されている構成にあっては、ＦＥ
Ｔのオフ期間にＦＥＴのゲート・ソース間電圧をＦＥＴ
のオン期間に関係なく設定の直流電圧にクランプするこ
とができる。したがって、ＦＥＴのオン駆動のゲート・
ソース間電圧がＦＥＴのオン期間に関係なく一定の電圧
によって決定され、ＦＥＴのオン期間の変動に起因する
ＦＥＴのオン駆動のゲート・ソース間電圧の変動を回避
することができる。
コンデンサが接続され、ＦＥＴのゲート・ソース間には
該ＦＥＴのオフ期間にゲート電圧がソース側から見て予
め定めた設定の電圧まで減少したときにオンさせてＦＥ
Ｔのゲート・ソース間電圧を設定の直流電圧にクランプ
するスイッチ素子が設けられている、あるいは、前記Ｆ
ＥＴのオフ期間に前記入力コンデンサの入力端側電圧が
ＦＥＴのゲート側から見て予め定めた設定の電圧まで減
少したときにオンさせて入力コンデンサの両端電圧を設
定の直流電圧にクランプするスイッチ素子が前記入力コ
ンデンサに並列に接続されている構成にあっては、ＦＥ
Ｔのオフ期間にＦＥＴのゲート・ソース間電圧をＦＥＴ
のオン期間に関係なく設定の直流電圧にクランプするこ
とができる。したがって、ＦＥＴのオン駆動のゲート・
ソース間電圧がＦＥＴのオン期間に関係なく一定の電圧
によって決定され、ＦＥＴのオン期間の変動に起因する
ＦＥＴのオン駆動のゲート・ソース間電圧の変動を回避
することができる。
【００５３】上記スイッチ素子がＦＥＴから入力コンデ
ンサに向かう逆電流の向きを順方向としたクランプダイ
オードによって構成されている発明にあっても、上記同
様に、ＦＥＴのオフ期間にＦＥＴのゲート・ソース間電
圧をＦＥＴのオン期間に関係なく設定の電圧にクランプ
することができ、このことにより、ＦＥＴのオン駆動の
ゲート・ソース間電圧がＦＥＴのオン期間に関係なく一
定の電圧によって決定され、ＦＥＴのオン期間の変動に
起因するＦＥＴのオン駆動のゲート・ソース間電圧の変
動を回避することができる。
ンサに向かう逆電流の向きを順方向としたクランプダイ
オードによって構成されている発明にあっても、上記同
様に、ＦＥＴのオフ期間にＦＥＴのゲート・ソース間電
圧をＦＥＴのオン期間に関係なく設定の電圧にクランプ
することができ、このことにより、ＦＥＴのオン駆動の
ゲート・ソース間電圧がＦＥＴのオン期間に関係なく一
定の電圧によって決定され、ＦＥＴのオン期間の変動に
起因するＦＥＴのオン駆動のゲート・ソース間電圧の変
動を回避することができる。
【００５４】ＦＥＴのオン時にスイッチオンするツェナ
ーダイオードとクランプダイオードの直列接続体から成
るスイッチ素子がＦＥＴのゲート・ソース間に設けられ
ている構成にあっては、ＦＥＴのオン期間にＦＥＴのゲ
ート・ソース間電圧をＦＥＴのオン期間に関係なくＦＥ
Ｔの最適なオン駆動のゲート・ソース間電圧にクランプ
することが可能となり、上記同様に、ＦＥＴのオン期間
の変動に起因したＦＥＴのオン駆動のゲート・ソース間
電圧の変動を回避することができる。
ーダイオードとクランプダイオードの直列接続体から成
るスイッチ素子がＦＥＴのゲート・ソース間に設けられ
ている構成にあっては、ＦＥＴのオン期間にＦＥＴのゲ
ート・ソース間電圧をＦＥＴのオン期間に関係なくＦＥ
Ｔの最適なオン駆動のゲート・ソース間電圧にクランプ
することが可能となり、上記同様に、ＦＥＴのオン期間
の変動に起因したＦＥＴのオン駆動のゲート・ソース間
電圧の変動を回避することができる。
【００５５】スイッチ素子には直列に該スイッチ素子の
オン時に流れる電流を制限する抵抗体が接続されている
構成においては、抵抗体の抵抗成分によって大きな電流
がスイッチ素子に流れるのを防止することができ、スイ
ッチ素子の保護を図ることができる。また、大きな電流
が流れる回路に組み込まれる場合にも耐久電流（定格電
流）が小さいスイッチ素子を用いることが可能となる。
オン時に流れる電流を制限する抵抗体が接続されている
構成においては、抵抗体の抵抗成分によって大きな電流
がスイッチ素子に流れるのを防止することができ、スイ
ッチ素子の保護を図ることができる。また、大きな電流
が流れる回路に組み込まれる場合にも耐久電流（定格電
流）が小さいスイッチ素子を用いることが可能となる。
【図１】第１の実施の形態例を示す説明図である。
【図２】第１の実施の形態例におけるＦＥＴのゲート電
圧をクランプする動作を示す説明図である。
圧をクランプする動作を示す説明図である。
【図３】第２の実施の形態例を示す説明図である。
【図４】第３の実施の形態例を示す説明図である。
【図５】第４の実施の形態例を示す説明図である。
【図６】その他の実施の形態例を示す説明図である。
【図７】従来例を示す説明図である。
【図８】従来の課題を示す説明図である。
１ ＦＥＴドライブ回路 ２ ＦＥＴ ４ 入力コンデンサ ６ クランプダイオード ７ ツェナーダイオード 20 抵抗体
Claims (5)
- 【請求項１】 ゲート・ソース間に内部容量を持つＦＥ
ＴをドライブするＦＥＴドライブ回路において、前記Ｆ
ＥＴのゲートに入力コンデンサが接続され、ＦＥＴのゲ
ート・ソース間には該ＦＥＴのオフ期間にゲート電圧が
ソース側から見て予め定めた設定の電圧まで減少したと
きにオンさせてＦＥＴのゲート・ソース間電圧を設定の
直流電圧にクランプするスイッチ素子が設けられている
ことを特徴とするＦＥＴドライブ回路。 - 【請求項２】 ゲート・ソース間に内部容量を持つＦＥ
ＴをドライブするＦＥＴドライブ回路において、前記Ｆ
ＥＴのゲートに入力コンデンサが接続され、前記ＦＥＴ
のオフ期間に前記入力コンデンサの入力端側電圧がＦＥ
Ｔのゲート側から見て予め定めた設定の電圧まで減少し
たときにオンさせて入力コンデンサの両端電圧を設定の
直流電圧にクランプするスイッチ素子が前記入力コンデ
ンサに並列に接続されていることを特徴とするＦＥＴド
ライブ回路。 - 【請求項３】 スイッチ素子はＦＥＴから入力コンデン
サに向かう逆電流の向きを順方向としたクランプダイオ
ードによって構成されていることを特徴とする請求項１
又は請求項２記載のＦＥＴドライブ回路。 - 【請求項４】 ゲート・ソース間に内部容量を持つＦＥ
ＴをドライブするＦＥＴドライブ回路において、前記Ｆ
ＥＴのゲートに入力コンデンサが接続され、ＦＥＴのゲ
ート・ソース間にはツェナーダイオードのアノード側と
クランプダイオードのアノード側を直列に接続した直列
接続体がツェナーダイオードのカソード側をＦＥＴのゲ
ート側にして設けられ、上記ツェナーダイオードとクラ
ンプダイオードの直列接続体はＦＥＴのオン期間にＦＥ
Ｔのゲート電圧がソース側から見て予め定めた設定の電
圧まで増加したときにオンしてＦＥＴのゲート・ソース
間電圧を設定の直流電圧にクランプするスイッチ素子と
成していることを特徴とするＦＥＴドライブ回路。 - 【請求項５】 スイッチ素子には直列に該スイッチ素子
のオン時に流れる電流を制限する抵抗体が接続されてい
る請求項１又は請求項２又は請求項３又は請求項４記載
のＦＥＴドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148604A JPH0951260A (ja) | 1995-05-26 | 1996-05-20 | Ｆｅｔドライブ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15225295 | 1995-05-26 | ||
| JP7-152252 | 1995-05-26 | ||
| JP8148604A JPH0951260A (ja) | 1995-05-26 | 1996-05-20 | Ｆｅｔドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951260A true JPH0951260A (ja) | 1997-02-18 |
Family
ID=26478743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8148604A Pending JPH0951260A (ja) | 1995-05-26 | 1996-05-20 | Ｆｅｔドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951260A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232775A (ja) * | 1999-02-11 | 2000-08-22 | Delta Electronics Inc | Ｐｗｍ（パルス幅変調）コンバータにおいてスイッチング損失を低減するためのソフトスイッチングセル |
| US6518803B2 (en) | 2000-11-08 | 2003-02-11 | Denso Corporation | Output circuit |
| FR2934439A1 (fr) * | 2008-07-25 | 2010-01-29 | Continental Automotive France | Dispositif convertisseur continu-continu |
-
1996
- 1996-05-20 JP JP8148604A patent/JPH0951260A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232775A (ja) * | 1999-02-11 | 2000-08-22 | Delta Electronics Inc | Ｐｗｍ（パルス幅変調）コンバータにおいてスイッチング損失を低減するためのソフトスイッチングセル |
| JP4528404B2 (ja) * | 1999-02-11 | 2010-08-18 | デルタ・エレクトロニクス・インコーポレイテッド | Ｐｗｍ（パルス幅変調）コンバータにおいてスイッチング損失を低減するためのソフトスイッチングセル |
| US6518803B2 (en) | 2000-11-08 | 2003-02-11 | Denso Corporation | Output circuit |
| FR2934439A1 (fr) * | 2008-07-25 | 2010-01-29 | Continental Automotive France | Dispositif convertisseur continu-continu |
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