JPH022704A - 半導体スイッチング素子の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体スイッチング素子のスイッチングを制
御する駆動回路に関するものである。

［従来の技術］ 従来の半導体スイッチング素子の駆動回路を第５図に示
す。この駆動回路は半導体スイッチング素子であるＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３を駆動する絶縁形のもので、
フンプリメンタリ接続され交互にオンオフするＮＰＮ型
及びＰＮＰ型のトランジスタＱＱ２と、トランジスタＱ
１のオン時に充電されると共にトランジスタＱ２のオン
時に放電される補助電源としてのコンデンサＣ１と、こ
のコンデンサＣ１と直列に入力巻線Ｌ１．が接続され、
上記コンデンサＣ１の充放電電流により出力巻線Ｌ１□
に誘起される電圧をＦＥＴＱ、のデートに印加してＦＥ
ＴＱ、をオンオフするパルストランスＰＴ、とからなる
。なお、トランジスタＱ、、Ｑ２は直流電源である制御
電源Ｖｃｅを電源として動作しており、共通接続された
ベースに印加される制御信号Ｖａで交互にオンオフされ
る。また、パルストランスＰＴ、の出力巻＃ＸＬ　、、
に誘起される電圧は、バイアス抵抗Ｒｌ　ｌ　Ｒ２、ダ
イオードＤ、からなるパイアス回路を介してＦＥＴＱ３
に印加されている。

トランジスタＱ−２Ｑｚのベースに印加される制御信号
Ｖａを第６図（ａ）に示す。今、例えば時刻ｔ〜ｔ２に
示すように制御信号Ｖａがハイレベルであルトきにハ、
トランジスタＱ１がオンし、制御電源Ｖｃｃによってト
ランジスタＱ７、入力巻線り、いコンデンサＣ１と電流
が流れ、ＦＥＴＱ３のデート・ソース間の電圧ＶＣ５は
第６図（ｅ）に示すようになる。つまり、トランジスタ
Ｑ１がオンの時、ＦＥ　Ｔ　Ｑ　３のデート・ソース間
には電圧ＶＣ５＋が印加され、ＦＥＴＱ３が順バイアス
されてオンする。

また、時刻ｔ２〜し、に示すように制御信号Ｖａがロー
レベルであるときには、上述のトランジスタＱ１のオン
時にコンデンサＣ１に充電された充電電荷を電源として
、コンデンサＣい入力巻線１１１　ｓトランジスタロ２
と電流が流れ、Ｆ　Ｅ　Ｔ　Ｑ　ｓのデート・ソース間
には電圧ＶＣＳ−が印加され、ＦＥＴＱ、が逆バイアス
されてオフする。この駆動回路では、トランジスタＱ１
のオン時にパフレストランスＰＴ、を介してＦＥＴＱ、
を順バイアスすると共に、同時にコンデンサＣ１を充電
し、このコンデンサＣ１に充電された電荷を補助電源と
してＦＥＴＱ、を逆バイアスするため効率が良い利点が
ある。

ところで、コンデンサＣ１に充電される電荷は、制御信
号Ｖａのオンデユーテイ（”　Ｔ　ＯＮ／　Ｔ　）によ
って左右され、例えばオンデユーテイが大きい場合、ト
ランジスタＱ１のオン時間が長くなり、コンデンサＣ３
の両端電圧Ｖｃｌは上昇するにのため、トランジスタＱ
、のオン時に、パルストランスＰＴ、の入力巻線Ｌ　Ｉ
＋に加わる電圧は、制御電源ＶｅＣの電圧からコンデン
サＣ１の両端電圧Ｖｅｌを差し引いた電圧となり、ＦＥ
ＴＱ、のデート・ソース間電圧ＶＣ！’；は第６図（ｃ
）の電圧Ｖｒ、５＋よりも低下することになる。このた
め、デート・ソース間電圧Ｖｒ、５が不足して、Ｆ　Ｅ
　Ｔ　Ｑ　ｓのオン電圧が上昇し、スイッチングロスが
増大する問題がある。また、逆にトランジスタＱ２のオ
ン時、即ちＦＥＴＱ３を逆バイアスするときには、コン
デンサＣ１の電圧が高いので、デート・ソース間電圧Ｖ
ＣＳはＶＣＳよりも高く（絶対値で）なる。このため、
ＦＥＴＱ３のデート・ソース間に過電圧を印加する恐れ
がある。

一方、制御信号Ｖａのオンデユーテイが小さい場合、コ
ンデンサＣ１の充電電荷が不足し、これによりトランジ
スタＱ２のオン時にＦＥＴＱコのデート・ソース間に印
加される電圧ＶＨ５−が低くなり、ＦＥＴＱ、のスイッ
チングのスピードが遅くなる。そこで、このような従来
の駆動回路ではオンデユーテイの範囲を狭くしなければ
ならない欠点があった。

［発明が解決しようとする課題１ 本発明は上述の点に鑑みて為されたものであり、その目
的とするところは、制御信号のオンデユーテイに左右さ
れることなく、高効率で良好なスイッチング特性を得る
こと、ができる半導体スイッチング素子の駆動回路を提
供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明は制御信号で交互に
オンオフされる一対の駆動用スイッチング素子と、一方
の駆動用スイッチング素子のオンにより充電されると共
に、他方の駆動用スイッチング素子のオンにより充電電
荷が放電されるコンデンサと、このコンデンサの充放電
経路に入力巻線が挿入され、上記コンデンサの充放電電
流により出力巻線に誘起される電圧を半導体スイッチン
グ素子の制０４端子に印加して半導体スイッチング素子
をスイッチングするパルストランスと、上記制御信号の
オンデユーテイに応じて上記コンデンサの充放電量を補
正する補正手段とを備えている。

（作用） 本発明は、上述のように制御信号のオンデユーテイに応
じてコンデンサの充放電量を補正する補正手段を備える
ことにより、制御信号のオンデユーテイの変化に応じて
補正手段でコンデンサの充放電量を補正して、半導体ス
イッチング素子の制御端子の印加電圧に過不足が生じる
ことを防止し、制御信号のオンデユーテイに左右される
ことなく、高効率で良好なスイッチング特性を得ること
ができるようにしたものである。

（実施例１） 第１図に本発明の一実施例を示す。本実施例の基本槽或
は従来例の第５図回路と同様であり、本実施例ではコン
デンサＣ１の両端にスイッチ手段ＳＷ、を介して定電圧
電源Ｅを接続した点が従来例と異なる。なお、スイッチ
手段ＳＷ、はトランジスタＱ、のオン時に閉成するもの
である。このため、オンデユーテイが小さくコンデンサ
Ｃ３の充電電荷が不足する場合にも、定電圧電源Ｅでコ
ンデンサＣ１を充電して、コンデンサＣＩの充電電荷の
不足分を補うことができ、ＦＥＴＱ２のデート電荷の引
き抜きが少なくなることによるスイッチングスピードの
遅れを防止することができる。

なお、スイッチ手段ＳＷＩの閉成する期間をトランジス
タＱ２がオンする時点としても、オンデユーテイが小さ
くコンデンサＣ１の充電電荷が少ない場合に定電圧電源
ＥからもトランジスタＱ２に電源を供給して、コンデン
サＣＩの充電電荷の不足分を補うことができる。

（実施例２） 第２図に本発明の他の実施例を示す。本実施例ではコン
デンサＣＩの両端にツェナダイオードＺＤ、を並列に接
続し、このツェナダイオードＺＤで制御信号Ｖａのオン
デユーテイが大きいときのコンデンサＣ１の両端電圧Ｖ
ｃ１の上昇を規制したものである。このため、制御信号
Ｖａのオンデユーテイが大きいときでも、パルストラン
スＰＴの１次巻１！Ｌ、、の加わる電圧を高くすること
ができ、Ｆ　Ｅ　Ｔ　Ｑ　ｓのデート・ソース間にＦＥ
ＴＱ、を順バイアスする充分な電圧を印加することがで
き、ＦＥ″ＴＱ、のオン電圧が上昇してスイッチングロ
スが増大するということがない。また、トランジスタＱ
２のオン時のＦ　Ｅ　Ｔ　Ｑ　、を逆バイアスする電圧
を低くすることができ、ＦＥＴＱ、のデート・ソース間
に過電圧を印加する恐れもなくなる。

（実施例３） 第３図は本発明のさらに他の実施例を示す図であり、本
実施例ではパルストランスＰＴ、の人力巻線Ｌ１．の両
端に抵抗Ｒ１及びダイオードＤ２の直列回路を接続し、
コンデンサＣＩの充電電荷をパルストランスＰＴ、の入
力巻＃ＩＬ、を介して放電すると共に、抵抗Ｒ５及びダ
イオードＤ２を介して放電するようにしたものである。

このようにすれば、コンデンサＣ２の放電量が多くなり
、トランジスタＱ２のオン時にはコンデンサＣＩの両端
電圧Ｖｃ、が充分に低下していることになり、このため
パルストランスＰＴ、の入力巻＃ｉ　Ｌ　、＋に印加さ
れる電圧が高くなって、ＦＥＴＱ、のデート・ソース間
にＦＥＴＱ３を順バイアスする充分な電圧を印加するこ
とができ、オンデユーテイが大きくなりだ場合にもスイ
ッチングロスが増大することがない。

ところで、＄３図においてはダイオードＤ２をコンデン
サＣ３の充電電荷を放電する向きに挿入しであるが、ダ
イオードＤ２の向きを逆にして、入力巻＃ｔＬ、、を介
して制御電源ＶｃｃによりコンデンサＣ，を充電すると
共に、抵抗Ｒ３及びダイオードＤ２を介して充電するよ
うにすることもできる。

この場合には、制御信号Ｖａのオンデユーテイが小さく
ても、コンデンサＣＩを充分に充電することができ、従
ってＦＥＴＱ３を逆バイアスする電圧が高くなり、ＦＥ
ＴＱ、のオフ時にデート電流を急速に引き抜くことがで
き、スイッチングのスピードが遅くなることがない。こ
のように、入力巻ＩＱＬ　＋　、を介する放電路あるい
は充電路以外に、抵抗Ｒ３及びダイオードＤ２を介する
放電路あるいは充電路の少なくとも一方を設ければ、オ
ンデユーテイに応じてコンデンサＣ５の両端電圧Ｖｃｌ
を適切に補正することができ、ＦＥＴＱ、を良好に駆動
する駆動回路を容易に構成することができる。

（実施例４） 第４図はさらに他の実施例であり、トランジスタＱ、と
パルストランスＰＴ、の入力巻＃ｉＬ、、との間に、チ
タークコイルＬ２を設けると共に、入力巻＠Ｌ、、とコ
ンデンサＣ３との直列回路の両端にトランジスタＱ２を
並列に接続しである。つまり、従来ではコンデンサＣ８
の充放電はパルストランスＰＴ、の入力巻ＭＬ１１のイ
ンピーダンスのみで規制してあったが、本実施例ではコ
ンデンサＣ１の充電時にのみ入力巻線Ｌ　Ｉ　＋のイン
ピーダンスの他にチョークコイルＬ２のインピーダンス
成分を含めることにより、コンデンサＣ２の充電時の時
定数を大きくすると共に、放電時の時定数を小さくし、
コンデンサＣ３の充放電の時定数に差を設けるようにし
である。このため、オンデユーテイが大きいときにも、
コンデンサＣＩを充電しにくくなり、コンデンサＣ１の
両端電圧Ｖｃ＋は従来よりも低くなる。従って、ＦＥＴ
Ｑ３のデート・ブース間に充分な電圧を印加することが
でき、スイッチングロスが増大することがない。

ところで、本実施例においてもチョークコイルＬ２をコ
ンデンサＣ１の放電経路、つまりはトランジスタＱ２の
エミッタと直列に設ければ、オンデユーテイが小さい場
合にコンデンサＣ１の両端電圧Ｖｃｌを上述の場合より
も高くすることができ、このためＦＥＴＱ、のデート電
荷を急速に引き抜くことができ、スイッチングスピード
を速くすることができる。このように、コンデンサＣ１
の充放電経路の少な（とも一方に適当なインピーダンス
成分を挿入すれば、コンデンサＣ１の充放電量を補正す
ることができる。

［発明の効果１ 本発明は上述のように、制御信号のオンデユーテイに応
じてコンデンサの充放電量を補正する補正手段を備えて
いるので、制御信号のオンデユーテイの変化に応じて補
正手段でコンデンサの充放電量を補正して、半導体スイ
ッチング素子の制御端子の印加電圧に過不足が生じるこ
とを防止でき、このため制御信号のオンデユーテイに左
右されることなく、高効率で良好なスイッチング特性を
得ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は同上の他
の実施例の回路図、第３図及び第４図は夫々さらに他の
実施例の回路図、第５図は従来例の回路図、第６図は同
上の動作説明図である。 Ｖａは制御信号、Ｑ、、Ｑ２はトランジスタ、Ｃはコン
デンサ、ＰＴ、はパルストランス、Ｌｌ、は入力巻線、
Ｌ１□は出力巻線、Ｑ、はＦＥＴ、Ｅは定電圧電源、Ｓ
ＷＩはスイッチ手段、ＺＤ、はツェナダイオード、Ｒ５
は抵抗、Ｄ２はダイオード、Ｌ、はコイルである。 代理人　弁理士　石　１）長　七 第２図 第３ 図 第４ 図 第５図 第６図 ↑

Claims (1)

【特許請求の範囲】
1. （１）制御信号で交互にオンオフされる一対の駆動用ス
   イッチング素子と、一方の駆動用スイッチング素子のオ
   ンにより充電されると共に、他方の駆動用スイッチング
   素子のオンにより充電電荷が放電されるコンデンサと、
   このコンデンサの充放電経路に入力巻線が挿入され、上
   記コンデンサの充放電電流により出力巻線に誘起される
   電圧を半導体スイッチング素子の制御端子に印加して半
   導体スイッチング素子をスイッチングするパルストラン
   スと、上記制御信号のオンデューティに応じて上記コン
   デンサの充放電量を補正する補正手段とを備えて成るこ
   とを特徴とする半導体スイッチング素子の駆動回路。