JP2019122116A - 電力変換装置 - Google Patents

Abstract

【課題】ＨＥＭＴを備えた構造において還流損失の低減を図ることができる電力変換装置を提供する。【解決手段】電力変換装置１は、上段ＨＥＭＴ１３，１５のソースおよび下段ＨＥＭＴ１４，１６のドレインが接続された直列回路をそれぞれ含むアーム回路１０，１１と、上段ダイオード５１および上段スイッチング素子５２を含む直列回路を有し、上段ダイオード５１のカソードが上段ＨＥＭＴ１３，１５のドレインに接続される態様で、上段ＨＥＭＴ１３，１５にそれぞれ並列接続された上段バイパス回路４１，４２と、下段ダイオード５５および下段スイッチング素子５６を含む直列回路を有し、下段ダイオード５５のアノードが下段ＨＥＭＴ１４のソースに接続される態様で、下段ＨＥＭＴ１４，１６にそれぞれ並列接続された下段バイパス回路４４，４５と、を含む。【選択図】図２

Description

本発明は、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を備えた電力変換装置に関する。

ワイドバンドギャップ半導体である窒化ガリウム（ＧａＮ）を用いた半導体パワーデバイスとして、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が知られている。
ＨＥＭＴは、高速動作、高耐圧および低損失を実現できる次世代型の半導体パワーデバイスとして注目を集めている。ＨＥＭＴは、高速信号処理を要する高速コンピュータ等に利用され得るが、特許文献１の図１に開示されているように、電力変換装置のスイッチング素子としての利用も図られている。

特開２０１４―２２０４８６号公報

しかしながら、電力変換装置には、還流電流に起因する還流損失の問題がある。たとえば、電力変換装置を構成するスイッチング素子がＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である場合、還流電流の大部分は、ＭＩＳＦＥＴに並列接続されたボディダイオードを流れる。したがって、還流電流に起因する還流損失の大部分はボディダイオードで生じる。

これに対して、電力変換装置を構成するスイッチング素子がＨＥＭＴである場合、還流電流はＨＥＭＴのソースおよびドレインの間を流れる。この場合、還流電流に起因する還流損失の大部分はＨＥＭＴで生じる。
ＨＥＭＴの動作電圧は、ボディダイオードの動作電圧よりも高い。したがって、ＨＥＭＴを備えた電力変換装置は、ＭＩＳＦＥＴを備えた電力変換装置よりも還流損失が増加するという問題を有している。

そこで、本発明は、ＨＥＭＴを備えた構造において還流損失の低減を図ることができる電力変換装置を提供することを目的とする。

請求項１に記載の発明は、高電圧側の上段ＨＥＭＴ（１３，１５，１７）および低電圧側の下段ＨＥＭＴ（１４，１６，１８）をそれぞれ有し、前記上段ＨＥＭＴのソースおよび前記下段ＨＥＭＴのドレインが接続されることによりそれぞれ構成された複数のアーム回路（１０，１１，１２）と、各前記アーム回路の前記上段ＨＥＭＴに並列接続された上段バイパス回路（４１，４２，４３）と、各前記アーム回路の前記下段ＨＥＭＴに並列接続された下段バイパス回路（４４，４５，４６）と、を含み、各前記上段バイパス回路は、上段ダイオード（５１）および前記上段ダイオードのアノードに接続された上段スイッチング素子（５２）を含む直列回路を有し、前記上段ダイオードのカソードが前記上段ＨＥＭＴのドレインに接続される態様で、各前記アーム回路の前記上段ＨＥＭＴに並列接続されており、各前記下段バイパス回路は、下段ダイオード（５５）および前記下段ダイオードのカソードに接続された下段スイッチング素子（５６）を含む直列回路を有し、前記下段ダイオードのアノードが前記下段ＨＥＭＴのソースに接続される態様で、各前記アーム回路の前記下段ＨＥＭＴに並列接続されている、電力変換装置（１）である。

括弧内の数字は、後述の実施形態における対応構成要素等を表すが、この発明の範囲は当該形態に限定されない。以下、この項において同じ。
この電力変換装置では、或るアーム回路（以下、「当該アーム回路」という。）の上段ＨＥＭＴのソースからドレインに向けて還流電流が流れ込む動作条件が満たされている場合において、当該アーム回路の上段ＨＥＭＴを流れるべき還流電流を当該アーム回路に接続された上段バイパス回路に流し込むことができる。

この場合、たとえば、当該アーム回路の下段ＨＥＭＴがオン状態からオフ状態に切り換わった後、当該アーム回路の上段ＨＥＭＴがオフ状態からオン状態に切り換わる前の間のデッドタイムにおいて、当該アーム回路の上段ＨＥＭＴに接続された上段バイパス回路において上段スイッチング素子をオン状態に維持すると共に、当該アーム回路の下段ＨＥＭＴに接続された下段スイッチング素子をオフ状態に維持すればよい。

これにより、当該アーム回路の上段ＨＥＭＴにおいて発生すべき還流損失を、当該アーム回路に接続された上段バイパス回路の上段ダイオードにおいて発生させることができる。上段ダイオードの動作電圧は、上段ＨＥＭＴの動作電圧よりも低い。したがって、上段ダイオードで生じる還流損失は、上段ＨＥＭＴで生じる還流損失よりも小さい。その結果、還流損失を低減できる。

また、この電力変換装置では、当該アーム回路の下段ＨＥＭＴのソースからドレインに向けて還流電流が流れ込む動作条件が満たされている場合において、当該アーム回路の下段ＨＥＭＴを流れるべき還流電流を下段バイパス回路に流し込むことができる。
この場合、たとえば、当該アーム回路の上段ＨＥＭＴがオン状態からオフ状態に切り換わった後、当該アーム回路の下段ＨＥＭＴがオフ状態からオン状態に切り換わる前の間のデッドタイムにおいて、当該アーム回路の下段ＨＥＭＴに接続された下段バイパス回路において下段スイッチング素子をオン状態に維持すると共に、当該アーム回路の上段ＨＥＭＴに接続された上段スイッチング素子をオフ状態に維持すればよい。

これにより、当該アーム回路の下段ＨＥＭＴにおいて発生すべき還流損失を、当該アーム回路に接続された下段バイパス回路の下段ダイオードにおいて発生させることができる。下段ダイオードの動作電圧は、下段ＨＥＭＴの動作電圧よりも低い。したがって、下段ダイオードで生じる還流損失は、下段ＨＥＭＴで生じる還流損失よりも小さい。その結果、還流損失を低減できる。

よって、還流電流に起因する還流損失の低減を図ることができる電力変換装置を提供できる。
この電力変換装置において、上段スイッチング素子は、当該アーム回路の下段ＨＥＭＴがオフ状態からオン状態に切り換わった後、当該アーム回路の下段ＨＥＭＴがオン状態からオフ状態に切り換わる前に、オフ状態からオン状態に切り換えられてもよい。

この電力変換装置において、上段スイッチング素子は、当該アーム回路の上段ＨＥＭＴがオフ状態からオン状態に切り換わった後、当該アーム回路の上段ＨＥＭＴがオン状態からオフ状態に切り換わる前に、オン状態からオフ状態に切り換えられてもよい。
この電力変換装置において、下段スイッチング素子は、当該アーム回路の上段ＨＥＭＴがオフ状態からオン状態に切り換わった後、当該アーム回路の上段ＨＥＭＴがオン状態からオフ状態に切り換わる前に、オフ状態からオン状態に切り換えられてもよい。

この電力変換装置において、下段スイッチング素子は、当該アーム回路の下段ＨＥＭＴがオフ状態からオン状態に切り換わった後、当該アーム回路の下段ＨＥＭＴがオン状態からオフ状態に切り換わる前に、オン状態からオフ状態に切り換えられてもよい。
請求項２に記載の発明は、各前記上段バイパス回路は、前記上段ダイオードおよび前記上段スイッチング素子の接続部、ならびに、前記下段ＨＥＭＴのソースの間に介装された上段抵抗（５４）を含み、各前記下段バイパス回路は、前記下段ダイオードおよび前記下段スイッチング素子の接続部、ならびに、前記上段ＨＥＭＴのドレインの間に介装された下段抵抗（５８）を含む、請求項１に記載の電力変換装置である。

この電力変換装置によれば、上段スイッチング素子がオフになった場合、上段ダイオードの逆回復電流を上段抵抗に流し込むことができる。これにより、上段ダイオードの逆回復電流が、当該アーム回路の下段ＨＥＭＴに流れ込むのを抑制できる。その結果、上段ダイオードの逆回復電流に起因する貫通電流の発生を抑制できる。
また、下段スイッチング素子がオフになった場合、下段ダイオードの逆回復電流を下段抵抗に流し込むことができる。これにより、下段ダイオードの逆回復電流が、当該アーム回路の上段ＨＥＭＴに流れ込むのを抑制できる。その結果、下段ダイオードの逆回復電流に起因する貫通電流の発生を抑制できる。

この電力変換装置において、上段ダイオードの逆回復時間は、上段スイッチング素子がオン状態からオフ状態に切り換わった後、下段ＨＥＭＴがオフ状態からオン状態に切り換わるまでの間の時間よりも短く設定されていてもよい。
この電力変換装置において、下段ダイオードの逆回復時間は、下段スイッチング素子がオン状態からオフ状態に切り換わった後、上段ＨＥＭＴがオフ状態からオン状態に切り換わるまでの間の時間よりも短く設定されていてもよい。

図１は、本発明の一実施形態に係る電力変換装置の電気的構造を示す回路図である。 図２は、上段バイパス回路の構造および下段バイパス回路の構造を具体的に説明するための回路図である。 図３は、制御部で実行される制御例を説明するためのタイムチャートである。 図４は、上段バイパス回路の回路動作を説明するための回路図である。 図５は、制御部で実行される制御例を説明するためのタイムチャートである。 図６は、下段バイパス回路の回路動作を説明するための回路図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電力変換装置１の電気的構造を示す回路図である。
以下では、電力変換装置１が、三相モータ２に電力を供給する三相インバータ回路である形態例について説明する。
図１を参照して、電力変換装置１は、直流電源３、電源スイッチ４、平滑コンデンサ５、インバータ部６および制御部７を含む。

電源スイッチ４は、直流電源３に接続されている。電源スイッチ４は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型の電界効果トランジスタ）等のスイッチング素子を備えた電源リレーであってもよい。平滑コンデンサ５は、電源スイッチ４を介して直流電源３に接続されている。インバータ部６は、平滑コンデンサ５に並列接続されている。

インバータ部６は、Ｕ相アーム回路１０、Ｖ相アーム回路１１およびＷ相アーム回路１２を含む。Ｕ相アーム回路１０、Ｖ相アーム回路１１およびＷ相アーム回路１２は、三相モータ２のＵ相巻線、Ｖ相巻線およびＷ相巻線にそれぞれ対応している。Ｕ相アーム回路１０、Ｖ相アーム回路１１およびＷ相アーム回路１２は、平滑コンデンサ５に並列接続されている。

Ｕ相アーム回路１０は、高電圧側のＵ相上段ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）１３および低電圧側のＵ相下段ＨＥＭＴ１４が直列接続された直列回路を含む。Ｕ相上段ＨＥＭＴ１３は、上段アームを構成している。Ｕ相下段ＨＥＭＴ１４は、下段アームを構成している。
Ｖ相アーム回路１１は、高電圧側のＶ相上段ＨＥＭＴ１５および低電圧側のＶ相下段ＨＥＭＴ１６が直列接続された直列回路を含む。Ｖ相上段ＨＥＭＴ１５は、上段アームを構成している。Ｖ相下段ＨＥＭＴ１６は、下段アームを構成している。

Ｗ相アーム回路１２は、高電圧側のＷ相上段ＨＥＭＴ１７および低電圧側のＷ相下段ＨＥＭＴ１８が直列接続された直列回路を含む。Ｗ相上段ＨＥＭＴ１７は、上段アームを構成している。Ｗ相下段ＨＥＭＴ１８は、下段アームを構成している。
Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５、Ｗ相上段ＨＥＭＴ１７、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８は、ノーマリオフデバイスであってもよいし、ノーマリオンデバイスであってもよい。

Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７は、第１ゲート電極、第１ソース電極および第１ドレイン電極をそれぞれ有している。Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８は、第２ゲート電極、第２ソース電極および第２ドレイン電極をそれぞれ有している。
Ｕ相アーム回路１０、Ｖ相アーム回路１１およびＷ相アーム回路１２は、それぞれ、Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７の第１ソース電極、ならびに、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８の第２ドレイン電極が接続されることによって形成されている。

Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７は、第１閾値電圧Ｖｔｈ１をそれぞれ有している。Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７は、第１ドレイン電圧ＶＤ１が第１ソース電圧ＶＳ１以上（ＶＤ１≧ＶＳ１）のとき、第１ゲート電極および第１ソース電極の間の第１ゲート・ソース電圧ＶＧＳ１が第１閾値電圧Ｖｔｈ１よりも大きい（ＶＧＳ１＞Ｖｔｈ１）場合に、オフ状態からオン状態に移行する。

第１ゲート・ソース電圧ＶＧＳ１が第１閾値電圧Ｖｔｈ１以下（ＶＧＳ１≦Ｖｔｈ１）になると、Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７は、オン状態からオフ状態に移行する。
Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７は、第１ドレイン電圧ＶＤ１が第１ソース電圧ＶＳ１未満（ＶＤ１＜ＶＳ１）のとき、第１ゲート電極および第１ドレイン電極の間の第１ゲート・ドレイン電圧ＶＧＤ１が第１閾値電圧Ｖｔｈ１よりも大きい（ＶＧＤ１＞Ｖｔｈ１）場合に、オフ状態からオン状態に移行する。

第１ゲート・ドレイン電圧ＶＧＤ１が第１閾値電圧Ｖｔｈ１以下（ＶＧＤ１≦Ｖｔｈ１）になると、Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７は、オン状態からオフ状態に移行する。
Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８は、第２閾値電圧Ｖｔｈ２をそれぞれ有している。Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８は、第２ドレイン電圧ＶＤ２が第２ソース電圧ＶＳ２以上（ＶＤ２≧ＶＳ２）のとき、第２ゲート電極および第２ソース電極の間の第２ゲート・ソース電圧ＶＧＳ２が第２閾値電圧Ｖｔｈ２よりも大きい（ＶＧＳ２＞Ｖｔｈ２）場合に、オフ状態からオン状態に移行する。

第２ゲート・ソース電圧ＶＧＳ２が第２閾値電圧Ｖｔｈ２以下（ＶＧＳ２≦Ｖｔｈ２）になると、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８は、オン状態からオフ状態に移行する。
Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８は、第２ドレイン電圧ＶＤ２が第２ソース電圧ＶＳ２未満（ＶＤ２＜ＶＳ２）のとき、第２ゲート電極および第２ドレイン電極の間の第２ゲート・ドレイン電圧ＶＧＤ２が第２閾値電圧Ｖｔｈ２よりも大きい（ＶＧＤ２＞Ｖｔｈ２）場合に、オフ状態からオン状態に移行する。

第２ゲート・ドレイン電圧ＶＧＤ２が第２閾値電圧Ｖｔｈ２以下（ＶＧＤ２≦Ｖｔｈ２）になると、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８は、オン状態からオフ状態に移行する。
Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７、ならびに、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８は、２ＤＥＧ（2 Dimensional Electron Gas：二次元電子ガス）をチャネルとした構造を有している性質上、還流ダイオードを有していない。

Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７、ならびに、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８には、還流ダイオードは接続されていない。
Ｕ相アーム回路１０においてＵ相上段ＨＥＭＴ１３およびＵ相下段ＨＥＭＴ１４の間のＵ相接続部１９には、Ｕ相配線２０が接続されている。Ｕ相配線２０は、三相モータ２のＵ相巻線に接続されている。

Ｖ相アーム回路１１においてＶ相上段ＨＥＭＴ１５およびＶ相下段ＨＥＭＴ１６の間のＶ相接続部２１には、Ｖ相配線２２が接続されている。Ｖ相配線２２は、三相モータ２のＶ相巻線に接続されている。
Ｗ相アーム回路１２においてＷ相上段ＨＥＭＴ１７およびＷ相下段ＨＥＭＴ１８の間のＷ相接続部２３には、Ｗ相配線２４が接続されている。Ｗ相配線２４は、三相モータ２のＷ相巻線に接続されている。

制御部７は、Ｕ相上段ドライバ回路部２５、Ｕ相下段ドライバ回路部２６、Ｖ相上段ドライバ回路部２７、Ｖ相下段ドライバ回路部２８、Ｗ相上段ドライバ回路部２９およびＷ相下段ドライバ回路部３０を含む。また、制御部７は、マイクロコンピュータ３１を含む。
Ｕ相上段ドライバ回路部２５は、Ｕ相上段ＨＥＭＴ１３の第１ゲート電極およびマイクロコンピュータ３１の間に接続されている。Ｕ相上段ドライバ回路部２５は、マイクロコンピュータ３１からのオンオフ指令に応じて、Ｕ相上段ＨＥＭＴ１３のオンオフを交互に切り替えるオンオフ信号を生成し、Ｕ相上段ＨＥＭＴ１３の第１ゲート電極に出力する。

Ｕ相下段ドライバ回路部２６は、Ｕ相下段ＨＥＭＴ１４の第２ゲート電極およびマイクロコンピュータ３１の間に接続されている。Ｕ相下段ドライバ回路部２６は、マイクロコンピュータ３１からのオンオフ指令に応じて、Ｕ相下段ＨＥＭＴ１４のオンオフを交互に切り替えるオンオフ信号を生成し、Ｕ相下段ＨＥＭＴ１４の第２ゲート電極に出力する。
Ｖ相上段ドライバ回路部２７は、Ｖ相上段ＨＥＭＴ１５の第１ゲート電極およびマイクロコンピュータ３１の間に接続されている。Ｖ相上段ドライバ回路部２７は、マイクロコンピュータ３１からのオンオフ指令に応じて、Ｖ相上段ＨＥＭＴ１５のオンオフを交互に切り替えるオンオフ信号を生成し、Ｖ相上段ＨＥＭＴ１５の第１ゲート電極に出力する。

Ｖ相下段ドライバ回路部２８は、Ｖ相下段ＨＥＭＴ１６の第２ゲート電極およびマイクロコンピュータ３１の間に接続されている。Ｖ相下段ドライバ回路部２８は、マイクロコンピュータ３１からのオンオフ指令に応じて、Ｖ相下段ＨＥＭＴ１６のオンオフを交互に切り替えるオンオフ信号を生成し、Ｖ相下段ＨＥＭＴ１６の第２ゲート電極に出力する。
Ｗ相上段ドライバ回路部２９は、Ｗ相上段ＨＥＭＴ１７の第１ゲート電極およびマイクロコンピュータ３１の間に接続されている。Ｗ相上段ドライバ回路部２９は、マイクロコンピュータ３１からのオンオフ指令に応じて、Ｗ相上段ＨＥＭＴ１７のオンオフを交互に切り替えるオンオフ信号を生成し、Ｗ相上段ＨＥＭＴ１７の第１ゲート電極に出力する。

Ｗ相下段ドライバ回路部３０は、Ｗ相下段ＨＥＭＴ１８の第２ゲート電極およびマイクロコンピュータ３１の間に接続されている。Ｗ相下段ドライバ回路部３０は、マイクロコンピュータ３１からのオンオフ指令に応じて、Ｗ相下段ＨＥＭＴ１８のオンオフを交互に切り替えるオンオフ信号を生成し、Ｗ相下段ＨＥＭＴ１８の第２ゲート電極に出力する。
Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５、Ｗ相上段ＨＥＭＴ１７、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８が、所定のスイッチングパターンでオンオフ駆動されることにより、直流電源３からの直流信号が、三相モータ２を正弦波駆動させるための交流信号に変換される。

電力変換装置１は、Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７にそれぞれ並列接続された複数の上段バイパス回路４１，４２，４３を含む。また、電力変換装置１は、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８にそれぞれ並列接続された複数の下段バイパス回路４４，４５，４６を含む。
複数の上段バイパス回路４１，４２，４３は、より具体的には、Ｕ相上段ＨＥＭＴ１３に並列接続されたＵ相上段バイパス回路４１、Ｖ相上段ＨＥＭＴ１５に並列接続されたＶ相上段バイパス回路４２、および、Ｗ相上段ＨＥＭＴ１７に並列接続されたＷ相上段バイパス回路４３を含む。

複数の上段バイパス回路４１，４２，４３は、それぞれ、Ｕ相上段ＨＥＭＴ１３、Ｖ相上段ＨＥＭＴ１５およびＷ相上段ＨＥＭＴ１７を流れるべき還流電流を迂回させる迂回回路（Detour circuit）として形成されている。
複数の下段バイパス回路４４，４５，４６は、より具体的には、Ｕ相下段ＨＥＭＴ１４に並列接続されたＵ相下段バイパス回路４４、Ｖ相下段ＨＥＭＴ１６に並列接続されたＶ相下段バイパス回路４５、および、Ｗ相下段ＨＥＭＴ１８に並列接続されたＷ相下段バイパス回路４６を含む。

複数の下段バイパス回路４４，４５，４６は、それぞれ、Ｕ相下段ＨＥＭＴ１４、Ｖ相下段ＨＥＭＴ１６およびＷ相下段ＨＥＭＴ１８を流れるべき還流電流を迂回させる迂回回路（Detour circuit）として形成されている。
以下、図２を参照して、複数の上段バイパス回路４１，４２，４３の回路構成および複数の下段バイパス回路４４，４５，４６の回路構成について具体的に説明する。図２は、複数の上段バイパス回路４１，４２，４３の回路構成および複数の下段バイパス回路４４，４５，４６の回路構成を具体的に説明するための回路図である。

Ｖ相上段バイパス回路４２の回路構成およびＷ相上段バイパス回路４３の回路構成は、Ｕ相上段バイパス回路４１の回路構成と略同様である。Ｖ相下段バイパス回路４５の回路構成およびＷ相下段バイパス回路４６の回路構成は、Ｕ相下段バイパス回路４４の回路構成と略同様である。
以下では、Ｕ相上段バイパス回路４１の回路構成およびＵ相下段バイパス回路４４の回路構成を例にとって説明する。また、Ｕ相上段バイパス回路４１に関する説明は、Ｖ相上段バイパス回路４２およびＷ相上段バイパス回路４３に準用され、Ｕ相下段バイパス回路４４に関する説明は、Ｖ相下段バイパス回路４５およびＷ相下段バイパス回路４６に準用されるものとし、それらの説明は省略する。また、図２では、Ｗ相アーム回路１２側の構造の図示を省略する。

Ｕ相上段バイパス回路４１は、上段ダイオード５１および上段スイッチング素子５２を含む直列回路を有している。上段ダイオード５１は、アノード電極およびカソード電極を有している。
上段スイッチング素子５２は、この形態では、ゲート電極、ソース電極およびドレイン電極を有するｎ型のＭＩＳＦＥＴを含む。上段スイッチング素子５２のソース電極およびドレイン電極には、上段還流ダイオード５３が並列接続されていてもよい。

上段ダイオード５１のアノード電極は、上段スイッチング素子５２のソース電極に接続されている。上段ダイオード５１のカソード電極は、Ｕ相上段ＨＥＭＴ１３のドレイン電極に接続されている。上段スイッチング素子５２のドレイン電極は、Ｕ相上段ＨＥＭＴ１３のソース電極に接続されている。
Ｕ相上段バイパス回路４１は、上段抵抗５４をさらに含む。上段抵抗５４は、上段ダイオード５１および上段スイッチング素子５２の接続部と、Ｕ相下段ＨＥＭＴ１４のソース電極との間に介装されている。上段ダイオード５１の逆回復電流は、上段抵抗５４を流れる。これにより、上段ダイオード５１に逆回復電荷が供給される。

一方、Ｕ相下段バイパス回路４４は、下段ダイオード５５および下段スイッチング素子５６を含む直列回路を有している。下段ダイオード５５は、アノード電極およびカソード電極を有している。
下段スイッチング素子５６は、この形態では、ゲート電極、ソース電極およびドレイン電極を有するｎ型のＭＩＳＦＥＴを含む。下段スイッチング素子５６のソース電極およびドレイン電極には、下段還流ダイオード５７が並列接続されていてもよい。

下段ダイオード５５のアノード電極は、Ｕ相下段ＨＥＭＴ１４のソース電極に接続されている。下段ダイオード５５のカソード電極は、下段スイッチング素子５６のドレイン電極に接続されている。上段スイッチング素子５２のソース電極は、Ｕ相下段ＨＥＭＴ１４のドレイン電極に接続されている。
Ｕ相下段バイパス回路４４は、下段抵抗５８をさらに含む。下段抵抗５８は、下段ダイオード５５および下段スイッチング素子５６の接続部と、Ｕ相上段ＨＥＭＴ１３のドレイン電極との間に介装されている。下段ダイオード５５の逆回復電流は、下段抵抗５８を流れる。これにより、下段ダイオード５５に逆回復電荷が供給される。

制御部７は、上段ドライバ回路部６１および下段ドライバ回路部６２を含む。
上段ドライバ回路部６１は、上段スイッチング素子５２のゲート電極およびマイクロコンピュータ３１に接続されている。上段ドライバ回路部６１は、マイクロコンピュータ３１からのオンオフ指令に応じて、上段スイッチング素子５２のオンオフを交互に切り替えるオンオフ信号を生成し、上段スイッチング素子５２のゲート電極に出力する。

上段スイッチング素子５２がオフ状態からオン状態になると、Ｕ相上段バイパス回路４１が開放される。たとえば、Ｕ相上段ＨＥＭＴ１３の第１ソース電極から第１ドレイン電極に向けて還流電流が流れる動作条件の場合にＵ相上段バイパス回路４１を開放することによって、Ｕ相上段ＨＥＭＴ１３に流れるべき還流電流をＵ相上段バイパス回路４１に流し込むことができる。

すなわち、上段ドライバ回路部６１は、Ｕ相上段ＨＥＭＴ１３の第１ソース電極から第１ドレイン電極に向けて還流電流が流れる動作条件の場合に、当該還流電流をＵ相上段バイパス回路４１に迂回させる還流電流迂回手段を構成している。
下段ドライバ回路部６２は、下段スイッチング素子５６のゲート電極およびマイクロコンピュータ３１に接続されている。下段ドライバ回路部６２は、マイクロコンピュータ３１からのオンオフ指令に応じて、下段スイッチング素子５６のオンオフを交互に切り替えるオンオフ信号を生成し、下段スイッチング素子５６のゲート電極に出力する。

下段スイッチング素子５６がオフ状態からオン状態になると、Ｕ相下段バイパス回路４４が開放される。たとえば、Ｕ相下段ＨＥＭＴ１４の第２ドレイン電極から第２ソース電極に向けて還流電流が流れる動作条件の場合にＵ相下段バイパス回路４４を開放することによって、Ｕ相下段ＨＥＭＴ１４に流れるべき還流電流をＵ相下段バイパス回路４４に流し込むことができる。

すなわち、下段ドライバ回路部６２は、Ｕ相下段ＨＥＭＴ１４の第２ドレイン電極から第２ソース電極に向けて還流電流が流れる動作条件の場合に、当該還流電流をＵ相下段バイパス回路４４に迂回させる還流電流迂回手段を構成している。
図３は、制御部７における制御の一例を説明するためのタイムチャートである。図４は、Ｕ相上段バイパス回路４１の回路動作を説明するための回路図である。図４は、図２に対応する部分の回路図である。

以下では、Ｕ相上段ＨＥＭＴ１３において第１ソース電極から第１ドレイン電極に向けて還流電流が流れ込む動作条件が成立している場合について説明する。ここでは、Ｖ相上段ＨＥＭＴ１５がオン状態であり、Ｖ相下段ＨＥＭＴ１６がオフ状態である。
図３および図４を参照して、制御部７は、Ｕ相下段ＨＥＭＴ１４をオン状態からオフ状態に切り換えた後、所定の第１前段デッドタイムＴＤ１１を介して、Ｕ相上段ＨＥＭＴ１３をオフ状態からオン状態に切り換える。

また、制御部７は、Ｕ相上段ＨＥＭＴ１３をオン状態からオフ状態に切り換えた後、所定の第１後段デッドタイムＴＤ１２を介して、Ｕ相下段ＨＥＭＴ１４をオフ状態からオン状態に切り換える。
第１前段デッドタイムＴＤ１１では、第１ソース電圧ＶＳ１の持ち上がりによってＵ相上段ＨＥＭＴ１３の第１ソース電圧ＶＳ１が第１ドレイン電圧ＶＤ１よりも高くなる（ＶＳ１＞ＶＤ１）と共に、第１ゲート電圧ＶＧ１が第１ドレイン電圧ＶＤ１を超える（ＶＧ１＞ＶＤ１）。

そして、Ｕ相上段ＨＥＭＴ１３の第１ゲート・ドレイン電圧ＶＧＤ１が第１閾値電圧Ｖｔｈ１を超えると（ＶＧＤ１＞Ｖｔｈ１）、Ｕ相上段ＨＥＭＴ１３は、オフ状態であるにもかかわらず、オン状態に移行する。
そのため、Ｕ相上段ＨＥＭＴ１３において第１ソース電極から第１ドレイン電極に向けて還流電流が流れ込む。この還流電流は、より具体的には、Ｖ相上段ＨＥＭＴ１５から三相モータ２を介してＵ相上段ＨＥＭＴ１３に流れ込む（二点鎖線で示した矢印参照）。これにより、Ｕ相上段ＨＥＭＴ１３において還流損失Ｐ１が生じる。

一方、第１後段デッドタイムＴＤ１２では、Ｕ相上段ＨＥＭＴ１３はオン状態からオフ状態に移行する。この場合も、第１前段デッドタイムＴＤ１１と同様に、第１ソース電圧ＶＳ１の持ち上がりによってＵ相上段ＨＥＭＴ１３は、オフ状態であるにもかかわらず、オン状態に移行する。
そのため、Ｕ相上段ＨＥＭＴ１３において第１ソース電極から第１ドレイン電極に向けて還流電流が流れ込む。この還流電流は、より具体的には、Ｖ相上段ＨＥＭＴ１５から三相モータ２を介してＵ相上段ＨＥＭＴ１３に流れ込む（二点鎖線で示した矢印参照）。これにより、Ｕ相下段ＨＥＭＴ１４において還流損失Ｐ２が生じる。

電力変換装置１では、Ｕ相上段ＨＥＭＴ１３における還流損失Ｐ１を低減すべく、少なくとも第１前段デッドタイムＴＤ１１において、制御部７が、Ｕ相上段バイパス回路４１の上段スイッチング素子５２をオン状態に維持すると共にＵ相下段バイパス回路４４の下段スイッチング素子５６をオフ状態に維持する。
これにより、Ｕ相上段ＨＥＭＴ１３を流れるべき還流電流をＵ相上段バイパス回路４１に流し込むことができる（実線で示した矢印参照）。Ｕ相上段バイパス回路４１では、上段ダイオード５１に還流電流が流れ込む。

上段ダイオード５１は、順方向電圧ＶＦ１（たとえば０．６Ｖ程度）で動作する。上段ダイオード５１の順方向電圧ＶＦ１は、Ｕ相上段ＨＥＭＴ１３の第１ソース電極および第１ドレイン電極の間の第１ソース・ドレイン電圧ＶＳＤ１（たとえば３Ｖ程度）よりも小さい（ＶＦ１＜ＶＳＤ１）。
これにより、第１前段デッドタイムＴＤ１１だけについて見ると、還流損失Ｐ１を８０％程度低減できる。また、第１後段デッドタイムＴＤ１２における還流損失Ｐ２を加味しても、還流損失Ｐ１および還流損失Ｐ２の合計値である総還流損失Ｐ１＋Ｐ２を、４０％程度低減できる。

また、制御部７は、この形態では、第１前段デッドタイムＴＤ１１に先立って上段スイッチング素子５２をオフ状態からオン状態に切り換え、第１前段デッドタイムＴＤ１１の後に上段スイッチング素子５２をオン状態からオフ状態に切り換えている。
つまり、制御部７は、Ｕ相下段ＨＥＭＴ１４をオフ状態からオン状態に切り換えた後、Ｕ相下段ＨＥＭＴ１４をオン状態からオフ状態に切り換える前に、上段スイッチング素子５２をオフ状態からオン状態に切り換えている。

また、制御部７は、Ｕ相上段ＨＥＭＴ１３をオフ状態からオン状態に切り換えた後、Ｕ相上段ＨＥＭＴ１３をオン状態からオフ状態に切り換える前に、上段スイッチング素子５２をオン状態からオフ状態に切り換えている。
これにより、第１前段デッドタイムＴＤ１１の全期間において、Ｕ相上段バイパス回路４１に還流電流を流し込むことができる。よって、Ｕ相上段ＨＥＭＴ１３における還流損失Ｐ１を適切に低減できる。

上段スイッチング素子５２がオン状態からオフ状態に切り換えられると、上段抵抗５４に逆回復電流Ｉｒｒ１が流れ、上段ダイオード５１に逆回復電荷が供給される。
上段ダイオード５１の逆回復時間Ｔｒｒ１は、上段スイッチング素子５２がオン状態からオフ状態に切り換えられた後、Ｕ相下段ＨＥＭＴ１４がオフ状態からオン状態に切り換えられるまでの間の期間よりも短く設定されている。これにより、Ｕ相下段ＨＥＭＴ１４がオフ状態からオン状態に切り換えられる際に、Ｕ相下段ＨＥＭＴ１４において逆回復電流Ｉｒｒ１に起因する貫通電流の発生を抑制できる。

上段ダイオード５１の逆回復時間Ｔｒｒ１は、さらに具体的には、上段スイッチング素子５２がオン状態からオフ状態に切り換えられた後、Ｕ相上段ＨＥＭＴ１３がオン状態からオフ状態に切り換えられるまでの間の期間よりも短く設定されている。これにより、Ｕ相下段ＨＥＭＴ１４において逆回復電流Ｉｒｒ１に起因する貫通電流の発生を適切に抑制できる。

図５は、制御部７における制御の一例を説明するためのタイムチャートである。図６は、Ｕ相下段バイパス回路４４の回路動作を説明するための回路図である。図６は、図２に対応する部分の回路図である。
以下では、Ｕ相下段ＨＥＭＴ１４において第２ソース電極から第２ドレイン電極に向けて還流電流が流れ込む動作条件が成立している場合について説明する。ここでは、Ｖ相下段ＨＥＭＴ１６がオン状態であり、Ｖ相上段ＨＥＭＴ１５がオフ状態である。

図５および図６を参照して、制御部７は、Ｕ相上段ＨＥＭＴ１３をオン状態からオフ状態に切り換えた後、所定の第２前段デッドタイムＴＤ２１を介して、Ｕ相下段ＨＥＭＴ１４をオフ状態からオン状態に切り換える。
また、制御部７は、Ｕ相下段ＨＥＭＴ１４をオン状態からオフ状態に切り換えた後、所定の第２後段デッドタイムＴＤ２２を介して、Ｕ相上段ＨＥＭＴ１３をオフ状態からオン状態に切り換える。

第２前段デッドタイムＴＤ２１では、第２ソース電圧ＶＳ２の持ち上がりによってＵ相下段ＨＥＭＴ１４の第２ソース電圧ＶＳ２が第２ドレイン電圧ＶＤ２よりも高くなる（ＶＳ２＞ＶＤ２）と共に、第２ゲート電圧ＶＧ２が第２ドレイン電圧ＶＤ２を超える（ＶＧ２＞ＶＤ２）。
そして、Ｕ相下段ＨＥＭＴ１４の第２ゲート・ドレイン電圧ＶＧＤ２が第２閾値電圧Ｖｔｈ２を超えると（ＶＧＤ２＞Ｖｔｈ２）、Ｕ相下段ＨＥＭＴ１４は、オフ状態であるにもかかわらず、オン状態に移行する。

そのため、Ｕ相下段ＨＥＭＴ１４において第２ソース電極から第２ドレイン電極に向けて還流電流が流れ込む。この還流電流は、より具体的には、Ｕ相下段ＨＥＭＴ１４から三相モータ２を介してＶ相下段ＨＥＭＴ１６に流れ込む（二点鎖線で示した矢印参照）。これにより、Ｕ相下段ＨＥＭＴ１４において還流損失Ｐ３が生じる。
一方、第２後段デッドタイムＴＤ２２では、Ｕ相下段ＨＥＭＴ１４はオン状態からオフ状態に移行する。この場合も、第２前段デッドタイムＴＤ２１と同様に、第２ソース電圧ＶＳ２の持ち上がりによってＵ相下段ＨＥＭＴ１４は、オフ状態であるにもかかわらず、オン状態に移行する。

そのため、Ｕ相下段ＨＥＭＴ１４において第２ソース電極から第２ドレイン電極に向けて還流電流が流れ込む。この還流電流は、より具体的には、Ｕ相下段ＨＥＭＴ１４から三相モータ２を介してＶ相下段ＨＥＭＴ１６に流れ込む（二点鎖線で示した矢印参照）。これにより、Ｕ相下段ＨＥＭＴ１４において還流損失Ｐ４が生じる。
電力変換装置１では、Ｕ相下段ＨＥＭＴ１４における還流損失Ｐ３を低減すべく、少なくとも第２前段デッドタイムＴＤ２１において、制御部７が、Ｕ相下段バイパス回路４４の下段スイッチング素子５６をオン状態に維持すると共に、Ｕ相上段バイパス回路４１の上段スイッチング素子５２をオフ状態に維持する。

これにより、Ｕ相下段ＨＥＭＴ１４を流れるべき還流電流をＵ相下段バイパス回路４４に流し込むことができる（実線で示した矢印参照）。Ｕ相下段バイパス回路４４では、下段ダイオード５５に還流電流が流れ込む。
下段ダイオード５５は、順方向電圧ＶＦ２（たとえば０．６Ｖ程度）で動作する。下段ダイオード５５の順方向電圧ＶＦ２は、Ｕ相下段ＨＥＭＴ１４の第２ソース電極および第２ドレイン電極の間の第２ソース・ドレイン電圧ＶＳＤ２（たとえば３Ｖ程度）よりも小さい（ＶＦ２＜ＶＳＤ２）。

これにより、第２前段デッドタイムＴＤ２１だけについて見ると、還流損失Ｐ３を８０％程度低減できる。また、第２後段デッドタイムＴＤ２２における還流損失Ｐ４を加味しても、還流損失Ｐ３および還流損失Ｐ４の合計値である総還流損失Ｐ３＋Ｐ４を、４０％程度低減できる。
また、制御部７は、第２前段デッドタイムＴＤ２１に先立って下段スイッチング素子５６をオフ状態からオン状態に切り換え、第２前段デッドタイムＴＤ２１の後に下段スイッチング素子５６をオン状態からオフ状態に切り換えている。

つまり、制御部７は、この形態では、Ｕ相上段ＨＥＭＴ１３をオフ状態からオン状態に切り換えた後、Ｕ相上段ＨＥＭＴ１３をオン状態からオフ状態に切り換える前に、下段スイッチング素子５６をオフ状態からオン状態に切り換えている。
また、制御部７は、Ｕ相下段ＨＥＭＴ１４をオフ状態からオン状態に切り換えた後、Ｕ相下段ＨＥＭＴ１４をオン状態からオフ状態に切り換える前に、下段スイッチング素子５６をオン状態からオフ状態に切り換えている。

これにより、第２前段デッドタイムＴＤ２１の全期間において、Ｕ相下段バイパス回路４４に還流電流を流し込むことができる。これにより、Ｕ相下段ＨＥＭＴ１４における還流損失Ｐ３を適切に低減できる。
下段スイッチング素子５６がオン状態からオフ状態に切り換えられると、下段抵抗５８に逆回復電流Ｉｒｒ２が流れ、下段ダイオード５５に逆回復電荷が供給される。

下段ダイオード５５の逆回復時間Ｔｒｒ２は、下段スイッチング素子５６がオン状態からオフ状態に切り換えられた後、Ｕ相上段ＨＥＭＴ１３がオフ状態からオン状態に切り換えられるまでの間の期間よりも短く設定されている。これにより、Ｕ相上段ＨＥＭＴ１３がオフ状態からオン状態に切り換えられる際に、Ｕ相上段ＨＥＭＴ１３において逆回復電流Ｉｒｒ２に起因する貫通電流の発生を抑制できる。

下段ダイオード５５の逆回復時間Ｔｒｒ２は、さらに具体的には、下段スイッチング素子５６がオン状態からオフ状態に切り換えられた後、Ｕ相下段ＨＥＭＴ１４がオン状態からオフ状態に切り換えられるまでの間の期間よりも短く設定されている。これにより、Ｕ相上段ＨＥＭＴ１３において逆回復電流Ｉｒｒ２に起因する貫通電流の発生を適切に抑制できる。

以上、電力変換装置１によれば、制御部７は、第１前段デッドタイムＴＤ１１において、Ｕ相上段バイパス回路４１の上段スイッチング素子５２をオン状態に維持すると共に、Ｕ相下段バイパス回路４４の下段スイッチング素子５６をオフ状態に維持する。
これにより、Ｕ相上段ＨＥＭＴ１３を流れるべき還流電流をＵ相上段バイパス回路４１に流し込むことができるから、Ｕ相上段ＨＥＭＴ１３において発生すべき還流損失を、Ｕ相上段バイパス回路４１の上段ダイオード５１において発生させることができる。

上段ダイオード５１の動作電圧（順方向電圧ＶＦ１）は、Ｕ相上段ＨＥＭＴ１３の動作電圧（第１ソース・ドレイン電圧ＶＳＤ１）よりも小さい。したがって、上段ダイオード５１で生じる還流損失は、Ｕ相上段ＨＥＭＴ１３で生じる還流損失よりも小さい。よって、還流損失を低減できる。
また、電力変換装置１によれば、制御部７は、第２前段デッドタイムＴＤ２１において、Ｕ相下段バイパス回路４４の下段スイッチング素子５６をオン状態に維持すると共に、Ｕ相上段バイパス回路４１の上段スイッチング素子５２をオフ状態に維持する。

これにより、Ｕ相下段ＨＥＭＴ１４を流れるべき還流電流をＵ相下段バイパス回路４４に流し込むことができるから、Ｕ相下段ＨＥＭＴ１４において発生すべき還流損失を、Ｕ相下段バイパス回路４４の下段ダイオード５５において発生させることができる。
下段ダイオード５５の動作電圧（順方向電圧ＶＦ２）は、Ｕ相下段ＨＥＭＴ１４の動作電圧（第２ソース・ドレイン電圧ＶＳＤ２）よりも小さい。したがって、下段ダイオード５５で生じる還流損失は、Ｕ相下段ＨＥＭＴ１４で生じる還流損失よりも小さい。よって、還流損失を低減できる。

このように、本実施形態に係る電力変換装置１によれば、還流電流に起因する還流損失の低減を図ることができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の各実施形態では、電力変換装置１が、三相モータ２に電力を供給する三相インバータ回路である形態例について説明した。しかし、電力変換装置１に係る構造は、ＤＣモータ等に電力を供給するＨブリッジ回路に適用されてもよい。

前述の各実施形態において、ＭＩＳＦＥＴ以外のデバイスからなる上段スイッチング素子５２および下段スイッチング素子５６が採用されてもよい。ＭＩＳＦＥＴ以外のデバイスとしては、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＢＪＴ（Bipolar junction transistor）等を例示できる。

上段スイッチング素子５２および下段スイッチング素子５６として、ＭＩＳＦＥＴに代えてＩＧＢＴが採用された場合、前述の実施形態の説明は、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」と読み替えられ、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」と読み替えられる。
上段スイッチング素子５２および下段スイッチング素子５６として、ＭＩＳＦＥＴに代えてＢＪＴが採用された場合、前述の実施形態の説明は、ＭＩＳＦＥＴの「ゲート」がＢＪＴの「ベース」と読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＢＪＴの「コレクタ」と読み替えられ、ＭＩＳＦＥＴの「ソース」がＢＪＴの「エミッタ」と読み替えられる。

前述の各実施形態において、上段スイッチング素子５２に接続された上段還流ダイオード５３は、上段スイッチング素子５２のボディダイオードであってもよいし、上段スイッチング素子５２に外部接続されたディスクリートダイオードであってもよい。
前述の各実施形態において、下段スイッチング素子５６に接続された下段還流ダイオード５７は、下段スイッチング素子５６のボディダイオードであってもよいし、下段スイッチング素子５６に外部接続されたディスクリートダイオードであってもよい。

前述の電力変換装置１は、三相モータ２に電力を供給するインバータ回路として、車両用の電動パワーステアリング装置に組み込まれてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１…電力変換装置、１０…Ｕ相アーム回路、１１…Ｖ相アーム回路、１２…Ｗ相アーム回路、１３…Ｕ相上段ＨＥＭＴ、１４…Ｕ相下段ＨＥＭＴ、１５…Ｖ相上段ＨＥＭＴ、１６…Ｖ相下段ＨＥＭＴ、１７…Ｗ相上段ＨＥＭＴ、１８…Ｗ相下段ＨＥＭＴ、４１…Ｕ相上段バイパス回路、４２…Ｖ相上段バイパス回路、４３…Ｗ相上段バイパス回路、４４…Ｕ相下段バイパス回路、４５…Ｖ相下段バイパス回路、４６…Ｗ相下段バイパス回路、５１…上段ダイオード、５２…上段スイッチング素子、５４…上段抵抗、５５…下段ダイオード、５６…下段スイッチング素子、５８…下段抵抗

Claims (2)

1. 高電圧側の上段ＨＥＭＴおよび低電圧側の下段ＨＥＭＴをそれぞれ有し、前記上段ＨＥＭＴのソースおよび前記下段ＨＥＭＴのドレインが接続されることによりそれぞれ構成された複数のアーム回路と、
   各前記アーム回路の前記上段ＨＥＭＴに並列接続された上段バイパス回路と、
   各前記アーム回路の前記下段ＨＥＭＴに並列接続された下段バイパス回路と、を含み、
   各前記上段バイパス回路は、上段ダイオードおよび前記上段ダイオードのアノードに接続された上段スイッチング素子を含む直列回路を有し、前記上段ダイオードのカソードが前記上段ＨＥＭＴのドレインに接続される態様で、各前記アーム回路の前記上段ＨＥＭＴに並列接続されており、
   各前記下段バイパス回路は、下段ダイオードおよび前記下段ダイオードのカソードに接続された下段スイッチング素子を含む直列回路を有し、前記下段ダイオードのアノードが前記下段ＨＥＭＴのソースに接続される態様で、各前記アーム回路の前記下段ＨＥＭＴに並列接続されている、電力変換装置。
2. 各前記上段バイパス回路は、前記上段ダイオードおよび前記上段スイッチング素子の接続部と、前記下段ＨＥＭＴのソースとの間に介装された上段抵抗を含み、
   各前記下段バイパス回路は、前記下段ダイオードおよび前記下段スイッチング素子の接続部と、前記上段ＨＥＭＴのドレインとの間に介装された下段抵抗を含む、請求項１に記載の電力変換装置。
   

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