JP2024030335A - 半導体装置、電子機器、車両 - Google Patents

Abstract

【課題】ラッチアップを防止する。【解決手段】半導体装置１は、Ｎ型の半導体基板（Ｎｓｕｂ）をドレインとするように構成されたパワートランジスタ１０と、Ｎ型の半導体基板（Ｎｓｕｂ）に付随する寄生素子が動作したことを検出してパワートランジスタ１０を強制的にオフするように構成された寄生動作防止回路８０と、を備える。【選択図】図５

Description

本開示は、半導体装置、及び、これを用いた電子機器並びに車両に関する。

本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置（例えば、ハイサイドスイッチＬＳＩ又はローサイドスイッチＬＳＩ）に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、車載ＩＰＤなどの半導体装置では、ラッチアップ防止機能についてさらなる検討の余地があった。

例えば、本明細書中に開示されている半導体装置は、Ｎ型の半導体基板をドレインとするように構成されたパワートランジスタと、前記半導体基板に付随する寄生素子が動作したことを検出して前記パワートランジスタを強制的にオフするように構成された寄生動作防止回路と、を備える。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本開示によれば、ラッチアップを防止することのできる半導体装置、及び、これを用いた電子機器並びに車両を提供することが可能となる。

図１は、半導体装置を用いた電子機器の全体構成を示す図である。 図２は、ゲート制御回路２０の一構成例を示す図である。 図３は、寄生サイリスタの一構成例を示す図である。 図４は、半導体装置の素子構造を示す図である。 図５は、寄生動作防止回路の一構成例を示す図である。 図６は、寄生動作防止回路の一動作例を示す図である。 図７は、半導体装置の第１構成例を示す図である。 図８は、半導体装置の第２構成例を示す図である。 図９は、半導体装置の第３構成例を示す図である。 図１０は、半導体装置の第４構成例を示す図である。 図１１は、半導体装置の第５構成例を示す図である。 図１２は、半導体装置の第６構成例を示す図である。 図１３は、車両の一構成例を示す図である。

＜全体構成＞
図１は、半導体装置を用いた電子機器の全体構成を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３と、を備える。

半導体装置１は、負荷３と接地端との間を導通／遮断するローサイドスイッチＩＣ（ＩＰＤの一種）である。本図に即して述べると、半導体装置１は、パワートランジスタ１０と、ゲート制御回路２０と、異常保護回路３０と、アクティブクランプ回路４０と、電流制限抵抗５０と、静電保護素子６０と、を備える。

また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では入力端子ＩＮ、出力端子ＯＵＴ及び接地端子ＧＮＤ）を備える。

入力端子ＩＮは、直流電源２の正極端（＝入力電圧Ｖｉｎの印加端）又は接地端のいずれかに接続され得る。例えば、パワートランジスタ１０がオン状態とされるときには、本図で示すように、入力端子ＩＮが直流電源２の正極端に接続される。一方、パワートランジスタ１０がオフ状態とされるときには、入力端子ＩＮが接地端に接続される。

このように、入力端子ＩＮに印加される電気信号（Ｖｉｎ又はＧＮＤ）は、パワートランジスタ１０のオン／オフ制御信号として理解され得る。また、パワートランジスタ１０がオン状態とされるときに入力端子ＩＮに印加される入力電圧Ｖｉｎは、半導体装置１の電源電圧としても理解され得る。

負荷３の第１端は、直流電源２の正極端に接続される。負荷３の第２端は、半導体装置１の出力端子ＯＵＴに接続される。負荷３としては、本図で示すように、ソレノイドなどの誘導性負荷が接続され得る。半導体装置１の接地端子ＧＮＤと直流電源２の負極端は、いずれも接地端に接続される。

＜半導体装置＞
引き続き、図１を参照しながら、半導体装置１の内部構成について説明する。

パワートランジスタ１０は、ゲート制御信号ＶＧに応じて出力端子ＯＵＴと接地端子ＧＮＤとの間を導通／遮断するローサイドスイッチ素子として機能する。本図では、パワートランジスタ１０として、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］が用いられている。この場合、パワートランジスタ１０は、ゲート制御信号ＶＧがハイレベルであるときにオン状態となり、ゲート制御信号ＶＧがローレベルであるときにオフ状態となる。なお、パワートランジスタ１０がオン状態であるときには、出力端子ＯＵＴと接地端子ＧＮＤとの間が導通される。従って、直流電源２の正極端から負荷３及び半導体装置１（特にパワートランジスタ１０）を介して接地端に向かう方向に出力電流Ｉｏｕｔが流れる。

ゲート制御回路２０は、入力端子ＩＮに印加される電気信号（Ｖｉｎ又はＧＮＤ）に応じてゲート制御信号ＶＧを生成する。例えば、入力端子ＩＮに入力電圧Ｖｉｎが印加されているときには、ゲート制御回路２０が動作状態となり、ゲート制御信号ＶＧがハイレベルとなる。従って、パワートランジスタ１０がオン状態となる。一方、入力端子ＩＮが接地端に接続されているときには、ゲート制御回路２０が非動作状態となり、ゲート制御信号ＶＧがローレベルとなる。従って、パワートランジスタ１０がオフ状態となる。

また、ゲート制御回路２０は、異常保護回路３０から出力される種々の異常保護信号に応じて適切な保護動作（出力電流Ｉｏｕｔの制限動作又はパワートランジスタ１０の強制オフ動作など）を発動する機能も備えている。

異常保護回路３０は、入力電圧Ｖｉｎの供給を受けて動作し、半導体装置１の異常状態を検出する。本図に即して述べると、異常保護回路３０は、低入力保護回路３１と、過電流保護回路３２と、第１過熱保護回路３３と、第２過熱保護回路３４と、を含む。

低入力保護回路３１（いわゆるＵＶＬＯ［under voltage lock out］回路）は、入力電圧Ｖｉｎが低入力状態であるか否かを検出して低電圧保護信号を出力する。

過電流保護回路３２（いわゆるＯＣＰ［over current protection］回路）は、出力電流Ｉｏｕｔが過電流状態であるか否かを検出して過電流保護信号を出力する。

第１過熱保護回路３３は、パワートランジスタ形成領域と同領域以外の温度差ΔＴｊが過熱状態であるか否かを検出して第１過熱保護信号を出力する。

第２過熱保護回路３４（いわゆるＴＳＤ［thermal shut down］回路）は、パワートランジスタ形成領域の検出温度（例えばｐｎジャンクション温度）が過熱状態であるか否かを検出して第２過熱保護信号を出力する。

アクティブクランプ回路４０は、負荷３が誘導性負荷である場合に生じ得る逆起電力からパワートランジスタ１０を保護する。本図に即して述べると、アクティブクランプ回路４０は、出力端子ＯＵＴとパワートランジスタ１０のゲートとの間に直列接続される複数のダイオード（ｐｎ接合ダイオード又はツェナダイオード）を含んでいてもよい。

電流制限抵抗５０の第１端は、入力端子ＩＮに接続されている。電流制限抵抗５０の第２端は、ゲート制御回路２０及び異常保護回路３０に接続されている。このように接続された電流制限抵抗５０により、入力端子ＩＮからゲート制御回路２０及び異常保護回路３０に向けて流れる電流が制限される。

静電保護素子６０は、入力端子ＩＮを静電破壊から保護する。例えば、静電保護素子６０としては、本図で示すように、カソードが入力端子ＩＮに接続されてアノードが接地端子ＧＮＤに接続されたツェナダイオードが用いられる。

＜ゲート制御回路＞
図２は、ゲート制御回路２０の一構成例（特に、ゲート制御回路２０の出力段周辺）を示す図である。

なお、本図では、図１の電流制限抵抗５０に代えて、電流制限抵抗５１及び５２が描写されている。電流制限抵抗５１（＝第１抵抗に相当）は、入力端子ＩＮからゲート制御回路２０の出力段（本図ではトランジスタＰ１）に流れる第１電流Ｉ１を制限する。一方、電流制限抵抗５２（＝第２抵抗に相当）は、入力端子ＩＮから内部回路７０のトランジスタＰ２に流れる第２電流Ｉ２を制限する。内部回路７０は、ゲート制御回路２０の出力段を除く回路ブロックであり、例えば、先出の異常保護回路３０がこれに相当する。

本構成例のゲート制御回路２０は、トランジスタＰ１（本図では、ＰＭＯＳＦＥＴ［P-channel MOSFET］）と、トランジスタＮ１と、ゲート抵抗ＲＧと、を含む。トランジスタＰ１のソース及びバックゲートは、いずれも電流制限抵抗５１を介して入力端子ＩＮに接続されている。トランジスタＮ１のソース及びバックゲートは、いずれも接地端子ＧＮＤに接続されている。トランジスタＰ１及びＮ１それぞれのドレインは、いずれもゲート抵抗ＲＧの第１端に接続されている。ゲート抵抗ＲＧの第２端は、パワートランジスタ１０のゲートに接続されている。

本構成例のゲート制御回路２０では、トランジスタＰ１がオン状態であってトランジスタＮ１がオフ状態であるときに、ゲート制御信号ＶＧがハイレベル（≒Ｖｉｎ）となる。このとき、パワートランジスタ１０がオン状態となる。一方、トランジスタＰ１がオフ状態であってトランジスタＮ１がオン状態であるときに、ゲート制御信号ＶＧがローレベル（≒ＧＮＤ）となる。このとき、パワートランジスタ１０がオフ状態となる。

＜ラッチアップに関する考察＞
ところで、半導体装置１の内部には、一般にｐｎｐｎ型の寄生サイリスタが付随する。そのため、出力端子ＯＵＴの断線などに起因して寄生サイリスタが一旦オンすると、半導体装置１のラッチアップ（＝寄生サイリスタを介する電流経路に異常な電流が流れ続ける状態）を生じ得る。

図３は、トランジスタＰ１に付随する寄生サイリスタの一構成例を示す図である。

本図で示したように、トランジスタＰ１に付随する寄生サイリスタ１００は、ｎｐｎ型の寄生トランジスタＱ１と、ｐｎｐ型の寄生トランジスタＱ２と、寄生抵抗Ｒ１及びＲ２と、を含む。

寄生トランジスタＱ２のエミッタと寄生抵抗Ｒ１の第１端は、いずれもトランジスタＰ１のソースに接続されている。寄生トランジスタＱ２のベース、寄生トランジスタＱ１のコレクタ、及び、寄生抵抗Ｒ１の第２端は、いずれもトランジスタＰ１のバックゲートに接続されている。寄生トランジスタＱ２のコレクタと寄生トランジスタＱ１のベースは、いずれも寄生抵抗Ｒ２の第１端に接続されている。寄生トランジスタＱ１のエミッタと寄生抵抗Ｒ２の第２端は、いずれも出力端子ＯＵＴに接続されている。

図４は、半導体装置１（特にパワートランジスタ１０及びトランジスタＰ１）の素子構造を示す図である。例えば、大電流供給能力（延いては低オン抵抗）を求められる半導体装置１では、パワートランジスタ１０の素子構造として、一般に、Ｎ型半導体基板２０１をドレイン電極（＝出力端子ＯＵＴ）とする縦型構造が多く採用される。この場合には、トランジスタＰ１も必然的にＮ型半導体基板２０１上に形成されることになる。

本図に即して具体的に述べると、トランジスタＰ１は、Ｎ型半導体基板２０１と、Ｎ型エピタキシャル層２０２と、高耐圧Ｐ型ウェル２０３と、Ｎ型ウェル２０４と、Ｐ型コンタクト領域２０５と、ソース領域２０６と、ドレイン領域２０７と、Ｎ型コンタクト領域２０８と、ゲート絶縁層２０９と、ゲートメタル層２１０と、を含む。

Ｎ型半導体基板２０１は、先にも述べたように、パワートランジスタ１０のドレイン電極（＝出力端子ＯＵＴ）と電気的に導通している。

Ｎ型エピタキシャル層２０２は、Ｎ型半導体基板２０１の表面一面に積層形成されたＮ型半導体領域である。

高耐圧Ｐ型ウェル２０３は、Ｎ型エピタキシャル層２０２の一部領域における表面から所定の深さまで井戸状に形成されたＰ型半導体領域である。なお、高耐圧Ｐ型ウェル２０３は、Ｐ型コンタクト領域２０５を介して定電位端（例えば接地端）に接続されている。従って、高耐圧Ｐ型ウェル２０３は、Ｎ型半導体基板２０１及びＮ型エピタキシャル層２０２の電位とＮ型ウェル２０４の電位を分離するための電位分離層として機能する。

Ｎ型ウェル２０４は、高耐圧Ｐ型ウェル２０３の一部領域における表面から所定の深さまで井戸状に形成されたＮ型半導体領域である。なお、Ｎ型ウェル２０４は、トランジスタＰ１のバックゲートに相当する。また、Ｎ型ウェル２０４とＮ型エピタキシャル層２０２との間には、先出の高耐圧Ｐ型ウェル２０３が介在する。従って、トランジスタＰ１のバックゲートの電位は、Ｎ型半導体基板２０１及びＮ型エピタキシャル層２０２の電位から分離されている。

Ｐ型コンタクト領域２０５は、高耐圧Ｐ型ウェル２０３の表面のうち、Ｎ型ウェル２０４が形成されていない領域に形成された高濃度Ｐ型半導体領域である。なお、Ｐ型コンタクト領域２０５は、定電位端（例えば接地端）に接続されている。

ソース領域２０６は、Ｎ型ウェル２０４の表面において、ドレイン領域２０７から所定のチャネル長を隔てて形成された高濃度Ｐ型半導体領域である。なお、ソース領域２０６は、トランジスタＰ１のソースに相当する。

ドレイン領域２０７は、Ｎ型ウェル２０４の表面に形成された高濃度Ｐ型半導体領域である。なお、ドレイン領域２０７は、トランジスタＰ１のドレインに相当する。

Ｎ型コンタクト領域２０８は、Ｎ型ウェル２０４の表面に形成された高濃度Ｎ型半導体領域である。

ゲート絶縁層２０９は、ソース領域２０６とドレイン領域２０７との間を隔てるチャネル領域の表面上に形成されている。

ゲートメタル層２１０は、ゲート絶縁層２０９の表面上に形成されている。なお、ゲートメタル層２１０は、トランジスタＰ１のゲートに相当する。

また、上記の素子構造を持つトランジスタＰ１には、ｎｐｎ型の寄生トランジスタＱ１及びｐｎｐ型の寄生トランジスタＱ２が付随する。寄生トランジスタＱ１は、Ｎ型ウェル２０４をコレクタとし、Ｎ型エピタキシャル層２０２をエミッタとし、高耐圧Ｐ型ウェル２０３及びＰ型コンタクト領域２０５をベースとする。寄生トランジスタＱ２は、ソース領域２０６をエミッタとし、高耐圧Ｐ型ウェル２０３をコレクタとし、Ｎ型ウェル２０４及びＮ型コンタクト領域２０８をベースとする。これらの寄生トランジスタＱ１及びＱ２は、先述のように、ｐｎｐｎ型の寄生サイリスタ１００（図３を参照）を形成する。

図３及び図４で示したように、半導体装置１には、ｐｎｐｎ型の寄生サイリスタ１００が付随する。そのため、Ｎ型半導体基板２０１の印加電圧、すなわち、出力端子ＯＵＴに印加される出力電圧Ｖｏｕｔが低電位（接地電位、負電位またはオープン状態など）であるときには、上記の寄生サイリスタ１００がオンしてラッチアップを生じ得る。

例えば、負荷３の通常駆動中、すなわち、パワートランジスタ１０がオン状態とされて負荷３に出力電流Ｉｏｕｔが供給されているときに、出力端子ＯＵＴと負荷３との間が断線した場合を考える。このとき、負荷３がソレノイドなどの誘導性負荷である場合には、負荷３の逆起電力により出力電圧Ｖｏｕｔが負電位（＜ＧＮＤ）となり得る。

このとき、寄生トランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ（Ｑ１）がオン閾値電圧Ｖｆ（Ｑ１）よりも高くなると、寄生トランジスタＱ１がオン状態となる。オン状態となった寄生トランジスタＱ１は、入力端子ＩＮから寄生抵抗Ｒ１を介して寄生電流ＩＱ１を引き込む。従って、寄生トランジスタＱ２のベース・エミッタ間電圧Ｖｂｅ（Ｑ２）（＝Ｒ１×ＩＱ１）が上昇する。

そして、寄生トランジスタＱ２のベース・エミッタ間電圧Ｖｂｅ（Ｑ２）がオン閾値電圧Ｖｆ（Ｑ２）よりも高くなると、寄生トランジスタＱ２もオン状態となる。オン状態となった寄生トランジスタＱ２は、入力端子ＩＮから寄生抵抗Ｒ２を介して寄生電流ＩＱ２を引き込む。その結果、寄生トランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ（Ｑ１）（＝Ｒ２×ＩＱ２）がさらに上昇し、寄生トランジスタＱ１のオン状態が維持される。

このように、寄生トランジスタＱ１及びＱ２は、ｐｎｐｎ型の寄生サイリスタ１００を形成している。そのため、寄生サイリスタ１００が一旦オンすると、寄生電流ＩＱ１及びＩＱ２が際限なく流れ続ける。その結果、入力電圧Ｖｉｎが本来の電圧値から低下してしまい、パワートランジスタ１０が意図しないハーフオン状態（＝フルオン状態でもフルオフ状態でもない不安定なオン状態）に陥る。

なお、入力端子ＩＮから寄生サイリスタ１００を介してＮ型半導体基板２０１に流れる寄生電流ＩＱ１及びＩＱ２は、低入力保護回路３１による低入力保護動作が掛からない限り、ハーフオン状態のパワートランジスタ１０に形成されるチャネルを通じて接地端子ＧＮＤに流れ続ける（図４の破線矢印を参照）。

特に、パワートランジスタ１０の高速スイッチングが要求される半導体装置１では、ゲート制御回路２０からパワートランジスタ１０のゲートに向けて比較的大きいチャージ電流（例えばｍＡオーダー）を流す必要がある。そのため、トランジスタＰ１の素子サイズが大きくなり、寄生サイリスタ１００がオンしやすくなる。より詳細に述べると、トランジスタＰ１における高耐圧Ｐ型ウェル２０３のサイズが大きくなると、寄生トランジスタＱ１のベース面積が大きくなり、オン閾値電圧Ｖｆ（Ｑ１）が小さくなる。その結果、寄生トランジスタＱ１（延いては寄生サイリスタ１００）がオンしやすくなる。

ところで、一般的なラッチアップ対策としては、例えば、電流制限抵抗５１の抵抗値を高めたり、直流電源２と入力端子ＩＮとの間に電流制限抵抗を外付けしたりすることで、電源インピーダンスを増やすことが考えられる。しかしながら、安易に電源インピーダンスを増やすことができない場合もあり得る。

例えば、図２の半導体装置１では、電流制限抵抗５１の抵抗値を高めるほど、ゲート制御回路２０の出力段（カレントミラー型の定電流駆動段）を形成するトランジスタＰ１の動作レンジが厳しくなる。そのため、動作レンジ確保のため、電流制限抵抗５１の抵抗値を増やすことが難しい。

以下では、上記の考察に鑑み、電源インピーダンスを増やすことなく半導体装置１のラッチアップを防止することのできる寄生動作防止回路について説明する。

＜寄生動作防止回路＞
図５は、寄生動作防止回路の一構成例を示す図である。なお、既出の構成要素については、先出の図１～図４と同様の符号が付されており、重複した説明が省略され得る。

本構成例の寄生動作防止回路８０は、Ｎ型の半導体基板（Ｎｓｕｂ）に付随する寄生素子（図３及び図４の寄生サイリスタ１００を参照）が動作したことを検出してパワートランジスタ１０を強制的にオフする。

本図に即して述べると、寄生動作防止回路８０は、抵抗Ｒ１１～Ｒ１７と、トランジスタＮ１１～Ｎ２０（本図ではＮＭＯＳＦＥＴ）と、トランジスタＰ１１～Ｐ１３（本図ではＰＭＯＳＦＥＴ）と、コンパレータＣＭＰ１及びＣＭＰ２を含む。なお、トランジスタＮ１６はデプレッション型であり、その余のトランジスタはエンハンスメント型である。

抵抗Ｒ１１の第１端は、電流制限抵抗５１の第１端（＝ノード電圧ＶＤＤ＿ｃｈｇの印加端）に接続されている。なお、ノード電圧ＶＤＤ＿ｃｈｇは、入力端子ＩＮに印加される入力電圧Ｖｉｎであってもよい。抵抗Ｒ１１の第２端及び抵抗Ｒ１２の第１端は、いずれも第１閾値電圧Ｖｔｈ１の印加端としてコンパレータＣＭＰ１の非反転入力端（＋）に接続されている。抵抗Ｒ１２の第２端は、トランジスタＮ１１のドレインに接続されている。トランジスタＮ１１のソースは、接地端子ＧＮＤに接続されている。トランジスタＮ１１のゲートは、イネーブル信号ＥＮの印加端に接続されている。

抵抗Ｒ１２の第１端は、電流制限抵抗５１の第２端（＝ノード電圧ＶＤＤ＿ｃｈｇ＿ｏの印加端）に接続されている。なお、ノード電圧ＶＤＤ＿ｃｈｇ＿ｏ（＝ＶＤＤ＿ｃｈｇ－Ｉ１×Ｒ５１、ただしＲ５１は電流制限抵抗５１の抵抗値）は、第１電流Ｉ１が大きいほど低下する。ノード電圧ＶＤＤ＿ｃｈｇ＿ｏは、ゲート制御回路２０に供給されてもよい。抵抗Ｒ１２の第２端は、第１検出電圧Ｖ１の印加端としてコンパレータＣＭＰ１の反転入力端（－）に接続されている。

抵抗Ｒ１４の第１端は、電流制限抵抗５２の第１端（＝ノード電圧ＶＤＤ＿ｃｎｔの印加端）に接続されている。なお、ノード電圧ＶＤＤ＿ｃｎｔは、入力端子ＩＮに印加される入力電圧Ｖｉｎであってもよい。抵抗Ｒ１４の第２端及び抵抗Ｒ１５の第１端は、いずれも第２閾値電圧Ｖｔｈ２の印加端としてコンパレータＣＭＰ２の非反転入力端（＋）に接続されている。抵抗Ｒ１５の第２端は、トランジスタＮ１２のドレインに接続されている。トランジスタＮ１２のソースは、接地端子ＧＮＤに接続されている。トランジスタＮ１２のゲートは、イネーブル信号ＥＮの印加端に接続されている。

抵抗Ｒ１６の第１端は、電流制限抵抗５２の第２端（＝ノード電圧ＶＤＤ＿ｃｎｔ＿ｏの印加端）に接続されている。なお、ノード電圧ＶＤＤ＿ｃｎｔ＿ｏ（＝ＶＤＤ＿ｃｎｔ－Ｉ２×Ｒ５２、ただしＲ５２は電流制限抵抗５２の抵抗値）は、第２電流Ｉ２が大きいほど低下する。ノード電圧ＶＤＤ＿ｃｎｔ＿ｏは、内部回路７０に供給されてもよい。抵抗Ｒ１６の第２端は、第２検出電圧Ｖ２の印加端としてコンパレータＣＭＰ２の反転入力端（－）に接続されている。

トランジスタＮ１３のドレインは、コンパレータＣＭＰ１の出力端（＝第１比較信号Ｓ１の印加端）に接続されている。トランジスタＮ１４のドレインは、コンパレータＣＭＰ２の出力端（＝第２比較信号Ｓ２の印加端）に接続されている。トランジスタＮ１３及びＮ１４それぞれのドレインは、いずれも接地端子ＧＮＤに接続されている。トランジスタＮ１３及びＮ１４それぞれのゲートは、いずれも反転イネーブル信号ＥＮＢ（＝イネーブル信号ＥＮの論理反転信号）の印加端に接続されている。

抵抗Ｒ１７の第１端は、電流制限抵抗５２の第１端（＝ノード電圧ＶＤＤ＿ｃｎｔの印加端）に接続されている。抵抗Ｒ１７の第２端は、コンパレータＣＭＰ１及びＣＭＰ２それぞれの電源端と、トランジスタＰ１１～Ｐ１３それぞれのソースに接続されている。トランジスタＰ１１～Ｐ１３それぞれのゲートは、いずれもトランジスタＰ１１のドレインに接続されている。

トランジスタＰ１１のドレインは、トランジスタＮ１５のドレインに接続されている。トランジスタＮ１５のソースは、トランジスタＮ１６のドレインに接続されている。トランジスタＮ１５のゲートは、イネーブル信号ＥＮの印加端に接続されている。トランジスタＮ１６のゲート及びソースは、いずれも接地端子ＧＮＤに接続されている。

トランジスタＰ１２のドレインは、トランジスタＮ１７及びＮ１８それぞれのドレインに接続されている。トランジスタＮ１７及びＮ１８それぞれのソースは、いずれも接地端子ＧＮＤに接続されている。トランジスタＮ１７のゲートは、コンパレータＣＭＰ１の出力端に接続されている。トランジスタＮ１８のゲートは、コンパレータＣＭＰ２の出力端に接続されている。

トランジスタＰ１３のドレインは、トランジスタＮ１９のドレインに接続されている。トランジスタＮ１９のソースは、接地端子ＧＮＤに接続されている。トランジスタＮ１９のゲートは、トランジスタＰ１２のドレイン（＝否定論理和信号Ｓ３の印加端）に接続されている。

トランジスタＮ２０のドレインは、パワートランジスタ１０のゲート（＝ゲート制御信号ＶＧの印加端）に接続されている。トランジスタＮ２０のソースは、接地端子ＧＮＤに接続されている。トランジスタＮ２０のゲートは、トランジスタＰ１３のドレイン（＝寄生動作防止信号Ｓ４の印加端）に接続されている。

本構成例の寄生動作防止回路８０は、ノード電圧ＶＤＤ＿ｃｈｇの印加端からゲート制御回路２０に向けて流れる第１電流Ｉ１、及び、ノード電圧ＶＤＤ＿ｃｎｔの印加端から内部回路７０に向けて流れる第２電流Ｉ２をそれぞれ検出して、Ｎ型の半導体基板（Ｎｓｕｂ）に付随する寄生素子が動作したか否かを判定する。

例えば、寄生動作防止回路８０は、第１電流Ｉ１が流れる第１電流経路に設けられた電流制限抵抗５１で発生する第１検出電圧Ｖ１（≒ＶＤＤ＿ｃｈｇ＿ｏ）と、第２電流Ｉ２が流れる第２電流経路に設けられた電流制限抵抗５２で発生する第２検出電圧Ｖ２（≒ＶＤＤ＿ｃｎｔ＿ｏ）をそれぞれ監視する。

本図に即して具体的に述べると、コンパレータＣＭＰ１（＝第１コンパレータに相当）は、反転入力端（－）に入力される第１検出電圧Ｖ１と、非反転入力端（＋）に入力される第１閾値電圧Ｖｔｈ１とを比較して、第１比較信号Ｓ１を生成する。従って、第１比較信号Ｓ１は、第１検出電圧Ｖ１が第１閾値電圧Ｖｔｈ１よりも高いときにローレベルとなり、第１検出電圧Ｖ１が第１閾値電圧Ｖｔｈ１よりも低いときにハイレベルとなる。

すなわち、ラッチアップが生じて第１電流Ｉ１が増大し、第１検出電圧Ｖ１が第１閾値電圧Ｖｔｈ１を下回ると、第１比較信号Ｓ１がハイレベルに立ち上がる。

なお、抵抗Ｒ１１及びＲ１２は、ノード電圧ＶＤＤ＿ｃｈｇを分圧して第１閾値電圧Ｖｔｈ１（≒ＶＤＤ＿ｃｈｇ×Ｒ１２／（Ｒ１１＋Ｒ１２）を生成する第１分圧回路として機能する。

また、コンパレータＣＭＰ２（＝第２コンパレータに相当）は、反転入力端（－）に入力される第２検出電圧Ｖ２と、非反転入力端（＋）に入力される第２閾値電圧Ｖｔｈ２とを比較して、第２比較信号Ｓ２を生成する。従って、第２比較信号Ｓ２は、第２検出電圧Ｖ２が第２閾値電圧Ｖｔｈ２よりも高いときにローレベルとなり、第２検出電圧Ｖ２が第２閾値電圧Ｖｔｈ２よりも低いときにハイレベルとなる。

すなわち、ラッチアップが生じて第２電流Ｉ２が増大し、第２検出電圧Ｖ２が第２閾値電圧Ｖｔｈ２を下回ると、第２比較信号Ｓ２がハイレベルに立ち上がる。

なお、抵抗Ｒ１４及びＲ１５は、ノード電圧ＶＤＤ＿ｃｎｔを分圧して第２閾値電圧Ｖｔｈ２（≒ＶＤＤ＿ｃｎｔ×Ｒ１５／（Ｒ１４＋Ｒ１５））を生成する第２分圧回路として機能する。

ゲート・ソース間がショートされたデプレッション型のトランジスタＮ１６は、一定の基準電流Ｉａを生成する電流源として機能する。

トランジスタＰ１１～Ｐ１３は、トランジスタＰ１１のドレインに入力される基準電流Ｉａからミラー電流Ｉｂ及びＩｃを生成してトランジスタＰ１２及びＰ１３それぞれのドレインから出力するカレントミラーとして機能する。

トランジスタＮ１７は、第１比較信号Ｓ１がハイレベルであるときにオン状態となり、第１比較信号Ｓ１がローレベルであるときにオフ状態となる。また、トランジスタＮ１８は、第２比較信号Ｓ２がハイレベルであるときにオン状態となり、第２比較信号Ｓ２がローレベルであるときにオフ状態となる。

従って、第１比較信号Ｓ１及び第２比較信号Ｓ２の少なくとも一方がハイレベルであるときには、否定論理和信号Ｓ３がローレベル（≒ＧＮＤ）となる。その結果、トランジスタＮ１９がオフ状態となり、寄生動作防止信号Ｓ４がハイレベル（≒ＶＤＤ＿ｃｎｔ）となる。これにより、トランジスタＮ２０がオン状態となるので、ゲート制御信号ＶＧがローレベル（≒ＧＮＤ）に引き下げられる。すなわち、パワートランジスタ１０が強制的にオフ状態とされる。

なお、パワートランジスタ１０が強制的にオフ状態とされれば、入力端子ＩＮから寄生サイリスタ１００を介してＮ型半導体基板２０１に流れる寄生電流ＩＱ１及びＩＱ２の経路が遮断される（図４の破線矢印を参照）。その結果、ラッチアップが解除される。

一方、第１比較信号Ｓ１及び第２比較信号Ｓ２の双方がローレベルであるときには、否定論理和信号Ｓ３がハイレベル（≒ＶＤＤ＿ｃｎｔ）となる。その結果、トランジスタＮ１９がオン状態となり、寄生動作防止信号Ｓ４がローレベル（≒ＧＮＤ）となる。これにより、トランジスタＮ２０がオフ状態となるので、寄生動作防止回路８０がゲート制御信号ＶＧの印加端から切り離される。

このように、上記のトランジスタＮ１５～Ｎ２０及びトランジスタＰ１１～Ｐ１３は、第１比較信号Ｓ１及び第２比較信号Ｓ２に応じてパワートランジスタ１０を強制的にオフするロジックＬＧＣとして理解され得る。

抵抗Ｒ１７は、コンパレータＣＭＰ１、コンパレータＣＭＰ２及びロジックＬＧＣへの電源経路に設けられた第３抵抗に相当する。なお、抵抗Ｒ１７は、電流制限抵抗５１及び５２よりも高抵抗であってもよい。このような構成であれば、抵抗Ｒ１７の後段（下流）に寄生素子が付随していたとしてもラッチアップが生じ難くなる。

また、寄生動作防止回路８０は、イネーブル信号ＥＮに応じて動作可否が切り替えられる。本図に即して述べると、イネーブル信号ＥＮがハイレベル（＝動作時の論理レベル）であるときには、トランジスタＮ１１及びＮ１２がいずれもオン状態とされる。従って、第１閾値電圧Ｖｔｈ１及び第２閾値電圧Ｖｔｈ２がそれぞれ生成される。また、イネーブル信号ＥＮがハイレベルであるときには、トランジスタＮ１３及びＮ１４がいずれもオフ状態とされる。従って、第１比較信号Ｓ１及び第２比較信号Ｓ２がそれぞれロジックＬＧＣに伝達される。さらに、イネーブル信号ＥＮがハイレベルであるときには、トランジスタＮ１５がオン状態とされる。従って、基準電流Ｉａが生成されてロジックＬＧＣが動作状態となる。

一方、イネーブル信号ＥＮがローレベル（＝非動作時の論理レベル）であるときには、トランジスタＮ１１及びＮ１２がいずれもオフ状態とされる。従って、第１閾値電圧Ｖｔｈ１及び第２閾値電圧Ｖｔｈ２それぞれの生成が停止される。また、イネーブル信号ＥＮがローレベルであるときには、トランジスタＮ１３及びＮ１４がいずれもオン状態とされる。従って、第１比較信号Ｓ１及び第２比較信号Ｓ２がいずれもローレベル（≒ＧＮＤ）に固定される。さらに、イネーブル信号ＥＮがローレベルであるときには、トランジスタＮ１５がオフ状態とされる。従って、基準電流Ｉａの生成が停止されてロジックＬＧＣが非動作状態となる。

このように、イネーブル信号ＥＮがローレベルであるときには、寄生動作防止回路８０の動作が停止されて消費電流が削減される。

図６は、寄生動作防止回路８０の一動作例を示す図である。本図では上から順に、ノード電圧ＶＤＤ＿ｃｈｇ（破線）並びにＶＤＤ＿ｃｈｇ＿ｏ（実線）、ノード電圧ＶＤＤ＿ｃｎｔ（破線）並びにＤＤ＿ｃｎｔ＿ｏ（実線）、イネーブル信号ＥＮ、反転イネーブル信号ＥＮＢ、第１電流Ｉ１、第２電流Ｉ２、第１検出電圧Ｖ１（実線）並びに第１閾値電圧Ｖｔｈ１（破線）、第１比較信号Ｓ１、第２検出電圧Ｖ２（実線）並びに第２閾値電圧Ｖｔｈ２（破線）、第２比較信号Ｓ２、及び、寄生動作防止信号Ｓ４が描写されている。

まず、時刻ｔ１～ｔ２に着目して、半導体装置１のラッチアップが生じていない場合の挙動について説明する。

この場合、第１電流Ｉ１及び第２電流Ｉ２として、ゲート制御回路２０及び内部回路７０それぞれの駆動電流（例えば１ｍＡ程度）が流れる。このとき、第１検出電圧Ｖ１及び第２検出電圧Ｖ２は、いずれも第１閾値電圧Ｖｔｈ１及び第２閾値電圧Ｖｔｈ２を下回らない。従って、第１比較信号Ｓ１及び第２比較信号Ｓ２がいずれもローレベルとなり、延いては、寄生動作防止信号Ｓ４がローレベルとなる。その結果、パワートランジスタ１０は、強制的にオフ状態とされることなく、ゲート制御信号ＶＧに応じて駆動される。

なお、第１閾値電圧Ｖｔｈ１及び第２閾値電圧Ｖｔｈ２は、それぞれ、第１電流Ｉ１及び第２電流Ｉ２が過大（例えば２０ｍＡ以上）となったことを検出するために、適切な電圧値に設定されていればよい。

次に、時刻ｔ３～ｔ４に着目して、半導体装置１（特に、ゲート制御回路２０のトランジスタＰ１に付随する寄生サイリスタ１００、図３及び図４を参照）のラッチアップが生じている場合の挙動について説明する。

この場合、第１電流Ｉ１として、入力端子ＩＮから寄生サイリスタ１００を介してＮ型半導体基板２０１に向けた寄生電流ＩＱ１及びＩＱ２（例えば２５ｍＡ程度）が流れる。このとき、第１検出電圧Ｖ１は、第１閾値電圧Ｖｔｈ１を下回る。その結果、第１比較信号Ｓ１がハイレベルに立ち上がるので、寄生動作防止信号Ｓ４がハイレベルとなる。その結果、パワートランジスタ１０が強制的にオフ状態とされるので、寄生サイリスタ１００のラッチアップが解消される。

＜バリエーション＞
図７～図１２は、それぞれ、半導体装置１の第１～第６構成例を示す図である。

図７、図９及び図１１で示すように、ゲート制御回路２０及び内部回路７０は、共通の電流制限抵抗５０を介して、入力端子ＩＮ（＝入力電圧Ｖｉｎの印加端）、電源端子ＶＤＤ（＝電源電圧Ｖｄｄの印加端）又はその他の外部端子ＥＸＴに接続されていてもよい。このような構成例は、先出の図１でも示した通りである。

また、図８、図１０及び図１２で示したように、ゲート制御回路２０及び内部回路７０は、それぞれに対応する電流制限抵抗５１及び５２を介して、入力端子ＩＮ、電源端子ＶＤＤ又はその他の外部端子ＥＸＴに接続されていてもよい。このような構成例は、先出の図２でも示した通りである。

また、図９及び図１０で示したように、半導体装置１は、入力端子ＩＮ、出力端子ＯＵＴ、電源端子ＶＤＤ及び接地端子ＧＮＤだけでなく、任意の外部端子ＥＸＴ１及びＥＸＴ２を備えていてもよい。

＜車両への適用＞
図１３は、車両の一構成例を示す図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、先に説明した半導体装置１は、車両Ｘに搭載される電子機器のいずれにも組み込むことが可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されている半導体装置は、Ｎ型の半導体基板をドレインとするように構成されたパワートランジスタと、前記半導体基板に付随する寄生素子が動作したことを検出して前記パワートランジスタを強制的にオフするように構成された寄生動作防止回路と、を備える構成（第１の構成）とされている。

なお、上記第１の構成による半導体装置は、入力信号又は電源電圧を受けて動作するように構成されたゲート駆動回路及びその他の内部回路をさらに備える構成（第２の構成）にしてもよい。

また、上記第２の構成による半導体装置において、前記寄生動作防止回路は、前記入力信号若しくは前記電源電圧の印加端又は外部端子から前記ゲート駆動回路及び前記内部回路それぞれに向けて流れる第１電流及び第２電流のうち少なくとも一方を検出して前記寄生素子が動作したか否かを判定する構成（第３の構成）にしてもよい。

また、上記第３の構成による半導体装置において、前記寄生動作防止回路は、前記第１電流が流れる第１電流経路に設けられた第１抵抗で発生する第１検出電圧及び前記第２電流が流れる第２電流経路に設けられた第２抵抗で発生する第２検出電圧のうち少なくとも一方を監視する構成（第４の構成）にしてもよい。

また、上記第４の構成による半導体装置において、前記寄生動作防止回路は、前記第１検出電圧と第１閾値電圧とを比較して第１比較信号を生成するように構成された第１コンパレータと、前記第２検出電圧と第２閾値電圧とを比較して第２比較信号を生成するように構成された第２コンパレータと、前記第１比較信号及び前記第２比較信号に応じて前記パワートランジスタを強制的にオフするように構成されたロジックと、を含む構成（第５の構成）にしてもよい。

上記第５の構成による半導体装置において、前記寄生動作防止回路は、前記第１コンパレータ、前記第２コンパレータ及び前記ロジックへの電源経路に設けられた第３抵抗をさらに含む構成（第６の構成）にしてもよい。

また、上記第６の構成による半導体装置において、前記第３抵抗は、前記第１抵抗及び前記第２抵抗よりも高抵抗である構成（第７の構成）にしてもよい。

上記第１～第７いずれかの構成による半導体装置において、前記寄生動作防止回路は、イネーブル信号に応じて動作可否が切り替えられる構成（第８の構成）にしてもよい。

また、例えば、本明細書中に開示されている電子機器は、上記第１～第８いずれかの構成による半導体装置と、前記半導体装置に接続される負荷とを備える構成（第９の構成）とされている。

また、例えば、本明細書中に開示されている車両は、上記第９の構成による電子機器を備える構成（第１０の構成）とされている。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 半導体装置
２ 直流電源
３ 負荷
１０ パワートランジスタ
２０ ゲート制御回路
３０ 異常保護回路
３１ 低入力保護回路
３２ 過電流保護回路
３３ 第１過熱保護回路
３４ 第２過熱保護回路
４０ アクティブクランプ回路
５０、５１、５２ 電流制限抵抗
６０ 静電保護素子
７０ 内部回路
８０ 寄生動作防止回路
１００ 寄生サイリスタ
２０１ Ｎ型半導体基板
２０２ Ｎ型エピタキシャル層
２０３ 高耐圧Ｐ型ウェル
２０４ Ｎ型ウェル
２０５ Ｐ型コンタクト領域
２０６ ソース領域
２０７ ドレイン領域
２０８ Ｎ型コンタクト領域
２０９ ゲート絶縁層
２１０ ゲートメタル層
Ａ 電子機器
ＣＭＰ１、ＣＭＰ２ コンパレータ
ＥＸＴ、ＥＸＴ１、ＥＸＴ２ 外部端子
ＧＮＤ 接地端子
ＩＮ 入力端子
ＬＧＣ ロジック
Ｎ１、Ｎ１１～Ｎ２０ トランジスタ（ＮＭＯＳＦＥＴ）
ＯＵＴ 出力端子
Ｐ１、Ｐ２、Ｐ１１～Ｐ１３ トランジスタ（ＰＭＯＳＦＥＴ）
Ｑ１、Ｑ２ 寄生トランジスタ
Ｒ１、Ｒ２ 寄生抵抗
Ｒ１１～Ｒ１７ 抵抗
ＲＧ ゲート抵抗
ＶＤＤ 電源端子
Ｘ 車両

Claims (10)

1. Ｎ型の半導体基板をドレインとするように構成されたパワートランジスタと、
   前記半導体基板に付随する寄生素子が動作したことを検出して前記パワートランジスタを強制的にオフするように構成された寄生動作防止回路と、
   を備える、半導体装置。
2. 入力信号又は電源電圧を受けて動作するように構成されたゲート駆動回路及びその他の内部回路をさらに備える、請求項１に記載の半導体装置。
3. 前記寄生動作防止回路は、前記入力信号若しくは前記電源電圧の印加端又は外部端子から前記ゲート駆動回路及び前記内部回路それぞれに向けて流れる第１電流及び第２電流のうち少なくとも一方を検出して前記寄生素子が動作したか否かを判定する、請求項２に記載の半導体装置。
4. 前記寄生動作防止回路は、前記第１電流が流れる第１電流経路に設けられた第１抵抗で発生する第１検出電圧及び前記第２電流が流れる第２電流経路に設けられた第２抵抗で発生する第２検出電圧のうち少なくとも一方を監視する、請求項３に記載の半導体装置。
5. 前記寄生動作防止回路は、
   前記第１検出電圧と第１閾値電圧とを比較して第１比較信号を生成するように構成された第１コンパレータと、
   前記第２検出電圧と第２閾値電圧とを比較して第２比較信号を生成するように構成された第２コンパレータと、
   前記第１比較信号及び前記第２比較信号に応じて前記パワートランジスタを強制的にオフするように構成されたロジックと、
   を含む、請求項４に記載の半導体装置。
6. 前記寄生動作防止回路は、前記第１コンパレータ、前記第２コンパレータ及び前記ロジックへの電源経路に設けられた第３抵抗をさらに含む、請求項５に記載の半導体装置。
7. 前記第３抵抗は、前記第１抵抗及び前記第２抵抗よりも高抵抗である、請求項６に記載の半導体装置。
8. 前記寄生動作防止回路は、イネーブル信号に応じて動作可否が切り替えられる、請求項１～７のいずれか一項に記載の半導体装置。
9. 請求項１～７のいずれか一項に記載の半導体装置と、
   前記半導体装置に接続される負荷と、
   を備える、電子機器。
10. 請求項９に記載の電子機器を備える、車両。

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