JP4223375B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4223375B2
JP4223375B2 JP2003384550A JP2003384550A JP4223375B2 JP 4223375 B2 JP4223375 B2 JP 4223375B2 JP 2003384550 A JP2003384550 A JP 2003384550A JP 2003384550 A JP2003384550 A JP 2003384550A JP 4223375 B2 JP4223375 B2 JP 4223375B2
Authority
JP
Japan
Prior art keywords
voltage
resistor
semiconductor device
terminal
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003384550A
Other languages
English (en)
Other versions
JP2005150321A (ja
JP2005150321A5 (ja
Inventor
幸央 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2003384550A priority Critical patent/JP4223375B2/ja
Priority to US10/853,230 priority patent/US7009269B2/en
Priority to KR1020040067901A priority patent/KR100576304B1/ko
Publication of JP2005150321A publication Critical patent/JP2005150321A/ja
Publication of JP2005150321A5 publication Critical patent/JP2005150321A5/ja
Application granted granted Critical
Publication of JP4223375B2 publication Critical patent/JP4223375B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0828Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425Making electrodes
    • H01L21/043Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455Making n or p doped regions or layers, e.g. using diffusion
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605Resistors with PN junctions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Description

この発明は、絶縁ゲートバイポーラトランジスタ(IGBT(Insulated Gate Bipolar Transistor))等のパワースイッチング素子とその制御回路とを含む半導体装置に関する。
一般に、パワースイッチング素子であるIGBTが形成されている半導体基板に、回路素子あるいは回路素子を形成するためのウェル等の回路領域を形成すると寄生素子が発生する。特に接合分離技術を用いてIGBT上に回路素子を形成した場合には、IGBTを形成した基板と回路領域とにより寄生サイリスタが形成されることが知られており、この寄生サイリスタがオンしラッチアップ現象が生じると、IGBTを有する半導体装置自体が破壊に至るなどの問題が生じる。
このような寄生サイリスタのラッチアップ現象を防止するために保護素子を設ける等の対策を講じる必要があり、このような対策を講じた半導体装置として、例えば、特許文献1に開示された半導体装置がある。この半導体装置は、ショットキバリアダイオードを用いて寄生サイリスタのラッチアップを防止する手段が開示されている。
一方、上記のように構成されたIGBTを有する半導体装置を外部から駆動する回路側において、半導体装置の入力端子側が断線した状態を検出するため、半導体装置が駆動動作をし得ない程度の微小な電流を半導体装置の入力端子から流入された際に発生する電圧を測定し、この電圧が所定の値以上に達した場合に断線状態と判断するような回路が付加される場合がある。なお、半導体装置の駆動動作とは、半導体装置が出力端子,基準端子間の導通/非導通を入力端子より得られる電圧に基づき制御する動作を意味する。すなわち、IGBT等のパワースイッチング素子を用いて、基準端子,入力端子間に生じる差電圧が所定の値よりも小さい場合は出力端子,基準端子間を非導通状態(OFF状態)とし、上記差電圧が所定の値よりも大きい場合は出力端子,基準端子間を導通状態(ON状態)とすることを意味する。
前述の微小な電流を発生させる手段としては抵抗値の大きな(例えば数十kΩの)抵抗でプルアップするなどの手段が用いられる。半導体装置の入力端子から微小な電流を流入させて得られる電圧は半導体装置の入力インピーダンスに大きく影響を受けるため、入力インピーダンスの精度向上が求められていた。
特開2002−16245号公報
入力インピーダンスの精度を向上させる手段として、例えば、半導体装置の入力端子と基準端子(接地端子)との間において、半導体装置内に形成される制御回路等と並列に抵抗を設ける手段が考えられる。この際、寄生素子の発生を効果的に抑制すべく、半導体基板上で形成可能なポリシリコン抵抗等の抵抗を用いた場合、周囲温度による変化、製造バラツキ等の影響により精度の高い抵抗を形成することが困難であった。
このように、従来のパワースイッチング素子を有する半導体装置は入力インピーダンスの精度向上を効果的に図ることができという問題点があった。
この発明は上記問題点を解決するためになされたもので、可能な限り寄生素子の発生を抑制しつつ、入力インピーダンス精度の向上を図った、スイッチング素子及びその制御回路を有する半導体装置を得ることを目的とする。
この発明に係る請求項1記載の半導体装置は、入力端子、基準端子及び出力端子と、半導体基板上に形成され、一方電極が前記出力端子に接続され、他方電極が前記基準端子に接続されるスイッチング素子と、前記入力端子より得られる入力電圧に基づき前記スイッチング素子の制御電極に制御信号を与え、前記スイッチング素子の導通/非導通を制御する制御回路と、前記半導体基板上に形成され、前記入力端子,前記基準端子間に介挿されることにより前記入力端子の入力インピーダンスを規定する抵抗部とを備え、前記抵抗部は第1の温度依存性を有する第1の抵抗と、前記第1の抵抗に対し並列あるいは直列に接続され、第2の温度依存性を有する第2の抵抗とを含み、前記第1及び第2の抵抗による合成抵抗により前記入力インピーダンスが規定され、前記第1及び第2の温度依存性は、温度変化に伴う抵抗値変化が互いに逆の関係を有し、前記第1の抵抗は前記半導体基板上に形成されたポリシリコン抵抗を含み、前記第2の抵抗は、前記半導体基板上に形成され、ゲート電極が前記入力端子に接続され、所定の導電型の絶縁ゲート型トランジスタを含んでいる。

この発明における請求項1記載の半導体装置は、第1の抵抗の第1の温度依存性と第2の抵抗の第2の温度依存性とは互いに逆の関係を有するため、第1及び第2の抵抗による合成抵抗は第1及び第2の温度依存性を打ち消した温度依存性を呈する。その結果、上記合成抵抗として、温度依存性の小さい高精度な入力インピーダンスを得ることができる。
<実施の形態1>
図1はこの発明の実施の形態1であるIGBT内蔵の半導体装置5Aの構成を示す回路図である。同図に示すように、半導体装置5Aは外部より信号授受可能な制御用入力端子1(入力端子)、GND端子(基準端子)2及び出力端子3を備え、内部に制御回路4、IGBT6、接地用抵抗7(第1の抵抗)及び温度補償用抵抗8(第2の抵抗)を有している。
制御回路4は制御用入力端子1、GND端子2及びIGBT6のゲート電極に接続され、制御用入力端子1より得られる入力信号に基づきIGBT6を駆動制御する。IGBT6はコレクタが出力端子3に接続され、エミッタがGND端子2に接続される。
一方、制御用入力端子1,GND端子2間に接地用抵抗7及び温度補償用抵抗8が直列に接続される。すなわち、接地用抵抗7の一端が制御用入力端子1に接続され、他端が温度補償用抵抗8の温度補償用抵抗電極17に接続され、温度補償用抵抗8の温度補償用抵抗電極18がGND端子2に接続される。これら接地用抵抗7及び温度補償用抵抗8により制御用入力端子1に対する抵抗部を形成し、この抵抗部の合成抵抗が制御用入力端子1の入力インピーダンスを規定する。
接地用抵抗7は制御用入力端子1からみたインピーダンス精度を向上させるために設けられ、温度補償用抵抗8は接地用抵抗7の周囲温度による変化を打ち消すような温度依存性を有することを特徴としている。
接地用抵抗7として、IGBT6が設けられる半導体基板に形成された絶縁膜上に設けられるポリシリコン抵抗を用いる。なぜなら、接地用抵抗7は制御用入力端子1に直接接続される素子であるため、接地用抵抗7と制御回路4,IGBT6等が形成される半導体基板との間に寄生的に発生する素子の影響を避けるためである。
接地用抵抗7となるポリシリコン抵抗はIGBT6あるいは制御回路4を構成するためのスイッチング素子を形成する際に用いられる工程で同時に形成される。しかし、ポリシリコン抵抗は周囲温度に応じて抵抗値が変化する温度依存性を有する。温度依存性が小さい抵抗として金属薄膜抵抗を形成することが考えられるが、抵抗素子を形成するためだけに製造工程を追加することになり製造コストが増加してしまうため実用的でない。
ポリシリコン抵抗は一般に周囲温度の上昇に伴って抵抗値が低下する負の温度依存性(第1の温度依存性)を有するが、この負の温度依存性を打ち消すように周囲温度の上昇に伴って抵抗値が上昇する正の温度依存性(第2の温度依存性)を有する抵抗を組み合わせることより、全体として周囲温度に対する依存性を小さく抑えることができる。
すなわち、温度補償用抵抗8として上記正の温度依存性を有する抵抗を用いることにより、接地用抵抗7及び温度補償用抵抗8の組合せによる合成抵抗は周囲温度に対する依存性が小さい抵抗となる。
上記正の温度依存性を有する温度補償用抵抗8として、IGBT6が形成されるSi基板等の半導体基板に不純物を注入し拡散処理を施すことにより得られる拡散抵抗を用いている。拡散抵抗は正の温度依存性を有することからポリシリコン抵抗からなる接地用抵抗7と拡散抵抗からなる温度補償用抵抗8とを直列(図1の場合)あるいは並列に接続することにより温度依存性の小さい合成抵抗を得ることができる。
一方、拡散抵抗はIGBT6と同一半導体基板上に形成されるため、半導体基板に対して寄生素子を有するため通常使用状態及び異常時においても寄生素子の誤動作を防止する措置が必要となる。
図2は温度補償用抵抗8となる拡散抵抗の構造を示す断面図である。同図に示すように、P型半導体基板11上にN型半導体領域10が形成され、N型半導体領域10上にN型半導体領域9が形成され、N型半導体領域9の上層部にP型半導体領域14が選択的に形成され、P型半導体領域14の上層部にN型半導体領域15が選択的に形成され、N型半導体領域15の上層部に温度補償抵抗用のP型半導体領域16が選択的に形成される。
P型半導体領域14、N型半導体領域15及びP型半導体領域16を含むN型半導体領域9の表面上に絶縁層13が形成され、P型半導体領域16の表面の一部に接触して温度補償用抵抗電極17が形成され、P型半導体領域16の表面の他の一部に接触して温度補償用抵抗電極18が形成され、N型半導体領域15の表面の一部と接触してN型半導体領域用電極19が形成され、P型半導体領域14の表面の一部と接触してP型半導体領域用電極20が形成される。これらの電極17〜20はそれぞれ絶縁層13を貫通して形成される。また、P型半導体基板11の他方主面上にメタライズ層12が形成される。上記した絶縁層13の選択的貫通処理は、エッチング加工等により局所的に絶縁層13に穴を設けることにより行われる。
さらに、温度補償用抵抗電極17側をアノード、N型半導体領域用電極19側をカソードとして、温度補償用抵抗電極17,N型半導体領域用電極19間にショットキバリアダイオード21を設けるとともに、P型半導体領域用電極20側をアノード、N型半導体領域用電極19側をカソードとして、N型半導体領域用電極19,P型半導体領域用電極20間にショットキバリアダイオード22を設けている。なお、ショットキバリアダイオード21,22は温度補償用抵抗8(P型半導体領域16)とは独立して形成されているが、説明の都合上、模式的に示している。
図2において、拡散抵抗となる温度補償用抵抗8は、P型半導体領域14、N型半導体領域15、P型半導体領域16、温度補償用抵抗電極17及び18により構成され、温度補償用抵抗電極17,18間のP型半導体領域16が実質的拡散抵抗成分として機能する。
P型半導体領域16が抵抗として正常に機能するためには、P型半導体領域16とN型半導体領域15とが常に逆方向バイアスとなる(P型半導体領域16よりN型半導体領域15の電位が高い状態)ようにすることが必要である。なぜなら、PN接合が順方向バイアスされると、他の領域との間に寄生トランジスタ(P型半導体領域14,N型半導体領域15及びP型半導体領域16からなるPNPトランジスタあるいはN型半導体領域15、P型半導体領域14及びN型半導体領域9からなるNPNトランジスタ)が動作し異常を発生する可能性があるからである。
また、P型半導体領域16,N型半導体領域15間の第1のPN接合よりも低い順方向電圧特性にショットキバリアダイオード21を設定し、P型半導体領域14,N型半導体領域15間の第2のPN接合よりも低い順方向電圧特性にショットキバリアダイオード22を設定することにより、ショットキバリアダイオード21,22を流れる他の電流経路が設けられるため、上記第1及び第2のPN接合に流れる電流をバイパスし、上記第1及び第2のPN接合に起因する寄生素子の動作を抑制することができる。
すなわち、ショットキバリアダイオード21は上記第1のPN接合の順方向バイアス抑制用に用いられ、ショットキバリアダイオード22は上記第2のPN接合の順方向バイアス抑制用に用いられ、N型半導体領域15に接するP型半導体領域16あるいはP型半導体領域14が常に順方向バイアスされないように構成している。
図3はIGBT6の構造を示す断面図である。同図に示すように、P型半導体基板11上にN型半導体領域10が形成され、N型半導体領域10上にN型半導体領域9が形成される。そして、N型半導体領域9の上層部にP型半導体領域48が形成され、P型半導体領域48の表面にN型半導体領域49が選択的に形成される。
そして、互いに隣接するP型半導体領域48,48間に上において、一方のP型半導体領域48におけるN型半導体領域49の一部上及びP型半導体領域48の一部上、N型半導体領域9の一部上並びに他方のP型半導体領域48におけるP型半導体領域48の一部上及びN型半導体領域49の一部上にかけて、ゲート絶縁膜31を介してIGBTゲート電極50が形成される。IGBTゲート電極50の周囲は絶縁層13によって絶縁される。
そして、絶縁層13が形成されないP型半導体領域48及びN型半導体領域49上にGND端子2が形成され、P型半導体基板11の他方主面上にメタライズ層12が形成される。なお、図2と図3との関係において、同一符号の部分は同じ構成要素であり、勿論、同時に形成される。
IGBTゲート電極50をポリシリコンを用いて構成すれば、接地用抵抗7を構成するポリシリコン抵抗とを同時に形成することにより製造工程の簡略化を図ることができる。
このように、実施の形態1では、ポリシリコン抵抗より構成される接地用抵抗7と拡散抵抗より構成される温度補償用抵抗8とを組み合わせることにより温度依存性の小さい合成抵抗を制御用入力端子1,GND端子2間に設けることができ、制御用入力端子1のインピーダンス精度の向上を図ることができる。この際、接地用抵抗7となるポリシリコン抵抗はIGBT6のIGBTゲート電極50と同時に形成したり、温度補償用抵抗8を構成するP型半導体領域14,N型半導体領域15及びP型半導体領域16を制御回路4内で用いるMOSトランジスタ等のスイッチング素子と同時に形成する等により製造コストの低減を図ることができる。
加えて、ショットキバリアダイオード21,22を設けて、温度補償用抵抗8を構成する拡散抵抗に発生する寄生素子の誤動作抑制を行うことにより、温度補償用抵抗8を設けることによる悪影響を確実に回避している。
(拡散抵抗の他の構成)
図2で示す構造では、温度補償用抵抗8をP型拡散領域により形成する例を示したが、以下に述べるように温度補償用抵抗8をN型拡散領域により形成しても良い。
図4は温度補償用抵抗8となる拡散抵抗の他の構造(その1)を示す断面図である。同図に示すように、P型半導体基板11上にN型半導体領域10が形成され、N型半導体領域10上にN型半導体領域9が形成され、N型半導体領域9の上層部にP型半導体領域14が選択的に形成され、P型半導体領域14の表面内にN型半導体領域37が選択的に形成される。
P型半導体領域14及びN型半導体領域37を含むN型半導体領域9の表面上に絶縁層13が形成され、N型半導体領域37の表面の一部に接触して温度補償用抵抗電極17が形成され、N型半導体領域37の表面の他の一部に接触して温度補償用抵抗電極18が形成され、P型半導体領域14の表面の一部と接触してP型半導体領域用電極20が形成される。これらの電極17,18,20はそれぞれ絶縁層13を貫通して形成される。また、P型半導体基板11の他方主面上にメタライズ層12が形成される。
さらに、P型半導体領域用電極20側をアノード、温度補償用抵抗電極17側をカソードとして、温度補償用抵抗電極17,P型半導体領域用電極20間にショットキバリアダイオード38を設けている。なお、ショットキバリアダイオード38は温度補償用抵抗8(N型半導体領域37)とは独立して形成されているが、説明の都合上、模式的に示している。
図4において、拡散抵抗となる温度補償用抵抗8は、P型半導体領域14、N型半導体領域37、温度補償用抵抗電極17及び18により構成され、温度補償用抵抗電極17,18間のN型半導体領域37が実質的拡散抵抗成分として機能する。
N型半導体領域37が抵抗として正常に機能するためには、N型半導体領域37とP型半導体領域14とが常に逆方向バイアスとなる(P型半導体領域14よりN型半導体領域37の電位が高い状態)ようにすることが必要である。なぜなら、PN接合が順方向バイアスされると、他の領域との間に寄生トランジスタ(N型半導体領域37、P型半導体領域14及びN型半導体領域9からなるNPNトランジスタ)が動作し異常を発生する可能性があるからである。
また、N型半導体領域37,P型半導体領域14間のPN接合よりも低い順方向電圧特性にショットキバリアダイオード38を設定することにより、ショットキバリアダイオード38を流れる他の電流経路が設けられるため、上記PN接合に流れる電流をバイパスし、上記PN接合に起因する寄生素子の動作を抑制することができる。このように、ショットキバリアダイオード38は、上記PN接合の順方向バイアス抑制用に用いられる。
図5は温度補償用抵抗8となる拡散抵抗の他の構造(その2)を示す断面図である。同図に示すように、P型半導体基板11上にN型半導体領域10が形成され、N型半導体領域10上にN型半導体領域9が形成され、N型半導体領域9の上層部にP型半導体領域14が選択的に形成され、P型半導体領域14の上層部にN型半導体領域15が選択的に形成され、N型半導体領域15の表面内にN型半導体領域15A及び15Bが選択的に形成される。なお、N型半導体領域15は他の領域で形成されるPMOSトランジスタのウェル領域と同時に形成される領域である。また、N型半導体領域15A及び15BはN型半導体領域15よりN型の不純物濃度が高く設定される。
P型半導体領域14、N型半導体領域15、N型半導体領域15A及びN型半導体領域15Bを含むN型半導体領域9の表面上に絶縁層13が形成され、N型半導体領域15Aの表面の一部に接触して温度補償用抵抗電極17が形成され、N型半導体領域15Bの表面の一部に接触して温度補償用抵抗電極18が形成され、P型半導体領域14の表面の一部と接触してP型半導体領域用電極20が形成される。これらの電極17,18,20はそれぞれ絶縁層13を貫通して形成される。また、P型半導体基板11の他方主面上にメタライズ層12が形成される。
さらに、図4で示すショットキバリアダイオード38と同様に、P型半導体領域用電極20側をアノード、温度補償用抵抗電極17側をカソードとして、温度補償用抵抗電極17,P型半導体領域用電極20間にショットキバリアダイオード39を設けている。
図5において、拡散抵抗となる温度補償用抵抗8は、P型半導体領域14、N型半導体領域15、15A、及び15B、並びに温度補償用抵抗電極17及び18により構成され、温度補償用抵抗電極17,18間のN型半導体領域15が実質的拡散抵抗成分として機能する。N型半導体領域15はPMOSトランジスタのウェル領域と同時に形成されるため不純物濃度は比較的低いそこで、温度補償用抵抗電極17,18との電気的接続用にN型半導体領域15の表面内に比較的不純物濃度が高いN型半導体領域15A,15Bを設けている。
N型半導体領域15が抵抗として正常に機能するためには、N型半導体領域15とP型半導体領域14とが常に逆方向バイアスとなる(P型半導体領域14よりN型半導体領域15の電位が高い状態)ようにすることが必要である。なぜなら、PN接合が順方向バイアスされると、他の領域との間に寄生トランジスタ(N型半導体領域15、P型半導体領域14及びN型半導体領域9からなるNPNトランジスタ)が動作し異常を発生する可能性があるからである。
また、N型半導体領域15,P型半導体領域14間のPN接合よりも低い順方向電圧特性にショットキバリアダイオード39を設定することにより、ショットキバリアダイオード39を流れる他の電流経路が設けられるため、上記PN接合に流れる電流をバイパスし、上記PN接合に起因する寄生素子の動作を抑制することができる。このように、ショットキバリアダイオード39は、上記PN接合の順方向バイアス抑制用に用いられる。
<実施の形態2>
図6はこの発明の実施の形態2であるIGBT内蔵の半導体装置5Bの構成を示す回路図である。同図に示すように、実施の形態1の温度補償用抵抗8に置き換わって、接地用抵抗7の他端とGND端子2との間にNMOSトランジスタ(N型MOSFET)23及びショットキバリアダイオード24が並列に介挿される。すなわち、ショットキバリアダイオード24のアノードがGND端子2に接続され、カソードが接地用抵抗7の他端に接続されるとともに、NMOSトランジスタ23のドレインが接地用抵抗7の他端に接続され、ソースがGND端子2に接続される。そして、NMOSトランジスタ23のゲート電極は制御用入力端子1に直接接続される。なお、他の構成は図1で示した実施の形態1と同様である。
したがって、実施の形態2では、接地用抵抗7(第1の抵抗)及びNMOSトランジスタ23(のON抵抗(第2の抵抗))により制御用入力端子1に対する抵抗部を形成し、この抵抗部の合成抵抗が制御用入力端子1の入力インピーダンスを規定する。
NMOSトランジスタ23のON抵抗が実施の形態1の温度補償用抵抗8と等価な働きをする。すなわち、NMOSトランジスタ23のON抵抗(チャネル抵抗)は正の温度依存性を有するため、温度補償用抵抗8と同様、接地用抵抗7の負の温度依存性を打ち消す効果を奏する。ショットキバリアダイオード24はNMOSトランジスタ23のドレインに存在する寄生素子誤動作防止用に用いられている。なお、NMOSトランジスタ23は制御用入力端子1より得られる入力電圧が装置をIGBT6の動作状態を制御回路4に指示する電圧のとき、ON状態となる閾値電圧に設定される。
図7はNMOSトランジスタ23の構造を示す断面図である。同図に示すように、P型半導体基板11上にN型半導体領域10が形成され、N型半導体領域10上にN型半導体領域9が形成され、N型半導体領域9の上層部にP型半導体領域29が選択的に形成され、P型半導体領域29の表面にN型ドレイン領域25B、N型ソース領域25S及びP型半導体領域30が選択的に形成される。P型半導体領域30はP型半導体領域29のコンタクト領域として用いるため、P型の不純物濃度がP型半導体領域29より高濃度に設定される。
そして、N型ドレイン領域25D,N型ソース領域25S間のP型半導体領域29の表面上にゲート絶縁膜36を介してゲート電極27が形成される。したがって、N型ドレイン領域25D、N型ソース領域25S、領域25D,25S間のP型半導体領域29(チャネル領域)、ドレイン電極26、ゲート電極27及びソース電極28によりNMOSトランジスタ23が構成される。なお、ソース電極28はP型半導体領域30に電気的に接続されることにより、NMOSトランジスタ23のバックゲート電極としても機能する。
N型ドレイン領域25Dの一部、N型ソース領域25Sの一部及びP型半導体領域30の一部を除く、N型半導体領域9及びP型半導体領域29の表面上に絶縁層13が形成される。そして、N型ドレイン領域25D上にドレイン電極26が形成され、N型ソース領域25S及びP型半導体領域30上にソース電極28が形成される。これらの電極26,28はそれぞれ絶縁層13を貫通して形成される。そして、NMOSトランジスタ23とは独立して形成されるショットキバリアダイオード24(図7では模式的に示す)のアノードがソース電極28に、カソードがドレイン電極26に接続される。
図7で示すNMOSトランジスタ23の構造と図3で示したIGBT6の構造とを参照して、同一符号の部分は同じ構成要素であり同時に形成される。加えて、IGBT6のP型半導体領域48の形成時にNMOSトランジスタ23のN型半導体領域用電極19,20が形成され、IGBT6のN型半導体領域49形成時にN型ドレイン領域25D及びN型ソース領域25Sが形成される。
同図に示すように、N型ドレイン領域25D及びN型ソース領域25SはP型半導体領域29,30(NMOSトランジスタ23のバックゲート領域)との間にPN接合が形成される。このPN接合は通常は逆方向バイアスされて使用される。しかし、このPN接合が順方向バイアスされると他の半導体領域との間に形成される寄生素子が動作するため、実使用に用いる素子を破壊するなどの危険性がある。
実施の形態2では、ショットキバリアダイオード24を設けることにより、P型半導体領域29,30とN型ドレイン,ソース領域25D,25Sとの間に形成されるPN接合が順方向バイアスされた場合に、ショットキバリアダイオード24を流れる他の電流経路が設けられるため、当該PN接合に流れる電流をバイパスさせて寄生素子の誤動作を効果的に抑制することができる。
このように、実施の形態2の半導体装置5Bは、接地用抵抗7の温度補償用抵抗として、制御用入力端子1にゲート電極が直接接続されるNMOSトランジスタ23のON抵抗を用いることにより、実施の形態1と同様の効果を奏し、加えて、実施の形態1のように拡散抵抗を用いる場合に比べて、より小さな形成面積で温度補償用抵抗を形成することができる。さらに、ショットキバリアダイオード24によってNMOSトランジスタ23に付随する寄生素子を効果的に抑制することができる。
<実施の形態3>
図8はこの発明の実施の形態3であるIGBT内蔵の半導体装置5Cの構成を示す回路図である。同図に示すように、実施の形態1の接地用抵抗7及び温度補償用抵抗8からなる抵抗部に置き換わって、接地用抵抗7の他端とGND端子2との間にn(≧1)個の組合せ抵抗部RC1〜RCnが並列に設けられる。
組合せ抵抗部RCi(i=1〜nのいずれか)は、接地用抵抗RGi、NMOSトランジスタQNi、プルアップ用抵抗RPi(第3の抵抗)及びツェナーダイオードTDiより構成され、接地用抵抗RGiの一端が制御用入力端子1に接続され、他端がNMOSトランジスタQNiのドレインに接続され、NMOSトランジスタQNiのソースがGND端子2に接続される。プルアップ用抵抗RPiの一端が制御用入力端子1に接続され、他端がNMOSトランジスタQNiのゲート及びツェナーダイオードTDiのカソードに接続され、ツェナーダイオードTDiのアノードがGND端子2に接続される。なお、プルアップ用抵抗RP1〜RPnは接地用抵抗RG1〜RGnより十分大きな抵抗値に設定される。
このような構成において、ツェナーダイオードTDiが短絡することなく本来の機能を発揮している場合は、制御用入力端子1に付与する入力電圧がIGBT6を動作状態を指示する電圧の時、NMOSトランジスタQNiの閾値電圧を超えてNMOSトランジスタQNiはONする。
ツェナーダイオードに過大な電流を流入させると局所的な発熱が発生しPN接合を短絡させること(ツェナーザップ)が可能である。したがって、ツェナーダイオードTD1〜TDnのうち、所定数k(k=0〜n)のツェナーダイオードを選択的に短絡させることにより、NMOSトランジスタQN1〜QNnのうち(n−k)個のみ、ON状態可能なトランジスタに設定することができる。
したがって、実施の形態3の半導体装置5Cの検査工程時において、前述したように、ON状態可能なNMOSトランジスタ数を設定することにより、半導体製造工程におけるバラツキの影響を受けても所望の入力インピーダンスを高精度に設定することができる。
実施の形態3では、接地用抵抗RGiとNMOSトランジスタQNiとのON抵抗との合成抵抗により組合せ抵抗部RCiの抵抗値を決定したが、NMOSトランジスタQNiのON抵抗を接地用抵抗RGiより十分小さい値に設定し、NMOSトランジスタQNiのドレインと接地用抵抗RGiの他端との間に実施の形態1で示した拡散抵抗(温度補償用抵抗8)を設けても良い。この場合、組合せ抵抗部RCiの実質的な抵抗値は接地用抵抗7と拡散抵抗とによる合成抵抗により決定することになる。
また、実施の形態2と同様、NMOSトランジスタQN1〜QNnのドレイン,ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
<実施の形態4>
図9はこの発明の実施の形態4であるIGBT内蔵の半導体装置5Dの構成を示す回路図である。同図に示すように、実施の形態1の温度補償用抵抗8に置き換わって、NMOSトランジスタ41、ダイオード42,43、定電圧ダイオード44及び抵抗45(出力端子用抵抗部)を設けている。
NMOSトランジスタ41のドレインは接地用抵抗7の他端に接続され、ソースはGND端子2に接続される。入力端子用ダイオードであるダイオード42のアノードは制御用入力端子1に接続され、カソードはNMOSトランジスタ41のゲートに接続される。
また、抵抗45の一端は出力端子3に接続される。出力端子用ダイオードであるダイオード43のアノードは抵抗45の他端に接続され、カソードはNMOSトランジスタ41のゲートに接続される。定電圧ダイオード44のアノードはGND端子2に接続され、カソードは抵抗45の他端に接続される。他の構成は図1で示した実施の形態1と同様である。
このような構成において、制御用入力端子1に付与する入力電圧がIGBT6を動作状態を指示する電圧(NMOSトランジスタ41の閾値電圧とダイオード42の順方向電圧降下との和以上の電圧に設定)の時、NMOSトランジスタ41のゲート電位はNMOSトランジスタ41の閾値電圧を超えてNMOSトランジスタ41はONし、実施の形態2と同様、温度補償用抵抗として機能する。
そして、制御用入力端子1に付与する入力電圧がIGBT6を停止状態を指示する電圧(NMOSトランジスタ41の閾値電圧とダイオード42の順方向電圧降下との和未満の電圧に設定)の時、NMOSトランジスタ41のゲート電位はNMOSトランジスタ41の閾値電圧を下回る。
一方、出力端子3には駆動すべき負荷が接続されるため、IGBT6がOFF状態のときは、出力端子3の電位は電源電圧にプルアップされる。したがって、NMOSトランジスタ41のゲートには、抵抗45及びダイオード43よりなる出力関連電圧付与部より付与される出力関連電圧(出力端子3より得られる出力電圧がダイオード43による電圧効果分降下して得られる電圧)としてNMOSトランジスタ41がON状態となるに十分な電位が印加される。したがって、負荷に異常がない場合、制御用入力端子1に付与される入力電圧がIGBT6の停止状態を指示する電圧の場合でも、NMOSトランジスタ41はON状態となる。なお、定電圧ダイオード44はダイオード43のアノード電位の上昇を抑制するために設けられている。
ところが、負荷に断線等の異常が発生すると出力端子3の電位が電源電位を大きく下回り、上記出力関連電圧として付与されるNMOSトランジスタ41のゲート電位は、NMOSトランジスタ41をON状態にすることができなくなる。
なお、ダイオード42及び43による整流動作により制御用入力端子1より得られる入力電圧に関連した入力関連電圧,出力端子3より得られる出力電圧に関連した出力関連電圧のうちの一方がNMOSトランジスタ41のゲート電極に与えられる。すなわち、入力電圧がダイオード42による電圧降下分降下して得られる入力関連電圧と出力電圧がダイオード43による電圧効果分降下して得られる出力関連電圧のうちの一方の電圧が他方の電圧の影響を受けることなくNMOSトランジスタ41のゲート電極に付与される。その結果、NMOSトランジスタ41のON,OFFを誤動作無く制御することができる。
したがって、制御用入力端子1に付与される入力電圧がIGBT6の停止状態を指示する電圧の場合に、制御用入力端子1がハイインピーダンス状態となる(NMOSトランジスタ41がOFF状態のため)場合は、出力端子3に接続される負荷が異常であることを検出することができる。
このように、実施の形態4の半導体装置5Dは、実施の形態2と同様の効果を奏するとともに、出力端子3に接続される負荷の異常検出を併せて行うことができるという効果も奏する。
なお、定電圧ダイオード44は高電圧の発生を抑制する事が目的であるためツェナーダイオードを用いる必要があるが、ダイオード42,43はツェナーダイオード以外のダイオードを用いて実現しても良い。
また、実施の形態2と同様、NMOSトランジスタ41のドレイン,ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
<実施の形態5>
図10はこの発明の実施の形態5であるIGBT内蔵の半導体装置5Eの構成を示す回路図である。同図に示すように、実施の形態4の抵抗45に置き換わってコレクタ電圧検出用素子46(出力端子用抵抗部)を設けている。コレクタ電圧検出用素子46の一端は出力端子3に接続され、他端である検出コレクタ電圧出力端子47はダイオード43のアノード及び定電圧ダイオード44のカソードに接続される。なお、他の構成は図9で示した実施の形態4と同様である。
図11はコレクタ電圧検出用素子46の構造を示す断面図である。同図に示すように、P型半導体基板11上にIGBT6及びコレクタ電圧検出用素子46が一体的に形成される。IGBT6の構造については図3で示した構造と同様であるため、説明を省略し以下ではコレクタ電圧検出用素子46の構造を説明する。
P型半導体基板11上にN型半導体領域10が形成され、N型半導体領域10上にN型半導体領域9が形成される。そして、N型半導体領域9の上層部にP型半導体領域33及びN型半導体領域34が選択的に形成される。N型半導体領域34は検出コレクタ電圧出力端子47との接触抵抗を低減すべく、N型半導体領域9に比べN型の不純物濃度が高く設定されている。P型半導体領域33は平面視してN型半導体領域34を取り囲む形状で、N型半導体領域34の近傍に形成される。
P型半導体領域33の一部上及びN型半導体領域34の一部上を除くN型半導体領域9の表面上に、絶縁層13が形成され、GND端子2がP型半導体領域33の表面の一部上に直接形成され、検出コレクタ電圧出力端子47がN型半導体領域34の表面の一部上に直接形成される。これらの端子2,47は絶縁層13を貫通して形成される。
コレクタ電圧検出用素子46の構造とIGBT6の構造とを参照して、同一符号の部分は同じ構成要素であり同時に形成される。加えて、IGBT6のP型半導体領域48の形成時にコレクタ電圧検出用素子46のP型半導体領域33が形成され、IGBT6のN型半導体領域49形成時にN型半導体領域34が形成される。
このような構成において、IGBT6のコレクタ電圧(メタライズ層12側の電圧)が高くなると、N型半導体領域9とP型半導体領域33とに形成されるPN接合が逆方向バイアスされるため、上記PN接合には空乏層が形成される。コレクタ電圧が高くなるほど空乏層は広がり、P型半導体領域33とIGBT6のコレクタとの間の電気抵抗が高くなるという、接合型FET(以下、「JFET」と略す)効果が働く。IGBT6のコレクタ(出力端子3)に高電圧が付与される状態において、検出コレクタ電圧出力端子47の電位を定電圧ダイオード44によって低く押さえ込んでも、コレクタ電圧検出用素子46のJFET機能により、過大な電流がコレクタ電圧検出用素子46を流れることはない。
すなわち、コレクタ電圧検出用素子46は、IGBT6のコレクタに高電圧が付与された際に、非常に大きな抵抗値の抵抗と等価な働きをする。
このように、実施の形態5の半導体装置5Eは、実施の形態4と同様、温度依存性の抑制と負荷の異常検出とが行える効果を奏する。加えて、実施の形態4では、出力電圧として出力端子3に高電圧が付与された際に流れる電流を抑制するため非常に大きな抵抗値を有する抵抗45を用いる必要があったが、実施の形態5ではコレクタ電圧検出用素子46を抵抗45の代わりに用いることにより、より小さな形成面積で実現することができ、製造コストを低減することができるという効果も奏する。
また、実施の形態2と同様、NMOSトランジスタ41のドレイン,ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
<実施の形態6>
図12はこの発明の実施の形態6であるIGBT内蔵の半導体装置5Fの構成を示す回路図である。同図に示すように、実施の形態4の抵抗45に置き換わってデプレッション型IGBT51(出力端子用抵抗部)を設けている。すなわち、デプレッション型IGBT51のコレクタ及びゲートは出力端子3に接続され、エミッタはダイオード43のアノード及び定電圧ダイオード44のカソードに接続される。なお、他の構成は図9で示した実施の形態4と同様である。
デプレッション型IGBT51はスイッチング素子としてIGBT6を形成した場合、IGBTの一部であるMOSFET構成部のゲートに電圧をバイアスしなくとも電流が流れるようにチャネル層の不純物濃度を設定することにより実現できる。したがって、デプレッション型IGBT51はIGBT6と同時に製造、デプレッション型IGBT51のチャネル層の不純物濃度設定工程を追加することにより製造可能である。したがって、製造コストを増加させることなく比較的小さな形成面積で出力端子3から電流を取り出すことができる。
このような構成において、制御用入力端子1に付与される入力電圧がIGBT6の停止状態を指示する電圧の際に出力端子3に接続される負荷に異常がない場合、ON状態のデプレッション型IGBT51及びダイオード43を介してNMOSトランジスタ41がON可能な電位が付与されるため、NMOSトランジスタ41はON状態となる。この際、デプレッション型IGBT51は一定電流を供給するため過電流供給状態に陥ることはない。
一方、負荷に断線等の異常が発生すると出力端子3の電位が電源電位を大きく下回り、デプレッション型IGBT51及びダイオード43を介して付与されるNMOSトランジスタ41のゲート電位は、NMOSトランジスタ41をON状態にすることができなくなる。
したがって、実施の形態6の半導体装置5Fは、実施の形態4及び実施の形態5と同様、制御用入力端子1に付与される入力電圧がIGBT6の停止状態を指示する電圧の場合に、制御用入力端子1がハイインピーダンス状態となる(NMOSトランジスタ41がOFF状態のため)場合は、出力端子3に接続される負荷が異常であることを検出することができる。
このように、実施の形態6の半導体装置5Fは、デプレッション型IGBT51を抵抗45の代わりに用いることにより、実施の形態4と同様な効果を得るとともに、製造コストを低減することができるという効果を奏する。
また、実施の形態2と同様、NMOSトランジスタ41のドレイン,ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
<実施の形態7>
図13はこの発明の実施の形態7であるIGBT内蔵の半導体装置5Gの構成を示す回路図である。同図に示すように、コレクタ電圧検出用素子46の検出コレクタ電圧出力端子47とGND端子2との間に抵抗52(レベル調整用抵抗)を設けている。なお、他の構成は図10で示した実施の形態5と同様である。
抵抗52の抵抗値が小さい程、出力端子3に接続される負荷の抵抗値の影響が大きくなり、NMOSトランジスタ41のゲートに十分な電圧を与えることができないため、抵抗52の抵抗値を適切に調整する必要がある。具体的には、制御用入力端子1に付与される入力電圧がIGBT6の停止状態を指示する電圧際に出力端子3に接続される負荷に異常の有/無により、NMOSトランジスタ41がOFF/ONするように、抵抗52の抵抗値を調整する必要がある。
半導体装置5Gは抵抗52の抵抗値を上述のように調整することにより実施の形態5と等価な機能を発揮することができる。
さらに、実施の形態7の半導体装置5Gは、抵抗52の抵抗値により断線状態と検出される負荷の抵抗値を予め調整することができる。
例えば、負荷のプルアップ電圧(電源電圧)をVB、負荷の抵抗値をRo、コレクタ電圧検出用素子46の抵抗をR46、抵抗52の抵抗をR52,ダイオード43の順方向電圧をVF43とした場合、NMOSトランジスタ41のゲートに印加される電圧V41は、{V41=R52・VB/(Ro+R46+R52)−VF43}となり、電圧V41がNMOSトランジスタ41の閾値電圧を下回るとNMOSトランジスタ41がON不可能となり制御用入力端子1の入力インピーダンスは高くなる。したがって、抵抗値R52を調整することにより入力インピーダンスが高くなる負荷抵抗Roの値を調整することができる。
また、実施の形態2と同様、NMOSトランジスタ41のドレイン,ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
<実施の形態8>
図14はこの発明の実施の形態8であるIGBT内蔵の半導体装置5Hの構成を示す回路図である。同図に示すように、NMOSトランジスタ41のゲートと、ダイオード42のカソード及びダイオード43のカソードとの間に電圧検出回路53を設けている。電圧検出回路53は基準電位設定用にGND端子2にも接続される。他の構成は図13で示した実施の形態7と同様である。
図15は電圧検出回路53の内部構成を示す回路図である。同図に示すように、電圧検出回路53は基準電圧源92及びコンパレータ93より構成され、コンパレータ93は非反転入力部95及び電源接続部97が電源端子58に接続され、反転入力部96に基準電圧源92の正端子が接続され、接地接続部99に接地端子60が接続され、出力部98に出力端子57が接続される。また、基準電圧源92の負端子は接地端子60に接続される。
このような構成において、電圧検出回路53は制御用入力端子1に付与される入力電圧がダイオード42を介して得られる入力関連電圧、あるいは検出コレクタ電圧出力端子47より得られるコレクタ電圧がダイオード43を介して得られる出力関連電圧を検出電圧として電源端子58から取り込み、電源端子58より得られる検出電圧が基準電圧源92の基準電圧V92を超える時、コンパレータ93が“H”となって出力端子57からNMOSトランジスタ41のゲート電極に付与されるため、NMOSトランジスタ41がON状態に設定される。
一方、上記検出電圧が基準電圧V92を下回る場合、コンパレータ93が“L”となって出力端子57からNMOSトランジスタ41のゲート電極に付与されるため、NMOSトランジスタ41がOFF状態に設定される。
基準電圧V92は、上記入力電圧がIGBT6の動作状態を指示する際に得られる上記入力関連電圧及び上記入力電圧がIGBT6の停止状態を指示する際に負荷が正常時の時の上記出力関連電圧より低く、入力電圧がIGBT6の停止状態を指示する際に負荷が異常時の時の上記出力関連電圧より高いレベルに設定される。
このように実施の形態8の半導体装置5Hは、上述した入力関連電圧あるいは出力関連電圧と所定レベルとの比較結果に基づきNMOSトランジスタ41のON,OFFを制御する電圧検出回路53を設けることにより、出力端子3に接続される負荷の異常時に精度良く制御用入力端子1をハイインピーダンス状態にすることができる。
また、実施の形態2と同様、NMOSトランジスタ41のドレイン,ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
<実施の形態9>
図16はこの発明の実施の形態9であるIGBT内蔵の半導体装置5Iの構成を示す回路図である。同図に示すように、実施の形態7の半導体装置5Gに比べ、電流検出用IGBT54,抵抗55及び電圧検出回路56Aが新たに追加されている。
電流検出用IGBT54はコレクタが出力端子3に接続され、ゲートがIGBT6のゲート同様、制御回路4の出力を受け、エミッタが抵抗55を介してGND端子2に接続される。電流検出用IGBT54はIGBT6を流れる電流に対し所定の比で検出電流を流す。この検出電流は抵抗55により電流・電圧変換される。すなわち、抵抗55は電流・電圧変換部として機能し、抵抗55の一端より得られる電圧がIGBT6を流れる電流を認識可能な電流検出用電圧となる。
電圧検出回路56Aは出力端子57がNMOSトランジスタ41のゲートに接続され、電源端子58がダイオード43のカソードに接続され、第1入力端子59が抵抗55の一端に接続され、接地端子60がGND端子2に接続され、第2入力端子61が制御用入力端子1に接続される。
図17は電圧検出回路56Aの内部構成を示す回路図である。電圧検出回路56Aは基準電圧源62、コンパレータ63及びDフリップフロップ64から構成される。
コンパレータ63は、非反転入力部65が第1入力端子59に接続され、反転入力部66が基準電圧源62の正端子に接続され、電源接続部67が電源端子58に接続され、接地接続部68が接地端子60に接続され、出力部69がDフリップフロップ64のD入力部70に接続される。なお、基準電圧源62の負端子は接地端子60に接続される。
Dフリップフロップ64は、D入力部70よりコンパレータ63の出力を受け、接地接続部71は接地端子60に接続され、Q出力部72が出力端子57に接続され、CP入力部73が第2入力端子61に接続され、電源接続部74が電源端子58に接続される。
図18は半導体装置5Iによる負荷が正常の場合の負荷断線検出動作を示すタイミング図である。同図に示すように、時刻t0に、制御用入力端子1に付与するの入力電圧V61が“H”(IGBT6の動作状態を指示)に立ち上がると、制御回路4はIGBT6をON状態にするため、IGBT6よりIGBT電流I6が流れる。このIGBT電流I6の上昇に伴い、抵抗55の一端より検出される電流検出用電圧V59が上昇する。同時に、Dフリップフロップ64のCP入力部73が“H”となるため、Dフリップフロップ64はD入力部70より得られるコンパレータ出力電圧V69をそのままDフリップフロップ出力電圧V72として出力する。
基準電圧源62による基準電圧V62(所定の基準電圧)は、出力端子3に接続される負荷が正常な場合、定常状態の電流検出用電圧V59を十分に下回る電圧に設定されているため、時刻t1に電流検出用電圧V59は基準電圧V62を上回る。その結果、時刻t1にコンパレータ63のコンパレータ出力電圧V69が“L”から“H”に変化する。
その後、時刻t2に入力電圧V61は“L”に立ち下がりIGBT6はOFF状態となりIGBT電流I6は“0”となる。同時に、CP入力部73が“L”になるため、時刻t2時のコンパレータ出力電圧V69をラッチする。そして、時刻t2以降はラッチした“H”レベルの信号をDフリップフロップ出力電圧V72として出力する。
したがって、時刻t2以降の断線検知情報保持期間T1におけるDフリップフロップ出力電圧V72、すなわち、電圧検出回路56の出力電圧V56が“H”のため、NMOSトランジスタ41はON状態を維持し、制御用入力端子1はハイインピーダンス状態になることはない。
一方、負荷の異常時は、動作状態でもIGBT6に流れる電流は少なく、電流検出用電圧V59が基準電圧V62を上回ることはないため、Dフリップフロップ64は“L”をラッチするため、時刻t2以降はNMOSトランジスタ41はOFF状態となり、制御用入力端子1はハイインピーダンス状態となる。
このように、実施の形態9の半導体装置5Iは、実施の形態4〜実施の形態8と同様に負荷の異常検出を行える。さらに、以下に述べる点において、実施の形態4〜実施の形態8より優位性を有する。
実施の形態4〜実施の形態8では断線検出可能な負荷の抵抗値がIGBT6の動作電流に比べ非常に高い範囲(例えば、数k〜数百kΩ)の場合を想定する場合は問題がない。しかし、抵抗52及びコレクタ電圧検出用素子46による抵抗値を小さくして断線検出可能な負荷の抵抗値を小さく設定した場合、同時にIGBT6がOFF状態の場合でも電流が流れてしまうため、IGBT6に求められる電流の遮断特性に影響をない程度に上記抵抗値を高くする必要があった。
一方、実施の形態9では、IGBT6のON状態時に、負荷の断線異常を検出することができるため、断線検出可能な負荷の抵抗値を小さく設定した場合でも、何ら支障無く負荷の断線異常を検出することができる。
また、実施の形態9では、基準電圧V62を調整することにより、負荷の異常状態検出レベルを調整することができる。
また、実施の形態2と同様、NMOSトランジスタ41のドレイン,ソース間に寄生素子誤動作防止用のショットキバリアダイオードを設けても良い。
<実施の形態10>
出力端子3に接続される負荷としてコイル等の誘電負荷が多く用いられる。誘電負荷の駆動の場合、流れる電流の時間変化が小さいことが挙げられる。すなわち、誘導負荷は誘導成分(インダクタンス)の値が大きい程、電流の時間変化が小さくなる特徴を有している。したがって、IGBT6のON直後の比較的短い時間内に所定値以上の電流が流れた場合、誘導負荷のインダクタンスが小さくなった、もしくは負荷が短絡された可能性が高い。上述した誘導負荷の特性を利用して負荷の短絡を検出する機能を持たせたのが実施の形態10の半導体装置である。
図19はこの発明の実施の形態10の半導体装置に用いられる電圧検出回路56Bの内部構成を示す回路図である。なお、実施の形態10の半導体装置の全体構成は、電圧検出回路56Aが電圧検出回路56Bに置き換わった点を除いて、図16で示した半導体装置5Iと同様である。
電圧検出回路56Bは基準電圧源62、コンパレータ63、Dフリップフロップ64、抵抗75、キャパシタ76、コンパレータ77、基準電圧源81、インバータ82及びANDゲート83から構成される。
コンパレータ63は、非反転入力部65が第1入力端子59に接続され、反転入力部66が基準電圧源62の正端子に接続され、電源接続部67が電源端子58に接続され、接地接続部68が接地端子60に接続され、出力部69がDフリップフロップ64のD入力部70に接続される。なお、基準電圧源62の負端子は接地端子60に接続される。
Dフリップフロップ64は、D入力部70よりコンパレータ63の出力を受け、接地接続部71は接地端子60に接続され、Q出力部72がインバータ82の入力部に接続され、CP入力部73がANDゲート83の出力に接続され、電源接続部74が電源端子58に接続される。
第2入力端子61,接地端子60間に直列に抵抗75及びキャパシタ76が介挿される。すなわち、抵抗75の一端が第2入力端子61に接続され、他端がキャパシタ76の一方電極に接続され、キャパシタ76の他方電極が接地端子60に接続される。
コンパレータ77は、反転入力部78が抵抗75の他端とキャパシタ76の一方電極間のノードN1に接続され、非反転入力部79が基準電圧源81の正端子に接続され、電源接続部87が電源端子58に接続され、接地接続部88が接地端子60に接続される。基準電圧源81の負端子は接地端子60に接続される。
インバータ82は入力部がDフリップフロップ64の出力に接続され、出力部が出力端子57に接続される。ANDゲート83は一方入力が第2入力端子61に接続され、他方入力がコンパレータ77の出力部80に接続される。
図20は実施の形態10の半導体装置による、負荷が正常の場合の負荷短絡検出動作を示すタイミング図である。同図に示すように、時刻t0に、制御用入力端子1に付与するの入力電圧V61が“H”に立ち上がると、制御回路4はIGBT6をON状態にするため、IGBT6によりIGBT電流I6が流れる。このIGBT電流I6の上昇に伴い電流検出用電圧V59が上昇する。
基準電圧源62による基準電圧V62(所定の基準電圧)は、出力端子3に接続される負荷が正常な場合、定常状態の電流検出用電圧V59を十分に下回る電圧に設定されているため、時刻t1に電流検出用電圧V59は基準電圧V62を上回る。その結果、時刻t1にコンパレータ63のコンパレータ出力電圧V69が“L”から“H”に変化する。
一方、ノードN1のキャパシタ電圧V78は抵抗75の抵抗値及びキャパシタ76の容量値により決定するRC時定数に従い時刻t0から立ち上がる。そして、時刻t4に基準電圧源81による基準電圧V81をキャパシタ電圧V78が上回ると、コンパレータ77の出力が“L”となり、ANDゲート83の出力である比較電位CPが“L”に立ち下がる。
この際、基準電圧V81は、負荷が正常な場合、時刻t0〜t4の期間(短絡検出期間)の方が時刻t0〜t1の期間(検出電流検出期間)よりも短くなるように設定されている。
したがって、Dフリップフロップ64のCP入力部73より得られる比較電位CPが“H”から“L”に変化する時刻t4時は、未だコンパレータ出力電圧V69は“L”を維持しているため、Dフリップフロップ64は時刻t4時のコンパレータ出力電圧V69である“L”をラッチする。そして、時刻t4以降はラッチした“L”レベルの信号をDフリップフロップ出力電圧V72として出力する。
したがって、全期間において、Dフリップフロップ出力電圧V72は“L”を維持するため、インバータ82を介して得られる出力電圧V56は全期間において“H”を維持する。
図21は実施の形態10の半導体装置による、負荷短絡時の場合の負荷短絡検出動作を示すタイミング図である。同図に示すように、時刻t0に、制御用入力端子1に付与するの入力電圧V61が“H”に立ち上がると、負荷が短絡しているためIGBT電流I6が急激に流れはじめる。このIGBT電流I6の上昇に伴い電流検出用電圧V59も急激に上昇する。
その結果、時刻t3にコンパレータ63のコンパレータ出力電圧V69(Dフリップフロップ出力電圧V72)が“L”から“H”に変化する。この際、基準電圧V81は、負荷が短絡した場合、時刻t0〜t4の期間(短絡検出時間)よりも時刻t0〜t3の期間(検出電流検出期間)の方が短くなるように設定されている。したがって、時刻t3時には比較電位CPは“H”を維持している。
その後、時刻t4に、比較電位CPが“H”から“L”に変化すると、コンパレータ出力電圧V69は“H”に変化しているため、Dフリップフロップ64は時刻t4時のコンパレータ出力電圧V69である“H”をラッチする。そして、時刻t4以降はラッチした“H”レベルの信号をDフリップフロップ出力電圧V72として出力する。
したがって、時刻t3以降は、Dフリップフロップ出力電圧V72は“H”を維持するため、インバータ82を介して得られる出力電圧V56は時刻t3以降は“L”となり、NMOSトランジスタ41をOFF状態にする。
その結果、時刻t4以降の制御用入力端子1はハイインピーダンス状態になり、負荷の短絡異常が検出される。
このように、実施の形態10の半導体装置は、実施の形態1〜実施の形態3と同様、インピーダンス精度を高めるとともに、負荷の短絡異常を検出することができる。
<実施の形態11>
図22はこの発明の実施の形態11の半導体装置に用いられる電圧検出回路56Cの内部構成を示す回路図である。なお、実施の形態11の半導体装置の全体構成は、電圧検出回路56Aが電圧検出回路56Cに置き換わった点を除いて、図16で示した半導体装置5Iと同様である。
電圧検出回路56Cは基準電圧源62、コンパレータ63、Dフリップフロップ64、抵抗75,86、キャパシタ76、コンパレータ77、基準電圧源81、ANDゲート83,84、ORゲート85、及びダイオード91から構成される。
コンパレータ63は、非反転入力部65が第1入力端子59に接続され、反転入力部66が基準電圧源62の正端子に接続され、電源接続部67が電源端子58に接続され、接地接続部68が接地端子60に接続され、出力部69がDフリップフロップ64のD入力部70に接続される。なお、基準電圧源62の負端子は接地端子60に接続される。
Dフリップフロップ64は、D入力部70よりコンパレータ63の出力を受け、接地接続部71は接地端子60に接続され、Q出力部72がインバータ82の入力部に接続され、CP入力部73がANDゲート83の出力に接続され、電源接続部74が電源端子58に接続される。
第2入力端子61,接地端子60間に直列に抵抗75、ダイオード91及びキャパシタ76が介挿される。すなわち、抵抗75の一端が第2入力端子61に接続され、他端がダイオード91のアノードに接続され、ダイオード91のカソードがキャパシタ76の一方電極に接続され、キャパシタ76の他方電極が接地端子60に接続される。さらに、キャパシタ76に対し並列に抵抗86が接続される。すなわち、抵抗86の一端がキャパシタ76の一方電極に接続され、他端が接地端子60(キャパシタ76の他方電極)に接続される。
コンパレータ77は、反転入力部78がダイオード91のカソードとキャパシタ76の一方電極間のノードN1に接続され、非反転入力部79が基準電圧源81の正端子に接続され、電源接続部87が電源端子58に接続され、接地接続部88が接地端子60に接続される。基準電圧源81の負端子は接地端子60に接続される。
ANDゲート83は一方入力が第2入力端子61に接続され、他方入力にコンパレータ77の出力部80より出力電圧V80を受ける。
3入力のANDゲート84は第1入力に入力電圧V61の反転信号を受け、第2入力に出力電圧V80の反転信号を受け、第3入力にDフリップフロップ出力電圧V72の反転信号を受け、第1〜第3入力の論理積を出力電圧V84として出力する。
3入力のORゲート85は第1入力に入力電圧V61、第2入力に出力電圧V80、第3入力に出力電圧V84を受け、第1〜第3入力の論理和を出力電圧V56として出力端子57から出力する。
なお、ANDゲート83、ANDゲート84及びORゲート85は図示していないが、コンパレータ63及びコンパレータ77と同様、電源端子58より電源供給、接地端子60より接地設定が行われている。そして、少なくともORゲート85は、電源端子58側より電源供給が十分でない場合に強制的に“L”を出力するように設定されている。
図23は実施の形態11の半導体装置による、負荷短絡時の場合の負荷短絡検出動作を示すタイミング図である。
同図に示すように、時刻t0以前は入力電圧V61が“L”、出力電圧V80が“H”のため、出力電圧V56は“H”となる。
時刻t0に、制御用入力端子1に付与する入力電圧V61が“H”に立ち上がると、負荷が短絡しているためIGBT電流I6が急激に流れはじめる。このIGBT電流I6の上昇に伴い電流検出用電圧V59も急激に上昇する。その結果、時刻t3にコンパレータ63のコンパレータ出力電圧V69(Dフリップフロップ出力電圧V72)が“L”から“H”に変化する。
一方、ノードN1のキャパシタ電圧V78は抵抗75の抵抗値及びキャパシタ76の容量値により決定するRC時定数に従い時刻t0から立ち上がる。そして、時刻t4に基準電圧源81による基準電圧V81をキャパシタ電圧V78が上回ると、コンパレータ77のコンパレータ77の出力が“L”となり、ANDゲート83の出力である比較電位CPが“L”に立ち下がる。
この際、基準電圧V81は、負荷が短絡した場合、時刻t0〜t4の期間(短絡検出時間)よりも時刻t0〜t3の期間(検出電流検出期間)の方が短くなるように設定されている。したがって、時刻t3時には比較電位CPは“H”を維持している。
したがって、前述したように、時刻t4に、比較電位CPが“H”から“L”に変化すると、コンパレータ出力電圧V69は“H”に変化しているため、Dフリップフロップ64は時刻t4時のコンパレータ出力電圧V69である“H”をラッチする。そして、時刻t4以降はラッチした“H”レベルの信号をDフリップフロップ出力電圧V72として出力する。
その後、時刻t5に、入力電圧V61が“L”に立ち下がると、キャパシタ電圧V78は抵抗86の抵抗値とキャパシタ76の容量値とにより規定されるRC時定数で低下する。なお、時刻t0〜t5の期間は、入力電圧V61が“H”のため出力電圧V56は“H”を維持する。
そして、時刻t6でキャパシタ電圧V78は基準電圧V81を下回ると、出力電圧V80が“L”から“H”に立ち上がる。なお、ダイオード91は、入力電圧V61が“L”時にキャパシタ76の蓄積電荷が第2入力端子61を介して放電されることを防止し、抵抗86は入力電圧V61の“L”時のキャパシタ電圧V78の放電時間を遅らせるために設けられる。
したがって、時刻t5〜t6の期間は、入力電圧V61が“L”、出力電圧V80が“L”、Dフリップフロップ出力電圧V72が“H”でANDゲート84の出力電圧V84が“L”となるため、出力電圧V56が“L”になる。
一方、負荷が短絡していない場合は、図20で示した実施の形態10のタイミング図に示すように、Dフリップフロップ出力電圧V72は常に“L”であるため、時刻t5〜t6の期間も出力電圧V56は“H”(図23では破線で示す)を維持する。
時刻t6以降は、出力電圧V80が“H”を維持するため、負荷の短絡の有無に関係なく、出力電圧V56は“H”となる。
このように、実施の形態11の半導体装置は、負荷が短絡した場合、時刻t5〜t6間においてのみ出力電圧V56は“L”となり、NMOSトランジスタ41をOFF状態にする。
その結果、時刻t5〜t6間の制御用入力端子1がハイインピーダンス状態か否かを検出することにより、負荷の短絡異常の有無を認識することができる。
一方、負荷が断線している場合は、出力端子3に電気的に接続される電源端子58から十分な電源供給を受けることができなくなる。したがって、ORゲート85の出力である出力電圧V56は強制的に“L”に設定される。
その結果、NMOSトランジスタ41をOFF状態となり制御用入力端子1はハイインピーダンス状態になり、負荷の断線異常が検出可能となる。
このように、実施の形態11の半導体装置は、電源端子58より得られる出力関連電圧が所定の基準を満足しない場合(ORゲート85の駆動用電源として十分でない場合)、負荷の断線異常と判定し、時刻t5〜t6の期間以外の期間においても制御用入力端子1をハイインピーダンス状態にする。
上述した実施の形態11の半導体装置は、以下の(1)〜(3)に示すように、2つの異常状態と正常状態とを認識することができる。
(1) 時刻t5〜t6期間以外の期間において、制御用入力端子1がハイインピーダンス状態のとき、負荷の断線異常を認識する。
(2) 上記(1)に該当せず、時刻t5〜t6期間の期間において、制御用入力端子1がハイインピーダンス状態のとき、負荷の短絡異常を認識する。
(3) 全ての期間において制御用入力端子1がハイインピーダンス状態でないとき、負荷は正常であると認識する。
このように、実施の形態11の半導体装置は、実施の形態10の効果に加え、外部から制御用入力端子1の入力インピーダンスを測定タイミングを変えて測定するだけで、半導体装置を駆動する側からみて異常状態が断線異常(上記(1))であるか短絡異常(上記(2))であるかを認識することができる効果を奏する。
また、実施の形態11の半導体装置は、短絡異常を検証しつつ、断線については半導体装置の制御用入力端子1側の断線及びGND端子2側の断線(これら2つの断線は従来より可)、出力端子3側の断線の全てが検出できることになり、半導体装置の接続状態を常に監視しながら安全に使用することができる。
<その他>
なお、上述した実施の形態では、パワースイッチング素子としてIGBTを示したが、パワーMOSFET等の他のパワースイッチング素子を用いても同様な効果を奏する。また、制御回路4は、NMOSトランジスタやPMOSトランジスタを用いて実現した回路、CMOS構造で実現した回路等、様々な回路構成で実現することができる。
この発明の実施の形態1であるIGBT内蔵の半導体装置の構成を示す回路図である。 図1の温度補償用抵抗となる拡散抵抗の構造を示す断面図である。 図1のIGBTの構造を示す断面図である。 図1の温度補償用抵抗となる拡散抵抗の他の構造(その1)を示す断面図である。 図1の温度補償用抵抗となる拡散抵抗の他の構造(その2)を示す断面図である。 この発明の実施の形態2であるIGBT内蔵の半導体装置の構成を示す回路図である。 図6のNMOSトランジスタの構造を示す断面図である。 この発明の実施の形態3であるIGBT内蔵の半導体装置の構成を示す回路図である。 この発明の実施の形態4であるIGBT内蔵の半導体装置の構成を示す回路図である。 この発明の実施の形態5であるIGBT内蔵の半導体装置の構成を示す回路図である。 図10のコレクタ電圧検出用素子の構造を示す断面図である。 この発明の実施の形態6であるIGBT内蔵の半導体装置の構成を示す回路図である。 この発明の実施の形態7であるIGBT内蔵の半導体装置の構成を示す回路図である。 この発明の実施の形態8であるIGBT内蔵の半導体装置の構成を示す回路図である。 図14の電圧検出回路の内部構成を示す回路図である。 この発明の実施の形態9であるIGBT内蔵の半導体装置の構成を示す回路図である。 図16の電圧検出回路の内部構成を示す回路図である。 実施の形態9の半導体装置による負荷が正常の場合の負荷断線検出動作を示すタイミング図である。 この発明の実施の形態10の半導体装置に用いられる電圧検出回路の内部構成を示す回路図である。 実施の形態10の半導体装置による負荷短絡検出動作(負荷正常)を示すタイミング図である。 実施の形態10の半導体装置による負荷短絡検出動作(負荷異常)を示すタイミング図である。 この発明の実施の形態11の半導体装置に用いられる電圧検出回路の内部構成を示す回路図である。 実施の形態11の半導体装置による負荷短絡検出動作を示すタイミング図である。
符号の説明
5A〜5I 半導体装置、6 IGBT、7 接地用抵抗、8 温度補償用抵抗、9,10,15,15A,15B,34,37 N型半導体領域、11 P型半導体基板、12 メタライズ層、13 絶縁層、14,16,29,30,33 P型半導体領域、21,22,24,38,39 ショットキバリアダイオード、23,41,QN1〜QNn NMOSトランジスタ、25D N型ドレイン領域、25S N型ソース領域、26 ドレイン電極、27 ゲート電極、28 ソース電極、42,43,91 ダイオード、44 定電圧ダイオード、45,52,55,75,86 抵抗、46 コレクタ電圧検出用素子、50 IGBTゲート電極、51 デプレッション型IGBT、56A〜56C 電圧検出回路、62,81,92 基準電圧源、63,77,93 コンパレータ、64 Dフリップフロップ、76 キャパシタ、82 インバータ、83,84 ANDゲート、85 ORゲート、RC1〜RCn 組合せ抵抗部、RG1〜RGn 接地用抵抗、RP1〜RPn プルアップ用抵抗、TD1〜TDn ツェナーダイオード。

Claims (13)

  1. 入力端子、基準端子及び出力端子と、
    半導体基板上に形成され、一方電極が前記出力端子に接続され、他方電極が前記基準端子に接続されるスイッチング素子と、
    前記入力端子より得られる入力電圧に基づき前記スイッチング素子の制御電極に制御信号を与え、前記スイッチング素子の導通/非導通を制御する制御回路と、
    前記半導体基板上に形成され、前記入力端子,前記基準端子間に介挿されることにより前記入力端子の入力インピーダンスを規定する抵抗部とを備え、
    前記抵抗部は
    第1の温度依存性を有する第1の抵抗と、
    前記第1の抵抗に対し並列あるいは直列に接続され、第2の温度依存性を有する第2の抵抗とを含み、前記第1及び第2の抵抗による合成抵抗により前記入力インピーダンスが規定され、
    前記第1及び第2の温度依存性は、温度変化に伴う抵抗値変化が互いに逆の関係を有し、
    前記第1の抵抗は前記半導体基板上に形成されたポリシリコン抵抗を含み、
    前記第2の抵抗は、前記半導体基板上に形成され、ゲート電極が前記入力端子に接続され、所定の導電型の絶縁ゲート型トランジスタを含む、
    半導体装置。
  2. 請求項1記載の半導体装置であって、
    前記抵抗部は、
    前記絶縁ゲート型トランジスタの少なくとも一つの電極領域が順方向バイアスされた際に他の電流経路として機能可能なように、前記少なくとも一つの電極領域に接続されたショットキバリアダイオードをさらに含む、
    半導体装置。
  3. 請求項1あるいは請求項2記載の半導体装置であって、
    前記絶縁ゲート型トランジスタのゲート電極は前記入力端子に直接接続される、
    半導体装置。
  4. 請求項1あるいは請求項2記載の半導体装置であって、
    前記抵抗部は複数の組合せ抵抗部を含み、
    前記複数の組合せ抵抗部はそれぞれ
    前記ポリシリコン抵抗と、
    前記絶縁ゲート型トランジスタと、
    前記入力端子,前記基準端子間に直列に接続される第3の抵抗及びツェナーダイオードとを含み、
    前記絶縁ゲート型トランジスタのゲート電極は、前記第3の抵抗と前記ツェナーダイオードとの間のノードに接続される、
    半導体装置。
  5. 請求項1あるいは請求項2記載の半導体装置であって、
    前記絶縁ゲート型トランジスタの一方電極は前記第1の抵抗の他端に接続され、他方電極は前記基準端子に接続され、
    前記出力端子と前記絶縁ゲート型トランジスタのゲート電極との間に介挿され、前記出力端子より得られる出力電圧に関連した出力関連電圧を前記絶縁ゲート型トランジスタのゲート電極に付与する出力関連電圧付与部をさらに備える、
    半導体装置。
  6. 請求項5記載の半導体装置であって、
    前記所定の導電型はN型を含み、
    前記出力関連電圧付与部は、
    一端が前記出力端子に接続された出力端子用抵抗部と、
    アノードが前記入力端子に接続され、カソードが前記絶縁ゲート型トランジスタのゲート電極に接続される入力端子用ダイオードと、
    アノードが前記出力端子用抵抗部の他端に接続され、カソードが前記絶縁ゲート型トランジスタのゲート電極に接続される出力端子用ダイオードと、
    アノードが前記基準端子に接続され、カソードが前記出力端子用抵抗部の他端に接続される定電圧ダイオードとを含む、
    半導体装置。
  7. 請求項6記載の半導体装置であって、
    前記出力端子用抵抗部は、
    前記出力端子より得られた電圧に基づくJFET効果により抵抗値が変化する半導体素子を含む、
    半導体装置。
  8. 請求項6記載の半導体装置であって、
    前記出力端子用抵抗部は、
    一方電極及び制御電極が前記出力端子に接続され、他方電極が前記出力端子用ダイオードのアノードに接続されたデプレッション型のスイッチング素子を含む、
    半導体装置。
  9. 請求項6ないし請求項8のうち、いずれか1項に記載の半導体装置であって、
    前記出力関連電圧付与部は、
    前記出力端子用抵抗部の他端と前記基準端子との間に介挿されたレベル調整用抵抗をさらに含む、
    半導体装置。
  10. 請求項5記載の半導体装置であって、
    前記出力関連電圧付与部は、
    前記入力電圧に関連した入力関連電圧及び前記出力電圧に関連した出力関連電圧を受け、前記入力関連電圧及び前記出力関連電圧の一方が所定電圧以下のときに、前記絶縁ゲート型トランジスタをオフさせる電圧検出回路を含む、
    半導体装置。
  11. 請求項1あるいは請求項2記載の半導体装置であって、
    前記絶縁ゲート型トランジスタの一方電極は前記第1の抵抗の他端に接続され、他方電極は前記基準端子に接続され、
    前記半導体装置は、
    一方電極が前記出力端子に接続され、制御電極に前記制御信号を受ける電流検出用スイッチング素子と、
    前記電流検出用スイッチング素子を流れる検出電流を電流・電圧変換して電流検出用電圧を得る電流・電圧変換部と、
    前記電流検出用電圧を受け、前記電流検出用電圧が所定の基準電圧以下のときに、前記絶縁ゲート型トランジスタをオフさせる電圧検出回路とをさらに備える、
    半導体装置。
  12. 請求項1あるいは請求項2記載の半導体装置であって、
    前記絶縁ゲート型トランジスタの一方電極は前記第1の抵抗の他端に接続され、他方電極は前記基準端子に接続され、
    前記半導体装置は、
    一方電極が前記出力端子に接続され、制御電極に前記制御信号を受ける電流検出用スイッチング素子と、
    前記電流検出用スイッチング素子を流れる検出電流を電流・電圧変換して電流検出用電圧を得る電流・電圧変換部と、
    前記電流検出用電圧を受け、前記入力電圧が前記スイッチング素子の動作状態を指示する電圧に変化した直後の短絡検出期間において、前記電流検出用電圧が所定の基準電圧以上のとき、少なくとも一部の期間において前記絶縁ゲート型トランジスタをオフさせる電圧検出回路とをさらに備える、
    半導体装置。
  13. 請求項12記載の半導体装置であって、
    前記電圧検出回路は、
    前記出力電圧に関連した出力関連電圧をさらに受け、
    前記少なくとも一部の期間は、前記短絡検出期間後の所定期間を含み、
    前記出力関連電圧が所定の基準を満足しない場合、前記所定期間以外の期間において、前記絶縁ゲート型トランジスタをオフさせる、
    半導体装置。
JP2003384550A 2003-11-14 2003-11-14 半導体装置 Expired - Lifetime JP4223375B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003384550A JP4223375B2 (ja) 2003-11-14 2003-11-14 半導体装置
US10/853,230 US7009269B2 (en) 2003-11-14 2004-05-26 Semiconductor device
KR1020040067901A KR100576304B1 (ko) 2003-11-14 2004-08-27 반도체장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003384550A JP4223375B2 (ja) 2003-11-14 2003-11-14 半導体装置

Publications (3)

Publication Number Publication Date
JP2005150321A JP2005150321A (ja) 2005-06-09
JP2005150321A5 JP2005150321A5 (ja) 2006-02-02
JP4223375B2 true JP4223375B2 (ja) 2009-02-12

Family

ID=34567338

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003384550A Expired - Lifetime JP4223375B2 (ja) 2003-11-14 2003-11-14 半導体装置

Country Status (3)

Country Link
US (1) US7009269B2 (ja)
JP (1) JP4223375B2 (ja)
KR (1) KR100576304B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7406397B2 (en) * 2004-09-02 2008-07-29 International Business Machines Corporation Self heating monitor for SiGe and SOI CMOS devices
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006332539A (ja) 2005-05-30 2006-12-07 Sanken Electric Co Ltd 半導体集積回路装置
JP5157247B2 (ja) 2006-10-30 2013-03-06 三菱電機株式会社 電力半導体装置
JP5315026B2 (ja) * 2008-11-28 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
KR101242985B1 (ko) * 2011-06-27 2013-03-18 엘에스산전 주식회사 멀티 스테이지 능동 구동 드라이버.
WO2014132582A1 (ja) * 2013-02-28 2014-09-04 三菱電機株式会社 半導体装置
JP6649021B2 (ja) * 2015-09-28 2020-02-19 新日本無線株式会社 負荷開放検出回路
CN108461541A (zh) * 2017-02-17 2018-08-28 中芯国际集成电路制造(上海)有限公司 Igbt的终端结构、igbt器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69029271T2 (de) * 1990-12-21 1997-04-17 Sgs Thomson Microelectronics Schutzvorrichtung gegen elektrostatische Entladung für einen IC-Anschluss und deren integrierte Struktur
JP2515070B2 (ja) * 1991-10-30 1996-07-10 株式会社エヌエフ回路設計ブロック 増幅器
JPH05291507A (ja) * 1992-04-07 1993-11-05 Fujitsu Ltd 拡散抵抗
JPH06244413A (ja) 1993-02-22 1994-09-02 Hitachi Ltd 絶縁ゲート型半導体装置
US5444591A (en) * 1993-04-01 1995-08-22 International Rectifier Corporation IGBT fault current limiting circuit
JPH07221272A (ja) * 1994-02-03 1995-08-18 Hitachi Ltd 半導体集積回路
JP3205247B2 (ja) * 1996-02-23 2001-09-04 株式会社日立製作所 内燃機関用点火装置
JP3113202B2 (ja) * 1996-03-25 2000-11-27 ローム株式会社 半導体装置
JP3012563B2 (ja) * 1997-07-14 2000-02-21 九州日本電気株式会社 半導体集積回路
JP4607291B2 (ja) 2000-06-29 2011-01-05 三菱電機株式会社 半導体装置
JP2002076865A (ja) * 2000-08-25 2002-03-15 Toshiba Microelectronics Corp 半導体集積回路装置
DE10062026A1 (de) * 2000-12-13 2002-07-04 Siemens Ag Elektronische Schalteinrichtung
JP2003243523A (ja) * 2002-02-21 2003-08-29 Seiko Instruments Inc 半導体素子

Also Published As

Publication number Publication date
JP2005150321A (ja) 2005-06-09
US20050104153A1 (en) 2005-05-19
US7009269B2 (en) 2006-03-07
KR20050046533A (ko) 2005-05-18
KR100576304B1 (ko) 2006-05-03

Similar Documents

Publication Publication Date Title
JP4938307B2 (ja) スイッチ回路、ダイオード
JP6680102B2 (ja) 半導体集積回路装置
JP4651044B2 (ja) 集積半導体回路を保護するための回路装置および方法
CN107230673B (zh) 使用防护区域的静电放电保护设备和方法
US8780517B2 (en) Semiconductor apparatus and temperature detection circuit
US20090268360A1 (en) Protection circuit
JP3831894B2 (ja) 半導体集積回路
JP2012186899A (ja) パワーモジュール
US12013421B2 (en) Electronic circuit and sensor system
US10181721B2 (en) Area-efficient active-FET ESD protection circuit
US20110002072A1 (en) Input-output interface circuit, integrated circuit device and electronic apparatus
US20170201075A1 (en) Semiconductor apparatus
US7808762B2 (en) Semiconductor device performing overheat protection efficiently
JP4223375B2 (ja) 半導体装置
JP6805496B2 (ja) 半導体装置
US20230138437A1 (en) Electrostatic discharge protection circuit
JP2019046945A (ja) 半導体装置
JP3075007B2 (ja) スイッチング装置及びダブルゲート型半導体装置の制御装置
US7733133B2 (en) Power switch circuit having variable resistor coupled between input terminal and output transistor and changing its resistance based on state of output transistor
JP2002157027A (ja) 電力変換装置及び半導体装置
JP6588229B2 (ja) 過熱保護回路並びにこれを用いた半導体集積回路装置及び車両
JP2019103015A (ja) 電源逆接続保護機能を備えた負荷駆動回路
US8116050B2 (en) Semiconductor integrated circuit
JP2024030335A (ja) 半導体装置、電子機器、車両
JP2017135684A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080725

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081118

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081119

R150 Certificate of patent or registration of utility model

Ref document number: 4223375

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111128

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131128

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term