JP6805496B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、内燃機関の点火等に用いられる半導体装置として、大電力を取り扱うパワー半導体デバイスが知られていた。このようなパワー半導体デバイスを駆動する回路は、当該パワー半導体デバイスの加熱等による異常な状態を検知して、内燃機関への影響を保護する回路を備えることが知られていた（例えば、特許文献１〜３参照）。
特許文献１ 特開２００５−６４６４号公報
特許文献２ 特開２００９−２４７０７２号公報
特許文献３ 特開２００６−７４９３７号公報

このような保護回路は、電源電圧の過電圧の検知回路、および／またはパワー半導体デバイスの温度を検知する温度検知素子等を設けて、パワー半導体デバイスの異常な状態を検知していた。しかしながら、電源電圧の過電圧を検知する場合、当該電源電圧を入力する端子を更に設けることにより、パワー半導体デバイスのチップ面積が増加してしまうことがあった。また、温度検知素子を設ける場合、温度検知素子の検知温度の製造バラツキによって、誤検知等が発生してしまうことがあった。

本発明の第１の態様においては、制御信号に応じてゲートが制御されるパワー半導体素子と、パワー半導体素子のコレクタ端子側の電圧が過電圧となったことを検出する過電圧検出部と、過電圧が検出されたことに応じて、パワー半導体素子のゲートをオフ電圧へと制御する遮断部と、を備える半導体装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る点火装置１０００の構成例を示す。 本実施形態に係る点火装置２０００の構成例を示す。 本実施形態に係る過電圧検出部２３０の第１構成例を示す。 本実施形態に係る過電圧検出部２３０の第２構成例を示す。 本実施形態に係る過電圧検出部２３０の第３構成例を示す。 本実施形態に係るリセット部２４０の構成例を示す。 本実施形態に係るリセット部２４０の各部の動作波形の一例を示す。 本実施形態に係るラッチ部２５０の構成例を示す。 本実施形態に係る半導体装置２００の各部の動作波形の例を示す。 本実施形態に係る半導体装置２００が形成された基板の一部の構成例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る点火装置１０００の構成例を示す。点火装置１０００は、自動車等の内燃機関等に用いられる点火プラグを点火する。本実施形態において、点火装置１０００が自動車のエンジンに搭載される例を説明する。点火装置１０００は、制御信号発生部１０と、点火プラグ２０と、点火コイル３０と、電源４０と、半導体装置１００と、を備える。

制御信号発生部１０は、半導体装置１００のオンおよびオフの切り換えを制御するスイッチング制御信号を発生する。制御信号発生部１０は、例えば、点火装置１０００が搭載される自動車のエンジンコントロールユニット（ＥＣＵ）の一部または全部である。制御信号発生部１０は、発生した制御信号を、半導体装置１００に供給する。制御信号発生部１０が制御信号を半導体装置１００に供給することにより、点火装置１０００は点火プラグ２０の点火動作を開始する。

点火プラグ２０は、放電により電気的に火花を発生させる。点火プラグ２０は、例えば、１０ｋＶ程度以上の印加電圧により放電する。点火プラグ２０は、一例として、内燃機関に設けられ、この場合、燃焼室の混合気等の燃焼ガスを点火する。点火プラグ２０は、例えば、シリンダの外部からシリンダ内部の燃焼室まで貫通する貫通孔に設けられ、当該貫通孔を封止するように固定される。この場合、点火プラグ２０の一端は燃焼室内に露出され、他端はシリンダ外部から電気信号を受け取る。

点火コイル３０は、点火プラグに電気信号を供給する。点火コイル３０は、点火プラグ２０を放電させる高電圧を電気信号として供給する。点火コイル３０は、変圧器として機能してよく、例えば、一次コイル３２および二次コイル３４を有するイグニッションコイルである。一次コイル３２および二次コイル３４の一端は、電気的に接続される。一次コイル３２は、二次コイル３４よりも巻き線数が少なく、二次コイル３４とコアを共有する。二次コイル３４は、一次コイル３２に発生する起電力に応じて、起電力（相互誘導起電力）を発生させる。二次コイル３４は、他端が点火プラグ２０と接続され、発生させた起電力を点火プラグ２０に供給して放電させる。

電源４０は、点火コイル３０に電圧を供給する。電源４０は、例えば、一次コイル３２および二次コイル３４の一端に予め定められた定電圧Ｖｂ（一例として、１４Ｖ）を供給する。電源４０は、一例として、自動車のバッテリーである。

半導体装置１００は、制御信号発生部１０から供給される制御信号に応じて、点火コイル３０の一次コイル３２の他端および基準電位の間の導通および非導通を切り換える。半導体装置１００は、例えば、制御信号がハイ電位（オン電位）であることに応じて、一次コイル３２および基準電位の間を導通させ、ロー電位（オフ電位）であることに応じて、一次コイル３２および基準電位の間を非導通にさせる。

ここで、基準電位は、自動車の制御システムにおける基準電位でよく、また、自動車内における半導体装置１００に対応する基準電位でもよい。基準電位は、半導体装置１００をオフにするロー電位でもよく、一例として、０Ｖである。半導体装置１００は、制御端子１０２と、第１端子１０４と、第２端子１０６と、第３端子１０８と、パワー半導体素子１１０と、遮断部１２０と、抵抗１２２と、過電圧検出部１３０と、リセット部１４０と、ラッチ部１５０と、を備える。

制御端子１０２は、パワー半導体素子１１０を制御する制御信号を入力する。制御端子１０２は、制御信号発生部１０に接続され、制御信号を受け取る。第１端子１０４は、点火コイル３０を介して電源４０に接続される。第２端子１０６は、基準電位に接続される。即ち、第１端子１０４は、第２端子１０６と比較して高電位側の端子であり、第２端子１０６は、第１端子１０４と比較して低電位側の端子である。第３端子１０８は、電源４０および点火コイル３０の間に接続される。

パワー半導体素子１１０は、ゲート端子（Ｇ）、コレクタ端子（Ｃ）、およびエミッタ（Ｅ）端子を含み、ゲート端子に入力する制御信号に応じて、コレクタ端子およびエミッタ端子の間を電気的に接続または切断する。パワー半導体素子１１０は、高電位側の第１端子１０４および低電位側の第２端子１０６の間に接続され、ゲート電位に応じてオンまたはオフに制御される。パワー半導体素子１１０は、制御信号に応じてゲートが制御される。

パワー半導体素子１１０は、一例として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。また、パワー半導体素子１１０は、ＭＯＳＦＥＴであってもよい。一例として、パワー半導体素子１１０のエミッタ端子は、基準電位と接続される。また、コレクタ端子は、一次コイル３２の他端に接続される。なお、本実施例において、パワー半導体素子１１０は、制御信号がオン電位となることに応じて、コレクタ端子およびエミッタ端子の間を電気的に接続するｎチャネル型のＩＧＢＴである例について説明する。

遮断部１２０は、パワー半導体素子１１０のゲート端子および基準電位の間に接続される。遮断部１２０は、一例として、ゲート電位に応じてドレイン端子およびソース端子の間をオンまたはオフに制御されるＦＥＴである。遮断部１２０は、ドレイン端子がパワー半導体素子１１０のゲート端子に接続され、ソース端子が基準電位に接続され、制御端子１０２から入力する制御信号をパワー半導体素子１１０のゲート端子に供給するか否かを切り換える。遮断部１２０は、一例として、ゲート端子がハイ電位となることに応じて、ドレイン端子およびソース端子の間を電気的に接続する、ノーマリーオフのスイッチ素子である。この場合、遮断部１２０は、ｎチャネル型のＭＯＳＦＥＴであることが望ましい。

抵抗１２２は、制御端子１０２およびパワー半導体素子１１０のゲート端子の間に接続される。抵抗１２２は、遮断部１２０がＯＦＦ状態の場合、制御信号をパワー半導体素子１１０のゲート端子に供給する。抵抗１２２は、遮断部１２０がＯＮ状態で制御信号を基準電位へと流す場合、当該制御信号を電圧降下させる。即ち、パワー半導体素子１１０のゲート端子には基準電位が供給されることになる。

過電圧検出部１３０は、パワー半導体素子１１０に入力する電圧が過電圧となったことを検出する。過電圧検出部１３０は、一例として、点火コイル３０および電源４０の間の電位に応じて、パワー半導体素子１１０に入力する電圧が過電圧になったか否かを検出する。過電圧検出部１３０は、一例として、入力する電位と閾値とを比較することで、パワー半導体素子１１０に入力する電圧が過電圧になったか否かを検出する。過電圧検出部１３０は、例えば、パワー半導体素子１１０に入力する電圧が過電圧であることを検出した場合は、ハイ電位を、過電圧ではない場合は、ロー電位を、検出信号をとして出力する。過電圧検出部１３０は、ラッチ部１５０に検出信号を供給する。

リセット部１４０は、パワー半導体素子１１０をオンさせる制御信号が入力されたことに応じて、予め定められた期間の間、リセット信号を出力する。リセット部１４０は、例えば、制御信号発生部１０に接続され、ハイ電位の制御信号が入力されたことに応じて、ハイ電位のリセット信号を出力する。リセット部１４０は、一例として、予め定められたパルス幅のパルス信号をリセット信号として出力する。リセット部１４０は、ラッチ部１５０にリセット信号を供給する。

ラッチ部１５０は、リセット信号に応じてリセットされ、過電圧が検出されたことをラッチする。ラッチ部１５０は、パワー半導体素子の入力電圧が過電圧となったことに応じて、遮断信号を発生して、遮断部１２０のゲート端子に供給する。ラッチ部１５０は、例えば、過電圧検出部１３０に接続され、パワー半導体素子１１０の過電圧が検出されたことに応じて、遮断信号を出力する。即ち、ラッチ部１５０は、パワー半導体素子１１０の過電圧が検出されたことに応じて、制御端子１０２からパワー半導体素子１１０への制御信号の供給を遮断する。ラッチ部１５０は、一例として、ロー電位からハイ電位となる遮断信号を発生させる。これにより、パワー半導体素子１１０は、オフ状態に切り換わる。

以上の本実施形態に係る半導体装置１００は、パワー半導体素子１１０が正常な状態にあり、制御信号がハイ電位となる場合、パワー半導体素子１１０がオン状態となる。これにより、電源４０から点火コイル３０の一次コイル３２を介してコレクタ電流Ｉｃが流れる。なお、コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔは、一次コイル３２のインダクタンスおよび電源４０の供給電圧に応じて定まり、予め定められた（または設定された）電流値まで増加する。例えば、コレクタ電流Ｉｃは、数Ａ、十数Ａ、または数十Ａ程度まで増加する。

そして、制御信号がロー電位となると、パワー半導体素子１１０はオフ状態となり、コレクタ電流は急激に減少する。コレクタ電流の急激な減少により、一次コイル３２の両端電圧は、自己誘電起電力により急激に増加し、二次コイル３４の両端電圧に数十ｋＶ程度に至る誘導起電力を発生させる。点火装置１０００は、このような二次コイル３４の電圧を点火プラグ２０に供給することにより、点火プラグ２０を放電させて燃焼ガスを点火する。

ここで、パワー半導体素子１１０の第１端子１０４に過電圧が加わった場合、遮断部１２０は、制御端子１０２からパワー半導体素子１１０への制御信号の供給を遮断する。これにより、パワー半導体素子１１０のゲート電位がオフ電位となり、コレクタ電流Ｉｃが遮断される。ここで、点火装置１０００が自動車等に搭載され、当該自動車の動作中にバッテリー端子が開放された場合、点火装置１０００は、点火コイル３０に誘導起電力が発生して電位が一時的に上昇する故障モード（ロードダンプと呼ぶ）となる場合がある。本実施形態に係る点火装置１０００は、このような故障モードとなって過電圧が発生しても、遮断部１２０がパワー半導体素子１１０への制御信号の供給を遮断してコレクタ電流Ｉｃを遮断するので、当該点火装置１０００および自動車の部品に破壊および動作不良等が生じることを防止できる。

以上のように、半導体装置１００は、パワー半導体素子１１０に過電圧が発生したか否かを検出すべく、点火コイル３０に接続される第３端子１０８を備える例を説明した。このように、半導体装置１００は、検出すべき電圧を入力する端子が設けられることにより、過電圧を検出するので、当該端子を実装し、伝送回路を設け、また、当該端子から入力する信号に対する保護回路等を設ける領域が必要となる。したがって、半導体装置１００を集積回路等で形成しても、チップ面積が大きくなってしまう場合があった。

また、半導体装置１００は、図１の過電圧検出部１３０に代えて、温度検知部等を実装し、パワー半導体素子１１０の温度を検知してもよい。この場合、半導体装置１００は、パワー半導体素子１１０がロードダンプとなった場合の温度上昇を検知して、検知結果に応じてコレクタ電流を遮断できる。しかしながら、温度検知部は、検知温度の感度等に製造バラツキを有するので、検知結果の較正および補正等を半導体装置１００毎に実行しなければならず、コストと手間がかかることがあった。

そこで、本実施形態に係る半導体装置２００は、過電圧を検出するための端子を備えることなく、コストと手間を低減させてパワー半導体素子１１０の過電圧に応じてコレクタ電流を遮断する。このような半導体装置２００を備える点火装置２０００について、図２を用いて説明する。

図２は、本実施形態に係る点火装置２０００の構成例を示す。図２に示す点火装置２０００において、図１に示された本実施形態に係る点火装置１０００の動作と略同一のものには同一の符号を付け、説明を省略する。点火装置２０００は、半導体装置２００を備える。なお、点火装置２０００が備える制御信号発生部１０、点火プラグ２０、点火コイル３０、および電源４０については説明を省略する。

半導体装置２００は、制御端子２０２と、第１端子２０４と、第２端子２０６と、パワー半導体素子２１０と、遮断部２２０と、抵抗２２２と、過電圧検出部２３０と、リセット部２４０と、ラッチ部２５０と、を備える。制御端子２０２は、パワー半導体素子２１０を制御する制御信号を入力する。制御端子２０２は、制御信号発生部１０に接続され、制御信号を受け取る。第１端子２０４は、点火コイル３０を介して電源４０に接続される。第２端子２０６は、基準電位に接続される。即ち、第１端子２０４は、第２端子２０６と比較して高電位側の端子であり、第２端子２０６は、第１端子２０４と比較して低電位側の端子である。

パワー半導体素子２１０は、ゲート端子（Ｇ）、コレクタ端子（Ｃ）、およびエミッタ（Ｅ）端子を含み、ゲート端子に入力する制御信号に応じて、コレクタ端子およびエミッタ端子の間を電気的に接続または切断する。パワー半導体素子２１０は、高電位側の第１端子２０４および低電位側の第２端子２０６の間に接続され、ゲート電位に応じてオンまたはオフに制御される。パワー半導体素子２１０は、制御信号に応じてゲートが制御される。

パワー半導体素子２１０は、一例として、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）である。パワー半導体素子２１０は、一例として、数百Ｖに至る耐圧を有する。パワー半導体素子２１０は、例えば、基板の第１面側にコレクタ電極が形成され、第１面とは反対側の第２面側にゲート電極およびエミッタ電極が形成される縦型デバイスである。また、パワー半導体素子２１０は、縦型ＭＯＳＦＥＴでもよい。一例として、パワー半導体素子２１０のエミッタ端子は、基準電位と接続される。また、コレクタ端子は、一次コイル３２の他端に接続される。なお、本実施例において、パワー半導体素子２１０は、制御信号がオン電位となることに応じて、コレクタ端子およびエミッタ端子の間を電気的に接続するｎチャネル型のＩＧＢＴである例について説明する。

遮断部２２０は、過電圧が検出されたことに応じて、パワー半導体素子２１０のゲートをオフ電圧へと制御する。遮断部２２０は、パワー半導体素子２１０のゲート端子および基準電位の間に接続される。遮断部２２０は、一例として、ゲート電位に応じてドレイン端子およびソース端子の間をオンまたはオフに制御されるＦＥＴである。遮断部２２０は、ドレイン端子がパワー半導体素子２１０のゲート端子に接続され、ソース端子が基準電位に接続され、制御端子２０２から入力する制御信号をパワー半導体素子２１０のゲート端子に供給するか否かを切り換える。遮断部２２０は、一例として、ゲート端子がハイ電位となることに応じて、ドレイン端子およびソース端子の間を電気的に接続する、ノーマリーオフのスイッチ素子である。この場合、遮断部２２０は、ｎチャネル型のＭＯＳＦＥＴであることが望ましい。

抵抗２２２は、制御端子２０２およびパワー半導体素子２１０のゲート端子の間に接続される。抵抗２２２は、遮断部２２０がＯＦＦ状態の場合、制御信号をパワー半導体素子２１０のゲート端子に供給する。抵抗２２２は、遮断部２２０がＯＮ状態で制御信号を基準電位へと流す場合、当該制御信号を電圧降下させる。即ち、パワー半導体素子２１０のゲート端子には基準電位が供給されることになる。

過電圧検出部２３０は、パワー半導体素子２１０のコレクタ端子側の電圧が過電圧となったことを検出する。過電圧検出部２３０は、例えば、一次コイル３２および第１端子２０４の間の電位に応じて、パワー半導体素子に入力する電圧が過電圧になったか否かを検出する。また、過電圧検出部２３０は、パワー半導体素子２１０のコレクタ端子の電位を、抵抗等を介して受け取ってもよい。即ち、過電圧検出部２３０は、半導体装置２００内部のコレクタ端子に接続される部分の電位に応じて、過電圧になったか否かを検出する。

過電圧検出部２３０は、一例として、入力する電位と閾値とを比較することで、パワー半導体素子に入力する電圧が過電圧になったか否かを検出する。この場合、過電圧検出部２３０は、複数の抵抗を含む分圧回路と、コンパレータを含む比較回路と、を有してよい。過電圧検出部２３０は、例えば、パワー半導体素子に入力する電圧が過電圧であることを検出した場合は、ハイ電位を、過電圧ではない場合は、ロー電位を、検出信号をとして出力する。過電圧検出部２３０は、ラッチ部２５０に検出信号を供給する。

リセット部２４０は、パワー半導体素子２１０をオンさせる制御信号が入力されたことに応じて、予め定められた期間の間、リセット信号を出力する。リセット部２４０は、例えば、制御信号発生部１０に接続され、ハイ電位の制御信号が入力されたことに応じて、ハイ電位のリセット信号を出力する。リセット部２４０は、予め定められたパルス幅のパルス信号をリセット信号として出力する。リセット部２４０は、ラッチ部２５０にリセット信号を供給する。

ラッチ部２５０は、リセット信号に応じてリセットされ、過電圧が検出されたことをラッチする。ラッチ部２５０は、パワー半導体素子の入力電圧が過電圧となったことに応じて、遮断信号を発生して、遮断部２２０のゲート端子に供給する。ラッチ部２５０は、例えば、過電圧検出部２３０に接続され、パワー半導体素子２１０の過電圧が検出されたことに応じて、遮断信号を出力する。即ち、ラッチ部２５０は、パワー半導体素子２１０の過電圧が検出されたことに応じて、制御端子２０２からパワー半導体素子２１０への制御信号の供給を遮断する。

ラッチ部２５０は、一例として、ロー電位からハイ電位となる遮断信号を発生させる。これにより、遮断部２２０は、ラッチ部２５０が過電圧の検出をラッチしたことに応じて、パワー半導体素子２１０のゲートをオフ電圧へと制御する。即ち、遮断部２２０は、過電圧が検出されたことに応じて、パワー半導体素子２１０のゲートをプルダウンさせ、パワー半導体素子２１０は、オフ状態に切り換わる。

以上の本実施形態に係る半導体装置２００は、図１で説明した半導体装置１００と同様に、パワー半導体素子２１０が正常な状態にあり、制御信号がハイ電位となる場合、パワー半導体素子１１０がオン状態となる。これにより、図１で説明したように、点火装置２０００は点火プラグ２０を放電させて燃焼ガスを点火できる。

また、パワー半導体素子２１０に過電圧が供給された場合、過電圧検出部２３０が当該過電圧を検出して遮断信号を遮断部２２０に供給する。これにより、パワー半導体素子２１０のゲート電位がオフ電位となり、コレクタ電流Ｉｃが遮断される。以上のように、本実施形態に係る過電圧検出部２３０が、半導体装置２００内部の電圧に応じて、過電圧になったか否かを検出するので、半導体装置２００は、外部から入力する電圧を受け取る端子を備えることなしに、過電圧を検出してコレクタ電流Ｉｃを遮断できる。

なお、本実施形態に係る過電圧検出部２３０は、第１端子２０４に入力する電圧を検出するが、当該入力電圧は、半導体装置２００の点火動作等によって大きく変動する。即ち、過電圧検出部２３０は、パワー半導体素子２１０に異常な加熱が発生しない場合であっても、過電圧を検出することがある。

そこで、本実施形態に係るリセット部２４０は、パワー半導体素子２１０の異常の検知を開始すべきタイミングをリセット信号として発生させ、ラッチ部２５０は、当該タイミングから制御信号がロー電位になるまでの期間を検出期間とし、当該検出期間において過電圧検出部２３０の検知結果をラッチする。これにより、半導体装置２００は、電源４０の出力と比較して変動の大きい第１端子２０４の電圧を用いても、パワー半導体素子２１０の加電圧を検出することができる。このような過電圧検出部２３０、リセット部２４０、およびラッチ部２５０の例を次に説明する。

図３は、本実施形態に係る過電圧検出部２３０の第１構成例を示す。過電圧検出部２３０は、電圧入力部２３２、電源入力部２３４、検出信号出力部２３６、基準電位入力部２３８、抵抗３１２、抵抗３１４、インバータ３１６、およびインバータ３１８を有する。

電圧入力部２３２は、過電圧か否かを検出すべき電圧信号が入力される。即ち、電圧入力部２３２は、パワー半導体素子２１０のコレクタ端子側の電圧が入力される。電源入力部２３４は、過電圧検出部２３０の電源が接続される。電源入力部２３４は、一例として、制御端子２０２から入力される制御信号を動作電圧として入力する。これにより、過電圧検出部２３０は、制御信号がハイ電位の場合、即ち、パワー半導体素子２１０のオン状態を条件として、電圧入力部２３２から入力される電圧が過電圧か否かを検出する。

検出信号出力部２３６は、過電圧検出部２３０の検出結果を出力する。検出信号出力部２３６は、一例として、ラッチ部２５０に接続され、過電圧の検出結果として、ハイ電位を出力する。基準電位入力部２３８は、基準電位に接続される。

抵抗３１２および抵抗３１４は、電圧入力部２３２および基準電位入力部２３８の間に直列に接続され、検出信号出力部２３６から入力する電圧を分圧する。抵抗３１２および抵抗３１４は、予め定められた抵抗比の抵抗値をそれぞれ有する。抵抗３１２および抵抗３１４は、一例として、電圧入力部２３２から入力する電圧が閾値を超える過電圧の場合に、抵抗３１４の分圧電位がハイ電位となるように当該抵抗比が定められてよい。

インバータ３１６は、抵抗３１２および抵抗３１４の間の分圧電位が入力され、当該分圧電位の論理を反転する。即ち、インバータ３１６は、電圧入力部２３２から入力する電圧が過電圧の場合に、ロー電位を出力する。インバータ３１８は、インバータ３１６の出力の論理を反転させる。即ち、インバータ３１８は、電圧入力部２３２から入力する電圧が過電圧の場合に、ハイ電位を出力する。

以上のように、本実施形態に係る過電圧検出部２３０は、パワー半導体素子２１０のオン状態を条件として、電圧入力部２３２から入力する電圧が過電圧の場合に、ハイ電位の過電圧検出信号を出力する。なお、図３は、分圧抵抗およびインバータを有し、分圧抵抗が閾値電圧を生成する過電圧検出部２３０の構成例を示すが、これに代えて、過電圧検出部２３０は、分圧抵抗およびコンパレータを有してもよい。この場合、過電圧検出部２３０は、分圧電位および閾値をコンパレータで比較して、分圧電位の方が閾値よりも大きい場合に、ハイ電位を出力する。なお、コンパレータに入力する閾値電圧は、分圧抵抗によって生成されてよい。

これに加えて、過電圧検出部２３０は、ツェナーダイオードを有してもよい。このような過電圧検出部２３０について、図４を用いて説明する。図４は、本実施形態に係る過電圧検出部２３０の第２構成例を示す。図４に示す過電圧検出部２３０において、図３に示された本実施形態に係る過電圧検出部２３０の動作と略同一のものには同一の符号を付け、説明を省略する。

過電圧検出部２３０は、ツェナーダイオード３２０およびバッファ３３０を有する。ツェナーダイオード３２０は、抵抗３１２および抵抗３１４の間に接続され、電圧入力部２３２から入力する電圧が降伏電圧を超えた場合、抵抗３１２および抵抗３１４の間に電流を流す。ツェナーダイオード３２０の降伏電圧は、例えば、電圧入力部２３２から入力する電圧を過電圧と判断する閾値に対応する電圧が設定される。これにより、電圧入力部２３２から入力する電圧が過電圧となった場合、抵抗３１４に電流が流れ、ハイ電位の分圧電位がツェナーダイオード３２０および抵抗３１４の間に発生する。

バッファ３３０は、ツェナーダイオード３２０および抵抗３１４の間に接続され、抵抗３１４の分圧電位をバッファリングする。即ち、バッファ３３０は、電圧入力部２３２から入力する電圧が過電圧の場合に、ハイ電位を出力する。バッファ３３０は、電源入力部２３４から入力する制御信号を動作電圧とする。これにより、図４に示す過電圧検出部２３０は、パワー半導体素子２１０のオン状態を条件として、電圧入力部２３２から入力する電圧が過電圧の場合に、ハイ電位の過電圧検出信号を出力する。

これに代えて、過電圧検出部２３０は、デプレッション型ＭＯＳＦＥＴを有してもよい。このような過電圧検出部２３０について、図５を用いて説明する。図５は、本実施形態に係る過電圧検出部２３０の第３構成例を示す。図５に示す過電圧検出部２３０において、図３に示された本実施形態に係る過電圧検出部２３０の動作と略同一のものには同一の符号を付け、説明を省略する。

過電圧検出部２３０は、デプレッション型ＭＯＳＦＥＴ３４０およびツェナーダイオード３５０を有する。デプレッション型ＭＯＳＦＥＴ３４０は、図３に示す過電圧検出部２３０の抵抗３１２に代えて設けられる。デプレッション型ＭＯＳＦＥＴ３４０は、一例として、ドレイン端子が電圧入力部２３２に接続され、ソース端子が抵抗３１４に接続され、ゲート端子がソース端子に接続され、ドレイン・ソース間を抵抗動作させる。これにより、図４で説明した抵抗３１２および抵抗３１４による分圧動作と同様に、電圧入力部２３２から入力する電圧が閾値を超える過電圧の場合に、抵抗３１４の分圧電位がハイ電位となるように抵抗３１４の抵抗値が定められてよい。

ツェナーダイオード３５０は、抵抗３１４の一端および他端の間に接続され、抵抗３１４の分圧電位が降伏電圧を超えた場合に、抵抗３１４の一端および他端の間を電気的に接続する。即ち、ツェナーダイオード３５０は、電圧入力部２３２から入力する電圧が閾値を超える過電圧の場合に、抵抗３１４に過大な電圧が印加されることを防止する。ツェナーダイオード３５０の降伏電圧は、例えば、ハイ電圧程度またはハイ電圧と比較して数Ｖ程度高い電圧が設定される。

これにより、電圧入力部２３２から入力する電圧が過電圧となった場合、抵抗３１４に電流が流れ、ハイ電位の分圧電位がツェナーダイオード３２０および抵抗３１４の間に発生する。バッファ３３０は、デプレッション型ＭＯＳＦＥＴ３４０および抵抗３１４の間に接続され、抵抗３１４の分圧電位をバッファリングする。これにより、図５に示す過電圧検出部２３０は、パワー半導体素子２１０のオン状態を条件として、電圧入力部２３２から入力する電圧が過電圧の場合に、ハイ電位の過電圧検出信号を出力する。以上のように、過電圧検出部２３０は、過電圧の基準となる閾値電圧を生成するための抵抗、ツェナーダイオード、デプレッション型ＭＯＳＦＥＴ、およびインバータの少なくとも１つを有してよい。

図６は、本実施形態に係るリセット部２４０の構成例を示す。リセット部２４０は、制御信号入力部２４２、リセット信号出力部２４４、基準電位入力部２４６、抵抗４１１、抵抗４１２、インバータ４１３、インバータ４１４、抵抗４１５、キャパシタ４１６、およびインバータ４１７を含む。

制御信号入力部２４２は、制御端子２０２から入力される制御信号が入力される。リセット信号出力部２４４は、当該リセット部２４０が生成するリセット信号を出力する。基準電位入力部２４６は、基準電位に接続される。

抵抗４１１および抵抗４１２は、制御信号入力部２４２および基準電位入力部２４６の間に直列に接続され、制御信号入力部２４２から入力する制御信号Ｖｉｎを分圧する。抵抗４１１の抵抗値をＲ１、抵抗４１２の抵抗値をＲ２とすると、分圧電位は、Ｖｉｎ・Ｒ２／（Ｒ１＋Ｒ２）となる。一例として、制御信号が過渡的にオフ電位（０Ｖ）からオン電位（５Ｖ）にリニアに立ち上がる場合、分圧電位も、０Ｖから５・Ｒ２／（Ｒ１＋Ｒ２）までリニアに立ち上がる。

インバータ４１３は、抵抗４１１および抵抗４１２の間に接続され、分圧電位を受け取って反転出力する。インバータ４１４は、インバータ４１３の出力を受け取って反転出力する。抵抗４１５およびキャパシタ４１６は、ＲＣ回路を構成し、インバータ４１４の出力を受け取って時定数ＲＣの遅延を有して立ち上がる信号を出力する。インバータ４１７は、抵抗４１５およびキャパシタ４１６の出力を受け取って反転出力する。

なお、インバータ４１３、インバータ４１４、およびインバータ４１７は、それぞれ制御信号入力部２４２から入力する制御信号を動作電源とする。したがって、各インバータは、制御信号が過渡的に立ち上がる過程において、当該制御信号がインバータの閾値に至るまでは、制御信号と略同一の電位の信号を出力する。なお、本例において、各インバータの閾値は、略同一の値Ｖｔｈｉとする。このようなリセット部２４０の各部における動作を、図７を用いて説明する。

図７は、本実施形態に係るリセット部２４０の各部の動作波形の一例を示す。図７は、横軸を時間、縦軸を出力電位とする。図７は、制御信号入力部２４２に入力する制御信号Ｖｉｎがオフ電位（０Ｖ）からオン電位（５Ｖ）にリニアに立ち上がる場合に対する、インバータ４１３、インバータ４１４、およびインバータ４１７の出力電位の一例を示す。インバータ４１３、インバータ４１４、およびインバータ４１７の出力電位Ｖｏｕｔ１、Ｖｏｕｔ２、およびＶｏｕｔ３は、入力電位がインバータの閾値に至るまでは、電源電位（即ち、制御信号Ｖｉｎ）と略同一の電位となる。

インバータ４１３は、電源の電位が閾値Ｖｔｈｉを超えても、入力する分圧電位Ｖｉｎ・Ｒ２／（Ｒ１＋Ｒ２）が閾値Ｖｔｈｉ以下の値なので、入力電位をロー電位として、ハイ電位を反転出力とする。なお、インバータ４１３は、ハイ電位を出力させるように動作しても、電源電位がハイ電位（例えば５Ｖ）に至る過程の過渡的な電位の場合、当該電源電位をハイ電位として出力する。図７は、インバータ４１３の出力電位Ｖｏｕｔ１が、時刻ｔ１以降において、電源電位Ｖｉｎと略同一の電位を出力する例を示す。

インバータ４１３は、電源の電位が閾値Ｖｔｈｉを超え、かつ、入力する分圧電位が閾値Ｖｔｈｉを超えたこと（即ち、ハイ電位の入力）に応じて、ロー電位を反転出力とする。図７は、インバータ４１３の出力電位Ｖｏｕｔ１が、時刻ｔ２においてロー電位（０Ｖ）となる例を示す。

インバータ４１４は、電源の電位が閾値Ｖｔｈｉを超え、入力電位が閾値Ｖｔｈｉを超えた電位であることに応じて、ロー電位を反転出力とする。図７は、インバータ４１４の出力電位Ｖｏｕｔ２が、時刻ｔ１においてロー電位となる例を示す。インバータ４１４は、電源の電位が閾値Ｖｔｈｉを超え、入力電位がロー電位であることに応じて、ハイ電位を反転出力とする。なお、インバータ４１４は、電源電位がハイ電位に至る過程の過渡的な電位の場合、当該電源電位をハイ電位として出力する。図７は、インバータ４１４の出力電位Ｖｏｕｔ２が、時刻ｔ２以降において、電源電位Ｖｉｎと略同一の電位となる例を示す。

抵抗４１５およびキャパシタ４１６によるＲＣ回路は、インバータ４１４の出力信号を遅延させる。図７は、ＲＣ回路が出力信号を１０μｓ遅延させる例を示す。インバータ４１７は、電源の電位が閾値Ｖｔｈｉを超え、入力電位が閾値Ｖｔｈｉを超えた電位であることに応じて、ロー電位を反転出力とする。図７は、インバータ４１７の出力電位Ｖｏｕｔ３が、時刻ｔ３においてロー電位となる例を示す。

以上のように、本実施形態に係るリセット部２４０は、制御信号入力部２４２にオン電位が入力してから基準時間ｔ２が経過した後に、リセット信号を出力する。図７に示すリセット信号は、一例として、抵抗４１５およびキャパシタ４１６で設定された時定数をパルス幅とするパルス信号である。

図８は、本実施形態に係るラッチ部２５０の構成例を示す。ラッチ部２５０は、セット信号入力部２５２、リセット信号入力部２５４、制御信号入力部２５６、遮断信号出力部２５８、基準電位入力部２５９、インバータ５１２、第１ＮＡＮＤ回路５１４、第２ＮＡＮＤ回路５１６、および第３ＮＡＮＤ回路５１８を含む。

セット信号入力部２５２は、過電圧検出部２３０の検出信号出力部２３６に接続され、過電圧の検出信号が入力される。リセット信号入力部２５４は、リセット部２４０のリセット信号出力部２４４に接続され、リセット信号が入力される。制御信号入力部２５６は、制御端子２０２から入力される制御信号が入力される。遮断信号出力部２５８は、当該ラッチ部２５０が生成する遮断信号を出力する。基準電位入力部２５９は、基準電位に接続される。

インバータ５１２、第１ＮＡＮＤ回路５１４、第２ＮＡＮＤ回路５１６、および第３ＮＡＮＤ回路５１８は、それぞれ制御信号入力部２５６から入力する制御信号を動作電源とする。したがって、制御信号がハイ電位になっていることを条件に、ラッチ部２５０は、遮断条件が検出されたことをラッチして遮断信号を出力する。制御信号がハイ電位になった場合のラッチ部２５０の動作を次に説明する。

インバータ５１２は、リセット信号の論理を反転して第１ＮＡＮＤ回路５１４および第２ＮＡＮＤ回路５１６に出力する。第１ＮＡＮＤ回路５１４は、インバータ５１２の出力と、過電圧の検出信号とを入力して、ＮＡＮＤ演算結果を出力する。第１ＮＡＮＤ回路５１４は、リセット信号がロー電位で、かつ、過電圧が検出された場合、ロー電位を出力する。

第２ＮＡＮＤ回路５１６は、インバータ５１２および当該ラッチ部２５０の出力信号を受け取り、ＮＡＮＤ演算結果を出力する。また、第３ＮＡＮＤ回路５１８は、第１ＮＡＮＤ回路５１４および第２ＮＡＮＤ回路５１６の出力信号を受け取り、ＮＡＮＤ演算結果を出力する。第２ＮＡＮＤ回路５１６および第３ＮＡＮＤ回路５１８は、ＲＳフリップフロップを構成する。即ち、第２ＮＡＮＤ回路５１６および第３ＮＡＮＤ回路５１８は、リセット信号入力部２５４にリセット信号が入力された後、セット信号入力部２５２に入力する過電圧検出に応じたハイ電位を、セット信号としてラッチする。

以上のように、本実施形態に係るラッチ部２５０は、制御信号がハイ電位になっていることを条件に、パワー半導体素子２１０の過電圧に応じて、過電圧の検出信号をラッチする。ラッチ部２５０は、遮断信号を遮断部２２０に供給する。遮断部２２０は、遮断条件が満たされたことをラッチ部２５０がラッチしたことに応じて、パワー半導体素子２１０のゲート電位をオフ電位にする。

以上のように、本実施形態に係る半導体装置２００は、外部からの制御信号に応じて、パワー半導体素子２１０の過電圧に応じて動作を制限しつつ、点火コイル３０に流れる電流を制御するイグナイタとして動作する。半導体装置２００の動作について、図９を用いて説明する。

図９は、本実施形態に係る半導体装置２００の各部の動作波形の例を示す。図９は、横軸を時間、縦軸を電圧値または電流値とする。また、図９は、制御端子２０２から入力する制御信号を「Ｖｉｎ」、リセット部２４０が出力するリセット信号を「リセット」、ラッチ部２５０が出力する遮断信号を「ラッチ」、パワー半導体素子２１０のオン状態またはオフ状態を「ＩＧＢＴ」、パワー半導体素子２１０のコレクタ・エミッタ間電流を「コレクタ電流」、パワー半導体素子２１０のコレクタ・エミッタ間電圧を「コレクタ電圧」として、それぞれの間波形を示す。

半導体装置２００に入力する制御信号Ｖｉｎがロー電位（一例として、０Ｖ）の場合、リセット信号および遮断信号はロー電位（０Ｖ）、パワー半導体素子２１０はオフ状態、コレクタ電流は０Ａ、コレクタ電圧は電源４０の出力電圧（一例として、１４Ｖ）となる。ここで、過電圧か否かを判断する閾値を１４Ｖ未満の電圧とすると、コレクタ電圧は過電圧の状態となるが、制御信号がロー電位なので遮断信号はロー電位となる。

そして、制御信号Ｖｉｎがハイ電位になると、リセット信号が出力され、パワー半導体素子２１０がオン状態に切り換わり、コレクタ電流は増加を開始し、コレクタ電圧は略０Ｖになってから増加を開始する。ここで、リセット部２４０は、一例として、パワー半導体素子２１０をオンさせる制御信号が入力されてから、パワー半導体素子２１０がオン状態となるまでの時間よりも長い時間の間、リセット信号を出力する。

これにより、リセット信号がハイ電位からロー電位になった時点で、パワー半導体素子２１０は、既にオン状態に移行し、コレクタ電圧を閾値以下の電圧に低減させることができる。したがって、過電圧検出部１３０が、パワー半導体素子２１０のオン状態への切り換わりの時点で過電圧を検出しても、リセット信号がハイ電位を継続させ、リセット部２４０がリセット信号をロー電位にしてラッチ部２５０が動作を開始させた時点では、コレクタ電圧が閾値以下なので、ラッチ部２５０は、ロー電位の遮断信号の出力を継続する。

そして、過電圧が検出されないまま、制御信号Ｖｉｎが再びロー電位になると、当該ロー電位がパワー半導体素子２１０のゲート電位となるので、パワー半導体素子２１０はオフ状態に切り換わる。これにより、図１で説明した点火動作が実行され、コレクタ電流は略０Ａ、コレクタ電圧は電源の出力電位に戻る。なお、コレクタ電圧は、点火動作として、瞬時的に高電圧になってから電源の出力電位に戻る。以上が、図９の制御信号Ｖｉｎに「正常」と示した範囲の半導体装置２００の動作である。

次に、パワー半導体素子２１０に過電圧が発生した例を説明する。この場合、制御信号Ｖｉｎがハイ電位になった状態までは、説明したとおり、リセット信号が出力され、パワー半導体素子２１０がオン状態に切り換わり、コレクタ電流は増加を開始し、コレクタ電圧は略０Ｖになってから増加を開始する。

ここで、パワー半導体素子２１０のコレクタ端子側に異常が発生し、コレクタ電圧が上昇を継続すると、コレクタ電流も増加を継続し、パワー半導体素子２１０の温度が上昇する。そして、コレクタ電圧が閾値を超えて過電圧となった場合、過電圧検出部２３０は、過電圧を検出し、ラッチ部２５０は遮断信号を出力する。これにより、パワー半導体素子２１０はオフ状態に切り換わる。これにより、図１で説明した点火動作が実行され、コレクタ電流は略０Ａ、コレクタ電圧は電源の出力電圧に戻る。

コレクタ電流およびコレクタ電圧が元に戻ってから、制御信号Ｖｉｎがロー電位になると、ラッチ部２５０への電源供給が遮断されるので、遮断信号がロー電位となり、初期状態に復帰する。以上が、図９の制御信号Ｖｉｎに「過電圧発生」と示した範囲の半導体装置２００の動作である。以上のように、本実施形態に係る半導体装置２００は、電源電圧を入力する端子および温度検知素子を備えることなく、パワー半導体素子２１０に加わる過電圧を検出し、パワー半導体素子２１０をオフ状態へと切り換えることができる。したがって、半導体装置２００は、チップ面積を増加させずにワンチップ化することができる。また、半導体装置２００は、温度検知部を有さないので、温度検知部による誤検知の影響を除外できる。

以上の本実施形態に係る半導体装置２００は、パワー半導体素子２１０および遮断部２２０をｎチャネル型のＭＯＳＦＥＴにして動作させる例を説明した。このような半導体装置２００を基板に形成する場合、当該ｎチャネル型のスイッチ素子を略同一の配置で形成することが好ましい。例えば、縦型半導体スイッチを基板に形成する場合、基板の一方の面にコレクタ端子が形成され、他方の面にゲート端子およびエミッタ端子が形成される。一例として、パワー半導体素子２１０は、基板の第１面側に設けられた、第１端子側のコレクタ端子、基板の第２面側に設けられたゲート端子、並びに、基板の第２面側に設けられた、第２端子側のエミッタ端子を有する。

この場合、基板の第２面側はｎ導電型である。したがって、遮断部２２０は、基板の第２面側に形成されたｎチャネル型ＭＯＳＦＥＴであることが望ましい。この場合、基板の第２面側はｎ導電型である。したがって、遮断部２２０は、基板の第２面側に形成されたｎチャネル型のＭＯＳＦＥＴであることが望ましい。即ち、遮断部２２０は、基板の第２面側に設けられることが望ましい。

なお、過電圧検出部２３０が、図５に示すように、デプレッション型ＭＯＳＦＥＴ３４０を有する場合、当該デプレッション型ＭＯＳＦＥＴ３４０も、同様の配置に形成されてよい。この場合、デプレッション型ＭＯＳＦＥＴ３４０のドレイン端子は、パワー半導体素子２１０のコレクタ端子に接続される。したがって、過電圧検出部２３０は、基板の第１面側に設けられた、パワー半導体素子２１０のコレクタ端子と接続される基板の第２面側に設けられたドレイン端子と、基板の第２面側に設けられたゲート端子およびソース端子とを含み、ゲート端子およびソース端子が電気的に接続された半導体素子を有することになる。

以上のように、本実施形態に係る半導体装置２００が基板に形成された例を、図１０を用いて説明する。図１０は、本実施形態に係る半導体装置２００が形成された基板７００の一部の構成例を示す。図１０は、半導体装置２００に設けられたパワー半導体素子２１０およびｎチャネル型のＭＯＳＦＥＴで形成された遮断部２２０の断面構造の一例を示す。即ち、パワー半導体素子２１０は、基板７００の第１面側に設けられたコレクタ端子１１６と、基板７００の第２面側に設けられたゲート端子１１２およびエミッタ端子１１４とを有する。ｎチャネル型のＭＯＳＦＥＴで形成された遮断部２２０は、基板７００の第２面側にソース電極１２３およびドレイン電極１２４を有する。半導体装置２００は、ゲート端子１１２に入力する制御信号に応じて、エミッタ端子１１４およびコレクタ端子１１６の間の縦方向（Ｚ方向）の電気的な接続および切断を切り換える。

半導体装置２００は、基板７００に形成される。基板７００は、ｐ＋層領域７１０の第２面側にｎ層領域７２０が設けられる。基板７００は、一例として、シリコン基板である。基板７００は、例えば、ボロン等をドープしたｐ型基板の第２面側に、リンまたはヒ素等の不純物を注入することで、ｎ層領域７２０が形成される。図１０は、基板７００の−Ｚ方向に向く面を第１面とし、当該第１面をＸＹ面に略平行な面とした例を示す。また、図１０は、半導体装置２００の当該第１面に対して略垂直なＸＺ面における断面の構成例を示す。基板７００のｐ＋層領域７１０側には、コレクタ端子１１６が形成される。なお、基板７００の第１面側には、コレクタ電極が更に形成されてもよい。

ｎ層領域７２０には、第１ウェル領域７２２と、第２ウェル領域７２４と、第３ウェル領域７２６と、第４ウェル領域７２７と、第５ウェル領域７２８がそれぞれ形成される。第１ウェル領域７２２は、パワー半導体素子２１０のエミッタ領域が形成される。第１ウェル領域７２２は、ｎ層領域７２０に複数形成される。第１ウェル領域７２２は、一例として、導電型のｐ＋領域として形成され、当該ｐ＋領域にｎ＋領域であるエミッタ領域が形成される。第１ウェル領域７２２は、エミッタ領域と共に、エミッタ端子１１４が接続される。なお、第１ウェル領域７２２は、一例として、第１ウェル領域７２２よりも不純物濃度が低いｐ領域が隣接して形成されてもよい。

第２ウェル領域７２４は、第１ウェル領域７２２より基板７００の端部側において、第１ウェル領域７２２とは電気的に絶縁されて形成される。第２ウェル領域７２４は、例えば、基板７００の第２面側において、第１ウェル領域７２２が形成される領域を囲うように形成される。第２ウェル領域７２４は、一例として、リング形状に形成される。第２ウェル領域７２４は、一例として、導電性のｐ＋領域として形成される。第２ウェル領域７２４は、周囲を囲うｎ層領域７２０とｐｎ接合による空乏層を形成し、基板７００に加わる高電圧等に起因するキャリアが第１ウェル領域７２２側に流れることを防止する。第３ウェル領域７２６は、基板７００の外周に形成され、コレクタ端子１１６と電気的に接続される。

第４ウェル領域７２７は、パワー半導体素子２１０以外のトランジスタ素子などが形成される領域である。第４ウェル領域７２７は、一例として、導電性のｐ＋領域として形成される。当該ｐ＋領域に、遮断部２２０であるｎチャネル型のＭＯＳＦＥＴを構成するｎ＋領域であるソース領域およびドレイン領域が形成される。また、ソース領域およびドレイン領域の間に、遮断部２２０のゲートが形成される。第５ウェル領域７２８は、第４ウェル領域７２７を囲むように形成される。第５ウェル領域７２８は、一例として、導電性のｐ＋領域として形成される。第４ウェル領域７２７は、一例として、第５ウェル領域７２８よりも不純物濃度が低く形成されてもよい。

ｎ層領域７２０の第２面には、第１絶縁膜７３０と、第２絶縁膜７４０と、半導体膜７５０と、ゲート電極７６０と、第３絶縁膜７７０と、エミッタ電極７８０と、電極部７８４と、が積層されて形成される。第１絶縁膜７３０および第２絶縁膜７４０は、ｎ層領域７２０の第２面側に形成される。第１絶縁膜７３０および第２絶縁膜７４０は、例えば、酸化膜を含む。第１絶縁膜７３０および第２絶縁膜７４０は、一例として、酸化シリコンを含む。第２絶縁膜７４０は、第１絶縁膜７３０に接し、第１絶縁膜７３０よりも薄く形成される。

半導体膜７５０は、第１絶縁膜７３０および第２絶縁膜７４０の上面に形成され、一端がエミッタ電極７８０に、他端が第３ウェル領域７２６に接続される。半導体膜７５０は、一例として、ポリシリコンで形成される。半導体膜７５０は、抵抗および／またはダイオード等が形成されてよい。即ち、半導体膜７５０は、ゲート端子１１２およびエミッタ端子１１４の間に形成される。

ゲート電極７６０は、ゲート端子１１２に接続される。なお、ゲート電極７６０およびｎ層領域７２０の間には、ゲート絶縁膜７６２が形成される。第３絶縁膜７７０は、当該第３絶縁膜７７０が形成された後に積層されるエミッタ電極７８０および電極部７８４を、電気的に絶縁する。第３絶縁膜７７０は、一例として、ホウ素燐シリカガラス（ＢＰＳＧ）である。また、第３絶縁膜７７０は、エッチングにより基板７００の一部を露出させ、コンタクトホールを形成する。

エミッタ電極７８０は、第１ウェル領域７２２と接して形成される電極である。エミッタ電極７８０は、一例として、第３絶縁膜７７０が形成するコンタクトホールに形成される。エミッタ電極７８０は、一例として、半導体装置２００に複数の第１ウェル領域７２２が形成される場合、当該複数の第１ウェル領域７２２と接して形成される。また、エミッタ電極７８０の少なくとも一部は、一例として、エミッタ端子１１４である。また、エミッタ電極７８０の少なくとも一部は、電極パッドとして形成されてもよい。半導体装置２００がパッケージ等に収容される場合、エミッタ電極７８０の少なくとも一部は、当該パッケージに設けられる端子とワイヤボンディング等により電気的に接続される。

電極部７８４は、第３ウェル領域７２６および半導体膜７５０を電気的に接続する。電極部７８４は、一例として、第３絶縁膜７７０が形成するコンタクトホールに形成され、第３ウェル領域７２６と接する。

以上のように、図１０は、パワー半導体素子２１０および遮断部２２０をｎチャネル型のスイッチとして基板７００に形成された例を示す。したがって、パワー半導体素子２１０、および遮断部２２０を形成するプロセスのうち少なくとも一部を、共通にすることができ、半導体装置２００の製造プロセスを効率化することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 制御信号発生部、２０ 点火プラグ、３０ 点火コイル、３２ 一次コイル、３４ 二次コイル、４０ 電源、１００ 半導体装置、１０２ 制御端子、１０４ 第１端子、１０６ 第２端子、１０８ 第３端子、１１０ パワー半導体素子、１１２ ゲート端子、１１４ エミッタ端子、１１６ コレクタ端子、１２０ 遮断部、１２２ 抵抗、１２３ ソース電極、１２４ ドレイン電極、１３０ 過電圧検出部、１４０ リセット部、１５０ ラッチ部、２００ 半導体装置、２０２ 制御端子、２０４ 第１端子、２０６ 第２端子、２１０ パワー半導体素子、２２０ 遮断部、２２２ 抵抗、２３０ 過電圧検出部、２３２ 電圧入力部、２３４ 電源入力部、２３６ 検出信号出力部、２３８ 基準電位入力部、２４０ リセット部、２４２ 制御信号入力部、２４４ リセット信号出力部、２４６ 基準電位入力部、２５０ ラッチ部、２５２ セット信号入力部、２５４ リセット信号入力部、２５６ 制御信号入力部、２５８ 遮断信号出力部、２５９ 基準電位入力部、３１２ 抵抗、３１４ 抵抗、３１６ インバータ、３１８ インバータ、３２０ ツェナーダイオード、３３０ バッファ、３４０ デプレッション型ＭＯＳＦＥＴ、３５０ ツェナーダイオード、４１１ 抵抗、４１２ 抵抗、４１３ インバータ、４１４ インバータ、４１５ 抵抗、４１６ キャパシタ、４１７ インバータ、５１２ インバータ、５１４ 第１ＮＡＮＤ回路、５１６ 第２ＮＡＮＤ回路、５１８ 第３ＮＡＮＤ回路、７００ 基板、７１０ ｐ＋層領域、７２０ ｎ層領域、７２２ 第１ウェル領域、７２４ 第２ウェル領域、７２６ 第３ウェル領域、７２７ 第４ウェル領域、７２８ 第５ウェル領域、７３０ 第１絶縁膜、７４０ 第２絶縁膜、７５０ 半導体膜、７６０ ゲート電極、７６２ ゲート絶縁膜、７７０ 第３絶縁膜、７８０ エミッタ電極、７８４ 電極部、１０００ 点火装置、２０００ 点火装置

Claims (6)

1. 制御信号に応じてゲートが制御されるパワー半導体素子と、
   前記パワー半導体素子のコレクタ端子側の電圧が過電圧となったことを検出する過電圧検出部と、
   前記過電圧が検出されたことに応じて、前記パワー半導体素子のゲートをオフ電圧へと制御する遮断部と、
   前記パワー半導体素子をオンさせる前記制御信号が入力されたことに応じて、予め定められた期間の間、リセット信号を出力するリセット部と、
   前記リセット信号に応じてリセットされ、前記過電圧が検出されたことをラッチするラッチ部と、
   を備え、
   前記遮断部は、前記ラッチ部が前記過電圧の検出をラッチしたことに応じて、前記パワー半導体素子のゲートをオフ電圧へと制御し、
   前記リセット部は、前記パワー半導体素子をオンさせる前記制御信号が入力されてから、前記パワー半導体素子がオンとなるまでの時間よりも長い時間の間、前記リセット信号を出力し、
   前記過電圧検出部は、前記パワー半導体素子のゲートに電源端子が接続されて前記制御信号がハイ電位となることに応じて動作するインバータまたはコンパレータを有する半導体装置。
2. 前記遮断部は、前記過電圧が検出されたことに応じて、前記パワー半導体素子のゲートをプルダウンする請求項１に記載の半導体装置。
3. 前記過電圧検出部は、前記過電圧の基準となる閾値電圧を生成するためのツェナーダイオード、デプレッション型ＭＯＳＦＥＴ、およびインバータの少なくとも１つを有する請求項１または２に記載の半導体装置。
4. 前記パワー半導体素子は、基板の第１面側に設けられたコレクタ端子、並びに前記基板の第２面側に設けられたゲート端子およびエミッタ端子を有し、
   前記過電圧検出部は、前記基板の前記第１面側に設けられた、前記パワー半導体素子のコレクタ端子と接続される前記基板の前記第２面側に設けられたドレイン端子と、前記基板の前記第２面側に設けられたゲート端子およびソース端子とを含み、前記ゲート端子および前記ソース端子が電気的に接続された半導体素子を有する
   請求項１から３のいずれか一項に記載の半導体装置。
5. 前記パワー半導体素子は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）または縦型ＭＯＳＦＥＴである請求項１から４のいずれか一項に記載の半導体装置。
6. 当該半導体装置は、前記制御信号に応じて点火コイルに流れる電流を制御するイグナイタである請求項１から５のいずれか一項に記載の半導体装置。

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