JP6634752B2 - デバイス - Google Patents

デバイス Download PDF

Info

Publication number
JP6634752B2
JP6634752B2 JP2015182867A JP2015182867A JP6634752B2 JP 6634752 B2 JP6634752 B2 JP 6634752B2 JP 2015182867 A JP2015182867 A JP 2015182867A JP 2015182867 A JP2015182867 A JP 2015182867A JP 6634752 B2 JP6634752 B2 JP 6634752B2
Authority
JP
Japan
Prior art keywords
semiconductor switch
control signal
circuit
voltage
power semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015182867A
Other languages
English (en)
Other versions
JP2017059979A (ja
Inventor
三浦　英生
英生 三浦
繁美 宮沢
繁美 宮沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015182867A priority Critical patent/JP6634752B2/ja
Priority to US15/216,704 priority patent/US9765749B2/en
Publication of JP2017059979A publication Critical patent/JP2017059979A/ja
Application granted granted Critical
Publication of JP6634752B2 publication Critical patent/JP6634752B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
    • F02P3/00—Other installations
    • F02P3/02—Other installations having inductive energy storage, e.g. arrangements of induction coils
    • F02P3/04—Layout of circuits
    • F02P3/05—Layout of circuits for control of the magnitude of the current in the ignition coil
    • F02P3/051—Opening or closing the primary coil circuit with semiconductor devices
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
    • F02P3/00—Other installations
    • F02P3/02—Other installations having inductive energy storage, e.g. arrangements of induction coils
    • F02P3/04—Layout of circuits
    • F02P3/0407—Opening or closing the primary coil circuit with electronic switching means
    • F02P3/0435—Opening or closing the primary coil circuit with electronic switching means with semiconductor devices
    • F02P3/0442—Opening or closing the primary coil circuit with electronic switching means with semiconductor devices using digital techniques
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
    • F02P3/00—Other installations
    • F02P3/02—Other installations having inductive energy storage, e.g. arrangements of induction coils
    • F02P3/04—Layout of circuits
    • F02P3/05—Layout of circuits for control of the magnitude of the current in the ignition coil
    • F02P3/051—Opening or closing the primary coil circuit with semiconductor devices
    • F02P3/053—Opening or closing the primary coil circuit with semiconductor devices using digital techniques
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
    • F02P3/00—Other installations
    • F02P3/02—Other installations having inductive energy storage, e.g. arrangements of induction coils
    • F02P3/04—Layout of circuits
    • F02P3/055—Layout of circuits with protective means to prevent damage to the circuit, e.g. semiconductor devices or the ignition coil
    • F02P3/0552—Opening or closing the primary coil circuit with semiconductor devices
    • F02P3/0554—Opening or closing the primary coil circuit with semiconductor devices using digital techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Description

本発明は、デバイスに関する。
従来、内燃機関の点火等に用いられる半導体装置は、大電力を取り扱うパワー半導体デバイスとＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路による集積回路とを一体にしたワンチップイグナイタとして形成していた（例えば、特許文献１〜３参照）。
特許文献１ 特開２００２−９６０２号公報
特許文献２ 特開２０００−２９９９２７号公報
特許文献３ 特表２０１４−５２２６１２号公報
しかしながら、このようなワンチップイグナイタを形成する場合、半導体基板上にＮチャネルＭＯＳ ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）およびＰチャネルＭＯＳ ＦＥＴの異なる種類のトランジスタ素子を形成することになり、製造プロセスが複雑になり、また、コストが高くなっていた。したがって、簡便な製造プロセスで、かつ、低コストでワンチップイグナイタを形成することが望まれていた。
本発明の第１の態様においては、パワー半導体スイッチをスイッチングするデバイスであって、ゲートに入力される第１制御信号に応じてオンまたはオフにされ、オンされると、パワー半導体スイッチのスイッチングを制御するスイッチング制御信号のハイ電圧をパワー半導体スイッチのゲートに供給する第１半導体スイッチと、第１半導体スイッチをオンさせる第１制御信号を昇圧する昇圧回路と、スイッチング制御信号がハイ電圧となったことに応じて、スイッチング制御信号を昇圧回路により昇圧した第１制御信号を第１半導体スイッチに供給する制御回路とを備えるデバイスを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る点火装置１０００の構成例を示す。 本実施形態に係る点火装置１０００の一例を示す。 本実施形態に係る点火装置２０００の構成例を示す。 本実施形態に係る昇圧回路２３０の構成例を示す。 本実施形態に係る遮断回路２２２の構成例を示す。 本実施形態に係る点火装置２０００の動作波形の一例を示す。 本実施形態に係るワンチップデバイス５００の構成例を示す。 本実施形態に係るワンチップデバイス５００の断面図の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る点火装置１０００の構成例を示す。点火装置１０００は、自動車等の内燃機関等に用いられる点火プラグを点火する。本実施形態において、点火装置１０００が自動車のエンジンに搭載される例を説明する。点火装置１０００は、制御信号発生部１０と、点火プラグ２０と、点火コイル３０と、電源４０と、パワー半導体スイッチ５０と、デバイス１００と、を備える。
制御信号発生部１０は、パワー半導体スイッチ５０のオンおよびオフの切り換えを制御するスイッチング制御信号を発生し、デバイス１００に供給する。制御信号発生部１０は、例えば、点火装置１０００が搭載される自動車のエンジンコントロールユニット（ＥＣＵ）の一部または全部である。制御信号発生部１０がスイッチング制御信号をデバイス１００に供給することにより、点火装置１０００は点火プラグ２０の点火動作を開始する。
点火プラグ２０は、放電により電気的に火花を発生させる。点火プラグ２０は、内燃機関に設けられてよく、この場合、燃焼室の混合気等の燃焼ガスを点火する。点火プラグ２０は、例えば、シリンダの外部からシリンダ内部の燃焼室まで貫通する貫通孔に設けられ、当該貫通孔を封止するように固定される。この場合、点火プラグ２０の一端は燃焼室内に露出され、他端はシリンダ外部から電気信号を受け取る。
点火コイル３０は、点火プラグに電気信号を供給する。点火コイル３０は、点火プラグ２０を放電させる高電圧を電気信号として供給する。点火コイル３０は、変圧器として機能してよく、例えば、一次コイル３２および二次コイル３４を有するイグニッションコイルである。一次コイル３２および二次コイル３４の一端は、電気的に接続される。一次コイル３２は、二次コイル３４よりも巻き線数が少なく、二次コイル３４とコアを共有する。二次コイル３４は、一次コイル３２に発生する起電力に応じて、起電力（相互誘導起電力）を発生させる。二次コイル３４は、他端が点火プラグ２０と接続され、発生させた起電力を点火プラグ２０に供給して放電させる。
電源４０は、点火コイル３０に電圧を供給する。電源４０は、例えば、一次コイル３２および二次コイル３４の一端に予め定められた定電圧を供給する。
パワー半導体スイッチ５０は、点火コイル３０の一次コイル３２の他端および基準電位の間の導通および非導通を切り換え、一次コイル３２に起電力（自己誘導起電力）を発生させる。パワー半導体スイッチ５０は、例えば、デバイス１００から供給されるオン電圧に応じて一次コイル３２および基準電位の間を導通させ、オフ電圧に応じて一次コイル３２および基準電位の間を非導通にさせる。パワー半導体スイッチ５０は、一例として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。この場合、デバイス１００は、パワー半導体スイッチ５０にゲート電圧を供給することになる。
デバイス１００は、パワー半導体スイッチ５０をスイッチングする。デバイス１００は、入力端子１０２と、出力端子１０４と、基準電位端子１０６と、ドライブ回路１１０と、診断回路１２０と、抵抗１３０と、を有する。入力端子１０２は制御信号発生部１０と接続され、出力端子１０４はパワー半導体スイッチ５０と接続され、基準電位端子１０６は基準電位と接続される。ここで、基準電位は、自動車の制御システムにおける基準電位でよく、また、自動車内におけるデバイス１００に対応する基準電位でもよい。基準電位は、パワー半導体スイッチ５０をオフにするロー電圧でもよく、一例として、０Ｖである。
ドライブ回路１１０は、パワー半導体スイッチ５０にオン電圧およびオフ電圧のいずれかを供給する。ドライブ回路１１０は、例えば、制御信号発生部１０から入力されるスイッチング制御信号のハイ電圧に応じて、パワー半導体スイッチ５０にオン電圧を供給する。また、ドライブ回路１１０は、スイッチング制御信号のロー電圧に応じて、パワー半導体スイッチ５０にオフ電圧を供給する。また、ドライブ回路１１０は、診断回路１２０から受け取るオフ電圧に応じて、パワー半導体スイッチ５０にオフ電圧を供給してもよい。ドライブ回路１１０は、ＮＡＮＤ回路１１２と、第１半導体スイッチ１１４と、第２半導体スイッチ１１６と、を含む。
ＮＡＮＤ回路１１２は、２つの入力信号がハイ電圧の場合にロー電圧を出力し、２つの入力信号の少なくとも一方がロー電圧の場合にハイ電圧を出力する否定論理積を実行する。図１は、ＮＡＮＤ回路１１２が、入力端子１０２から入力されるスイッチング制御信号を一方の入力信号として入力し、診断回路１２０の出力信号を他方の入力信号として入力する例を示す。ＮＡＮＤ回路１１２は、２つの入力信号に応じた出力信号を、第１半導体スイッチ１１４および第２半導体スイッチ１１６の制御信号として供給する。
第１半導体スイッチ１１４は、ＮＡＮＤ回路１１２から受け取る制御信号に応じて、入力端子１０２および出力端子１０４の間を電気的に接続するか否かを切り換える。図１は、第１半導体スイッチ１１４がＰ型のチャネル（多数キャリア、即ち正孔）を形成するＰＭＯＳトランジスタで構成される例を示す。この場合、第１半導体スイッチ１１４は、コレクタ端子が入力端子１０２に接続され、エミッタ端子が抵抗１３０を介して出力端子１０４に接続され、ゲートに入力するロー電圧（ハイ電圧）に応じて、入力端子１０２および出力端子１０４の間を電気的に接続（切断）する。
第２半導体スイッチ１１６は、ＮＡＮＤ回路１１２から受け取る制御信号に応じて、オンまたはオフを切り換える。図１は、第２半導体スイッチ１１６がＮ型のチャネル（即ち電子）を形成するＮＭＯＳトランジスタで構成される例を示す。この場合、第２半導体スイッチ１１６は、コレクタ端子が第１半導体スイッチ１１４のエミッタ端子に接続され、エミッタ端子が診断回路１２０を介して基準電位端子１０６に接続され、ゲートに入力するロー電圧（ハイ電圧）に応じて、第１半導体スイッチ１１４のエミッタ端子および基準電位端子１０６の間を電気的に切断（接続）する。
即ち、第２半導体スイッチ１１６は、ゲートに入力される制御信号に応じて、オンまたはオフにされ、第１半導体スイッチ１１４がオン（オフ）にされるとオフ（オン）となる。このように、制御信号がハイ電圧になったことに応じて、第１半導体スイッチ１１４がオンに、第２半導体スイッチ１１６がオフに、それぞれ切り換わり、ドライブ回路１１０は、パワー半導体スイッチ５０のゲートにスイッチング制御信号のハイ電圧を供給する。また、制御信号がロー電圧になったことに応じて、第１半導体スイッチ１１４がオフに、また、第２半導体スイッチ１１６がオンに、それぞれ切り換わり、ドライブ回路１１０は、パワー半導体スイッチ５０のゲートに基準電位のロー電圧を供給する。
診断回路１２０は、入力端子１０２に入力するスイッチング制御信号を診断し、診断結果が異常となったことに応じて、パワー半導体スイッチ５０をオフにする。また、診断回路１２０は、パワー半導体スイッチ５０をオフにする場合、点火プラグ２０を放電させる起電力を二次コイル３４に発生させない程度に、パワー半導体スイッチ５０のコレクタ電流を徐々に減少させる。診断回路１２０は、遮断回路１２２と、第３半導体スイッチ１２４と、抵抗１２６と、を含む。
遮断回路１２２は、スイッチング制御信号のハイ電圧の継続時間を検出し、当該ハイ電圧が基準時間または予め定められた時間以下の継続時間でオフ電圧に切り換わる場合、スイッチング制御信号が正常と診断してドライブ回路１１０の動作を継続させる。例えば、遮断回路１２２の診断結果が正常である場合、当該遮断回路１２２は、ＮＡＮＤ回路１１２の他方の入力信号としてハイ電圧を供給する。これにより、ＮＡＮＤ回路１１２は、一方の入力信号であるスイッチング制御信号がハイ電圧（ロー電圧）の場合に、ロー電圧（ハイ電圧）を出力する。即ち、遮断回路１２２は、スイッチング制御信号が正常と診断した場合、当該スイッチング制御信号に応じてパワー半導体スイッチ５０をオンまたはオフにさせる動作をドライブ回路１１０に実行させる。
また、遮断回路１２２は、スイッチング制御信号のハイ電圧の継続時間を検出し、当該ハイ電圧が基準時間または予め定められた時間を超えて継続することに応じて、スイッチング制御信号が異常と診断する。例えば、遮断回路１２２の診断結果が異常である場合、当該遮断回路１２２は、ＮＡＮＤ回路１１２の他方の入力信号としてロー電圧を供給する。これにより、ＮＡＮＤ回路１１２は、一方の入力信号であるスイッチング制御信号がハイ電圧およびロー電圧のいずれであってもハイ電圧を出力するので、遮断回路１２２は、パワー半導体スイッチ５０をオフにすることができる。また、遮断回路１２２は、診断結果に応じたハイ電圧およびロー電圧を、第３半導体スイッチ１２４に供給する。なお、遮断回路１２２は、一例として、最終段にＮＯＴ回路を含む。
第３半導体スイッチ１２４は、遮断回路１２２から受け取るオン電圧およびオフ電圧に応じて、オンまたはオフを切り換える。図１は、第３半導体スイッチ１２４がＮＭＯＳトランジスタで構成される例を示す。この場合、第３半導体スイッチ１２４は、コレクタ端子が第２半導体スイッチ１１６のエミッタ端子に接続され、エミッタ端子が基準電位端子１０６に接続され、ゲートに入力するロー電圧（ハイ電圧）に応じて、第２半導体スイッチ１１６のエミッタ端子および基準電位端子１０６の間を電気的に切断（接続）する。
即ち、第３半導体スイッチ１２４は、遮断回路１２２の診断結果が正常である場合、当該遮断回路１２２からハイ電圧を受け取って、第２半導体スイッチ１１６のエミッタ端子および基準電位端子１０６の間を電気的に接続する。これにより、第３半導体スイッチ１２４は、診断結果が正常である場合、ドライブ回路１１０にスイッチング制御信号に応じた動作を実行させる。
また、第３半導体スイッチ１２４は、遮断回路１２２の診断結果が異常である場合、当該遮断回路１２２からロー電圧を受け取って、第２半導体スイッチ１１６のエミッタ端子および基準電位端子１０６の間を電気的に切断する。これにより、第３半導体スイッチ１２４は、診断結果が異常であることに応じて遮断回路１２２がパワー半導体スイッチ５０をオフにさせても、パワー半導体スイッチ５０のゲートの電荷が第２半導体スイッチ１１６を介して基準電位へと直接通過することを防止する。
抵抗１２６は、一端が抵抗１３０を介して出力端子１０４に接続され、他端が基準電位端子１０６に接続される。即ち、抵抗１２６は、遮断回路１２２がパワー半導体スイッチ５０をオフにさせた場合、パワー半導体スイッチ５０のゲートに蓄積された電荷を、抵抗１３０を介して基準電位へと流す。ここで、パワー半導体スイッチ５０のゲートに蓄積された電荷は、当該パワー半導体スイッチ５０のゲート容量と、抵抗１２６および抵抗１３０で定まる時定数で基準電位へと流れる。
なお、当該電荷が急峻に流れてしまうと、点火プラグ２０を放電させる起電力を二次コイル３４に発生させてしまうので、抵抗１２６は、予め定められた値以上の抵抗値を有し、点火プラグ２０の放電を防止できる程度の時定数で当該電荷を緩やかに流す。このように、抵抗１２６は、パワー半導体スイッチ５０のゲートに蓄積された電荷を徐々に基準電位へと流し、パワー半導体スイッチ５０を緩やかにオフ状態へと移行させる。
抵抗１３０は、一端が第１半導体スイッチ１１４のエミッタ端子に接続され、他端が出力端子１０４に接続される。抵抗１３０は、抵抗１２６よりも低い抵抗値を有する。抵抗１３０は、パワー半導体スイッチ５０をオン状態にする場合、オン電圧を第１半導体スイッチ１１４からパワー半導体スイッチ５０のゲートへと供給する。
また、パワー半導体スイッチ５０がオフ状態へと移行する場合に、パワー半導体スイッチ５０のゲートに蓄積された電荷を基準電位へと流す。抵抗１３０は、第２半導体スイッチ１１６および第３半導体スイッチ１２４がオン状態の場合、当該電荷を速やかに基準電位へと流し、点火プラグ２０を放電させる起電力を二次コイル３４に発生させる。また、抵抗１３０は、第２半導体スイッチ１１６および第３半導体スイッチ１２４がオフ状態の場合、抵抗１２６を介して当該電荷を基準電位へと流す。
以上の本実施形態に係るデバイス１００は、入力端子１０２から入力されるスイッチング制御信号に応じて、パワー半導体スイッチ５０に適切なオン電圧およびオフ電圧のいずれかを出力端子１０４からパワー半導体スイッチ５０に供給する。このようなデバイス１００を備える点火装置１０００の動作を、次に説明する。
図２は、本実施形態に係る点火装置１０００の動作波形の一例を示す。図２は、横軸が時間を示し、縦軸が電圧値または電流値を示す。図２において、Ｖｉｎで示す波形は、制御信号発生部１０が出力するスイッチング制御信号を示す。図２は、スイッチング制御信号Ｖｉｎが、「正常」と示す２つの正常動作波形を有し、当該２つの正常動作波形の間に、「ＯＮ固定」と示す異常動作の波形を有する例を示す。
また、図２は、パワー半導体スイッチ５０のゲート電圧をＶｇ、コレクタ電流をＩｃ、コレクタ電圧をＶｃとして、それぞれの時間波形の一例を示す。また、図２は、遮断回路１２２が出力段にＮＯＴ回路（インバータ回路）を含む場合に、当該ＮＯＴ回路の入力電圧を「診断出力」とし、当該ＮＯＴ回路の出力電圧を「ＮＯＴ出力」として、それぞれの時間波形の一例を示す。また、図２は、ＮＡＮＤ回路１１２の出力電圧をＮＡＮＤ、第１半導体スイッチ１１４のオンおよびオフ状態をＭ１、第２半導体スイッチ１１６のオンおよびオフ状態をＭ２、第３半導体スイッチ１２４のオンおよびオフ状態をＭ３として、それぞれの時間波形の一例を示す。
スイッチング制御信号Ｖｉｎがハイ電圧となり、かつ、正常動作の範囲である場合、遮断回路１２２の出力（ＮＯＴ出力）はハイ電圧であり、当該ハイ電圧を受け取る第３半導体スイッチ１２４はオン状態となる。また、スイッチング制御信号Ｖｉｎのハイ電圧および遮断回路１２２のハイ電圧を受け取るＮＡＮＤ回路１１２は、ロー電圧を出力する。また、ＮＡＮＤ回路１１２のロー電圧により、第１半導体スイッチ１１４はオン状態となり、第２半導体スイッチ１１６はオフ状態となる。
これにより、パワー半導体スイッチ５０のゲートにはオン電圧が供給され、電源４０から点火コイル３０の一次コイル３２を介してコレクタ電流Ｉｃが流れる。なお、コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔは、一次コイル３２のインダクタンスおよび電源４０の供給電圧に応じて定まり、予め定められた（または設定された）電流値まで増加する。例えば、コレクタ電流Ｉｃは、数Ａ、十数Ａ、または数十Ａ程度まで増加する。
そして、スイッチング制御信号Ｖｉｎがロー電圧となると、ＮＡＮＤ回路１１２は、ハイ電圧を出力する。ＮＡＮＤ回路１１２のハイ電圧により、第１半導体スイッチ１１４はオフ状態となり、第２半導体スイッチ１１６はオン状態となる。即ち、パワー半導体スイッチ５０のゲートにはオフ電圧が供給され、当該パワー半導体スイッチ５０のゲートに蓄積された電荷は第２半導体スイッチ１１６および第３半導体スイッチ１２４を介して基準電位に流れるので、コレクタ電流Ｉｃは急激に減少する。
コレクタ電流Ｉｃの急激な減少により、一次コイル３２の両端電圧は、自己誘電起電力により急激に増加し、二次コイル３４の両端電圧に数十ｋＶ程度に至る誘導起電力を発生させる。点火装置１０００は、このような二次コイル３４の電圧を点火プラグ２０に供給することにより、点火プラグ２０を放電させて燃焼ガスを点火する。以上のように、本実施形態に係るデバイス１００は、入力端子１０２から入力されるスイッチング制御信号に応じて、パワー半導体スイッチ５０に適切なオン電圧およびオフ電圧を供給することができ、点火装置１０００は、正常動作と診断されるスイッチング制御信号において、点火プラグ２０の点火動作を実行できる。
一方、スイッチング制御信号Ｖｉｎがロー電圧に切り換わらずに、ハイ電圧が継続する場合、パワー半導体スイッチ５０のゲートは、オン電圧の供給が継続し、コレクタ電流Ｉｃが更に増加する。パワー半導体スイッチ５０によっては、コレクタ電流Ｉｃが飽和する領域まで増加することもあり、図２の動作波形は、当該飽和が生じた例を示す。そして、スイッチング制御信号Ｖｉｎのハイ電圧が基準時間を超えて継続する場合、遮断回路１２２は、スイッチング制御信号が異常と診断してロー電圧を出力する（ＮＯＴ出力）。
これにより、スイッチング制御信号Ｖｉｎのハイ電圧および遮断回路１２２のロー電圧を受け取るＮＡＮＤ回路１１２は、ハイ電圧を出力する。ＮＡＮＤ回路１１２のハイ電圧により、第１半導体スイッチ１１４はオフ状態となり、第２半導体スイッチ１１６はオン状態となる。また、遮断回路１２２のロー電圧を受け取る第３半導体スイッチ１２４は、オフ状態となる。即ち、パワー半導体スイッチ５０のゲートにはオフ電圧が供給され、当該パワー半導体スイッチ５０のゲートに蓄積された電荷は抵抗１３０および抵抗１２６を介して基準電位に流れるので、コレクタ電流Ｉｃは緩やかに減少する。
したがって、本実施形態に係るデバイス１００は、スイッチング制御信号を異常と診断した場合、コレクタ電流Ｉｃが飽和する程度まで増加しても、コレクタ電流Ｉｃを緩やかに減少させて点火プラグ２０の放電を防止することができる。即ち、デバイス１００は、入力端子１０２から入力されるスイッチング制御信号に応じて、パワー半導体スイッチ５０に適切なオン電圧およびオフ電圧を供給することができ、点火装置１０００は、異常動作と診断されるスイッチング制御信号において、点火プラグ２０の点火動作を停止できる。
以上、説明した本実施形態に係るデバイス１００は、ＰＭＯＳトランジスタの第１半導体スイッチ１１４と、ＮＭＯＳトランジスタの第２半導体スイッチ１１６および第３半導体スイッチ１２４とを有する例を説明した。これに代えて、デバイス１００は、ＮＭＯＳトランジスタの第１半導体スイッチ１１４と、ＰＭＯＳトランジスタの第２半導体スイッチ１１６および第３半導体スイッチ１２４とを有しても、原理上動作する。
しかしながら、いずれの構成においても、異なる種類のトランジスタを有することになるので、当該デバイス１００をワンチップにする場合、製造プロセスが複雑になり、また、コストが高くなってしまう。また、例えば、デバイス１００において、単に同種の複数のトランジスタを用いた場合、トランジスタの閾値電圧の分だけオン電圧が低下してしまい、パワー半導体スイッチ５０に適切なオン電圧を供給することが困難になってしまう。
そこで、本実施形態に係るデバイス２００は、昇圧回路および同種の複数のトランジスタを有することで、図１および図２で説明したデバイス１００の動作と同様の動作を実行する。このようなデバイス２００を備える点火装置２０００について、図３を用いて説明する。
図３は、本実施形態に係る点火装置２０００の構成例を示す。図３に示す点火装置２０００において、図１に示された本実施形態に係る点火装置１０００の動作と略同一のものには同一の符号を付け、説明を省略する。点火装置２０００は、制御信号発生部１０と、点火プラグ２０と、点火コイル３０と、電源４０と、パワー半導体スイッチ５０と、デバイス２００と、を備える。なお、制御信号発生部１０、点火プラグ２０、点火コイル３０、電源４０、およびパワー半導体スイッチ５０については説明を省略する。
デバイス２００は、パワー半導体スイッチ５０をスイッチングする。デバイス２００は、入力端子２０２と、出力端子２０４と、基準電位端子２０６と、ドライブ回路２１０と、診断回路２２０と、を有する。入力端子２０２は制御信号発生部１０と接続され、出力端子２０４はパワー半導体スイッチ５０と接続され、基準電位端子２０６は基準電位と接続される。
ドライブ回路２１０は、パワー半導体スイッチ５０にオン電圧およびオフ電圧のいずれかを供給する。ドライブ回路２１０は、例えば、制御信号発生部１０から入力されるスイッチング制御信号のハイ電圧に応じて、パワー半導体スイッチ５０にオン電圧を供給する。また、ドライブ回路２１０は、スイッチング制御信号のロー電圧に応じて、パワー半導体スイッチ５０にオフ電圧を供給する。また、ドライブ回路２１０は、診断回路２２０から受け取るオフ電圧に応じて、パワー半導体スイッチ５０にオフ電圧を供給してもよい。ドライブ回路２１０は、ＮＡＮＤ回路２１２と、第１半導体スイッチ２１４と、第２半導体スイッチ２１６と、昇圧回路２３０と、制御回路２４０と、ダイオード２５０と、を含む。
ＮＡＮＤ回路２１２は、２つの入力信号がハイ電圧の場合にロー電圧を出力し、２つの入力信号の少なくとも一方がロー電圧の場合にハイ電圧を出力する否定論理積を実行する。図３は、ＮＡＮＤ回路２１２が、入力端子２０２から入力されるスイッチング制御信号を一方の入力信号として入力し、診断回路２２０の出力信号を他方の入力信号として入力する例を示す。ＮＡＮＤ回路２１２は、２つの入力信号に応じた出力信号を、第１半導体スイッチ２１４および第２半導体スイッチ２１６の制御信号として供給する。
第１半導体スイッチ２１４は、制御回路２４０から受け取る第１制御信号に応じて、入力端子２０２および出力端子２０４の間を電気的に接続するか否かを切り換える。ここで、ＮＡＮＤ回路２１２が出力する第１半導体スイッチ１１４および第２半導体スイッチ１１６の制御信号を、制御回路２４０が処理した信号を、第１制御信号とした。なお、第１制御信号の論理値は、一例として、ＮＡＮＤ回路２１２が出力する制御信号の論理値を反転させた論理値である。
図３は、第１半導体スイッチ２１４がＮＭＯＳトランジスタ（ＮＭＯＳ半導体スイッチ）で構成される例を示す。この場合、第１半導体スイッチ２１４は、コレクタ端子が入力端子２０２に接続され、エミッタ端子が出力端子２０４に接続され、ゲートに入力するハイ電圧（ロー電圧）に応じて、入力端子２０２および出力端子２０４の間を電気的に接続（切断）する。即ち、第１半導体スイッチ２１４は、ゲートに入力される第１制御信号に応じてオンまたはオフにされ、オンされるとパワー半導体スイッチ５０のゲートにハイ電圧を供給する。
第２半導体スイッチ２１６は、ＮＡＮＤ回路２１２から受け取る第２制御信号に応じて、オンまたはオフを切り換える。ここで、ＮＡＮＤ回路２１２が出力する第１半導体スイッチ１１４および第２半導体スイッチ１１６の制御信号を、第２制御信号とした。図３は、第２半導体スイッチ２１６がＮＭＯＳトランジスタで構成される例を示す。
この場合、第２半導体スイッチ２１６は、コレクタ端子が第１半導体スイッチ２１４のエミッタ端子に接続され、エミッタ端子が診断回路２２０を介して基準電位端子２０６に接続され、ゲートに入力するロー電圧（ハイ電圧）に応じて、第１半導体スイッチ２１４のエミッタ端子および基準電位端子２０６の間を電気的に切断（接続）する。即ち、第２半導体スイッチ２１６は、ゲートに入力される第２制御信号に応じてオンまたはオフにされ、オンされるとパワー半導体スイッチ５０のゲートにロー電圧を供給する。
昇圧回路２３０は、第１半導体スイッチ２１４をオンさせる第１制御信号を昇圧する。図３は、昇圧回路２３０が、スイッチング制御信号が入力される入力端子２０２に接続され、入力端子２０２から入力されるハイ電圧を昇圧する例を示す。昇圧回路２３０は、例えば、第１半導体スイッチ２１４をオンさせる第１制御信号を、パワー半導体スイッチ５０に供給するハイ電圧よりも高い電圧に昇圧する。昇圧回路２３０は、一例として、スイッチング制御信号のハイ電圧に第１半導体スイッチ２１４の閾値電圧を加えた電圧以上の高い電圧に昇圧する。昇圧回路２３０は、一例として、昇圧した信号を制御回路２４０の電源電圧として供給し、制御回路２４０の出力である第１制御信号を昇圧する。
制御回路２４０は、パワー半導体スイッチ５０のスイッチングを制御するスイッチング制御信号がハイ電圧となったことに応じて、昇圧回路２３０により昇圧された第１制御信号を第１半導体スイッチ２１４に供給する。制御回路２４０は、ＮＡＮＤ回路２１２から受け取る第２制御信号に応じて、第１制御信号を第１半導体スイッチ２１４に供給する。ここで、制御回路２４０は、一例として、昇圧されたスイッチング制御信号のハイ電圧を電源電圧として昇圧回路２３０から受け取り、当該電源電圧の電圧値に応じた振幅値の第１制御信号を出力する。制御回路２４０は、第１論理反転素子２４２を含む。
第１論理反転素子２４２は、第２制御信号の論理値を反転して第１制御信号を出力する。即ち、第１論理反転素子２４２は、ＮＡＮＤ回路２１２が出力する第２制御信号の論理値を反転した論理値を有し、ハイ電圧がスイッチング制御信号のハイ電圧よりも高く昇圧された制御信号を、第１制御信号として第１半導体スイッチ２１４に供給する。第１論理反転素子２４２は、例えば、ロー電圧の第２制御信号が入力されたことに応じて、昇圧回路２３０により昇圧されたハイ電圧を第１制御信号として出力する。
このように、制御回路２４０は、スイッチング制御信号のハイ電圧に第１半導体スイッチ２１４の閾値電圧を加えた電圧以上の高い電圧に昇圧したハイ電圧を、第１半導体スイッチ２１４のゲートに供給する。したがって、ドライブ回路２１０は、第１半導体スイッチ２１４がＮＭＯＳトランジスタであっても、昇圧したハイ電圧を第１半導体スイッチ２１４のゲートに供給するので、当該第１半導体スイッチ２１４をオン状態に切り換えることができる。そして、第１制御信号の論理値は、第２制御信号の論理値を反転させた論理値なので、第２半導体スイッチ２１６は、ゲートに入力される制御信号に応じて、オンまたはオフにされ、第１半導体スイッチ２１４がオン（オフ）にされるとオフ（オン）となる。
即ち、図１で説明したデバイス１００と同様に、第１制御信号がハイ電圧になったことに応じて、第１半導体スイッチ２１４がオンとなり、また、第２半導体スイッチ２１６がオフとなり、ドライブ回路２１０は、パワー半導体スイッチ５０のゲートにスイッチング制御信号のハイ電圧を供給できる。また、第１制御信号がロー電圧になったことに応じて、第１半導体スイッチ２１４がオフに、第２半導体スイッチ２１６がオンに、それぞれ切り換わり、ドライブ回路２１０は、パワー半導体スイッチ５０のゲートに基準電位のロー電圧を供給できる。
ダイオード２５０は、パワー半導体スイッチ５０がオフ状態へと移行する場合に、パワー半導体スイッチ５０のゲートに蓄積された電荷を外部へと流す。図３は、ダイオード２５０の一端が入力端子２０２に接続され、他端が出力端子２０４に接続される例を示す。ダイオード２５０は、パワー半導体スイッチ５０がオフ状態となり、当該パワー半導体スイッチ５０のゲート電圧が当該ダイオード２５０の閾値電圧以上となったことを条件に、当該電荷を制御信号発生部１０および／または診断回路２２０へと流す。ダイオード２５０は、例えば、パワー半導体スイッチ５０のゲートに電荷が過剰に蓄積された場合に、蓄積された電荷の一部を外部へと流して当該ゲートから流れる電流量を調整する。
診断回路２２０は、図１で説明した診断回路１２０と同様に、入力端子２０２に入力するスイッチング制御信号を診断し、診断結果が異常となったことに応じて、パワー半導体スイッチ５０にオフ電圧を供給してオフにする。診断回路２２０の動作は、図１で説明したのでここでは説明を省略する。診断回路２２０は、遮断回路２２２と、第３半導体スイッチ２２４と、抵抗２２６と、を含む。
遮断回路２２２は、パワー半導体スイッチ５０のスイッチングを制御するスイッチング制御信号が、基準期間が経過するまでの間パワー半導体スイッチ５０をオンとすることを示す論理値である場合に、パワー半導体スイッチ５０をオフさせる。即ち、遮断回路２２２、第３半導体スイッチ２２４、および抵抗２２６は、図１で説明した遮断回路１２２、第３半導体スイッチ１２４、および抵抗１２６と同様の動作をするのでここでは説明を省略する。
以上の本実施形態に係るデバイス２００は、入力端子２０２から入力されるスイッチング制御信号に応じて、パワー半導体スイッチ５０に適切なオン電圧およびオフ電圧のいずれかを出力端子２０４からパワー半導体スイッチ５０に供給する。なお、ドライブ回路２１０が有する昇圧回路２３０および診断回路２２０が有する遮断回路２２２のより具体的な構成例を次に示す。
図４は、本実施形態に係る昇圧回路２３０の構成例を示す。昇圧回路２３０は、発振器３００と、チャージポンプ回路４００と、を有する。発振器３００は、予め定められた周波数で発振し、発振した周波数信号を出力する。発振器３００は、一例として、奇数個のインバータ回路をリング状に接続したリングオシレータである。図４は、インバータ回路３１２、インバータ回路３１４、およびインバータ回路３１６をリング状に接続したリングオシレータの例を示す。
図４に示したような発振器３００は、インバータ回路１段当たりの遅延時間をＴｄ、インバータ回路の個数をｍとすると、発振周期Ｔが２ｍ・Ｔｄとなる。また、発振器３００は、一例として、入力信号の電圧値（ハイ電圧）と同程度の振幅値で発振する。なお、図４は、リング接続と基準電位の間にコンデンサ３２２、コンデンサ３２４、コンデンサ３２６、およびコンデンサ３２８を接続した例を示す。このように、容量成分を追加することで、周波数信号の波形を正弦波に近い形状に調節してもよい。発振器３００は、発生させた周波数信号をチャージポンプ回路４００に供給する。
チャージポンプ回路４００は、発振器３００から受け取る周波数信号と、入力信号に基づき、入力信号を昇圧させる。ここで、発振器３００から受け取る周波数信号が、第１位相のハイ電圧と第２位相のロー電圧を繰り返し、入力信号としてハイ電圧が入力される例を説明する。チャージポンプ回路４００は、インバータ回路４１０、コンデンサ４１２、ダイオード４１４、ダイオード４１６、およびコンデンサ４１８を含む第１段回路と、インバータ回路４２０、コンデンサ４２２、ダイオード４２４、ダイオード４２６、およびコンデンサ４２８を含む第２段回路と、を有する。
第１位相において、インバータ回路４１０はロー電圧を出力し、コンデンサ４１２はダイオード４１４を介して入力するハイ電圧をチャージする。そして、第２位相において、インバータ回路４１０はハイ電圧を出力するので、コンデンサ４１２はチャージしたハイ電圧とダイオード４１４を介して入力するハイ電圧の和を放電する。このような第１段回路に対して、第２段回路は、逆位相の動作となる。即ち、第２位相において、インバータ回路４２０はロー電圧を出力し、コンデンサ４２２はダイオード４２４を介して入力するハイ電圧をチャージする。そして、第１位相において、インバータ回路４２０はハイ電圧を出力するので、コンデンサ４２２はチャージしたハイ電圧とダイオード４２４を介して入力するハイ電圧の和を放電する。
したがって、チャージポンプ回路４００は、第１位相において第１段回路のハイ電圧の和を、第２位相において第２段回路のハイ電圧の和を、ダイオード４２６を介してそれぞれ出力させる。これにより、チャージポンプ回路４００は、ハイ電圧の略２倍の信号を出力することができる。なお、より正確には、チャージポンプ回路４００は、２つのダイオード（例えば、ダイオード４１４およびダイオード４１６）を用いて昇圧するので、当該２つのダイオードの閾値電圧を差し引いた電圧を出力することになる。したがって、以上の昇圧回路２３０は、一例として、ハイ電圧が５Ｖで、１つのダイオードの閾値電圧を０．７Ｖとした場合、昇圧電圧として略８．６Ｖを出力する。
なお、図４は、昇圧回路２３０の一例を示すものであり、これに限定されるものではない。例えば、発振器３００は、予め定められた周波数の周波数信号を発生させる回路であれば、他の既知の回路でもよい。また、チャージポンプ回路４００も、例えば、スイッチトキャパシタ等を用いた回路等の、他の既知の回路でもよい。
図５は、本実施形態に係る遮断回路２２２の構成例を示す。遮断回路２２２は、分圧抵抗５１０、分圧抵抗５１２、第２論理反転素子５２０と、遮断信号発生回路５３０と、インバータ回路５４０と、を有する。分圧抵抗５１０および分圧抵抗５１２は、スイッチング制御信号および基準電圧の電圧差を分圧する。ここで、基準電圧は、０Ｖでよく、この場合、分圧抵抗５１０および分圧抵抗５１２は、スイッチング制御信号の振幅電圧を分圧することになる。
第２論理反転素子５２０は、スイッチング制御信号を電源電圧とし、分圧抵抗５１０および分圧抵抗５１２が出力する電圧を論理反転した電圧を出力する。即ち、第２論理反転素子５２０は、スイッチング制御信号がロー電圧の場合、電源電圧がロー電圧となるので、出力電圧は０Ｖ（ロー電圧）となる。また、第２論理反転素子５２０は、スイッチング制御信号がハイ電圧の場合、分圧抵抗５１０および分圧抵抗５１２が出力する電圧がロー電圧であることを条件に、出力電圧はハイ電圧となる。即ち、分圧抵抗５１０および分圧抵抗５１２は、例えば、スイッチング制御信号のハイ電圧が正常な電圧レベルの場合に、分圧電圧をロー電圧として出力するように抵抗値が調節する。
遮断信号発生回路５３０は、第２論理反転素子５２０の出力がハイ電圧になってからの経過時間に基づき、遮断信号を発生させる。遮断信号発生回路５３０は、例えば、当該経過時間が予め定められた時間、または基準時間を経過した場合に、遮断信号を発生させる。遮断信号発生回路５３０は、一例として、遅延回路を有する。
遅延回路は、第２論理反転素子５２０が出力する電圧がしきい値電圧を超えてから（即ち、ハイ電圧になってから）基準期間の経過後に、パワー半導体スイッチ５０をオフさせるための遮断信号を出力する。遅延回路は、一例として、第２論理反転素子５２０の出力信号と、第２論理反転素子５２０の出力を基準時間だけ遅延させた信号とを比較し、２つの信号が共にハイ電圧の場合に、パワー半導体スイッチ５０をオフさせるための遮断信号を出力する。なお、パワー半導体スイッチ５０をオフさせるための遮断信号は、一例として、ハイ電圧である。
インバータ回路５４０は、遮断信号発生回路５３０の出力信号の電圧を論理反転した電圧を出力する。インバータ回路５４０は、例えば、遮断信号発生回路５３０が遮断信号を発生しない場合（ロー電圧の場合）、ハイ電圧を出力する。また、インバータ回路５４０は、遮断信号発生回路５３０が遮断信号を発生した場合（ハイ電圧の場合）、ロー電圧を出力する。
これにより、遮断回路２２２は、スイッチング制御信号が正常か（基準期間の経過前にハイ電圧がロー電圧に変化したか）否かを判定し、異常の場合にはパワー半導体スイッチ５０をオフさせる遮断信号を出力することができる。なお、図５に示す遮断回路２２２の構成は一例であり、これに限定されるものではない。遮断回路２２２は、例えば、図４で説明した昇圧回路２３０が有する発振器３００の出力をカウントして、基準期間の経過を検出してもよい。また、遮断回路２２２は、遅延素子とラッチ回路等を組み合わせた回路を含んでもよい。
以上、図３から５を用いて説明した点火装置２０００の動作を、次に説明する。図６は、本実施形態に係る点火装置２０００の動作波形の一例を示す。図６は、横軸が時間を示し、縦軸が電圧値または電流値を示す。図６において、Ｖｉｎで示す波形は、制御信号発生部１０が出力するスイッチング制御信号を示す。図６は、スイッチング制御信号Ｖｉｎが、「正常」と示す２つの正常動作波形を有し、当該２つの正常動作波形の間に、「ＯＮ固定」と示す異常動作の波形を有する例を示す。
また、図６は、パワー半導体スイッチ５０のゲート電圧をＶｇ、コレクタ電流をＩｃ、コレクタ電圧をＶｃとして、それぞれの時間波形の一例を示す。また、図６は、第１論理反転素子２４２が第１半導体スイッチ２１４のゲートに供給する第１制御信号を、「ＮＯＴ１出力」とし、遮断回路２２２が出力段にＮＯＴ回路を含む場合に、当該ＮＯＴ回路の入力電圧を「診断出力」とし、当該ＮＯＴ回路の出力電圧を「ＮＯＴ２出力」として、それぞれの時間波形の一例を示す。また、図６は、ＮＡＮＤ回路２１２の出力電圧をＮＡＮＤ、第１半導体スイッチ２１４のオンおよびオフ状態をＭ１、第２半導体スイッチ２１６のオンおよびオフ状態をＭ２、第３半導体スイッチ２２４のオンおよびオフ状態をＭ３として、それぞれの時間波形の一例を示す。
スイッチング制御信号Ｖｉｎがハイ電圧となり、かつ、正常動作の範囲である場合、遮断回路２２２の出力（ＮＯＴ２出力）はハイ電圧であり、当該ハイ電圧を受け取る第３半導体スイッチ２２４はオン状態となる。また、スイッチング制御信号Ｖｉｎのハイ電圧および遮断回路２２２のハイ電圧を受け取るＮＡＮＤ回路２１２は、ロー電圧を出力する。また、ＮＡＮＤ回路１１２のロー電圧により、第１論理反転素子２４２の出力（ＮＯＴ１出力）はハイ電圧となる。なお、第１論理反転素子２４２のハイ電圧は、昇圧回路２３０がスイッチング制御信号のハイ電圧を昇圧した結果の第１制御信号であり、これにより第１半導体スイッチ１１４はオン状態となる。第１半導体スイッチ１１４は、オンされるとパワー半導体スイッチ５０のゲートにスイッチング制御信号のハイ電圧を供給する。また、ＮＡＮＤ回路１１２のロー電圧は第２制御信号であり、第２半導体スイッチ１１６はオフ状態となる。
以上により、パワー半導体スイッチ５０のゲートにはオン電圧が供給され、電源４０から点火コイル３０の一次コイル３２を介してコレクタ電流Ｉｃが流れる。なお、コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔは、一次コイル３２のインダクタンスおよび電源４０の供給電圧に応じて定まり、予め定められた（設計、または設定された）電流値まで増加する。例えば、コレクタ電流Ｉｃは、数Ａ、十数Ａ、または数十Ａ程度まで増加する。
そして、スイッチング制御信号Ｖｉｎがロー電圧となると、ＮＡＮＤ回路２１２は、ハイ電圧を出力する。ＮＡＮＤ回路２１２のハイ電圧により、第１論理反転素子２４２の出力（ＮＯＴ１出力）はロー電圧となり、第１半導体スイッチ２１４はオフ状態となる。また、第２半導体スイッチ２１６はオン状態となる。即ち、パワー半導体スイッチ５０のゲートにはオフ電圧が供給され、当該パワー半導体スイッチ５０のゲートに蓄積された電荷は第２半導体スイッチ２１６および第３半導体スイッチ２２４を介して基準電位に流れるので、コレクタ電流Ｉｃは急激に減少する。なお、パワー半導体スイッチ５０のゲートに蓄積された電荷が過剰な場合、ダイオード２５０を介して放電してもよい。
コレクタ電流Ｉｃの急激な減少により、一次コイル３２の両端電圧は、自己誘電起電力により急激に増加し、二次コイル３４の両端電圧に数十ｋＶ程度に至る誘導起電力を発生させる。点火装置２０００は、このような二次コイル３４の電圧を点火プラグ２０に供給することにより、点火プラグ２０を放電させて燃焼ガスを点火する。以上のように、本実施形態に係るデバイス２００は、入力端子２０２から入力されるスイッチング制御信号に応じて、パワー半導体スイッチ５０に適切なオン電圧およびオフ電圧を供給することができ、点火装置２０００は、正常動作と診断されるスイッチング制御信号において、点火プラグ２０の点火動作を実行できる。
一方、スイッチング制御信号Ｖｉｎがロー電圧に切り換わらずに、ハイ電圧が継続する場合、パワー半導体スイッチ５０のゲートは、オン電圧の供給が継続し、コレクタ電流Ｉｃが更に増加する。パワー半導体スイッチ５０によっては、コレクタ電流Ｉｃが飽和する領域まで増加することもあり、図６の動作波形は、当該飽和が生じた例を示す。そして、スイッチング制御信号Ｖｉｎのハイ電圧が基準時間を超えて継続する場合、遮断回路２２２は、スイッチング制御信号が異常と診断してロー電圧を出力する（ＮＯＴ２出力）。
これにより、スイッチング制御信号Ｖｉｎのハイ電圧および遮断回路２２２のロー電圧を受け取るＮＡＮＤ回路２１２は、ハイ電圧を出力する。ＮＡＮＤ回路２１２のハイ電圧により、第１半導体スイッチ２１４はオフ状態となり、第２半導体スイッチ２１６はオン状態となる。また、遮断回路２２２のロー電圧を受け取る第３半導体スイッチ２２４は、オフ状態となる。即ち、パワー半導体スイッチ５０のゲートにはオフ電圧が供給され、当該パワー半導体スイッチ５０のゲートに蓄積された電荷は抵抗２２６を介して基準電位に流れるので、コレクタ電流Ｉｃは緩やかに減少する。なお、パワー半導体スイッチ５０のゲートに蓄積された電荷が過剰な場合、ダイオード２５０を介して放電してもよい。
したがって、本実施形態に係るデバイス２００は、スイッチング制御信号を異常と診断した場合、コレクタ電流Ｉｃが飽和する程度まで増加しても、コレクタ電流Ｉｃを緩やかに減少させて点火プラグ２０の放電を防止することができる。即ち、デバイス２００は、入力端子２０２から入力されるスイッチング制御信号に応じて、パワー半導体スイッチ５０に適切なオン電圧およびオフ電圧を供給することができ、点火装置２０００は、異常動作と診断されるスイッチング制御信号において、点火プラグ２０の点火動作を停止できる。
以上の本実施形態に係るデバイス２００は、パワー半導体スイッチ５０と別個のデバイスである例を説明した。これに代えて、デバイス２００は、パワー半導体スイッチ５０を更に備えてもよい。以下デバイス２００にパワー半導体スイッチ５０を集積したワンチップデバイスについて示す。
図７および図８は、本実施形態に係るワンチップデバイス５００の構成例を示す。図７は平面図を示し、図８は図７のＸ−Ｙ線での断面図の一例を示す。図７および図８は、パワー半導体スイッチ５０は、ｎチャネル型のＩＧＢＴであり、デバイス２００を構成するトランジスタは全てＮＭＯＳトランジスタである例を説明する。
ｐ＋基板２５上にｎ＋バッファ層２６とｎベース層２７を順次エピタキシャル成長により形成した半導体基板内に、パワー半導体スイッチ５０とデバイス２００が形成されている。パワー半導体スイッチ５０の主電流を流す活性領域２２を取り巻く周囲には、耐圧領域１８が配置されている。耐圧領域１８は、活性領域２２とデバイス２００の周囲に配置されている。活性領域２２は、ｎベース層２７の表面層に形成されたｐベース領域６、ｐベース領域６の表面層に形成されたｎ＋エミッタ領域７、ｐベース領域６およびｎ＋エミッタ領域７に接続するエミッタ電極３、ｎ＋エミッタ領域７とｎベース層２７の間のｐベース領域６の表面上に形成されたゲート絶縁膜１３、ならびにゲート絶縁膜１３上に形成されたゲート電極１４を備えている。
デバイス２００は、ｎベース層２７の表面層に形成されたｐ領域９と、それを取り囲みエミッタ電極３と導電接続されるｐ領域８を備えている。ｐ領域９の表面層には、全てＮＭＯＳトランジスタからなる第１半導体スイッチ２１４、第２半導体スイッチ２１６、および第３半導体スイッチ２２４が配置されている。さらに、ＮＡＮＤ回路２１２、遮断回路２２２、昇圧回路２３０、および制御回路２４０を構成するトランジスタも全てＮＭＯＳトランジスタである（図では１つのＮＭＯＳのみ記載）。ダイオード２５０は、ｐ領域９上に形成された絶縁膜４２の上に不純物をドープしたポリシリコンにより形成されている。ｐ＋領域２５１およびｎ＋領域２５２上にそれぞれアノード電極およびカソード電極が形成されている。図示していないが、各回路を構成するキャパシタや抵抗素子もｐ領域９上に形成された絶縁膜上にポリシリコンなどにより構成される。
このように、デバイス２００は、簡便な製造プロセスで、かつ、低コストで形成され、ワンチップイグナイタとして機能することができる。
以上、説明した本実施形態に係るデバイス２００は、第１半導体スイッチ２１４、第２半導体スイッチ２１６、および第３半導体スイッチ２２４がいずれもＮＭＯＳトランジスタである例を説明した。なお、これに代えて、デバイス２００は、第１半導体スイッチ２１４、第２半導体スイッチ２１６、および第３半導体スイッチ２２４が、いずれもＰＭＯＳトランジスタであってもよく、この場合であっても、原理上動作する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
本願によれば、以下の各項目もまた開示される。
［項目１］
パワー半導体スイッチをスイッチングするデバイスであって、
ゲートに入力される第１制御信号に応じてオンまたはオフにされ、オンされると前記パワー半導体スイッチのゲートにハイ電圧を供給する第１半導体スイッチと、
前記第１半導体スイッチをオンさせる前記第１制御信号を昇圧する昇圧回路と、
を備えるデバイス。
［項目２］
前記昇圧回路は、前記第１半導体スイッチをオンさせる前記第１制御信号を、ハイ電圧よりも高い電圧に昇圧する項目１に記載のデバイス。
［項目３］
前記パワー半導体スイッチのスイッチングを制御するスイッチング制御信号がハイ電圧となったことに応じて、前記昇圧回路により昇圧された前記第１制御信号を前記第１半導体スイッチに供給する制御回路を更に備え、
前記第１半導体スイッチは、オンされると前記パワー半導体スイッチのゲートに前記スイッチング制御信号のハイ電圧を供給する、
項目１または２に記載のデバイス。
［項目４］
前記昇圧回路は、前記スイッチング制御信号が入力される入力端子に接続され、前記入力端子から入力されるハイ電圧を昇圧し、
前記制御回路は、前記スイッチング制御信号がハイ電圧となったことに応じて、前記昇圧回路が昇圧した前記入力端子からのハイ電圧を、昇圧された前記第１制御信号として前記第１半導体スイッチに供給する項目３に記載のデバイス。
［項目５］
ゲートに入力される第２制御信号に応じてオンまたはオフにされ、オフされると前記パワー半導体スイッチのゲートにロー電圧を供給する第２半導体スイッチを更に備え、
前記第１半導体スイッチおよび前記第２半導体スイッチは、いずれもＰＭＯＳ半導体スイッチまたはいずれもＮＭＯＳ半導体スイッチである項目１から４のいずれか一項に記載のデバイス。
［項目６］
前記第２制御信号の論理値を反転して前記第１制御信号を出力する第１論理反転素子を更に備え、
前記第１論理反転素子は、ロー電圧の前記第２制御信号が入力されたことに応じて、前記昇圧回路により昇圧された前記第１制御信号を出力する項目５に記載のデバイス。
［項目７］
前記パワー半導体スイッチのスイッチングを制御するスイッチング制御信号が、基準期間が経過するまでの間前記パワー半導体スイッチをオンとすることを示す論理値である場合に、前記パワー半導体スイッチをオフさせる遮断回路を更に備える項目１から６のいずれか一項に記載のデバイス。
［項目８］
前記昇圧回路は、発振器およびチャージポンプを有し、
前記遮断回路は、前記発振器の出力をカウントして前記基準期間の経過を検出する、
項目７に記載のデバイス。
［項目９］
前記遮断回路は、
前記スイッチング制御信号および基準電圧を分圧する分圧抵抗と、
前記スイッチング制御信号を電源電圧とし、前記分圧抵抗が出力する電圧を論理反転した電圧を出力する第２論理反転素子と、
前記第２論理反転素子が出力する電圧がしきい値電圧を超えてから前記基準期間の経過後に前記パワー半導体スイッチをオフさせるための遮断信号を出力する遅延回路と、
を有する項目７または８に記載のデバイス。
［項目１０］
当該デバイスは、前記パワー半導体スイッチを更に備える項目１から９のいずれか一項に記載のデバイス。
［項目１１］
前記パワー半導体スイッチは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であり、
前記第１半導体スイッチは、ＮＭＯＳ半導体スイッチである、
項目１０に記載のデバイス。
３ エミッタ電極、６ ｐベース領域、７ ｎ＋エミッタ領域、８ ｐ領域、９ ｐ領域、１０ 制御信号発生部、１３ ゲート絶縁膜、１４ ゲート電極、１８ 耐圧領域、２０ 点火プラグ、２２ 活性領域、２５ ｐ＋基板、２６ ｎ＋バッファ層、２７ ｎベース層、３０ 点火コイル、３２ 一次コイル、３４ 二次コイル、４０ 電源、４２ 絶縁膜、５０ パワー半導体スイッチ、１００ デバイス、１０２ 入力端子、１０４ 出力端子、１０６ 基準電位端子、１１０ ドライブ回路、１１２ ＮＡＮＤ回路、１１４ 第１半導体スイッチ、１１６ 第２半導体スイッチ、１２０ 診断回路、１２２ 遮断回路、１２４ 第３半導体スイッチ、１２６ 抵抗、１３０ 抵抗、２００ デバイス、２０２ 入力端子、２０４ 出力端子、２０６ 基準電位端子、２１０ ドライブ回路、２１２ ＮＡＮＤ回路、２１４ 第１半導体スイッチ、２１６ 第２半導体スイッチ、２２０ 診断回路、２２２ 遮断回路、２２４ 第３半導体スイッチ、２２６ 抵抗、２３０ 昇圧回路、２４０ 制御回路、２４２ 第１論理反転素子、２５０ ダイオード、２５１ ｐ＋領域、２５２ ｎ＋領域、３００ 発振器、３１２ インバータ回路、３１４ インバータ回路、３１６ インバータ回路、３２２ コンデンサ、３２４ コンデンサ、３２６ コンデンサ、３２８ コンデンサ、４００ チャージポンプ回路、４１０ インバータ回路、４１２ コンデンサ、４１４ ダイオード、４１６ ダイオード、４１８ コンデンサ、４２０ インバータ回路、４２２ コンデンサ、４２４ ダイオード、４２６ ダイオード、４２８ コンデンサ、５００ ワンチップデバイス、５１０ 分圧抵抗、５１２ 分圧抵抗、５２０ 第２論理反転素子、５３０ 遮断信号発生回路、５４０ インバータ回路、１０００ 点火装置、２０００ 点火装置

Claims (10)

  1. パワー半導体スイッチをスイッチングするデバイスであって、
    ゲートに入力される第１制御信号に応じてオンまたはオフにされ、オンされると、前記パワー半導体スイッチのスイッチングを制御するスイッチング制御信号のハイ電圧を前記パワー半導体スイッチのゲートに供給する第１半導体スイッチと、
    前記第１半導体スイッチをオンさせる前記第１制御信号を昇圧する昇圧回路と、
    前記スイッチング制御信号が前記ハイ電圧となったことに応じて、前記スイッチング制御信号を前記昇圧回路により昇圧した前記第１制御信号を前記第１半導体スイッチに供給する制御回路と
    を備えるデバイス。
  2. 前記昇圧回路は、前記第１半導体スイッチをオンさせる前記第１制御信号を、前記スイッチング制御信号のハイ電圧よりも高い電圧に昇圧する請求項１に記載のデバイス。
  3. 前記昇圧回路は、前記スイッチング制御信号が入力される入力端子に接続され、前記入力端子から入力されるハイ電圧を昇圧し、
    前記制御回路は、前記スイッチング制御信号がハイ電圧となったことに応じて、前記昇圧回路が昇圧した前記入力端子からのハイ電圧を、昇圧された前記第１制御信号として前記第１半導体スイッチに供給する請求項２に記載のデバイス。
  4. ゲートに入力される第２制御信号に応じてオンまたはオフにされ、オンされると前記パワー半導体スイッチのゲートにロー電圧を供給する第２半導体スイッチを更に備え、
    前記第１半導体スイッチおよび前記第２半導体スイッチは、いずれもＰＭＯＳ半導体スイッチまたはいずれもＮＭＯＳ半導体スイッチである請求項１から３のいずれか一項に記載のデバイス。
  5. 前記第２制御信号の論理値を反転して前記第１制御信号を出力する第１論理反転素子を更に備え、
    前記第１論理反転素子は、ロー電圧の前記第２制御信号が入力されたことに応じて、前記昇圧回路により昇圧された前記第１制御信号を出力する請求項４に記載のデバイス。
  6. 前記パワー半導体スイッチのスイッチングを制御する前記スイッチング制御信号が、基準期間が経過するまでの間前記パワー半導体スイッチをオンとすることを示す論理値である場合に、前記パワー半導体スイッチをオフさせる遮断回路を更に備える請求項１から５のいずれか一項に記載のデバイス。
  7. 前記昇圧回路は、発振器およびチャージポンプを有し、
    前記遮断回路は、前記発振器の出力をカウントして前記基準期間の経過を検出する
    請求項６に記載のデバイス。
  8. 前記遮断回路は、
    前記スイッチング制御信号および基準電圧を分圧する分圧抵抗と、
    前記スイッチング制御信号を電源電圧とし、前記分圧抵抗が出力する電圧を論理反転した電圧を出力する第２論理反転素子と、
    前記第２論理反転素子が出力する電圧がしきい値電圧を超えてから前記基準期間の経過後に前記パワー半導体スイッチをオフさせるための遮断信号を出力する遅延回路と、
    を有する請求項６または７に記載のデバイス。
  9. 当該デバイスは、前記パワー半導体スイッチを更に備える請求項１から８のいずれか一項に記載のデバイス。
  10. 前記パワー半導体スイッチは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であり、
    前記第１半導体スイッチは、ＮＭＯＳ半導体スイッチである、
    請求項９に記載のデバイス。
JP2015182867A 2015-09-16 2015-09-16 デバイス Active JP6634752B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015182867A JP6634752B2 (ja) 2015-09-16 2015-09-16 デバイス
US15/216,704 US9765749B2 (en) 2015-09-16 2016-07-22 Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015182867A JP6634752B2 (ja) 2015-09-16 2015-09-16 デバイス

Publications (2)

Publication Number Publication Date
JP2017059979A JP2017059979A (ja) 2017-03-23
JP6634752B2 true JP6634752B2 (ja) 2020-01-22

Family

ID=58237412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015182867A Active JP6634752B2 (ja) 2015-09-16 2015-09-16 デバイス

Country Status (2)

Country Link
US (1) US9765749B2 (ja)
JP (1) JP6634752B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9906221B1 (en) * 2016-12-30 2018-02-27 Delta Electronics, Inc. Driving circuit of a power circuit
CN113167186B (zh) * 2018-11-30 2023-03-24 日立安斯泰莫株式会社 负载驱动装置和燃料喷射装置的控制方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4692638A (en) * 1984-07-02 1987-09-08 Texas Instruments Incorporated CMOS/NMOS decoder and high-level driver circuit
JP3238826B2 (ja) * 1994-04-13 2001-12-17 富士通株式会社 出力回路
US6269011B1 (en) 1999-02-14 2001-07-31 Yazaki Corporation Power supply system having semiconductor active fuse
JP2001177388A (ja) * 1999-12-16 2001-06-29 Hitachi Ltd ドライブ回路
JP3484133B2 (ja) * 2000-03-03 2004-01-06 株式会社日立製作所 内燃機関用点火装置および内燃機関点火用１チップ半導体
JP3639189B2 (ja) 2000-06-22 2005-04-20 株式会社デンソー 負荷駆動回路
JP4168941B2 (ja) * 2004-01-27 2008-10-22 株式会社デンソー 半導体集積回路装置用負荷駆動回路
US9231583B2 (en) 2011-06-14 2016-01-05 Merus Audio Aps Power transistor gate driver
JP5765689B2 (ja) * 2012-12-14 2015-08-19 日立オートモティブシステムズ阪神株式会社 内燃機関用点火装置
JP2015004297A (ja) * 2013-06-20 2015-01-08 ローム株式会社 スイッチ制御回路、イグナイタ、エンジン点火装置、車両

Also Published As

Publication number Publication date
US9765749B2 (en) 2017-09-19
JP2017059979A (ja) 2017-03-23
US20170077922A1 (en) 2017-03-16

Similar Documents

Publication Publication Date Title
JP6672816B2 (ja) スイッチ装置
JP6805496B2 (ja) 半導体装置
US20160265501A1 (en) Semiconductor device
US9800024B2 (en) Igniter and vehicle, and method for controlling ignition coil
JP5929361B2 (ja) 半導体装置
JP2017207042A (ja) 半導体集積回路
CN106958502B (zh) 半导体装置
JP5454412B2 (ja) 電流制御機能を備えた半導体装置
TWI571031B (zh) 保護裝置、系統及維持閘極驅動器端子上的穩定輸出的方法
CN107612361B (zh) 半导体装置
JP2016134882A (ja) 負荷駆動制御装置および負荷駆動制御方法
CN107725248B (zh) 半导体装置
JP6634752B2 (ja) デバイス
US9013856B2 (en) Ignition exciter system and ignition exciter circuit
CN108063612B (zh) 半导体装置
JP2016089674A (ja) イグナイタおよび車両
JP7267672B2 (ja) 半導体装置
JP7427871B2 (ja) 半導体装置
US20200127558A1 (en) Load driver circuit
CN108700015B (zh) 点火装置
CN107035596B (zh) 半导体装置
JP2023043775A (ja) 半導体装置及びこれを備えた点火制御装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180712

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190614

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191202

R150 Certificate of patent or registration of utility model

Ref document number: 6634752

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250