JP5305325B2

JP5305325B2 - 異常検出保護回路及び方法、プログラム

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Publication number: JP5305325B2
Application number: JP2008088911A
Authority: JP
Inventors: 誠一安藤; 健一岩尾; 智宏田邊
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2008-03-29
Filing date: 2008-03-29
Publication date: 2013-10-02
Anticipated expiration: 2028-03-29
Also published as: JP2009247072A

Description

本発明は、負荷の異常を判定し保護する異常検出保護回路及び方法、プログラムに関する。

負荷の異常を判定し保護する回路として、特許文献１に示されるように、負荷に電源を供給するスイッチ素子のゲートと接地間に保護トランジスタを設け、スイッチ素子のドレイン電圧を検出し、スイッチ素子のドレイン電圧に異常があると、保護トランジスタをオンさせて、スイッチ素子を遮断し、負荷への電源の供給を遮断するようにしたものが提案されている。図４は、そのような従来の電源異常判定保護回路の一例を示すものである。

図４において、１０１は負荷、１０２はスイッチ素子としてのＭＯＳ−ＦＥＴ(ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ)、１０３は保護トランジスタである。

負荷１０１の一端が電源に接続され、負荷１０１の他端がＭＯＳ−ＦＥＴ２のドレインに接続される。ＭＯＳ−ＦＥＴ１０２のソースが接地される。ＭＯＳ−ＦＥＴ１０２のゲートが抵抗１０５を介して制御出力端子１０６に接続される。

負荷１０１の一端とＭＯＳ−ＦＥＴ１０２のドレインとの接続点がダイオード１０７のカソードに接続される。ダイオード１０７のアノードが抵抗１０８を介して制御出力端子１０６に接続される。

ダイオード１０７のアノードと抵抗１０８の一端との接続点が抵抗１０９の一端に接続される。抵抗１０９の他端がトランジスタ１０３のベースに接続されると共に、抵抗１１０を介して、接地される。

トランジスタ１０３のコレクタがＭＯＳ−ＦＥＴ１０２のゲートに接続される。また、トランジスタ１０３のコレクタと接地間に、抵抗１１１が接続される。トランジスタ１０３のエミッタが接地される。

図４において、動作開始時には、制御出力端子１０６から制御信号が与えられ、スイッチ素子としてのＭＯＳ−ＦＥＴ１０２がオンされる。ＭＯＳ−ＦＥＴ１０２がオンすると、負荷１０１に電源が供給される。制御出力端子１０６から制御信号を止めれば、ＭＯＳ−ＦＥＴ１０２がオフし、負荷１０１への電源が遮断される。

定常時には、ＭＯＳ−ＦＥＴ１０２がオンされるため、ＭＯＳ−ＦＥＴ１０２のドレイン電圧が下降し、ダイオード１０７が順バイアスになる。このとき、トランジスタ１０３がオフするように、抵抗１０９と抵抗１１０の抵抗比を設定しておく。

ここで、負荷１０１が短絡すると、ＭＯＳ−ＦＥＴ１０２のドレイン電圧が上昇する。このため、ダイオード１０７が逆バイアスとなり、ダイオード１０７のアノードと抵抗１０８の一端との接続点の電圧が上昇する。

ダイオード１０７のアノードと抵抗１０８の一端との接続点の電圧が上昇すると、トランジスタ１０３のベース電圧が上昇し、トランジスタ１０３がオンする。トランジスタ１０３がオンすると、ＭＯＳ−ＦＥＴ１０２のゲートが接地に短絡され、ＭＯＳ−ＦＥＴ１０２がオフする。これにより、負荷１０１への電流の供給が止められ、負荷１０１の保護が図れる。
特開平７−８７７２７号公報

しかしながら、特許文献１に示されているものでは、以下のような問題がある。

（１）スイッチ素子がオンしたときのスパイク電流による保護トランジスタの誤動作
前述したように、動作開始時には、制御出力端子１０６から制御信号が与えられ、スイッチ素子としてのＭＯＳ−ＦＥＴ１０２がオンされる。このとき、負荷の性質により、ＭＯＳ−ＦＥＴ１０２がオンしたときのスパイク電流により、保護トランジスタ１０３が誤動作してしまうことがある。

（２）スイッチ素子のオンスピードが保護トランジスタのオンスピードより遅いことによる誤動作
動作開始時に、制御出力端子１０６から制御信号が与えられたとき、ＭＯＳ−ＦＥＴ１０２のオンスピードがトランジスタ１０３のオンスピードより遅いと、保護トランジスタ１０３が先にオンしてしまう。この場合、ＭＯＳ−ＦＥＴ１０２のゲートがトランジスタ１０３を通じて接地に落ちてしまい、ＭＯＳ−ＦＥＴ１０２がオンできなくなってしまう。

（３）トランジスタの作動電圧の管理
前述したように、定常時では、トランジスタ１０３がオフするように、抵抗１０９と抵抗１１０の抵抗比を設定している。しかしながら、トランジスタ１０３の作動電圧と、ＭＯＳ−ＦＥＴ１０２の作動電圧との違いによる管理、調整が難しい。

（４）短絡時の制御信号の停止。
前述したように、制御出力端子１０６からの制御信号は、動作開始時に供給され、動作終了時には、止められる。ところが、この構成では、短絡時には、保護トランジスタ１０３がオンになり、ＭＯＳ−ＦＥＴ１０２がオフするが、制御信号は止められていない。

本発明は、上述の課題を鑑みてなされたものであり、誤動作が生じることを防止できると共に、短絡時や断線時のような異常が発生した場合に、制御信号を止めることができる異常検出保護回路及び方法、プログラムを提供することを目的とする。

上述の課題を解決するために、本発明は、以下の事項を提案している。
（１）本発明は、負荷と接地間に配設されたスイッチ素子と、スイッチ素子に制御信号を供給する制御出力端子と、スイッチ素子がオンのときに順バイアスとなるように、負荷とスイッチ素子との接続点に接続されたダイオードと、ダイオードと制御出力端子との間に接続された第１の抵抗と、スイッチ素子のゲート又はベースと接地間に配設され、ダイオードと第１の抵抗との接続点の検出出力に応じてオン／オフされる保護トランジスタと、負荷とスイッチ素子との接続点の出力を検出値として出力するフィードバック端子と、フィードバック端子の検出値に応じて、制御出力端子からの制御信号の出力を制御する制御手段と、を備え、前記ダイオードと前記第１の抵抗との接続点の検出出力を、時定数回路を介して、前記保護トランジスタのベース又はゲートに供給することを特徴とする異常検出保護回路を提案している。

本発明によれば、負荷とスイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、フィードバック端子の検出値に応じて、制御信号を止めることができる。
また、本発明によれば、ダイオードと第１の抵抗との接続点の検出出力を、時定数回路を介して、保護トランジスタのベース又はゲートに供給することで、スイッチ素子がオンしたときのスパイク電流による保護トランジスタの誤動作を防止でき、また、電源投入時に、保護トランジスタがスイッチ素子より先にオンしてしまうことが防止でき、また、スイッチ素子の作動電圧と、保護トランジスタの作動電圧の違いにより、オン時間の管理が容易に行える。

（２）本発明は、（１）の異常検出保護回路について、制御手段は、フィードバック端子からの検出値により短絡又は断線の発生が検出されると、制御出力端子からの制御信号を止めることを特徴とする異常検出保護回路を提案している。

本発明によれば、負荷とスイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、フィードバック端子の検出値に応じて、制御出力端子からの制御信号の出力を制御しているので、短絡時や断線時に、制御信号を止めることができる。

（３）本発明は、（１）又は（２）の異常検出保護回路について、時定数回路は、少なくともコンデンサ及び抵抗を有することを特徴とする異常検出保護回路を提案している。

本発明によれば、コンデンサ及び抵抗で時定数回路を構成することで、スパイク電流を除去し、また、保護トランジスタのスイッチング動作を遅らせることができる。

（４）本発明は、負荷と接地間にスイッチ素子を配設し、スイッチ素子に制御出力端子から制御信号を供給し、スイッチ素子がオンのときに順バイアスとなるように、負荷とスイッチ素子との接続点にダイオードを接続し、ダイオードと制御出力端子との間に第１の抵抗を接続し、スイッチ素子のゲート又はベースと接地間に保護トランジスタを配設し、ダイオードと第１の抵抗との接続点の検出出力に応じてオン／オフさせ、負荷とスイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、フィードバック端子の検出値に応じて、制御出力端子からの制御信号の出力を制御し、前記ダイオードと前記第１の抵抗との接続点の検出出力を、時定数回路を介して、前記保護トランジスタのベース又はゲートに供給するようにしたことを特徴とする異常検出保護方法を提案している。

（５）本発明は、負荷と接地間にスイッチ素子を配設し、前記スイッチ素子に制御出力端子から制御信号を供給し、前記スイッチ素子がオンのときに順バイアスとなるように、前記負荷と前記スイッチ素子との接続点にダイオードを接続し、前記ダイオードと前記制御出力端子との間に第１の抵抗を接続し、前記スイッチ素子のゲート又はベースと接地間に保護トランジスタを配設し、前記ダイオードと前記第１の抵抗との接続点の検出出力に応じてオン／オフさせ、前記負荷と前記スイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、前記フィードバック端子の検出値に応じて、前記制御出力端子からの制御信号の出力を制御する異常検出保護回路の制御をコンピュータに実行させるためのプログラムであって、前記フィードバック端子の検出値が所定電圧以上であるかどうかを判断するステップと、前記フィードバック端子の検出値が所定電圧以上であるときに、短絡の発生を検出するステップと、前記短絡の発生が検出されたときに、前記制御出力端子からの制御信号を止めるステップと、を含み、前記ダイオードと前記第１の抵抗との接続点の検出出力を、時定数回路を介して、前記保護トランジスタのベース又はゲートに供給することを特徴とする異常検出保護回路の制御をコンピュータに実行させるためのプログラムを提案している。

本発明によれば、フィードバック端子の検出値が所定電圧以上であるときに、短絡の発生を検出し、短絡の発生が検出された場合には、制御出力端子からの制御信号の出力を止めるようにしているので、短絡時に、回路を保護することができる。
また、本発明によれば、ダイオードと第１の抵抗との接続点の検出出力を、時定数回路を介して、保護トランジスタのベース又はゲートに供給することで、スイッチ素子がオンしたときのスパイク電流による保護トランジスタの誤動作を防止でき、また、電源投入時に、保護トランジスタがスイッチ素子より先にオンしてしまうことが防止でき、また、スイッチ素子の作動電圧と、保護トランジスタの作動電圧の違いにより、オン時間の管理が容易に行える。

（６）本発明は、負荷と接地間にスイッチ素子を配設し、前記スイッチ素子に制御出力端子から制御信号を供給し、前記スイッチ素子がオンのときに順バイアスとなるように、前記負荷と前記スイッチ素子との接続点にダイオードを接続し、前記ダイオードと前記制御出力端子との間に第１の抵抗を接続し、前記スイッチ素子のゲート又はベースと接地間に保護トランジスタを配設し、前記ダイオードと前記第１の抵抗との接続点の検出出力に応じてオン／オフさせ、前記負荷と前記スイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、前記フィードバック端子の検出値に応じて、前記制御出力端子からの制御信号の出力を制御する異常検出保護回路の制御をコンピュータに実行させるためのプログラムであって、前記フィードバック端子の検出値が所定電圧以下であるかどうかを判断するステップと、前記フィードバック端子の検出値が所定電圧以下であるときに、断線の発生を検出するステップと、前記断線の発生が検出されたときに、前記制御出力端子からの制御信号を止めるステップと、を含み、前記ダイオードと前記第１の抵抗との接続点の検出出力を、時定数回路を介して、前記保護トランジスタのベース又はゲートに供給することを特徴とする異常検出保護回路の制御をコンピュータに実行させるためのプログラムを提案している。

本発明によれば、フィードバック端子の検出値が所定電圧以下であるときに、断線の発生を検出し、断線の発生が検出された場合には、制御出力端子からの制御信号の出力を止めるようにしているので、断線時に、回路を保護することができる。
また、本発明によれば、ダイオードと第１の抵抗との接続点の検出出力を、時定数回路を介して、保護トランジスタのベース又はゲートに供給することで、スイッチ素子がオンしたときのスパイク電流による保護トランジスタの誤動作を防止でき、また、電源投入時に、保護トランジスタがスイッチ素子より先にオンしてしまうことが防止でき、また、スイッチ素子の作動電圧と、保護トランジスタの作動電圧の違いにより、オン時間の管理が容易に行える。

本発明によれば、負荷とスイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、フィードバック端子の検出値に応じて、電源を制御しているので、短絡時や断線時に、制御信号を止めることができる。

また、スイッチ素子がオンしたときのスパイク電流による保護トランジスタの誤動作を防止でき、電源投入時に、保護トランジスタがスイッチ素子より先にオンしてしまうことが防止でき、さらに、スイッチ素子の作動電圧と、保護トランジスタの作動電圧の違いにより、オン時間の管理が容易に行える。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

図１は、本実施形態を示すものである。図１において、１は負荷、２はスイッチ素子としてのＭＯＳ−ＦＥＴ、３は保護トランジスタである。

負荷１の一端が電源に接続され、負荷１の他端がＭＯＳ−ＦＥＴ２のドレインに接続される。ＭＯＳ−ＦＥＴ２のソースが接地される。ＭＯＳ−ＦＥＴ２のゲートが抵抗５を介して制御出力端子６に接続される。

負荷１の一端とＭＯＳ−ＦＥＴ２のドレインとの接続点がダイオード７のカソードに接続される。ダイオード７のアノードが抵抗８を介して制御出力端子６に接続される。

ダイオード７のアノードと抵抗８の一端との接続点がコンデンサ１５を介して接地されると共に、ダイオード１６を介して抵抗９の一端に接続される。抵抗９の他端がトランジスタ３のベースに接続されると共に、抵抗１０を介して、接地される。

トランジスタ３のコレクタがＭＯＳ−ＦＥＴ２のゲートに接続される。また、トランジスタ３のコレクタと接地間に、抵抗１１が接続される。トランジスタ３のエミッタが接地される。

また、負荷１の一端とＭＯＳ−ＦＥＴ２のドレインとの接続点は、抵抗１７及びコンデンサ２１、２２からなる時定数回路を介して、フィードバック端子１８に接続される。

制御出力端子６及びフィードバック端子１８は、制御回路２５に接続されている。負荷１の一端とＭＯＳ−ＦＥＴ２のドレインとの接続点の電圧がフィードバック端子１８から検出され、この検出値が制御回路２５に入力される。また、制御出力端子６には、制御回路２５から制御信号が与えられる。

図１において、動作開始時には、制御出力端子６から制御信号が与えられ、スイッチ素子としてのＭＯＳ−ＦＥＴ２がオンされる。ＭＯＳ−ＦＥＴ２がオンすると、負荷１に電源が供給される。制御出力端子１０６から制御信号を止めれば、ＭＯＳ−ＦＥＴ１０２がオフし、負荷１０１への電源が遮断される。

定常時には、ＭＯＳ−ＦＥＴ２がオンされるため、ＭＯＳ−ＦＥＴ２のドレイン電圧が下降し、ダイオード７が順バイアスになる。このとき、ダイオード７のアノードと抵抗８の接続点の電圧が下がるので、トランジスタ３はオフとなる。

ここで、負荷１が短絡すると、ＭＯＳ−ＦＥＴ２のドレイン電圧が上昇し、ダイオード７が逆バイアスとなり、ダイオード７のアノードと抵抗８の一端との接続点の電圧が上昇する。

ダイオード７のアノードと抵抗８の一端との接続点の電圧は、抵抗８及びコンデンサ１５からなる時定数回路、ダイオード１６、抵抗９を介して、保護トランジスタ３のベースに供給される。このため、トランジスタ３のベース電圧が上昇し、トランジスタ３がオンする。

トランジスタ３がオンすると、ＭＯＳ−ＦＥＴ２のゲートが接地に短絡され、ＭＯＳ−ＦＥＴ２がオフする。これにより、負荷１への電流の供給が止められる。

なお、動作開始時に、従来では、負荷１の性質により、ＭＯＳ−ＦＥＴ２がオンしたときのスパイク電流により、トランジスタ３が誤動作してしまうことがあった。また、動作開始時に、従来では、ＭＯＳ−ＦＥＴ２のオンスピードがトランジスタ３のオンスピードより遅いと、制御出力端子６から制御信号により、保護トランジスタ３が先にオンしてしまうことがあった。

これに対して、本実施形態では、ダイオード７のアノードと抵抗８の一端との接続点の出力は、抵抗８、コンデンサ１５からなる時定数回路と、ダイオード１６とを介して、トランジスタ３のベースに供給される。ＭＯＳ−ＦＥＴ２がオンしたときのスパイク電流は、この時定数回路により吸収される。このため、ＭＯＳ−ＦＥＴ２がオンしたときのスパイク電流によるトランジスタ３の誤動作を防止できる。

また、制御出力端子６から制御信号が与えられたとき、保護トランジスタ３のベースの電圧は、抵抗８を介して流れる電流をコンデンサ１５に充電して上昇する。このため、トランジスタ３のオンスピードは、ＭＯＳ−ＦＥＴ２のオンスピードよりも遅れることになり、トランジスタ３がＭＯＳ−ＦＥＴ２より先にオンしてしまうことが防止できる。

さらに、トランジスタ３の作動電圧の閾値は、抵抗９と抵抗１０の抵抗比と共に、抵抗８、コンデンサ１５からなる時定数回路により調整できる。このため、ＭＯＳ−ＦＥＴ２の作動電圧と、トランジスタ３の作動電圧の違いにより、オン時間の管理が容易に行える。

また、本実施形態では、負荷１の一端とＭＯＳ−ＦＥＴ２のドレインとの接続点の検出電圧から異常が検出されると、制御回路２５により、制御出力端子６からの制御信号が止められる。また、断線の場合にも、負荷１の一端とＭＯＳ−ＦＥＴ２のドレインとの接続点の検出電圧から異常が検出され、制御回路２５により、制御出力端子６からの制御信号が止められる。

図２は、本実施形態における負荷短絡故障時の処理を示すフローチャートである。この例は、ガスエンジンを用いたコージェネレーション装置を負荷として説明する。

図２において、制御回路２５は、負荷短絡故障が未発生かどうかを判断する（ステップＳ１）。これは、故障の二重検出を避けるためである。既に、負荷短絡故障が発生してれば、処理は終了される。

ステップＳ１で、負荷短絡故障が未発生と判断されたら、制御回路２５は、エンジン回転数が所定値以上かどうかを判断する（ステップＳ２）。エンジン回転が所定値以上でなければ、処理は終了される。

ステップＳ２で、エンジン回転数が所定値以上であると判断されたら、制御回路２５は、フィードバック端子１８の検出値が所定電圧以上かどうかを判断する（ステップＳ３）。検出値が所定電圧以上でなければ、処理は終了される。

ステップＳ３で、フィードバック端子１８の検出値が所定電圧以上であると判断された場合には、制御回路２５は、所定時間以上経過したかどうかを判断し（ステップＳ４）、所定時間以上経過していなければ、ステップＳ１にリターンされる。

エンジン回転数が所定値以上で、フィードバック端子１８の検出値が所定電圧以上の場合には、ステップＳ１〜ステップＳ４のループが繰り返され、その状態で、所定時間以上経過すると、ステップＳ４の判断結果がＹｅｓとなる。この場合には、制御回路２５は、短絡故障発生であると判定し、制御出力端子６からの制御信号を止めて（ステップＳ５）、処理を終了する。

図３は、本実施形態における負荷断線故障時の処理を示すフローチャートである。

図３において、制御回路２５は、負荷断線故障が未発生かどうかを判断する（ステップＳ１１）。これは、故障の二重検出を避けるためである。既に、負荷断線故障が発生してれば、処理は終了される。

ステップＳ１１で、負荷断線故障が未発生と判断されたら、制御回路２５は、エンジン回転数が所定値以下かどうかを判断する（ステップＳ１２）。エンジン回転が所定値以下でなければ、処理は終了される。

ステップＳ１２で、エンジン回転数が所定値以下であると判断されたら、制御回路２５は、フィードバック端子１８の検出値が所定電圧以下かどうかを判断する（ステップＳ１３）。検出値が所定電圧以下でなければ、処理は終了される。

ステップＳ１３で、フィードバック端子１８の検出値が所定電圧以下であると判断された場合には、制御回路２５は、所定時間以上経過したかどうかを判断し（ステップＳ１４）、所定時間以上経過していなければ、ステップＳ１１にリターンされる。

エンジン回転数が所定値以下で、フィードバック端子１８の検出値が所定電圧以下の場合には、ステップＳ１１〜ステップＳ１４のループが繰り返され、その状態で、所定時間以上経過すると、ステップＳ１４の判断結果がＹｅｓとなる。この場合には、制御回路２５は、断線故障発生であると判定し、制御出力端子６からの制御信号を止めて（ステップＳ１５）、処理を終了する。

以上のように、本実施形態では、負荷１とＭＯＳ−ＦＥＴ２との接続点の出力を検出値としてフィードバック端子１８から出力させ、フィードバック端子１８の検出値に応じて、電源を制御しているので、短絡時や断線時に、制御信号を止めることができる。

なお、上述の例では、スイッチ素子としてＭＯＳ−ＦＥＴ２を使用しているが、バイポーラトランジスタを使っても良い。また、保護トランジスタ３としてバイポーラトランジスタを使っているが、ＭＯＳ−ＦＥＴ２を使っても良い。

本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

本実施形態の異常検出保護回路の接続図である。本実施形態の説明に用いるフローチャートである。本実施形態の説明に用いるフローチャートである。従来の異常検出保護回路の接続図である。

符号の説明

１：負荷
２：スイッチ素子としてのＭＯＳ−ＦＥＴ
３：保護トランジスタ
５：抵抗
６：制御出力端子
７：ダイオード
８〜１１：抵抗
１５：コンデンサ
１６：ダイオード
１７：抵抗
１８：フィードバック端子
２１：コンデンサ
２５：制御回路

Claims

負荷と接地間に配設されたスイッチ素子と、
前記スイッチ素子に制御信号を供給する制御出力端子と、
前記スイッチ素子がオンのときに順バイアスとなるように、前記負荷と前記スイッチ素子との接続点に接続されたダイオードと、
前記ダイオードと前記制御出力端子との間に接続された第１の抵抗と、
前記スイッチ素子のゲート又はベースと接地間に配設され、前記ダイオードと前記第１の抵抗との接続点の検出出力に応じてオン／オフされる保護トランジスタと、
前記負荷と前記スイッチ素子との接続点の出力を検出値として出力するフィードバック端子と、
前記フィードバック端子の検出値に応じて、前記制御出力端子からの制御信号の出力を制御する制御手段と
を備え、
前記ダイオードと前記第１の抵抗との接続点の検出出力を、時定数回路を介して、前記保護トランジスタのベース又はゲートに供給することを特徴とする異常検出保護回路。
前記制御手段は、前記フィードバック端子からの検出値により短絡又は断線の発生が検出されると、前記制御出力端子からの制御信号を止めることを特徴とする請求項１に記載の異常検出保護回路。
前記時定数回路は、少なくともコンデンサ及び抵抗を有することを特徴とする請求項１又は２に記載の異常検出保護回路。
負荷と接地間にスイッチ素子を配設し、前記スイッチ素子に制御出力端子から制御信号を供給し、
前記スイッチ素子がオンのときに順バイアスとなるように、前記負荷と前記スイッチ素子との接続点にダイオードを接続し、前記ダイオードと前記制御出力端子との間に第１の抵抗を接続し、
前記スイッチ素子のゲート又はベースと接地間に保護トランジスタを配設し、前記ダイオードと前記第１の抵抗との接続点の検出出力に応じてオン／オフさせ、
前記負荷と前記スイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、
前記フィードバック端子の検出値に応じて、前記制御出力端子からの制御信号の出力を制御し、
前記ダイオードと前記第１の抵抗との接続点の検出出力を、時定数回路を介して、前記保護トランジスタのベース又はゲートに供給することを特徴とする異常検出保護方法。
負荷と接地間にスイッチ素子を配設し、前記スイッチ素子に制御出力端子から制御信号を供給し、前記スイッチ素子がオンのときに順バイアスとなるように、前記負荷と前記スイッチ素子との接続点にダイオードを接続し、前記ダイオードと前記制御出力端子との間に第１の抵抗を接続し、前記スイッチ素子のゲート又はベースと接地間に保護トランジスタを配設し、前記ダイオードと前記第１の抵抗との接続点の検出出力に応じてオン／オフさせ、前記負荷と前記スイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、前記フィードバック端子の検出値に応じて、前記制御出力端子からの制御信号の出力を制御する異常検出保護回路の制御をコンピュータに実行させるためのプログラムであって、
前記フィードバック端子の検出値が所定電圧以上であるかどうかを判断するステップと、
前記フィードバック端子の検出値が所定電圧以上であるときに、短絡の発生を検出するステップと、
前記短絡の発生が検出されたときに、前記制御出力端子からの制御信号を止めるステップと、
を含み、
前記ダイオードと前記第１の抵抗との接続点の検出出力を、時定数回路を介して、前記保護トランジスタのベース又はゲートに供給することを特徴とする異常検出保護回路の制御をコンピュータに実行させるためのプログラム。
負荷と接地間にスイッチ素子を配設し、前記スイッチ素子に制御出力端子から制御信号を供給し、前記スイッチ素子がオンのときに順バイアスとなるように、前記負荷と前記スイッチ素子との接続点にダイオードを接続し、前記ダイオードと前記制御出力端子との間に第１の抵抗を接続し、前記スイッチ素子のゲート又はベースと接地間に保護トランジスタを配設し、前記ダイオードと前記第１の抵抗との接続点の検出出力に応じてオン／オフさせ、前記負荷と前記スイッチ素子との接続点の出力を検出値としてフィードバック端子から出力させ、前記フィードバック端子の検出値に応じて、前記制御出力端子からの制御信号の出力を制御する異常検出保護回路の制御をコンピュータに実行させるためのプログラムであって、
前記フィードバック端子の検出値が所定電圧以下であるかどうかを判断するステップと、
前記フィードバック端子の検出値が所定電圧以下であるときに、断線の発生を検出するステップと、
前記断線の発生が検出されたときに、前記制御出力端子からの制御信号を止めるステップと、
を含み、
前記ダイオードと前記第１の抵抗との接続点の検出出力を、時定数回路を介して、前記保護トランジスタのベース又はゲートに供給することを特徴とする異常検出保護回路の制御をコンピュータに実行させるためのプログラム。