JP2017085256A - 電子回路、電子回路の制御方法及びデバイス - Google Patents

電子回路、電子回路の制御方法及びデバイス Download PDF

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Abstract

【課題】電力投入時の不要な電力を抑制することができる、パワーオンリセットを用いた電子回路を提供する。【解決手段】電源線ＰＷにスイッチ素子６０を介して接続された内部回路７０と、電源線から電力供給を受け、スイッチ素子を制御するための制御信号ｓｗを生成する制御回路８０と、を有する電子回路２にである。電源線への電力供給が開始されてから第１の期間、第１リセット信号ｒｃ１を生成し、第１リセット信号を用いて、制御信号を所定値に固定し、電源線への電力供給が開始されてから第１の期間よりも長い第２の期間、第２リセット信号ｒｃ２を出力し、第２リセット信号に基づき、制御信号によるスイッチ素子のオン状態及びオフ状態の制御を禁止する。【選択図】図８

Description

本開示は、電子回路、電子回路の制御方法及びデバイスに関する。
バッテリから供給される電力を用いて駆動するデバイス、例えば人体の一部に装着されるセンサ等のウェアラブルデバイスにおいては、バッテリによるデバイスの可動時間を長くすることが望まれる。そのためデバイスに含まれる、例えば半導体チップとして形成されるＣｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）やメモリのような電子回路にて消費される電力を削減することが要求されている。また、ハーベスタ電源等、自然エネルギーを電力に変換する発電素子を電力供給源とするデバイスも開発されている。現状においては、ハーベスタ電源の電力供給能力は十分とは言えない。そのため、電子回路において消費される電力が、ハーベスタ電源が供給することが可能な電力を上回ると、電子回路に電力を供給する電源線の電位が低下し、電子回路が誤動作する虞もある。そのためバッテリを電力供給源とする場合と同様に、電子回路にて消費される電力を削減する技術が要望される。
電子回路を構成する回路素子の一例として、Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）インバータが挙げられる。図１の（Ａ）は、ＣＭＯＳインバータの回路構成を示す図であり、図１の（Ｂ）は、ＣＭＯＳインバータを用いたＳｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＳＲＡＭ）のメモリセルの回路構成例を示す図である。図１の（Ａ）に示されるようにＣＭＯＳインバータは、Ｐ型ＭＯＳトランジスタＰＭ１とＮ型ＭＯＳトランジスタＮＭ１が電源線ＰＷと接地線ＧＮＤとの間に直列に配置される。ＣＭＯＳインバータへの入力電位が閾値電位以上の高電位（以下、Ｈレベル）であれば、Ｐ型ＭＯＳトランジスタＰＭ１がオフ状態となり、Ｎ型ＭＯＳトランジスタＮＭ１がオン状態となるため、ＣＭＯＳインバータの出力電位は低電位（以下、Ｌレベル）となる。逆にＣＭＯＳインバータへの入力電位が閾値電位に満たないＬレベルであれば、Ｐ型ＭＯＳトランジスタＰＭ１がオン状態となり、Ｎ型ＭＯＳトランジスタＮＭ１がオフ状態となるため、ＣＭＯＳインバータの出力電位はＨレベルとなる。ＣＭＯＳインバータにおいては、入力電位がＨレベルであってもＬレベルであっても、Ｐ型ＭＯＳトランジスタＰＭ１とＮ型ＭＯＳトランジスタＮＭ１の何れか一方がオフ状態となるため、理想的には電源線ＰＷと接地線ＧＮＤとの間に貫通電流は流れない。
しかし、電子回路への電力供給が開始された直後においては、電源線ＰＷの電位が未だ十分に上昇せず、電源線ＰＷの電位及びＣＭＯＳインバータの入力電位が、ＨレベルとＬレベルの中間の電位となる状態が存在し得る。この場合は、Ｐ型ＭＯＳトランジスタＰＭ１とＮ型ＭＯＳトランジスタＮＭ１の何れも完全なオフ状態とはならない可能性がある。この状態は、電源線ＰＷと接地線ＧＮＤとの間に電流のパスが存在する状態であり、電源線ＰＷと接地線ＧＮＤとの間に貫通電流が発生する。
また図１の（Ｂ）に示されるように、ＳＲＡＭの一つのセルは、２つのＣＭＯＳインバータを組み合わせてデータを保持する構成を有する。電子回路への電力供給の開始時においては、上述のようにＣＭＯＳインバータに貫通電流が流れる場合があり、ＣＭＯＳインバータを主要な構成要素とするＳＲＡＭにおいても不要な貫通電流が発生する虞がある。多数のセルを含むＳＲＡＭにおいて、個々のセルに貫通電流が発生すると、ＳＲＡＭ全体として大きな貫通電流が流れることになる。バッテリやハーベスタ電源のような発電素子を電力供給源として駆動するデバイスにおいて、電力供給の開始時に生じ得る貫通電流は、抑制されることが望まれる。
また、電子回路への電力供給の開始時における他の問題点として、フリップフロップ回路等の回路素子の出力信号の論理値（ＨレベルであるかＬレベルであるか）が定まらず、電子回路が不要な動作を行ってしまうことも挙げられる。図２は電子回路に含まれる論理回路の一例を示す図である。図２には、インバータや、ＮＡＮＤ回路やＮＯＲ回路等の組み合わせ回路や、フリップフロップ回路等の順序回路を含む論理回路の一例が示されている。電子回路への電力供給の開始時には、各回路素子の出力の論理値が所定の値に定まっておらず、またその論理値が後段の回路素子へ順に伝わることにより、後段の回路素子が不要な動作を行い、電子回路全体として不要な電力が消費される場合もある。
電子回路への電力供給の開始時に生じ得るこれらの問題を解決する方法として、パワーオンリセットと呼ばれる技術がある。図３はパワーオンリセットを説明するための図である。図３の（Ａ）は、パワーオンリセットを用いて電力供給の開始時にリセット動作を行う電子回路を示す図である。図３の（Ａ）に示されるように、電源１００と電子回路２００とが電源線ＰＷで接続され、電源線ＰＷに抵抗素子Ｒ０と容量素子Ｃ０とを有する時定数回路１１０が設けられる。また時定数回路１１０から出力されるリセット信号ｒｃが電子回路２００に供給される。
図３の（Ｂ）は、電子回路２００への電力供給の開始時における電源線ＰＷの電位及びリセット信号ｒｃの電位の変化の様子を示す図である。ここでは、電子回路２００が通常動作を行う際の電源線ＰＷの電位が１．８Ｖであるものとする。まず電源線ＰＷに電源１００から電力供給が開始され、電源線ＰＷの電位が０Ｖから１．８Ｖまで上昇する。その後、リセット信号ｒｃの電位は、時定数回路１１０の時定数に基づいて徐々に上昇し、時間の経過とともに１．８Ｖに近づく。図中に示されたＶｔｈはリセット信号ｒｃに対する閾値電圧を意味する。リセット信号ｒｃの電位が閾値電圧Ｖｔｈに達するまでは、リセット信号ｒｃは電子回路２００においてＬレベルの信号として認識される。そしてＬレベルのリセット信号ｒｃに基づいて、電子回路２００の内部回路がリセット状態に維持される。リセット状態においては、例えば電子回路２００に含まれるＣＭＯＳインバータやその他の回路素子への電力供給が遮断され、又は電子回路２００に含まれるフリップフロップ回路等の出力信号が所定の論理値に固定される。これにより、リセット状態においては電子回路２００でのリーク電力が抑制され、又は電子回路２００に含まれる論理回路の不要な動作が抑制される。
特開２０００−２６９７８８号公報 特開２０１２−２３０７２６号公報 特開平７−７８４７９号公報
近年、電子回路への消費電力抑制の要求は更に高まってきている。本開示は、電力供給の開始時における消費電力を抑制する方法を提供することを目的とするものである。
開示の電子回路は、電力供給源に接続された電源線と、前記電源線に、スイッチ素子を介して接続された内部回路と、前記電源線から電力供給を受け、前記電源線への電力供給が開始されてから第１の期間に出力される第１リセット信号に基づき、前記スイッチ素子を制御するための制御信号を生成する制御回路と、前記電源線への前記電力供給が開始されてから前記第１の期間よりも長い第２の期間に出力される第２リセット信号と、前記制御信号とに基づき、前記スイッチ素子のオン状態及びオフ状態を制御するゲート素子とを有することを特徴とする。
本開示によれば、電力供給の開始時における電子回路での消費電力を抑制することができる。
ＣＭＯＳインバータの回路構成及びＳＲＡＭセルの回路構成を示す図である。 電子回路に含まれる論理回路の構成例を示す図である。 パワーオンリセットを説明する図である。 第１実施例における電子回路を含むデバイスの構成例を示す図である。 第１実施例における電子回路の回路構成例を示す図である。 第１実施例におけるフリップフロップ回路の構成例と真理値表を示す図である。 図５に示された電子回路のタイミングチャートである。 第１実施例における電子回路の構成例を示す図である。 図８に示された電子回路のタイミングチャートである。 第１実施例におけるゲート素子の回路構成例を示す図である。 第１実施例において、複数の電子回路に対して第１時定数回路及び第２時定数回路を共通で設けた場合の接続例を示す図である。 第１実施例における電子回路の変形例を示す図である。 第１実施例における第２時定数回路の抵抗素子の構成例を示す図である。 第１実施例において、回路ブロックとしてＳＲＡＭセルアレイが用いられた場合の回路構成例を示す図である。 第２実施例における電子回路の回路構成例を示す図である。 第２実施例における電子回路のタイミングチャートを示す図である。 第２実施例における放電素子制御信号の生成方法を示す図である。 第２実施例における電子回路の変形例を示す図である。
＜第１実施例＞
図４は、第１実施例における電子回路を含むデバイスの構成例を示す図である。図４の（Ａ）においてデバイス１は、電子回路２、バッテリ３、電源制御回路５及び電源線ＰＷを有する。バッテリ３は、デバイス１の電力供給源である。電源制御回路５は、電源線ＰＷの電位又は電源線ＰＷへ供給される電流を制御する。電子回路２は、電源線ＰＷに接続され、供給される電力に基づいて所定の動作を実行する。また図４の（Ｂ）においてデバイス１は、電子回路２、発電素子４、電源制御回路５、スイッチ６、蓄電素子７及び電源線ＰＷを有する。発電素子４はデバイス１の電力供給源である。蓄電素子７は発電素子４によって生成された電荷を蓄積する。スイッチ６は電子回路２への電力の供給又は停止を制御する。
図４の（Ａ）及び（Ｂ）において電子回路２は一つのみ図示されているが、複数の電子回路２がデバイス１に含まれてもよい。電子回路２の例として、ＣＰＵやＭｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＭＰＵ）等のプロセッサ、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）やＳｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＳＲＡＭ）等の揮発性メモリ、フラッシュメモリやＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＦｅＲＡＭ）等の不揮発性メモリ、加速度センサや温度センサ等のセンサ、Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ（ＲＦ）デバイス等の無線デバイスが挙げられる。バッテリ３の例としては、リチウムイオン電池やニッケルカドミウム電池が挙げられ、発電素子４の例としては、光や熱のエネルギーを利用したハーベスタ電源が挙げられる。電源制御回路５の例としては、スイッチングレギュレータやリニアレギュレータが挙げられる。蓄電素子７の例としては、発電素子４と接地線ＧＮＤとの間に設けられたコンデンサが挙げられる。尚、図４の（Ａ）及び（Ｂ）では、バッテリ３や発電素子４を電力供給源とするデバイスが示されたが、本実施例はこれ以外の電源、例えば商用電源を電力供給源とするデバイスにも適用可能である。
図５は、電子回路２の回路構成の一例を示す図である。電子回路２には、シュミットトリガ回路２０、演算部３０、フリップフロップ回路４０、インバータ５０、スイッチ素子６０及び回路ブロック７０が含まれる。演算部３０とフリップフロップ回路４０を含めた回路部分を制御部８０と呼ぶこととする。電子回路２に含まれるこれらの要素回路は電源線ＰＷに接続され、電源線ＰＷにはバッテリ３又は発電素子４から電力が供給される。電源線ＰＷには抵抗素子Ｒ１と容量素子Ｃ１とを含む第１時定数回路１０が接続される。
電子回路２は３つの回路ブロック７０を含み、各回路ブロック７０への電力の供給及び停止を個別に制御し得るよう、各回路ブロック７０に個別のスイッチ素子６０が設けられている。尚、本実施例において回路ブロック７０の数は、３つに限定されるものではない。回路ブロック７０は例えば、複数のＳＲＡＭセルを含むメモリセルアレイである。
ここで図５に示される複数の信号の名称について説明する。第１時定数回路１０からシュミットトリガ回路２０に送信される信号を「第１リセット信号ｒｃ１」と、シュミットトリガ回路２０から出力される信号を「内部リセット信号ｒｅｓ」と、演算部３０から出力される信号を「内部制御信号ｃｎｔ１」と、フリップフロップ回路４０から出力される信号を「制御信号ｃｎｔ２」と、制御信号ｃｎｔ２を受信するインバータ５０から出力される信号を「スイッチ制御信号ｓｗ」とする。
次に、各要素回路の機能について説明する。図５には３つの回路ブロック７０と、３つの回路ブロック７０に対する電力供給を個別に制御し得る構成が示されているが、これらは互いに等価な回路構成及び制御方法を有する。そのため、ここでは３つの回路ブロック７０のうちの一つの回路ブロック７０と、その回路ブロック７０への電力供給の制御方法について説明する。
第１時定数回路１０は、電源線ＰＷに接続され、電源線ＰＷへの電力供給が開始された場合に、電源線ＰＷの電位変化に一定の遅延を加えた第１リセット信号ｒｃ１を出力する。図５においては、第１時定数回路１０は抵抗素子Ｒ１と容量素子Ｃ１を含むＲＣ時定数回路である。第１時定数回路１０の時定数の大きさは、抵抗素子Ｒ１の抵抗と容量素子Ｃ１の静電容量の積で表される。第１時定数回路１０は、電子回路２に対して外付けで設けられてもよく、電子回路２の中に集積回路の一部として設けられてもよい。
シュミットトリガ回路２０は、電源線ＰＷに接続され、また第１リセット信号ｒｃ１を受信して内部リセット信号ｒｅｓを生成する。電子回路２への電力供給の開始時においてシュミットトリガ回路２０は、第１リセット信号ｒｃ１の電位が接地線ＧＮＤのレベルから上昇して所定の閾値レベルに達するまでは、内部リセット信号ｒｅｓを電源線ＰＷの電位であるＨレベルに維持する。内部リセット信号ｒｅｓは、演算部３０及びフリップフロップ回路４０に供給される。内部リセット信号ｒｅｓがＨレベルである期間は、演算部３０及びフリップフロップ回路４０が初期状態に維持される。第１リセット信号ｒｃ１の電位が閾値レベルに達すると、シュミットトリガ回路２０は、内部リセット信号ｒｅｓをＬレベルに切り替える。内部リセット信号ｒｅｓがＬレベルに切り替えられると、演算部３０及びフリップフロップ回路４０の初期状態が解除される。
演算部３０は、スイッチ素子６０を制御することによって回路ブロック７０への電力の供給及び停止を制御する回路ブロックである。演算部３０は、電源線ＰＷに接続され、またシュミットトリガ回路２０から内部リセット信号ｒｅｓを受信する。演算部３０は、電子回路２への電力供給の開始時において内部リセット信号ｒｅｓによってリセットされ、演算部３０の出力信号である内部制御信号ｃｎｔ１を所定の論理値に維持する。また演算部３０は、リセットが解除された後の通常動作時においては、スイッチ素子６０のオン状態及びオフ状態を制御するために内部制御信号ｃｎｔ１の電位レベルの切り替えを行う。演算部３０は、ハードワイヤード論理回路であってもよく、コンピュータプログラムを実行することによって所定の機能を実現するプロセッシングユニットであってもよい。内部制御信号ｃｎｔ１はフリップフロップ回路４０へ入力される。
フリップフロップ回路４０は内部制御信号ｃｎｔ１に基づき制御信号ｃｎｔ２を生成する回路ブロックである。フリップフロップ回路４０は電源線ＰＷに接続され、内部制御信号ｃｎｔ１及び内部リセット信号ｒｅｓを受信する。フリップフロップ回路４０は、入力端子であるセット端子Ｓ及びリセット端子Ｒと、出力端子Ｑ及び出力端子Ｑｂを有する。演算部３０から送信される内部制御信号ｃｎｔ１とシュミットトリガ回路２０から送信される内部リセット信号ｒｅｓは、それぞれセット端子Ｓ及びリセット端子Ｒに入力される。電力供給の開始時、つまり内部リセット信号ｒｅｓがＨレベルである期間は、内部制御信号ｃｎｔ１の論理値に関わらず、フリップフロップ回路４０の出力端子Ｑから出力される制御信号ｃｎｔ２はＬレベルに維持される。制御信号ｃｎｔ２はインバータ５０に入力される。フリップフロップ回路４０の詳細は図６を用いて後述される。
インバータ５０は、電源線ＰＷに接続され、制御信号ｃｎｔ２を受信して制御信号ｃｎｔ２の反転信号であるスイッチ制御信号ｓｗを出力する。スイッチ制御信号ｓｗはスイッチ素子６０に入力される。
スイッチ素子６０は、回路ブロック７０へ電力を供給し、又は回路ブロック７０への電力供給を停止する。スイッチ素子６０は例えばＰ型ＭＯＳトランジスタであり、Ｐ型ＭＯＳトランジスタのゲート電極にスイッチ制御信号ｓｗが入力される。スイッチ制御信号ｓｗがＨレベルである場合は、スイッチ素子６０はオフ状態となり、回路ブロック７０への電力供給は停止される。またスイッチ制御信号ｓｗがＬレベルである場合は、スイッチ素子６０はオン状態となり、回路ブロック７０へ電力が供給される。電子回路２への電力供給の開始時（リセット状態）においては、スイッチ制御信号ｓｗはＨレベルであり、スイッチ素子６０はオフ状態となるため、回路ブロック７０へ電力は供給されない。一方、リセット状態が解除されると、フリップフロップ回路４０から出力される制御信号ｃｎｔ２は、演算部３０から出力される内部制御信号ｃｎｔ１によってＨレベル及びＬレベルが切り替えられ、スイッチ素子６０のオン状態及びオフ状態が制御される。
図６の（Ａ）は、第１実施例におけるフリップフロップ回路４０の回路構成例を示す図であり、図６の（Ｂ）は、フリップフロップ回路４０の入力信号の論理値と出力信号の論理値の対応関係を示す真理値表である。フリップフロップ回路４０はＡＮＤ回路４１、ＯＲ回路４２、第１ＮＡＮＤ回路４３、第２ＮＡＮＤ回路４４を含む。フリップフロップ回路４０は入力端子としてセット端子Ｓとリセット端子Ｒを有し、出力端子として出力端子Ｑと出力端子Ｑｂを有する。本実施例においては出力端子Ｑｂから出力される信号は利用されないものとする。
まず電力供給の開始時に、リセット端子ＲにＨレベルである内部リセット信号ｒｅｓが入力される場合について説明する。リセット端子Ｒへの入力信号がＨレベルの信号である場合、ＯＲ回路４２からはＨレベルの信号が出力される。またＡＮＤ回路４１からはＬレベルの信号が出力される。そしてセット端子Ｓへの入力信号の論理値に関わらず、第１ＮＡＮＤ回路４３から、出力端子Ｑの出力である制御信号ｃｎｔ２としてＬレベルの信号が出力される。Ｌレベルの制御信号ｃｎｔ２は、図５に示されるようにインバータ５０で反転され、Ｈレベルのスイッチ制御信号ｓｗがスイッチ素子６０のゲート電極に入力され、スイッチ素子６０はオフ状態となる。
次に、リセット端子Ｒへの入力信号である内部リセット信号ｒｅｓがＬレベルとなってリセット状態が解除された状態について説明する。内部リセット信号ｒｅｓがＬレベルになると、ＡＮＤ回路４１は、セット端子Ｓに入力される内部制御信号ｃｎｔ１の論理値と同一の論理値の信号を出力し、ＯＲ回路４２は、内部制御信号ｃｎｔ１の論理値と逆の論理値の信号を出力する。例えばセット端子Ｓに入力される内部制御信号ｃｎｔ１がＬレベルであれば、出力端子ＱはＬレベルの制御信号ｃｎｔ２を出力する。この場合は、図５に示されるインバータ５０がＨレベルのスイッチ制御信号ｓｗを出力するため、スイッチ素子６０がオフ状態となり、回路ブロック７０には電力が供給されない。一方、リセット状態が解除された状態で、セット端子Ｓに入力される内部制御信号ｃｎｔ１がＨレベルとなると、出力端子ＱはＨレベルの制御信号ｃｎｔ２を出力する。この場合は、インバータ５０がＬレベルのスイッチ制御信号ｓｗを出力するため、スイッチ素子６０がオン状態となり、回路ブロック７０に電力が供給される。
このように、第１時定数回路１０を用いて第１リセット信号ｒｃ１を生成することにより、電力供給の開始時に所定期間のリセット期間が設けられ、回路ブロック７０への電力供給が遮断される。その結果、電源線ＰＷの電位が立ち上がる際の、回路ブロック７０において発生するリーク電流が抑制される。リセット期間の経過後は、演算部３０が、回路ブロック７０が電力を必要とする期間に選択的にスイッチ素子６０をオン状態とするよう内部制御信号ｃｎｔ１を出力することにより、回路ブロック７０に電力が供給される。
ここで図５に示された回路に関し、本願の発明者が見出した課題について説明する。図５に示された回路においては、電力供給の開始時に電源線ＰＷの電位がＬレベルからＨレベルへ上昇して安定するまでの期間は、シュミットトリガ回路２０がＨレベルの内部リセット信号ｒｅｓを出力する。このＨレベルの内部リセット信号ｒｅｓによってスイッチ素子６０がオフ状態になるようフリップフロップ回路４０の出力が維持される。しかし電源線ＰＷの電位は、電力供給の開始時において即時にＬレベルからＨレベルに達する訳ではない。つまり電源線ＰＷの電位はＬレベルから徐々に増加し、所定時間が経過した後に通常動作時のＨレベルに達して安定する。例えば通常動作時の電源線ＰＷの電位を１．８Ｖとした場合、シュミットトリガ回路２０から出力される内部リセット信号ｒｅｓは、電力供給の最初のあるタイミングでは１．８Ｖの信号ではなく、そのタイミングにおける電源線ＰＷの電位であり、例えば１．０Ｖかもしれない。このような場合、シュミットトリガ回路２０から出力される内部リセット信号ｒｅｓが、演算部３０やフリップフロップ回路４０を含む制御部８０においてＨレベルの信号であると判定されないかもしれない。また内部リセット信号ｒｅｓ自体がＨレベルの信号であると判定されたとしても、未だ１．８Ｖに到達していない電源線ＰＷの電位を受けて動作するフリップフロップ回路４０において、出力端子ＱからＬレベルの制御信号ｃｎｔ２が出力されないかもしれない。すなわち、電源線ＰＷの電位が１．８Ｖに到達して安定するまでの期間は、フリップフロップ回路４０の動作の確実性が、通常動作時の動作の確実性よりも低いと考えられる。
図７は、電力供給の開始後の電源線ＰＷの電位、第１時定数回路１０から出力される第１リセット信号ｒｃ１の電位、シュミットトリガ回路２０から出力される内部リセット信号ｒｅｓの電位、演算部３０から出力され内部制御信号ｃｎｔ１の電位、フリップフロップ回路４０から出力される制御信号ｃｎｔ２の電位、スイッチ素子６０を制御するスイッチ制御信号ｓｗの電位、及び回路ブロック７０に流れる電流のそれぞれのタイミングチャートである。まず、時刻Ｔ１から時刻Ｔ２までの期間について説明する。
時刻Ｔ１において電源線ＰＷへの電力供給が開始され、電源線ＰＷの電位が上昇する。電源線ＰＷに接続された第１時定数回路１０から出力される第１リセット信号ｒｃ１の電位は、電源線ＰＷの電位上昇よりも緩やかに上昇する。第１リセット信号ｒｃ１の電位がシュミットトリガ回路２０の閾値電圧Ｖｔｈ１に達する時刻Ｔ２までは、シュミットトリガ回路２０はＨレベルの内部リセット信号ｒｅｓを出力する。但し上述のように、シュミットトリガ回路２０が出力する内部リセット信号ｒｅｓの電位レベルは、電源線ＰＷの電位変化に依存し、確実にＨレベルの内部リセット信号ｒｅｓを出力できるとは限らない。また、演算部３０も電力供給を受けて演算処理を開始するが、動作初期においては回路内部の複数のノードの電位が不確定であることなどに起因して、演算結果をＨレベル又はＬレベルのどちらかに確実に制御することはできないかもしれない。そのため、演算部３０から意図しない電位レベルの内部制御信号ｃｎｔ１が出力される可能性がある。内部制御信号ｃｎｔ１の不確実性、及び内部リセット信号ｒｅｓの不確実性に起因して、フリップフロップ回路４０も、意図しない電位レベルの制御信号ｃｎｔ２を出力する可能性がある。その結果、制御信号ｃｎｔ２の反転信号を出力するインバータ５０も、意図しない電位レベルのスイッチ制御信号ｓｗを出力する虞がある。時刻Ｔ１から時刻Ｔ２までの期間においてスイッチ素子５０がオン状態となると、図１にて説明されたように、回路ブロック７０に含まれるＣＭＯＳインバータにおいて電源線ＰＷから接地線ＧＮＤ間に貫通電流が流れる。
次に、時刻Ｔ２から時刻Ｔ３の期間について説明する。時刻Ｔ２において、第１時定数回路１０から出力される第１リセット信号ｒｃ１の電位レベルがシュミットトリガ回路２０の閾値Ｖｔｈ１に達すると、シュミットトリガ回路２０は出力レベルをＬレベルに切り替える。これにより、演算部３０のリセット状態が解除され、演算部３０は内部制御信号ｃｎｔ１の論理値を確定させるための処理を開始する。本実施例では演算部３０は、リセット状態が解除された場合、スイッチ素子６０をオフ状態にするための内部制御信号ｃｎｔ１、ここではＬレベルの内部制御信号ｃｎｔ１を出力するものとする。演算部３０がＬレベルの内部制御信号ｃｎｔ１を確定させる時刻を時刻Ｔ３とする。
内部リセット信号ｒｅｓの電位レベルがＬレベルに切り替えられると、フリップフロップ回路４０のリセット状態が解除される。フリップフロップ回路４０のリセットが解除された状態において、セット端子Ｓの電位レベルがＬレベルとなった場合には、出力端子ＱよりＬレベルの制御信号ｃｎｔ２が出力され、セット端子Ｓの電位レベルがＨレベルとなった場合には、出力端子ＱよりＨレベルの制御信号ｃｎｔ２が出力される。上述のように、時刻Ｔ３までは演算部３０から出力される内部制御信号ｃｎｔ１の論理値が定まらないため、フリップフロップ回路４０の出力端子Ｑから出力される制御信号ｃｎｔ２の論理値も確定しない状態となる。もし制御信号ｃｎｔ２がＨレベルとなると、スイッチ制御信号ｓｗはＬレベルとなり、スイッチ素子６０がオン状態となり、回路ブロック７０に電流が流れる。
次に、時刻Ｔ３以降の期間について説明する。時刻Ｔ３において演算部３０が、内部制御信号ｃｎｔ１をＬレベルに確定させる。その結果フリップフロップ回路４０は、Ｌレベルの内部制御信号ｃｎｔ２をセット端子Ｓにて受信し、出力端子ＱからＬレベルの制御信号ｃｎｔ２を出力する。インバータ５０はＬレベルの制御信号ｃｎｔ２を受けて、Ｈレベルのスイッチ制御信号ｓｗを出力する。スイッチ素子６０はＨレベルのスイッチ制御信号ｓｗを受けてオフ状態となる。この結果、回路ブロック７０は電源線ＰＷから切り離され、回路ブロック７０において電力は消費されない。その後、通常動作が開始され、回路ブロック７０の動作が必要となる時刻Ｔ５と時刻Ｔ６の間の期間において演算部３０が、Ｈレベルの内部制御信号ｃｎｔ１を出力する。内部制御信号ｃｎｔ１がＨレベルになると制御信号ｃｎｔ２もＨレベルとなり、スイッチ制御信号ｓｗがＬレベルとなり、スイッチ素子６０がオン状態となり、回路ブロック７０に電力が供給される。
図７に示されるように、第１時定数回路１０から出力される第１リセット信号ｒｃ１を用いて電子回路２のリセットが行われる場合であっても、時刻Ｔ１から時刻Ｔ２の期間にはスイッチ素子６０がオン状態となる可能性を排除できない。時刻Ｔ１から時刻Ｔ２の期間においてスイッチ素子６０がオン状態となると、電源線ＰＷの電位が十分に上昇していないことに起因して、回路ブロック７０にて不要なリーク電流が発生する可能性がある。また時刻Ｔ２から時刻Ｔ３の間の、演算部３０が内部制御信号ｃｎｔ１を確定させるまでの期間においても、スイッチ素子６０がオン状態となって回路ブロック７０にて不要な電力が消費される可能性もある。
本出願は、電力供給の開始時に第１リセット信号ｒｃ１を用いる電子回路２において、不要な消費電力や誤動作が生じる可能性を抑制するためになされたものである。
図８は第１実施例における電子回路２の回路構成例を示す図である。図５にて示された構成要素と同一の構成要素については同一の参照符号が付され、説明が省略又は簡略化される。電子回路２には、シュミットトリガ回路２０、演算部３０、フリップフロップ回路４０、ゲート素子５５、スイッチ素子６０、及び回路ブロック７０が含まれる。電子回路２に含まれるこれらの構成要素は、電源線ＰＷを介してバッテリ３や発電素子４から電力供給を受ける。また電源線ＰＷには第１時定数回路１０が接続され、第１時定数回路１０から出力される第１リセット信号ｒｃ１がシュミットトリガ回路２０に入力される。
電源線ＰＷには第２時定数回路１５が接続され、第２時定数回路１５から出力される第２リセット信号ｒｃ２と、フリップフロップ回路４０から出力される制御信号ｃｎｔ２がゲート素子５５に入力される。ゲート素子５５は例えばＮＡＮＤ回路であり、第２リセット信号ｒｃ２がＬレベルである場合は、Ｈレベルのスイッチ制御信号ｓｗを出力してスイッチ素子６０をオフ状態に制御する。第２時定数回路１５の時定数は、第１時定数回路１０の時定数よりも大きい値に設定される。第２時定数回路１５は、抵抗素子Ｒ２及び容量素子Ｃ２を含む。
図９は、電力供給の開始時及びその後の通常動作時における電源線ＰＷの電位、第１リセット信号ｒｃ１の電位、内部リセット信号ｒｅｓの電位、内部制御信号ｃｎｔ１の電位、制御信号ｃｎｔ２の電位、第２時定数回路１５から出力される第２リセット信号ｒｃ２の電位、スイッチ制御信号ｓｗの電位、及び回路ブロック７０にて消費される電流の、それぞれのタイミングチャートである。電源線ＰＷの電位、第１リセット信号ｒｃ１の電位、内部リセット信号ｒｅｓの電位、内部制御信号ｃｎｔ１の電位、制御信号ｃｎｔ２の電位については、図５に示された内容と同一である。ここでは、第２リセット信号ｒｃ２と、ゲート素子５５から出力されるスイッチ制御信号ｓｗ及び回路ブロック７０で消費される電流の挙動について説明する。
まず時刻Ｔ１において電源線ＰＷへの電力供給が開始されると、第２時定数回路１５から出力される第２リセット信号ｒｃ２の電位は徐々に増加する。第１時定数回路１０の時定数よりも第２時定数回路１５の時定数の方が大きく設定されているため、第２リセット信号ｒｃ２は、第１リセット信号ｒｃ１よりも緩やかに上昇する。第２リセット信号ｒｃ２がゲート素子５５の閾値電圧Ｖｔｈ２に達する時刻Ｔ４は、第１リセット信号ｒｃ１の電位がシュミットトリガ回路２０の閾値電圧Ｖｔｈ１に達する時刻Ｔ２よりも後の時刻として設定される。また時刻Ｔ４は、演算部３０が内部制御信号ｃｎｔ１を確定させ、フリップフロップ回路４０が制御信号ｃｎｔ２を確定させる時刻Ｔ３よりも後の時刻として設定される。時刻Ｔ１から時刻Ｔ３までは制御信号ｃｎｔ２の論理値は不定であるが、その期間はＬレベルの第２リセット信号ｒｃ２がゲート素子５５に入力されるため、制御信号ｃｎｔ２の論理値に関わらずスイッチ制御信号ｓｗはＨレベルとなる。その結果、スイッチ素子６０はオフ状態に維持され、回路ブロック７０には電力が供給されず、回路ブロック７０にて不要に消費される電流が抑制される。その後、時刻Ｔ４において第２リセット信号ｒｃ２の電位レベルがゲート素子５５の閾値電圧Ｖｔｈ２を超えると、ゲート素子５５から出力されるスイッチ制御信号ｓｗの論理値は、制御信号ｃｎｔ２の論理値によって決定される。具体的には、制御信号ｃｎｔ２がＨレベルであれば、スイッチ制御信号ｓｗがＬレベルとなり、スイッチ素子６０がオン状態となって回路ブロック７０に電力が供給される。一方、制御信号ｃｎｔ２がＬレベルであれば、スイッチ制御信号ｓｗがＨレベルとなり、スイッチ素子６０がオフ状態となって回路ブロック７０への電力供給が停止される。
このように本実施例では、第１リセット信号ｒｃ１を用いて電力供給の開始時における消費電力や誤動作を抑制するデバイスにおいて、更に消費電力や誤動作を抑制するために、電源線ＰＷに第２時定数回路１５が設けられる。第２時定数回路１５の時定数は、第１時定数回路１０の時定数よりも大きな値に設定される。そして、第１リセット信号ｒｃ１によるリセット期間（図９においては時刻Ｔ１から時刻Ｔ２までの期間）と、演算部３０が出力論理値を確定させるまでの期間（図９においては時刻Ｔ２から時刻Ｔ３までの期間）とを含む期間は、第２リセット信号ｒｃ２に基づきスイッチ制御信号ｓｗが所定の論理値に維持される。この結果、電力供給の開始時にスイッチ素子６０が誤ってオン状態となる可能性が低くなる。
図１０は、ゲート素子５５の回路構成例を示す図である。ゲート素子５５は例えば、制御信号ｃｎｔ２と第２リセット信号ｒｃ２を受けてスイッチ制御信号ｓｗを出力する２入力ＮＡＮＤ回路である。２入力ＮＡＮＤ回路は、電源線ＰＷに対して並列に接続された第１Ｐ型ＭＯＳトランジスタＰＭ２及び第２Ｐ型ＭＯＳトランジスタＰＭ３と、接地線ＧＮＤに対して直列に接続された第１Ｎ型ＭＯＳトランジスタＮＭ２と第２Ｎ型ＭＯＳトランジスタＮＭ３を含む。第１Ｐ型ＭＯＳトランジスタＰＭ２のゲート電極には制御信号ｃｎｔ２が入力され、第２Ｐ型ＭＯＳトランジスタＰＭ３のゲート電極には第２リセット信号ｒｃ２が入力される。また第１Ｎ型ＭＯＳトランジスタＮＭ２のゲート電極には制御信号ｃｎｔ２が入力され、第２Ｎ型ＭＯＳトランジスタＮＭ３のゲート電極には第２リセット信号ｒｃ２が入力される。第２リセット信号ｒｃ２がＬレベルであれば、第２Ｐ型ＭＯＳトランジスタＰＭ３がオン状態となり、第２Ｎ型ＭＯＳトランジスタＮＭ３はオフ状態となるため、スイッチ制御信号ｓｗがＨレベルとなる。
ここで、Ｌレベルの第２リセット信号ｒｃ２を受信したゲート素子５５が、誤ってＬレベルのスイッチ制御信号ｓｗを出力する可能性を抑えるために、第２Ｐ型ＭＯＳトランジスタＰＭ３がオフ状態からオン状態に切り替わる閾値電圧の絶対値が、第２Ｎ型ＭＯＳトランジスタＮＭ３がオフ状態からオン状態に切り替わる閾値電圧の絶対値に比べて小さく設定されてもよい。このように第２Ｐ型ＭＯＳトランジスタＰＭ３の閾値電圧と第２Ｎ型ＭＯＳトランジスタＮＭ３の閾値電圧を設定することにより、Ｌレベルの第２リセット信号ｒｃ２によって第２Ｎ型ＭＯＳトランジスタＮＭ３が誤ってオン状態に、第２Ｐ型ＭＯＳトランジスタＰＭ３が誤ってオフ状態になることを避けることができる。
図１１は、複数の電子回路２に対して第１時定数回路１０及び第２時定数回路１５が共通で設けられる場合の接続例を示す図である。例えば同一のボード上に複数の電子回路２が搭載されており、それらの電子回路２に個別に第１時定数回路１０及び第２時定数回路１５が設けられると、ボード上に搭載される部品点数が増加する。そのような場合は、図１１に示されるように、複数の電子回路２に対して第１時定数回路１０及び第２時定数回路１５が共通で設けられてもよい。複数の電子回路２は、例えばＣＰＵ、ＳＲＡＭ、フラッシュメモリ、センサ、無線デバイス等を含む。
図１２は、第１実施例における電子回路２の変形例を示す図である。図８においては、第２時定数回路１５が、電源線ＰＷに直接接続される例が示された。図１２においては、第２時定数回路１５はシュミットトリガ回路２０の入力線に接続されてもよい。このようにすることで、第１リセット信号ｒｃ１の電位変化に対して更に一定の変化遅延を有する第２リセット信号ｒｃ２を生成することが可能となる。またこの場合、第２時定数回路１５は電子回路２の内部に設けられてもよい。
図１３は、抵抗素子Ｒ１又は抵抗素子Ｒ２の構成例を示す図である。図１３の（Ａ）に示されるように、ゲート電極とソース電極とが互いに接続されたＰ型ＭＯＳトランジスタＰＭ４が抵抗素子Ｒ１又は抵抗素子Ｒ２として用いられてもよい。また図１３の（Ｂ）に示されるように、ゲート電極が接地線ＧＮＤに接続されたＮ型ＭＯＳトランジスタＮＭ４が抵抗素子Ｒ１又は抵抗素子Ｒ２として用いられてもよい。何れの場合も、ＭＯＳトランジスタのオフ抵抗が抵抗素子Ｒ１又は抵抗素子Ｒ２として利用される。
ここまで、第１実施例についての説明がなされた。第１実施例において開示された回路構成は本実施例を実施するための例示であり、他の回路構成を用いて実現することも可能である。例えば、第１時定数回路１０及び第２時定数回路１５は、ＲＣ時定数回路に限定されるものではなく、例えば容量素子Ｒとインダクタ素子Ｌを用いたＲＬ時定数回路であってもよい。またシュミットトリガ回路２０は、第１リセット信号ｒｃ１を反転させた内部リセット信号ｒｅｓを出力するものとして説明されたが、第１リセット信号ｒｃ１と同相の内部リセット信号ｒｅｓを出力するものであってもよい。また、シュミットトリガ回路２０の代わりに、ヒステリシス特性を有しないインバータやバッファ回路が用いられてもよい。またフリップフロップ回路４０の回路構成として図６に示された内容はあくまでも一例であり、リセット端子Ｒに特定の論理値の信号が入力された場合に出力端子Ｑの値を固定するものであって、リセットが解除された場合にはセット端子Ｓに入力される信号によって出力端子Ｑの値を制御し得るラッチ回路であれば、他の回路構成が用いられてもよい。またゲート素子５５はＮＡＮＤ回路に限定されるものではなく、ＡＮＤ回路やＮＯＲ回路等の他のゲート素子が用いられてもよい。またスイッチ素子６０はＰ型ＭＯＳトランジスタに限定されるものではなく、Ｎ型ＭＯＳトランジスタや、スイッチ機能を有する他の素子が用いられてもよい。また回路ブロック７０に替えて他の回路ブロックが、電力削減対象の内部回路として用いられてもよい。
図１４は、第１実施例において、回路ブロック７０としてＳＲＡＭセルアレイが用いられた場合の回路構成例を示す図である。回路ブロック７０には、ＳＲＡＭセルがアレイ上に設けられたメモリセルアレイ７１が含まれる。また回路ブロック７０には、ロウデコーダ７２、カラムスイッチ７３及びビット線制御部７４が含まれる。またビット線制御部７４にはライトイネーブル信号ＷＥ、チップイネーブル信号ＣＥ及びスイッチ制御信号ｓｗが入力される。デバイス１の通常動作時における所定の期間において、スイッチ制御信号ｓｗによって回路ブロック７０へ電力が供給され、ＳＲＡＭセルへのデータの書込み、データの保持及びデータの読出しが可能となる。
＜第２実施例＞
第２実施例では、図１２に開示された電子回路２の構成に加え、第２リセット信号ｒｃ２の信号線に放電経路が設けられる。第１実施例にて開示された回路構成において、電源線ＰＷへの電力供給が停止されると、第１リセット信号ｒｃ１の電位及び第２リセット信号ｒｃ２の電位は、それぞれ第１時定数回路の時定数と第２時定数回路の時定数に基づいて徐々に降下する。ここで、第１リセット信号ｒｃ１の電位及び第２リセット信号ｒｃ２の電位がＬレベルまで降下する前に、電源線ＰＷへの電力供給が再開されると、第１実施例にて説明された初期動作が正常に行われない可能性がある。第２実施例では、電源線ＰＷへの電力供給が停止された後、電源線ＰＷへの電力供給が再開されるまでに、第１リセット信号ｒｃ１の信号線の電荷及び第２リセット信号ｒｃ２の信号線の電荷が接地線ＧＮＤに放出される。
図１５は、第２実施例における電子回路２の回路構成例を示す図である。図１２にて示された構成要素と同一の構成要素については同一の参照符号が付され、説明が省略又は簡略化される。第２時定数回路１５から出力される第２リセット信号ｒｃ２の信号線と接地線ＧＮＤとが、放電素子であるＮ型ＭＯＳトランジスタＮＭ５を介して接続される。Ｎ型ＭＯＳトランジスタＮＭ５のゲート電極には、放電素子制御信号ｃｎｔ３が入力される。放電素子制御信号ｃｎｔ３は、電源線ＰＷへの電力供給が停止された場合にＨレベルとなるよう制御される。電源線ＰＷへの電力供給が停止され、放電素子制御信号ｃｎｔ３がＨレベルとなると、Ｎ型ＭＯＳトランジスタＮＭ５がオン状態となり、第２時定数回路１５の容量素子Ｃ２に蓄えられた電荷が接地線ＧＮＤに向けて放電される。これにより、第２リセット信号ｒｃ２の電位の低下速度が向上する。また、第１時定数回路１０の容量素子Ｃ１に蓄えられた電荷も、抵抗素子Ｒ２及びＮ型ＭＯＳトランジスタＮＭ５を介して接地線ＧＮＤに放電される。これにより、第１リセット信号ｒｃ１の電位の低下速度が向上する。
図１６は、第２実施例における電源線ＰＷの電位、第１リセット信号ｒｃ１の電位、内部リセット信号ｒｅｓの電位、内部制御信号ｃｎｔ１の電位、制御信号ｃｎｔ２の電位、第２リセット信号ｒｃ２の電位、スイッチ制御信号ｓｗの電位、放電素子制御信号ｃｎｔ３の電位及び回路ブロック７０が消費する電流の、それぞれのタイミングチャートである。時刻Ｔ１から時刻Ｔ６までの期間において、放電素子制御信号ｃｎｔ３以外の電位については、図９にて開示されたタイミングチャートと同一の内容である。放電素子制御信号ｃｎｔ３は、時刻Ｔ１から時刻Ｔ７までの期間はＬレベルに維持される。
時刻Ｔ７において、電源線ＰＷへの電力供給が停止され、電源線ＰＷの電位が降下する。一方、放電素子制御信号ｃｎｔ３の電位は時刻Ｔ７においてＨレベルへ変化する。これにより、Ｎ型ＭＯＳトランジスタＮＭ５がオン状態となり、第１リセット信号ｒｃ１及び第２リセット信号ｒｃ２の電位がＬレベルに変化する。またスイッチ制御信号ｓｗもＬレベルとなる。その後、時刻Ｔ８において再度電源線ＰＷへの電力供給が開始されると、時刻Ｔ１以降と同一の挙動により各ノードの電位が遷移し、再びリセット動作が実行される。
図１７は、放電素子制御信号ｃｎｔ３の生成方法の一例を示す図である。図１６には、電子回路２及び発電素子４を含むデバイス１全体の構成例が示されており、電源制御回路５がスイッチ６を制御する。ここではスイッチ６がＰ型ＭＯＳトランジスタＰＭ５で形成される例が示される。
蓄電素子７に十分に電荷が蓄積されると、電源制御回路５はパワーグッド信号ＰＧを出力する。パワーグッド信号ＰＧの反転信号がＰ型ＭＯＳトランジスタＰＭ５をオン状態に制御し、電源線ＰＷに電力が供給される。またパワーグッド信号ＰＧの反転信号が放電素子制御信号ｃｎｔ３として電子回路２に供給される。この放電素子制御信号ｃｎｔ３により、図１５に示された電子回路２内のＮ型ＭＯＳトランジスタＮＭ５がオフ状態となり、放電経路は遮断される。
電源制御回路５は、電子回路２の動作により蓄電素子７に蓄積されている電荷量が減少し、電源線ＰＷを所定の電位に保持することが困難な場合は、パワーグッド信号ＰＧの出力を停止する。これによりＰ型ＭＯＳトランジスタＰＭ５はオフ状態となって電子回路２への電力供給が停止される。逆に放電素子制御信号ｃｎｔ３がＮ型ＭＯＳトランジスタＮＭ５をオン状態に制御し、第１時定数回路１０の容量素子Ｃ１及び第２時定数回路ＲＣ２の容量素子Ｃ２の電荷が放電され、第１リセット信号ｒｃ１及び第２リセット信号ｒｃ２がＬレベルとなる。
図１８は、第２実施例における電子回路２の変形例を示す図である。図１５では、放電素子としてＮ型ＭＯＳトランジスタＮＭ５が用いられたが、本変形例においては、放電素子として抵抗素子Ｒ３が用いられる。本変形例では、放電素子制御信号ｃｎｔ３は不要であるが、電源線ＰＷと接地線ＧＮＤとの間に抵抗素子Ｒ１、Ｒ２及びＲ３を経由する電流パスが存在することになる。例えば、抵抗素子Ｒ１の抵抗値を１００ｋΩ、抵抗素子Ｒ２の抵抗値を１００ＭΩ、抵抗素子Ｒ３の抵抗値を１ＭΩ、電源線ＰＷの電位を１．８Ｖとすると、約１８ｎＡのリーク電流が発生することになる。このリーク電流の大きさと、放電の速度とを考慮して、抵抗素子Ｒ１、Ｒ２及びＲ３の抵抗値が設定される。
上記の開示内容に基づき、更に以下の付記を開示する。
（付記１）
電力供給源に接続された電源線と、
前記電源線に、スイッチ素子を介して接続された内部回路と、
前記電源線から電力供給を受け、前記電源線への電力供給が開始されてから第１の期間に出力される第１リセット信号に基づき、前記スイッチ素子を制御するための制御信号を生成する制御回路と、
前記電源線への前記電力供給が開始されてから前記第１の期間よりも長い第２の期間に出力される第２リセット信号と、前記制御信号とに基づき、前記スイッチ素子のオン状態及びオフ状態を制御するゲート素子と
を有する電子回路。
（付記２）
前記第１リセット信号は、前記電源線に接続された第１時定数回路により生成され、
前記第２リセット信号は、前記電源線に接続された第２時定数回路により生成され、
前記第２時定数回路の第２時定数は、前記第１時定数回路の第１時定数よりも大きいことを特徴とする付記１に記載の電子回路。
（付記３）
前記第１リセット信号は、前記電源線に接続された第１時定数回路により生成され、
前記第２リセット信号は、前記第１リセット信号を伝送する信号線に接続された第２時定数回路により生成されることを特徴とする付記１に記載の電子回路。
（付記４）
前記制御回路は、
前記電源線から前記電力供給を受け、前記第１リセット信号に基づき内部制御信号を生成する演算回路と、
前記電源線から前記電力供給を受け、前記第１リセット信号と、前記内部制御信号とに基づき、前記制御信号を生成するラッチ回路と、
を有することを特徴とする付記１乃至３何れか一つに記載の電子回路。
（付記５）
前記第１リセット信号は、前記電源線に前記電力供給が開始されてから、前記第１時定数によって定まる前記第１の期間、前記ラッチ回路から出力される前記制御信号を、前記スイッチ素子をオフ状態にするための論理値に固定することを特徴とする付記４に記載の電子回路。
（付記６）
前記ゲート素子はＮＡＮＤ回路であり、
前記ＮＡＮＤ回路は、前記第２リセット信号を受信する、前記電源線に接続された第１Ｐ型ＭＯＳトランジスタと、前記第２リセット信号を受信する、接地線に接続された第１Ｎ型ＭＯＳトランジスタと、を含み、
前記第１Ｐ型ＭＯＳトランジスタの第１閾値の絶対値は、前記第１Ｎ型ＭＯＳトランジスタの第２閾値の絶対値よりも小さく、
前記スイッチ素子は、前記電源線と前記内部回路との間に設けられた第２Ｐ型ＭＯＳトランジスタである
ことを特徴とする付記１乃至５何れか一つに記載の電子回路。
（付記７）
前記演算回路は、前記第１リセット信号が解除された後、前記第２リセット信号が解除される前に、前記ラッチ回路から出力される前記制御信号に基づいて前記スイッチ素子がオフ状態となるよう、前記制御信号の論理値を所定値に維持することを特徴とする付記４乃至６何れか一つに記載の電子回路。
（付記８）
前記第１時定数回路は、第１抵抗素子と第１容量素子とを含み、
前記第２時定数回路は、第２抵抗素子と第２容量素子とを含む
ことを特徴とする付記２乃至７何れか一つに記載の電子回路。
（付記９）
前記第１時定数回路は、前記電子回路の外部に設けられ、
前記第２時定数回路は、前記電子回路の内部に設けられ、前記第１時定数回路に接続されること
を特徴とする付記２乃至８何れか一つに記載の電子回路。
（付記１０）
前記第２時定数回路に接続され、前記第２容量素子に蓄えられた電荷を放電する放電素子を更に有すること
を特徴とする付記８又は９に記載の電子回路。
（付記１１）
前記放電素子は、前記電力供給源から前記電源線への電力供給が停止すると、前記第２容量素子に蓄えられた前記電荷を放電することを特徴とする付記１０に記載の電子回路。
（付記１２）
電力供給源に接続された電源線と、前記電源線にスイッチ素子を介して接続された内部回路と、前記電源線から電力供給を受け、前記スイッチ素子を制御するための制御信号を生成する制御回路と、を有する電子回路の制御方法であって、
前記電源線への前記電力供給が開始されてから第１の期間、第１リセット信号を生成し、
前記第１リセット信号を用いて、前記制御信号を所定値に固定し、
前記電源線への前記電力供給が開始されてから前記第１の期間よりも長い第２の期間、第２リセット信号を出力し、
前記第２リセット信号に基づき、前記制御信号による前記スイッチ素子のオン状態及びオフ状態の制御を禁止する
ことを有する電子回路の制御方法。
（付記１３）
前記第１リセット信号は、前記電源線に接続された第１時定数回路により出力され、
前記第２リセット信号は、前記電源線に接続された第２時定数回路により出力され、
前記第２時定数回路の第２時定数は、前記第１時定数回路の第１時定数よりも大きいことを特徴とする付記１２に記載の電子回路の制御方法。
（付記１４）
前記第１リセット信号は、前記電源線に接続された第１時定数回路により生成され、
前記第２リセット信号は、前記第１リセット信号を伝送する信号線に接続された第２時定数回路により生成される
ことを特徴とする付記１２に記載の電子回路の制御方法。
（付記１５）
前記制御回路は、
前記第１リセット信号に基づき内部制御信号を生成し、
前記第１リセット信号と前記内部制御信号とに基づき、前記制御信号を生成する
ことを特徴とする付記１２乃至１４何れか一つに記載の電子回路の制御方法。
（付記１６）
前記第１リセット信号に基づき、前記電源線に前記電力供給が開始されてから、前記第１時定数によって定まる前記第１の時間、前記制御信号を、前記スイッチ素子をオフにするための論理値に固定することを特徴とする付記１３乃至１５何れか一つに記載の電子回路の制御方法。
（付記１７）
前記制御回路は、前記第１リセット信号が解除された後、前記第２リセット信号が解除される前に、前記制御信号に基づいて前記スイッチ素子がオフ状態となるよう、前記制御信号の論理値を所定値に維持することを特徴とする付記１２乃至１６何れか一つに記載の電子回路の制御方法。
（付記１８）
前記第１リセット信号は、第１抵抗素子と第１容量素子とを含む第１時定数回路により生成され、
前記第２リセット信号は、第２抵抗素子と第２容量素子とを含む第２時定数回路により生成される
ことを特徴とする付記１２乃至１７何れか一つに記載の電子回路の制御方法。
（付記１９）
前記電力供給源から前記電源線への前記電力供給が停止すると、前記第２容量素子に蓄えられた電荷を放電することを特徴とする付記１８に記載の電子回路の制御方法。
（付記２０）
電力供給源と、
前記電力供給源に電源線を介して接続された電子回路と
を有し、
前記電子回路は、
前記電源線に、スイッチ素子を介して接続された内部回路と、
前記電源線から電力供給を受け、前記電源線への電力供給が開始されてから第１の期間に出力される第１リセット信号に基づき、前記スイッチ素子を制御するための制御信号を生成する制御回路と、
前記電源線への前記電力供給が開始されてから前記第１の期間よりも長い第２の期間に出力される第２リセット信号と、前記制御信号とに基づき、前記スイッチ素子のオン状態及びオフ状態を制御するゲート素子と
を有することを特徴とするデバイス。
ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５ Ｐ型ＭＯＳトランジスタ
ＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５ Ｎ型ＭＯＳトランジスタ
ＰＷ 電源線
ＧＮＤ 接地線
Ｒ０、Ｒ１、Ｒ２、Ｒ３ 抵抗素子
Ｃ０、Ｃ１、Ｃ２ 容量素子
ｒｃ、ｒｃ１、ｒｃ２ リセット信号
ｒｅｓ 内部リセット信号
ｃｎｔ１ 内部制御信号
ｃｎｔ２ 制御信号
ｃｎｔ３ 放電素子制御信号
ｓｗ スイッチ制御信号
ＰＧ パワーグッド信号
Ｓ セット端子
Ｒ リセット端子
Ｑ、Ｑｂ 出力端子
１００ 電源
１１０ 時定数回路
２００ 電子回路
１ デバイス
２ 電子回路
３ バッテリ
４ 発電素子
５ 電源制御回路
６ スイッチ
７ 蓄電素子
１０ 第１時定数回路
１５ 第２時定数回路
２０ シュミットトリガ回路
３０ 演算部
４０ フリップフロップ回路
５０ インバータ
５５ ゲート素子
６０ スイッチ素子
７０ 回路ブロック
８０ 制御部
４１ ＡＮＤ回路
４２ ＯＲ回路
４３ 第１ＮＡＮＤ回路
４４ 第２ＮＡＮＤ回路
７１ メモリセルアレイ
７２ ロウデコーダ
７３ カラムスイッチ
７４ ビット線制御部

Claims (10)

  1. 電力供給源に接続された電源線と、
    前記電源線に、スイッチ素子を介して接続された内部回路と、
    前記電源線から電力供給を受け、前記電源線への電力供給が開始されてから第１の期間に出力される第１リセット信号に基づき、前記スイッチ素子を制御するための制御信号を生成する制御回路と、
    前記電源線への前記電力供給が開始されてから前記第１の期間よりも長い第２の期間に出力される第２リセット信号と、前記制御信号とに基づき、前記スイッチ素子のオン状態及びオフ状態を制御するゲート素子と
    を有する電子回路。
  2. 前記第１リセット信号は、前記電源線に接続された第１時定数回路により生成され、
    前記第２リセット信号は、前記電源線に接続された第２時定数回路により生成され、
    前記第２時定数回路の第２時定数は、前記第１時定数回路の第１時定数よりも大きいことを特徴とする請求項１に記載の電子回路。
  3. 前記第１リセット信号は、前記電源線に接続された第１時定数回路により生成され、
    前記第２リセット信号は、前記第１リセット信号を伝送する信号線に接続された第２時定数回路により生成されることを特徴とする請求項１に記載の電子回路。
  4. 前記制御回路は、
    前記電源線から前記電力供給を受け、前記第１リセット信号に基づき内部制御信号を生成する演算回路と、
    前記電源線から前記電力供給を受け、前記第１リセット信号と、前記内部制御信号とに基づき、前記制御信号を生成するラッチ回路と、
    を有することを特徴とする請求項１乃至３何れか一項に記載の電子回路。
  5. 前記第１リセット信号は、前記電源線に前記電力供給が開始されてから、前記第１時定数によって定まる前記第１の期間、前記ラッチ回路から出力される前記制御信号を、前記スイッチ素子をオフ状態にするための論理値に固定することを特徴とする請求項４に記載の電子回路。
  6. 前記ゲート素子はＮＡＮＤ回路であり、
    前記ＮＡＮＤ回路は、前記第２リセット信号を受信する、前記電源線に接続された第１Ｐ型ＭＯＳトランジスタと、前記第２リセット信号を受信する、接地線に接続された第１Ｎ型ＭＯＳトランジスタと、を含み、
    前記第１Ｐ型ＭＯＳトランジスタの第１閾値の絶対値は、前記第１Ｎ型ＭＯＳトランジスタの第２閾値の絶対値よりも小さく、
    前記スイッチ素子は、前記電源線と前記内部回路との間に設けられた第２Ｐ型ＭＯＳトランジスタである
    ことを特徴とする請求項１乃至５何れか一項に記載の電子回路。
  7. 前記第１時定数回路は、第１抵抗素子と第１容量素子とを含み、
    前記第２時定数回路は、第２抵抗素子と第２容量素子とを含む
    ことを特徴とする請求項２乃至６何れか一項に記載の電子回路。
  8. 前記第２時定数回路に接続され、前記第２容量素子に蓄えられた電荷を放電する放電素子を更に有すること
    を特徴とする請求項７に記載の電子回路。
  9. 電力供給源に接続された電源線と、前記電源線にスイッチ素子を介して接続された内部回路と、前記電源線から電力供給を受け、前記スイッチ素子を制御するための制御信号を生成する制御回路と、を有する電子回路の制御方法であって、
    前記電源線への前記電力供給が開始されてから第１の期間、第１リセット信号を生成し、
    前記第１リセット信号を用いて、前記制御信号を所定値に固定し、
    前記電源線への前記電力供給が開始されてから前記第１の期間よりも長い第２の期間、第２リセット信号を出力し、
    前記第２リセット信号に基づき、前記制御信号による前記スイッチ素子のオン状態及びオフ状態の制御を禁止する
    ことを有する電子回路の制御方法。
  10. 電力供給源と、
    前記電力供給源に電源線を介して接続された電子回路と
    を有し、
    前記電子回路は、
    前記電源線に、スイッチ素子を介して接続された内部回路と、
    前記電源線から電力供給を受け、前記電源線への電力供給が開始されてから第１の期間に出力される第１リセット信号に基づき、前記スイッチ素子を制御するための制御信号を生成する制御回路と、
    前記電源線への前記電力供給が開始されてから前記第１の期間よりも長い第２の期間に出力される第２リセット信号と、前記制御信号とに基づき、前記スイッチ素子のオン状態及びオフ状態を制御するゲート素子と
    を有することを特徴とするデバイス。

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