CN109509494B - 用于唤醒sram存储阵列的电路及sram - Google Patents

用于唤醒sram存储阵列的电路及sram Download PDF

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Abstract

本发明提供一种用于唤醒SRAM存储阵列的电路及SRAM。所述电路包括：第一P型场效应管、第二P型场效应管及延时电路，其中，所述第一P型场效应管的源极与所述第二P型场效应管的源极共同连接至正供电电压；所述第一P型场效应管的漏极与所述SRAM存储阵列中的各SRAM单元的第一上拉晶体管的源极连接，所述第一P型场效应管的栅极连接至控制信号；所述第二P型场效应管的漏极与所述SRAM存储阵列中的各SRAM单元的第二上拉晶体管的源极连接，所述第二P型场效应管的栅极经所述延时电路连接至所述控制信号。本发明能够减少唤醒SRAM存储阵列时所需的充电电流，降低功耗。

Description

用于唤醒SRAM存储阵列的电路及SRAM
技术领域
本发明涉及静态随机存取存储器(SRAM)技术领域，尤其涉及一种用于唤醒SRAM存储阵列的电路及SRAM。
背景技术
SRAM(Static Random Access Memory，静态随机存取存储器)通常用于速度和低功率为考虑因素的应用中。SRAM包括存储单元阵列及行和列电路，其中存储单元阵列中的每个SRAM单元的常规结构如图1所示，SRAM单元包括四个互补金属氧化物半导体场效应晶体管M1～M4，这四个晶体管形成两个交叉耦合的反相器，存储节点Q和QB保持互补的二进制值，节点VCC与正供电电压连接，节点VSS与负供电电压连接(通常接地)。另外两个晶体管M5和M6称为存取晶体管，用于在读取和写入操作期间控制对存储单元的存取。
我们都知道，SRAM并不是时刻工作的，当不需要SRAM工作及保持信息时，为了减少SRAM的泄露电流从而降低功耗，会切断存储阵列的供电电源，使SRAM各存储节点进入无源状态，几乎为接地电压。当需要SRAM工作时，对存储阵列重新供电，使SRAM恢复初始状态，这个过程可以称为“唤醒”，对应的电路称为唤醒电路。
现阶段的唤醒电路可以用图2来表示，唤醒电路包括一个PMOS管PM1，图2中每一个小方块表示一个SRAM单元，将存储阵列中所有SRAM单元的VCC节点通过PM1与正供电电压VDD连接，当不需要SRAM工作时，PM1关断，切断存储阵列的供电，当需要SRAM工作时，PM1导通，恢复存储阵列的供电。为清楚起见，以现有唤醒电路与存储阵列中一个SRAM单元连接为例，如图3所示，PM1的源极与正供电电压VDD连接，漏极与节点VCC连接，栅极连接至控制信号。唤醒过程中，对VCC节点进行充电，当VCC被充电至VDD电平时，唤醒过程结束，SRAM阵列可以进入正常工作模式。
在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：唤醒过程中，SRAM存储阵列需要的充电电流较大，会产生较大的功耗。
发明内容
本发明提供的用于唤醒SRAM存储阵列的电路及SRAM，能够减少唤醒SRAM存储阵列时所需的充电电流，降低功耗。
第一方面，本发明提供一种用于唤醒SRAM存储阵列的电路，所述SRAM存储阵列中的各SRAM单元的第一上拉晶体管的源极与第二上拉晶体管的源极作为两个节点，所述用于唤醒SRAM存储阵列的电路包括：第一P型场效应管、第二P型场效应管及延时电路，其中，
所述第一P型场效应管的源极与所述第二P型场效应管的源极共同连接至正供电电压；
所述第一P型场效应管的漏极与所述SRAM存储阵列中的各SRAM单元的第一上拉晶体管的源极连接，所述第一P型场效应管的栅极连接至控制信号；
所述第二P型场效应管的漏极与所述SRAM存储阵列中的各SRAM单元的第二上拉晶体管的源极连接，所述第二P型场效应管的栅极经所述延时电路连接至所述控制信号。
可选地，所述第一P型场效应管和所述第二P型场效应管采用P型MOS管。
可选地，所述电路还包括：
第三P型场效应管及第四P型场效应管，其中，
所述第三P型场效应管的源极与所述第四P型场效应管的源极共同连接至所述正供电电压；
所述第三P型场效应管的漏极与所述第一P型场效应管的漏极连接，所述第三P型场效应管的栅极与所述第二P型场效应管的栅极连接；
所述第四P型场效应管的漏极与所述第二P型场效应管的漏极连接，所述第四P型场效应管的栅极与所述第一P型场效应管的栅极连接。
可选地，所述延时电路包括多个串联的反相器。
可选地，所述控制信号为由高电平到低电平的阶跃信号。
第二方面，本发明提供一种SRAM，所述SRAM包括SRAM存储阵列和上述用于唤醒SRAM存储阵列的电路，所述SRAM存储阵列中的各SRAM单元的第一上拉晶体管的源极与第二上拉晶体管的源极作为两个节点。
本发明提供的用于唤醒SRAM存储阵列的电路及SRAM，将SRAM单元的两个上拉晶体管的源极作为两个节点，在唤醒时对两个节点分开充电，由于对两个节点充电的时间和速度有差异，截断了唤醒过程中的直流通路，同时电荷基本都用于对节点充电，减少甚至避免了电荷损失，极大的降低了唤醒功耗。同时由于没有直流通路，避免了唤醒过程中的大瞬态电流，为系统设计提供便利。
附图说明
图1为常规SRAM单元的结构示意图；
图2为现有的用于唤醒SRAM存储阵列的电路与SRAM存储阵列的连接示意图；
图3为现有的用于唤醒SRAM存储阵列的电路与一个SRAM单元的连接示意图；
图4为本发明一实施例一种用于唤醒SRAM存储阵列的电路与一个SRAM单元的连接示意图；
图5为本发明一实施例一种用于唤醒SRAM存储阵列的电路与SRAM存储阵列的连接示意图；
图6为本发明另一实施例一种用于唤醒SRAM存储阵列的电路与一个SRAM单元的连接示意图；
图7为本发明另一实施例一种用于唤醒SRAM存储阵列的电路与SRAM存储阵列的连接示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种用于唤醒SRAM存储阵列的电路，参照图4和图5，图4表示该唤醒电路与一个SRAM单元的具体连接关系，图5表示该唤醒电路与一个4X4的SRAM存储阵列的连接关系，由于SRAM单元中晶体管M2和M4具有上拉的作用，其使存储节点Q和QB能够被上拉到正供电电压VDD，为描述方便，将M2称作第一上拉晶体管，将M4称作第二上拉晶体管。本实施例中，SRAM存储阵列中的各SRAM单元的第一上拉晶体管M2的源极与第二上拉晶体管M4的源极作为两个节点，分别记为VCC1和VCC2，所述用于唤醒SRAM存储阵列的电路包括：
第一P型场效应管PM11、第二P型场效应管PM12及延时电路，PM11和PM12采用P型MOS管，其中，PM11的源极和PM12的源极都连接至正供电电压VDD，PM11的漏极与存储阵列中的各SRAM单元的第一上拉晶体管M2的源极(即节点VCC1)连接，PM11的栅极与控制信号Control连接，PM12的漏极与存储阵列中的各SRAM单元的第二上拉晶体管M4的源极(即节点VCC2)连接，PM12的栅极经延时电路与控制信号Control连接，延时电路包括多个串联的反相器，所述控制信号为一个由高电平到低电平的阶跃信号，并通过延时电路产生一个延时一段时间的由高电平到低电平的阶跃信号，延时电路的延时时间以能够保证节点Q已经充电至正供电电压VDD或比较接近VDD来设计。
下面以唤醒一个SRAM单元为例说明该唤醒电路的工作过程。当不需要
SRAM工作时，控制信号为高电平，PM11和PM12都关断，整个SRAM阵列处于睡眠状态，泄露电流几乎为零，节点VCC1、VCC2、Q和QB的电位都接近VSS，当需要SRAM工作时，控制信号变为低电平，SRAM阵列开始被唤醒，PM11在控制信号作用下导通，对节点VCC1充电，M2导通，进而对节点Q充电，当节点Q充高之后，可以使M4保持关断，M3导通，节点QB被M3下拉至VSS，始终为0电平，因此M1关断。由于M2导通，M1关断，使节点Q基本保持和VCC1同步充高。
经延时电路延时一段时间后，PM12在控制信号的作用下导通，开始对节点VCC2充电，此时节点Q和VCC1已经充电至正供电电压VDD或比较接近VDD，所以在VCC2充电至VDD的过程中，M4和M1一直关断。当VCC1和VCC2都被充电至VDD电平，唤醒过程结束，SRAM阵列可以进入正常工作模式。
可以看出，整个唤醒充电过程中，由于M4关断，所以M4-M3这条通道没有直流通路，同样地，由于M1关断，M2-M1这条通道也没有直流通路。
因此，本发明实施例提供的用于唤醒SRAM存储阵列的电路，先对VCC1充电，延时之后再对VCC2充电，通过不对称充电，截断了唤醒充电过程中的直流通路，使得唤醒过程中基本没有直流电流，避免了大瞬态电流，同时几乎所有电荷都用于对节点VCC1和VCC2进行充电，没有功耗浪费，从而极大地降低了唤醒功耗。
进一步地，参照图6和图7，为了节约唤醒时间，所述用于唤醒SRAM存储阵列的电路还包括：
第三P型场效应管PM13及第四P型场效应管PM14，其中，PM13和PM14的器件类型与PM11和PM12相同，采用P型MOS管，且PM13的驱动能力小于PM12，PM14的驱动能力小于PM11，以保证VCC1的充电速度远快于VCC2的充电速度，PM13的源极与PM14的源极都连接至正供电电压VDD，PM13的漏极与PM11的漏极连接，共同连接至存储阵列中的各SRAM单元的第一上拉晶体管M2的源极(即节点VCC1)，PM13的栅极与PM12的栅极连接，经延时电路与控制信号Control连接；PM14的漏极与PM12的漏极连接，共同连接至存储阵列中的各SRAM单元的第二上拉晶体管M4的源极(即节点VCC2)，PM14的栅极与PM11的栅极连接，共同连接至控制信号Control。
下面同样以唤醒一个SRAM单元为例说明该唤醒电路的工作过程。当不需要SRAM工作时，控制信号为高电平，PM11、PM12、PM13和PM14都关断，泄露电流几乎为零，节点VCC1、VCC2、Q和QB的电位都接近VSS，当需要SRAM工作时，控制信号变为低电平，唤醒机制启动，PM11和PM14在控制信号的作用下导通，PM11对节点VCC1充电，PM14对节点VCC2充电，由于PM14的驱动能力小于PM11，必须保证VCC1的充电速度远快于VCC2的充电速度，即保证Q节点的电压始终高于VCC2节点的电压，从而使M4始终关断，M3导通，节点QB被M3下拉至VSS，始终为0电平，因此M1关断。由于M2导通，M1关断，使节点Q基本保持和VCC1同步充高。
经延时电路延时一段时间后，PM12和PM13在控制信号的作用下导通，此时节点Q和VCC1已经充电至正供电电压VDD或比较接近VDD，PM12和PM14一起对节点VCC2快速充电，PM13和PM11一起对VCC1适当补充性充电。所以在VCC2充电至VDD的过程中，M4和M1一直关断。当VCC1和VCC2都被充电至VDD电平，唤醒过程结束，SRAM阵列可以进入正常工作模式。
可以看出，整个唤醒充电过程中，由于M4关断，所以M4-M3这条通道没有直流通路，同样地，由于M1关断，M2-M1这条通道也没有直流通路。
本发明实施例提供的用于唤醒SRAM存储阵列的电路，对节点VCC1和VCC2同时进行充电，节约了唤醒时间，通过保证二者的充电速度不同，从而确保在充电过程中没有直流通路。
需要说明的是，上述两个实施例都是优先将VCC1充电至VDD，通过改变延时电路的连接关系，先将VCC2充电至VDD，本发明也同样适用。
本发明实施例还提供一种SRAM，所述SRAM包括SRAM存储阵列和上述用于唤醒SRAM存储阵列的电路，所述SRAM存储阵列中的各SRAM单元的第一上拉晶体管的源极与第二上拉晶体管的源极作为两个节点。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (5)

1.一种用于唤醒SRAM存储阵列的电路，其特征在于，所述SRAM存储阵列中的各SRAM单元的第一上拉晶体管的源极全部接于一点，作为第一节点，所述SRAM存储阵列中的各SRAM单元的第二上拉晶体管的源极全部接于一点，作为第二节点，所述用于唤醒SRAM存储阵列的电路包括：第一P型场效应管、第二P型场效应管、第三P型场效应管、第四P型场效应管及延时电路，所述第三P型场效应管的驱动能力小于所述第二P型场效应管的驱动能力，所述第四P型场效应管的驱动能力小于所述第一P型场效应管的驱动能力，其中，
所述第一P型场效应管的源极、所述第二P型场效应管的源极、所述第三P型场效应管的源极以及所述第四P型场效应管的源极共同连接至正供电电压；
所述第一P型场效应管的漏极及所述第三P型场效应管的漏极共同与所述第一节点连接，所述第一P型场效应管的栅极及所述第四P型场效应管的栅极共同连接至控制信号；
所述第二P型场效应管的漏极及所述第四P型场效应管的漏极共同与所述第二节点连接，所述第二P型场效应管的栅极及所述第三P型场效应管的栅极共同经所述延时电路连接至所述控制信号。
2.根据权利要求1所述的用于唤醒SRAM存储阵列的电路，其特征在于，所述第一P型场效应管、所述第二P型场效应管、所述第三P型场效应管以及所述第四P型场效应管采用P型MOS管。
3.根据权利要求1所述的用于唤醒SRAM存储阵列的电路，其特征在于，所述延时电路包括多个串联的反相器。
4.根据权利要求1所述的用于唤醒SRAM存储阵列的电路，其特征在于，所述控制信号为由高电平到低电平的阶跃信号。
5.一种SRAM，其特征在于，所述SRAM包括SRAM存储阵列和如权利要求1至4中任一项所述的用于唤醒SRAM存储阵列的电路，所述SRAM存储阵列中的各SRAM单元的第一上拉晶体管的源极与第二上拉晶体管的源极作为两个节点。
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