JPH0964715A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 スタンバイ期間において電力消費を抑制しつ
つ、記憶情報の欠落を回避する。 【解決手段】 論理回路Ｌi は仮想電源線ＶＤＤＶと仮
想接地線ＧＮＤＶとの間に接続され、仮想電源線ＶＤＤ
ＶはＰＭＯＳトランジスタＱ１を介して真の電源ＶＤＤ
に、仮想接地線ＧＮＤＶはＮＭＯＳトランジスタＱ２を
介して真の接地ＧＮＤに、それぞれ接続されている。ア
クティブ期間においてはトランジスタＱ１，Ｑ２は常時
導通し、仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶの
電位はそれぞれ電源電位ＶＤＤ及び接地電位ＧＮＤＶを
採る。スタンバイ期間においてはトランジスタＱ１，Ｑ
２は周期的に導通／非導通を繰り返し、仮想電源線ＶＤ
ＤＶ及び仮想接地線ＧＮＤＶの充放電を行って、論理回
路Ｌi の保持する情報が欠落することを回避しつつ、消
費電力の抑制を行う。
つ、記憶情報の欠落を回避する。 【解決手段】 論理回路Ｌi は仮想電源線ＶＤＤＶと仮
想接地線ＧＮＤＶとの間に接続され、仮想電源線ＶＤＤ
ＶはＰＭＯＳトランジスタＱ１を介して真の電源ＶＤＤ
に、仮想接地線ＧＮＤＶはＮＭＯＳトランジスタＱ２を
介して真の接地ＧＮＤに、それぞれ接続されている。ア
クティブ期間においてはトランジスタＱ１，Ｑ２は常時
導通し、仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶの
電位はそれぞれ電源電位ＶＤＤ及び接地電位ＧＮＤＶを
採る。スタンバイ期間においてはトランジスタＱ１，Ｑ
２は周期的に導通／非導通を繰り返し、仮想電源線ＶＤ
ＤＶ及び仮想接地線ＧＮＤＶの充放電を行って、論理回
路Ｌi の保持する情報が欠落することを回避しつつ、消
費電力の抑制を行う。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
関し、特に、スタンバイ時に電源線や接地線と論理回路
部とを電気的に遮断し、スタンバイ時のリーク電流の低
減を図る半導体集積回路において、スタンバイ期間が長
期にわたった場合でも回路論理部のラッチ回路やレジス
タ回路等の組み合わせ回路に記憶された論理が失われな
い半導体集積回路に関する。
関し、特に、スタンバイ時に電源線や接地線と論理回路
部とを電気的に遮断し、スタンバイ時のリーク電流の低
減を図る半導体集積回路において、スタンバイ期間が長
期にわたった場合でも回路論理部のラッチ回路やレジス
タ回路等の組み合わせ回路に記憶された論理が失われな
い半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化と高性
能化が進展し、その応用分野が広範囲に展開してくるに
つれ、半導体集積回路あるいは半導体チップ本体の消費
電力を如何に低減するかが重要な技術的課題となってき
た。即ち、電話や電子手帳や小型パーソナルコンピュー
タなどを融合した携帯情報機器では、内蔵する電池の保
持時間を長くするため、また高性能の情報処理装置では
冷却装置や電源装置の小型化のため、ひいてはエネルギ
ー資源の有効活用による地球環境の保護などの社会的要
請として、半導体集積回路の低消費電力化は高性能化と
ならんで半導体集積回路の高付加価値化の重要な要素技
術となってきている。
能化が進展し、その応用分野が広範囲に展開してくるに
つれ、半導体集積回路あるいは半導体チップ本体の消費
電力を如何に低減するかが重要な技術的課題となってき
た。即ち、電話や電子手帳や小型パーソナルコンピュー
タなどを融合した携帯情報機器では、内蔵する電池の保
持時間を長くするため、また高性能の情報処理装置では
冷却装置や電源装置の小型化のため、ひいてはエネルギ
ー資源の有効活用による地球環境の保護などの社会的要
請として、半導体集積回路の低消費電力化は高性能化と
ならんで半導体集積回路の高付加価値化の重要な要素技
術となってきている。
【０００３】半導体装置の消費電力を低減する上でもっ
とも効果的なのは半導体装置の動作に必要な電圧を下げ
ることであることは、以下のようにして説明される。Ｃ
ＭＯＳ（相補型 金属−酸化膜−半導体素子）ＬＳＩ
（大規模集積回路）において、Ｉｄｃを直流成分、ＣT
をＬＳＩ内の総容量、ｆを平均動作周波数、ＶＤＤを電
源電圧とすると、消費電力は Ｐ＝Ｉｄｃ・ＶＤＤ＋ＣT ・ｆ・ＶＤＤ２ から求められる。
とも効果的なのは半導体装置の動作に必要な電圧を下げ
ることであることは、以下のようにして説明される。Ｃ
ＭＯＳ（相補型 金属−酸化膜−半導体素子）ＬＳＩ
（大規模集積回路）において、Ｉｄｃを直流成分、ＣT
をＬＳＩ内の総容量、ｆを平均動作周波数、ＶＤＤを電
源電圧とすると、消費電力は Ｐ＝Ｉｄｃ・ＶＤＤ＋ＣT ・ｆ・ＶＤＤ２ から求められる。
【０００４】アーキテクチャの工夫によって、例えばあ
る種の情報処理に必要のない回路ブロックの動作をその
期間停止する事により、実効的にＣＴ やｆを小さくし
て電流Ｉを低減することも提案されている。しかし、半
導体集積回路の高集積化と高性能化が進展するマクロな
潮流の中では、上記式中のＣT とｆの値は今後も増大を
続けると予想される。
る種の情報処理に必要のない回路ブロックの動作をその
期間停止する事により、実効的にＣＴ やｆを小さくし
て電流Ｉを低減することも提案されている。しかし、半
導体集積回路の高集積化と高性能化が進展するマクロな
潮流の中では、上記式中のＣT とｆの値は今後も増大を
続けると予想される。
【０００５】その一方、電源電圧ＶＤＤに関しては、技
術の進歩によって下げ得る可能性が大きく、かつ電力消
費に対してはほぼ２乗の項で効いてくるので、消費電力
に与える影響が大きい。従って、低消費電力化即ち低電
圧化と言えるほど、低電圧回路の開発に対する要請が強
まっている。
術の進歩によって下げ得る可能性が大きく、かつ電力消
費に対してはほぼ２乗の項で効いてくるので、消費電力
に与える影響が大きい。従って、低消費電力化即ち低電
圧化と言えるほど、低電圧回路の開発に対する要請が強
まっている。
【０００６】例えば、電源電圧５Ｖの半導体装置を１．
５Ｖで動作させた場合には、消費電力はほぼ１／１０
（より詳しくは［１．５／５．０］2 ）に低減される。
５Ｖで動作させた場合には、消費電力はほぼ１／１０
（より詳しくは［１．５／５．０］2 ）に低減される。
【０００７】一方、電源電圧を低下させることに伴う好
ましくない副作用として、トランジスタの電流供給能力
の低下、その結果としての動作速度の低下が挙げられ
る。これは以下のようにして説明される。
ましくない副作用として、トランジスタの電流供給能力
の低下、その結果としての動作速度の低下が挙げられ
る。これは以下のようにして説明される。
【０００８】正常な回路動作を保証するためにはトラン
ジスタのオン状態とオフ状態での電流値に７桁程度の差
が必要であり、それを確保するためにはそのしきい値電
圧Ｖｔｈを無闇に小さくできない。例えば、現在の典型
的なトランジスタにおいては、しきい値電圧Ｖｔｈを
０．１Ｖ低下させるとリーク電流（トランジスタがオフ
状態でも流れる電流）は一桁以上増加する。このため、
しきい値電圧Ｖｔｈの低下はスタンバイ電流を急増させ
てしまい、携帯情報機器の電池寿命を大幅に劣化させて
しまう。
ジスタのオン状態とオフ状態での電流値に７桁程度の差
が必要であり、それを確保するためにはそのしきい値電
圧Ｖｔｈを無闇に小さくできない。例えば、現在の典型
的なトランジスタにおいては、しきい値電圧Ｖｔｈを
０．１Ｖ低下させるとリーク電流（トランジスタがオフ
状態でも流れる電流）は一桁以上増加する。このため、
しきい値電圧Ｖｔｈの低下はスタンバイ電流を急増させ
てしまい、携帯情報機器の電池寿命を大幅に劣化させて
しまう。
【０００９】このようにスタンバイ電流を抑制する必要
のため、電源電圧ＶＤＤを低減してもしきい値電圧Ｖｔ
ｈが相応に低減できない。一方電流供給能力は（ＶＤＤ
−Ｖｔｈ）2 に比例するので、電源電圧ＶＤＤを低下さ
せると（ＶＤＤ−Ｖｔｈ）2が小さくなってトランジス
タの電流駆動能力が、ひいては回路動作速度が劣化して
しまう。
のため、電源電圧ＶＤＤを低減してもしきい値電圧Ｖｔ
ｈが相応に低減できない。一方電流供給能力は（ＶＤＤ
−Ｖｔｈ）2 に比例するので、電源電圧ＶＤＤを低下さ
せると（ＶＤＤ−Ｖｔｈ）2が小さくなってトランジス
タの電流駆動能力が、ひいては回路動作速度が劣化して
しまう。
【００１０】このように従来の技術では、電源電圧を低
下することで電力消費を抑制しようとすると、動作速度
の低下を回避することが極めて困難であるという問題点
が生じていた。
下することで電力消費を抑制しようとすると、動作速度
の低下を回避することが極めて困難であるという問題点
が生じていた。
【００１１】このような問題点を打開するために提案さ
れたのが、複数種類のしきい値を用いた半導体装置、い
わゆるマルチスレッショルドＣＭＯＳ（以下「ＭＴＣＭ
ＯＳ」と記す）と呼ばれるものである。かかる技術は例
えば日刊工業新聞社発行の「電子技術」１９９４年９月
号の第２９頁乃至第３２頁において開示されている。
れたのが、複数種類のしきい値を用いた半導体装置、い
わゆるマルチスレッショルドＣＭＯＳ（以下「ＭＴＣＭ
ＯＳ」と記す）と呼ばれるものである。かかる技術は例
えば日刊工業新聞社発行の「電子技術」１９９４年９月
号の第２９頁乃至第３２頁において開示されている。
【００１２】図９はＭＴＣＭＯＳ回路の概念的構成を示
す回路図である。ＭＴＣＭＯＳ回路は、高いしきい値を
有するトランジスタＨＴと、低いしきい値を有するトラ
ンジスタＬＴとの２種類のＣＭＯＳトランジスタを用い
て構成されている。
す回路図である。ＭＴＣＭＯＳ回路は、高いしきい値を
有するトランジスタＨＴと、低いしきい値を有するトラ
ンジスタＬＴとの２種類のＣＭＯＳトランジスタを用い
て構成されている。
【００１３】高いしきい値を有するトランジスタＨＴは
一般的なプロセスで用いられるトランジスタである。一
方、低いしきい値を有するトランジスタＬＴでは、製造
にばらつきがあってもノーマリオン（ゲート電圧を０と
してもトランジスタがオフにならない状態）にならない
しきい値電圧としてＶｔｈ＝０．２〜０．３Ｖが設定さ
れている。
一般的なプロセスで用いられるトランジスタである。一
方、低いしきい値を有するトランジスタＬＴでは、製造
にばらつきがあってもノーマリオン（ゲート電圧を０と
してもトランジスタがオフにならない状態）にならない
しきい値電圧としてＶｔｈ＝０．２〜０．３Ｖが設定さ
れている。
【００１４】このような場合においては、トランジスタ
ＬＴのリーク電流はトランジスタＨＴのそれの１０００
倍以上となり、トランジスタＬＴのみを用いて回路を構
成した場合には、スタンバイ電流の増加は深刻となる。
ＭＴＣＭＯＳ回路はこのようなスタンバイ電流の増大を
抑制するように構成されている。
ＬＴのリーク電流はトランジスタＨＴのそれの１０００
倍以上となり、トランジスタＬＴのみを用いて回路を構
成した場合には、スタンバイ電流の増加は深刻となる。
ＭＴＣＭＯＳ回路はこのようなスタンバイ電流の増大を
抑制するように構成されている。
【００１５】複数の論理回路Ｌi （ｉ＝１，２，…）が
仮想的な電源電圧線である仮想電源線ＶＤＤＶと、仮想
的な接地線である仮想接地線ＧＮＤＶに接続されてい
る。仮想電源線ＶＤＤＶは高いしきい値を有するトラン
ジスタＨＴであるＰＭＯＳトランジスタＱ１を介して真
の電源ＶＤＤに接続されている。同様にして仮想接地線
ＧＮＤＶは高いしきい値を有するトランジスタＨＴであ
るＮＭＯＳトランジスタＱ２を介して真の接地ＧＮＤに
接続されている。
仮想的な電源電圧線である仮想電源線ＶＤＤＶと、仮想
的な接地線である仮想接地線ＧＮＤＶに接続されてい
る。仮想電源線ＶＤＤＶは高いしきい値を有するトラン
ジスタＨＴであるＰＭＯＳトランジスタＱ１を介して真
の電源ＶＤＤに接続されている。同様にして仮想接地線
ＧＮＤＶは高いしきい値を有するトランジスタＨＴであ
るＮＭＯＳトランジスタＱ２を介して真の接地ＧＮＤに
接続されている。
【００１６】トランジスタＱ１のゲートには信号ＳＬ
が、トランジスタＱ２のゲートには信号／ＳＬが、それ
ぞれ与えられている。ここで符号「／」は、その後に続
く記号で示される論理の反転であることを示している。
が、トランジスタＱ２のゲートには信号／ＳＬが、それ
ぞれ与えられている。ここで符号「／」は、その後に続
く記号で示される論理の反転であることを示している。
【００１７】図１０は図９に示されたＭＴＣＭＯＳ回路
の動作を示す波形図である。アクティブ期間において
は、信号ＳＬが接地電位ＧＮＤ（以下同様にして接地Ｇ
ＮＤと、その与える接地電位ＧＮＤとは記号を共用す
る）となり、信号／ＳＬが電源電位ＶＤＤとなる（以下
同様にして電源ＶＤＤと、その与える電源電位ＶＤＤと
は記号を共用する）。
の動作を示す波形図である。アクティブ期間において
は、信号ＳＬが接地電位ＧＮＤ（以下同様にして接地Ｇ
ＮＤと、その与える接地電位ＧＮＤとは記号を共用す
る）となり、信号／ＳＬが電源電位ＶＤＤとなる（以下
同様にして電源ＶＤＤと、その与える電源電位ＶＤＤと
は記号を共用する）。
【００１８】従って、アクティブ期間においてはＰＭＯ
ＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２はオ
ンし、仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶは、
夫々電源ＶＤＤ及び接地ＧＮＤと接続される。よって、
仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶと論理回路
Ｌi は低抵抗の電流経路を介して電流を供給され、低い
電源電圧でも高速動作が可能となる。
ＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２はオ
ンし、仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶは、
夫々電源ＶＤＤ及び接地ＧＮＤと接続される。よって、
仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶと論理回路
Ｌi は低抵抗の電流経路を介して電流を供給され、低い
電源電圧でも高速動作が可能となる。
【００１９】一方、スタンバイ期間においては信号ＳＬ
が電源電位ＶＤＤとなり、信号／ＳＬが接地電位ＧＮＤ
となるため、トランジスタＱ１，Ｑ２は両方ともオフす
る。従って、電源ＶＤＤ及び接地ＧＮＤはトランジスタ
ＬＴで構成される論理回路Ｌi とは電気的に切り離さ
れ、回路全体としてのリーク電流はトランジスタＨＴで
あるトランジスタＱ１，Ｑ２において発生するもののみ
となる。上述のように消費電力はトランジスタＬＴにお
いて大きいので、トランジスタＬＴのみで構成した場合
に比べてＭＴＣＭＯＳ回路はスタンバイ時の消費電力を
大幅に低減することができる。
が電源電位ＶＤＤとなり、信号／ＳＬが接地電位ＧＮＤ
となるため、トランジスタＱ１，Ｑ２は両方ともオフす
る。従って、電源ＶＤＤ及び接地ＧＮＤはトランジスタ
ＬＴで構成される論理回路Ｌi とは電気的に切り離さ
れ、回路全体としてのリーク電流はトランジスタＨＴで
あるトランジスタＱ１，Ｑ２において発生するもののみ
となる。上述のように消費電力はトランジスタＬＴにお
いて大きいので、トランジスタＬＴのみで構成した場合
に比べてＭＴＣＭＯＳ回路はスタンバイ時の消費電力を
大幅に低減することができる。
【００２０】
【発明が解決しようとする課題】従来の低電圧動作を目
的とした半導体装置は以上のように構成されているの
で、スタンバイ期間においては仮想電源線ＶＤＤＶ及び
仮想接地線ＧＮＤＶが、それぞれ（真の）電源ＶＤＤ及
び（真の）接地ＧＮＤと電気的に断絶されて高インピー
ダンス状態になる。
的とした半導体装置は以上のように構成されているの
で、スタンバイ期間においては仮想電源線ＶＤＤＶ及び
仮想接地線ＧＮＤＶが、それぞれ（真の）電源ＶＤＤ及
び（真の）接地ＧＮＤと電気的に断絶されて高インピー
ダンス状態になる。
【００２１】このため、スタンバイ期間が長期間にわた
った場合には、論理回路Ｌi を構成するトランジスタＬ
Ｔを介して、仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤ
Ｖから電流がリークする。そして上述のようにトランジ
スタＬＴのリーク電流は大きいので、時間とともに仮想
電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶの電位が互いに
近づいていくことになる。
った場合には、論理回路Ｌi を構成するトランジスタＬ
Ｔを介して、仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤ
Ｖから電流がリークする。そして上述のようにトランジ
スタＬＴのリーク電流は大きいので、時間とともに仮想
電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶの電位が互いに
近づいていくことになる。
【００２２】このような場合、特に論理回路Ｌi がレジ
スタ回路、ラッチ回路、フリップフロップ回路等の、論
理状態を記憶しておくべき順序回路（記憶回路を含む）
がその論理状態を保持できなくなり、記憶していた情報
が失われてしまう危険性が大きくなる。このことは、ス
タンバイ期間が終了し半導体装置がアクティブ期間に入
ったとしても、元の状態に復帰できないことになり、実
使用上非常に不便である。
スタ回路、ラッチ回路、フリップフロップ回路等の、論
理状態を記憶しておくべき順序回路（記憶回路を含む）
がその論理状態を保持できなくなり、記憶していた情報
が失われてしまう危険性が大きくなる。このことは、ス
タンバイ期間が終了し半導体装置がアクティブ期間に入
ったとしても、元の状態に復帰できないことになり、実
使用上非常に不便である。
【００２３】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは半導体集積回路であって、第１の電位を
与える第１の電源と、電荷を保持する機能を有する第１
の電源線と、前記第１の電源に接続された第１端と、前
記第１の電源線に接続された第２端とを有する第１のス
イッチと、前記第１の電源線を介して前記第１のスイッ
チの前記第２端に接続される順序回路を有する、少なく
とも一つの論理回路とを備える。そして、前記論理回路
がアクティブ状態となる第１の期間において前記第１の
スイッチが常時導通し、前記論理回路がスタンバイ状態
となる第２の期間において前記第１のスイッチが間欠的
に導通する。
にかかるものは半導体集積回路であって、第１の電位を
与える第１の電源と、電荷を保持する機能を有する第１
の電源線と、前記第１の電源に接続された第１端と、前
記第１の電源線に接続された第２端とを有する第１のス
イッチと、前記第１の電源線を介して前記第１のスイッ
チの前記第２端に接続される順序回路を有する、少なく
とも一つの論理回路とを備える。そして、前記論理回路
がアクティブ状態となる第１の期間において前記第１の
スイッチが常時導通し、前記論理回路がスタンバイ状態
となる第２の期間において前記第１のスイッチが間欠的
に導通する。
【００２４】この発明のうち請求項２にかかるものは、
請求項１記載の半導体集積回路であって、前記論理回路
は複数設けられる。
請求項１記載の半導体集積回路であって、前記論理回路
は複数設けられる。
【００２５】この発明のうち請求項３にかかるものは、
請求項２記載の半導体集積回路であって、前記第２の期
間における前記第１のスイッチの導通を制御する制御信
号を発生するタイマーを更に備える。
請求項２記載の半導体集積回路であって、前記第２の期
間における前記第１のスイッチの導通を制御する制御信
号を発生するタイマーを更に備える。
【００２６】この発明のうち請求項４にかかるものは、
請求項２記載の半導体集積回路であって、前記第１の電
源線の電位である第１の電位を検出し、前記第２の期間
において前記第１の電位が所定の範囲を逸脱した場合に
前記第１のスイッチを導通させる電位検出回路を更に備
える。
請求項２記載の半導体集積回路であって、前記第１の電
源線の電位である第１の電位を検出し、前記第２の期間
において前記第１の電位が所定の範囲を逸脱した場合に
前記第１のスイッチを導通させる電位検出回路を更に備
える。
【００２７】この発明のうち請求項５にかかるものは、
請求項１乃至請求項４のいずれかに記載の半導体集積回
路であって、第２の電位を与える第２の電源と、電荷を
保持する機能を有する第２の電源線と、前記第２の電源
に接続された第１端と、前記第２の電源線に接続された
第２端とを有する第２のスイッチとを更に備える。そし
て前記順序回路は前記第２の電源線を介して前記第２の
スイッチの前記第２端にも接続され、前記第２のスイッ
チの導通／非導通は前記第１のスイッチの導通／非導通
と一致する。
請求項１乃至請求項４のいずれかに記載の半導体集積回
路であって、第２の電位を与える第２の電源と、電荷を
保持する機能を有する第２の電源線と、前記第２の電源
に接続された第１端と、前記第２の電源線に接続された
第２端とを有する第２のスイッチとを更に備える。そし
て前記順序回路は前記第２の電源線を介して前記第２の
スイッチの前記第２端にも接続され、前記第２のスイッ
チの導通／非導通は前記第１のスイッチの導通／非導通
と一致する。
【００２８】この発明のうち請求項６にかかるものは、
請求項１乃至請求項４のいずれかに記載の半導体集積回
路であって、前記論理回路は組み合わせ回路を更に有
し、前記半導体集積回路は前記第１の電源に接続された
第１端と、前記組み合わせ回路に接続された第２端とを
有する第２のスイッチを更に備える。そして、前記第１
の期間において前記第２のスイッチが常時導通し、前記
第２の期間において前記第２のスイッチが常時導通して
いない。
請求項１乃至請求項４のいずれかに記載の半導体集積回
路であって、前記論理回路は組み合わせ回路を更に有
し、前記半導体集積回路は前記第１の電源に接続された
第１端と、前記組み合わせ回路に接続された第２端とを
有する第２のスイッチを更に備える。そして、前記第１
の期間において前記第２のスイッチが常時導通し、前記
第２の期間において前記第２のスイッチが常時導通して
いない。
【００２９】この発明のうち請求項７にかかるものは、
請求項６記載の半導体集積回路であて、第２の電位を与
える第２の電源と、電荷を保持する機能を有する第２の
電源線と、前記第２の電源に接続された第１端と、前記
第２の電源線に接続された第２端とを有する第３のスイ
ッチと、前記第２の電源に接続された第１端と、第２端
とを有する第４のスイッチとを更に備える。そして、前
記順序回路は前記第２の電源線を介して前記第３のスイ
ッチの前記第２端にも接続され、前記組み合わせ回路は
前記第４のスイッチの前記第２端にも接続され、前記第
３のスイッチの導通／非導通は前記第１のスイッチの導
通／非導通と一致し、前記第４のスイッチの導通／非導
通は前記第２のスイッチの導通／非導通と一致する。
請求項６記載の半導体集積回路であて、第２の電位を与
える第２の電源と、電荷を保持する機能を有する第２の
電源線と、前記第２の電源に接続された第１端と、前記
第２の電源線に接続された第２端とを有する第３のスイ
ッチと、前記第２の電源に接続された第１端と、第２端
とを有する第４のスイッチとを更に備える。そして、前
記順序回路は前記第２の電源線を介して前記第３のスイ
ッチの前記第２端にも接続され、前記組み合わせ回路は
前記第４のスイッチの前記第２端にも接続され、前記第
３のスイッチの導通／非導通は前記第１のスイッチの導
通／非導通と一致し、前記第４のスイッチの導通／非導
通は前記第２のスイッチの導通／非導通と一致する。
【００３０】この発明のうち請求項８にかかるものは半
導体集積回路であって、所定の電位を与える電源と、電
荷を保持する機能を有する電源線と、前記電源線を介し
て、第１の期間においては常時に、第２の期間において
は間欠的に、それぞれ前記電源に接続される順序回路を
有する論理回路とを備える。
導体集積回路であって、所定の電位を与える電源と、電
荷を保持する機能を有する電源線と、前記電源線を介し
て、第１の期間においては常時に、第２の期間において
は間欠的に、それぞれ前記電源に接続される順序回路を
有する論理回路とを備える。
【００３１】この発明のうち請求項９にかかるものは、
請求項８記載の半導体集積回路であって、前記論理回路
は組み合わせ回路を更に有し、前記組み合わせ回路は、
前記第１の期間においては常時前記電源に接続され、前
記第２の期間においては常時前記電源と接続されない。
請求項８記載の半導体集積回路であって、前記論理回路
は組み合わせ回路を更に有し、前記組み合わせ回路は、
前記第１の期間においては常時前記電源に接続され、前
記第２の期間においては常時前記電源と接続されない。
【００３２】
【発明の実施の形態】本発明は、スタンバイ期間が長期
間にわたった場合、アクティブ期間に入っても順序回路
が元の状態に復帰できなくなる問題点を解消するために
なされたものであり、アクティブ期間においては低電圧
で高速に動作し、スタンバイ期間ではリーク電流を抑制
しつつも、その後に訪れるアクティブ期間での確実な動
作を実現する半導体装置を提供するものである。
間にわたった場合、アクティブ期間に入っても順序回路
が元の状態に復帰できなくなる問題点を解消するために
なされたものであり、アクティブ期間においては低電圧
で高速に動作し、スタンバイ期間ではリーク電流を抑制
しつつも、その後に訪れるアクティブ期間での確実な動
作を実現する半導体装置を提供するものである。
【００３３】実施の形態１．図１は本発明の実施の形態
１の動作タイミングを示す波形図である。本実施の形態
は図９で示されたＭＴＣＭＯＳ回路に対して適用され
る。即ち、電源電位ＶＤＤを与える電源ＶＤＤと、接地
電位ＧＮＤを与える接地ＧＮＤと、仮想電源線ＶＤＤＶ
と、仮想接地線ＧＮＤＶと、電源ＶＤＤに接続されたソ
ース及び仮想電源線ＶＤＤＶに接続されたドレインとを
有してしきい値電圧の高いＰＭＯＳトランジスタＱ１
と、接地ＧＮＤに接続されたソース及び仮想接地線ＧＮ
ＤＶに接続されたドレインとを有してしきい値電圧の高
いＮＭＯＳトランジスタＱ２と、仮想電源線ＶＤＤＶを
介してＰＭＯＳトランジスタＱ１のドレインに、仮想接
地線ＧＮＤＶを介してＮＭＯＳトランジスタＱ２のドレ
インに、それぞれ接続された複数の論理回路Ｌi （ｉ＝
１，２，…）とを備えるＭＴＣＭＯＳ回路に対して適用
される。論理回路Ｌi は、しきい値電圧の低いトランジ
スタＬＴを用いて構成される。
１の動作タイミングを示す波形図である。本実施の形態
は図９で示されたＭＴＣＭＯＳ回路に対して適用され
る。即ち、電源電位ＶＤＤを与える電源ＶＤＤと、接地
電位ＧＮＤを与える接地ＧＮＤと、仮想電源線ＶＤＤＶ
と、仮想接地線ＧＮＤＶと、電源ＶＤＤに接続されたソ
ース及び仮想電源線ＶＤＤＶに接続されたドレインとを
有してしきい値電圧の高いＰＭＯＳトランジスタＱ１
と、接地ＧＮＤに接続されたソース及び仮想接地線ＧＮ
ＤＶに接続されたドレインとを有してしきい値電圧の高
いＮＭＯＳトランジスタＱ２と、仮想電源線ＶＤＤＶを
介してＰＭＯＳトランジスタＱ１のドレインに、仮想接
地線ＧＮＤＶを介してＮＭＯＳトランジスタＱ２のドレ
インに、それぞれ接続された複数の論理回路Ｌi （ｉ＝
１，２，…）とを備えるＭＴＣＭＯＳ回路に対して適用
される。論理回路Ｌi は、しきい値電圧の低いトランジ
スタＬＴを用いて構成される。
【００３４】ここで、論理回路Ｌｉは現在の論理状態を
決定するために以前の論理状態が必要である順序回路を
含んでいる。また、仮想電源線ＶＤＤＶには容量Ｃ
V が、仮想電源線ＧＮＤＶには容量ＣG が、それぞれ寄
生している。
決定するために以前の論理状態が必要である順序回路を
含んでいる。また、仮想電源線ＶＤＤＶには容量Ｃ
V が、仮想電源線ＧＮＤＶには容量ＣG が、それぞれ寄
生している。
【００３５】アクティブ期間は実際に論理回路Ｌi が論
理処理を行わなければならない期間であるのに対し、ス
タンバイ期間は論理処理を行う必要のない期間である。
これらいずれの期間が設定されるかは、ＭＴＣＭＯＳ回
路を含む半導体集積回路を駆動するシステムにおいて、
そのシステムの動作状態がいかなる状態であるか（例え
ばパーソナルコンピュータのキー入力待ち時間であると
か、携帯電話の待ち受け状態にあるとか）が判断され、
その結果、当該半導体集積回路へ制御信号を与えてるこ
とにより実行される。この制御信号に応じて、半導体集
積回路内部で信号ＳＬ，／ＳＬが発生され、スタンバイ
期間においてはトランジスタＱ１，Ｑ２がオフして論理
回路Ｌi のリーク電流が抑制される。
理処理を行わなければならない期間であるのに対し、ス
タンバイ期間は論理処理を行う必要のない期間である。
これらいずれの期間が設定されるかは、ＭＴＣＭＯＳ回
路を含む半導体集積回路を駆動するシステムにおいて、
そのシステムの動作状態がいかなる状態であるか（例え
ばパーソナルコンピュータのキー入力待ち時間であると
か、携帯電話の待ち受け状態にあるとか）が判断され、
その結果、当該半導体集積回路へ制御信号を与えてるこ
とにより実行される。この制御信号に応じて、半導体集
積回路内部で信号ＳＬ，／ＳＬが発生され、スタンバイ
期間においてはトランジスタＱ１，Ｑ２がオフして論理
回路Ｌi のリーク電流が抑制される。
【００３６】従来はシステム側が指定するスタンバイ期
間中は半導体集積回路内の信号ＳＬ，／ＳＬはそれぞれ
常時に電位ＶＤＤ，ＧＮＤを保っていたので、トランジ
スタＱ１，Ｑ２は共にオフしており、仮想電源線ＶＤＤ
Ｖ及び仮想接地線ＧＮＤＶはそれぞれ（真の）電源ＶＤ
Ｄ及び（真の）接地ＧＮＤとは電気的に切り離されてい
た。そのため、システム側が指定するスタンバイ期間が
長期間に及ぶと、時間とともに仮想電源線ＶＤＤＶの電
位が低下し、仮想接地線ＧＮＤＶの電位が上昇してい
き、最終的には両者の電位差が非常に小さくなり、ラッ
チ、レジスタ、フリップフロップなどに保持されている
電位情報（論理状態）が失われてしまっていた。
間中は半導体集積回路内の信号ＳＬ，／ＳＬはそれぞれ
常時に電位ＶＤＤ，ＧＮＤを保っていたので、トランジ
スタＱ１，Ｑ２は共にオフしており、仮想電源線ＶＤＤ
Ｖ及び仮想接地線ＧＮＤＶはそれぞれ（真の）電源ＶＤ
Ｄ及び（真の）接地ＧＮＤとは電気的に切り離されてい
た。そのため、システム側が指定するスタンバイ期間が
長期間に及ぶと、時間とともに仮想電源線ＶＤＤＶの電
位が低下し、仮想接地線ＧＮＤＶの電位が上昇してい
き、最終的には両者の電位差が非常に小さくなり、ラッ
チ、レジスタ、フリップフロップなどに保持されている
電位情報（論理状態）が失われてしまっていた。
【００３７】しかしこの実施の形態では、システム側が
指定するスタンバイ期間であっても、間欠的に信号Ｓ
Ｌ，／ＳＬをアクティブ期間の電位、即ちそれぞれ電位
ＧＮＤ，ＶＤＤにし、（真の）電源ＶＤＤと仮想電源線
ＶＤＤＶとの間、および（真の）接地ＧＮＤと仮想接地
線ＧＮＤＶとの間をそれぞれトランジスタＱ１，Ｑ２に
よって間欠的に導通状態にする。これによって、図１に
示されるようにスタンバイ期間において仮想電源線ＶＤ
ＤＶの電位低下や仮想接地線ＧＮＤＶの電位上昇を途中
でとめ、本来の電位に戻すことができる。
指定するスタンバイ期間であっても、間欠的に信号Ｓ
Ｌ，／ＳＬをアクティブ期間の電位、即ちそれぞれ電位
ＧＮＤ，ＶＤＤにし、（真の）電源ＶＤＤと仮想電源線
ＶＤＤＶとの間、および（真の）接地ＧＮＤと仮想接地
線ＧＮＤＶとの間をそれぞれトランジスタＱ１，Ｑ２に
よって間欠的に導通状態にする。これによって、図１に
示されるようにスタンバイ期間において仮想電源線ＶＤ
ＤＶの電位低下や仮想接地線ＧＮＤＶの電位上昇を途中
でとめ、本来の電位に戻すことができる。
【００３８】これは即ち、仮想電源線ＶＤＤＶに寄生す
る容量ＣV へ電荷を供給し（充電）、仮想接地線ＧＮＤ
Ｖに寄生する容量ＣG から電荷を放出する（放電する）
こととなる。従って、リーク電流が大きなトランジスタ
ＬＴを用いて構成されている論理回路Ｌi に対して、特
にその有する順序回路に対して、仮想電源線ＶＤＤＶ及
び仮想接地線ＧＮＤＶは論理状態の記憶に必要な電荷を
供給することができる。
る容量ＣV へ電荷を供給し（充電）、仮想接地線ＧＮＤ
Ｖに寄生する容量ＣG から電荷を放出する（放電する）
こととなる。従って、リーク電流が大きなトランジスタ
ＬＴを用いて構成されている論理回路Ｌi に対して、特
にその有する順序回路に対して、仮想電源線ＶＤＤＶ及
び仮想接地線ＧＮＤＶは論理状態の記憶に必要な電荷を
供給することができる。
【００３９】更に、仮想電源線ＶＤＤＶ及び仮想接地線
ＧＮＤＶに複数の論理回路Ｌi が接続されているので、
スタンバイ期間における間欠的な電荷の補充はトランジ
スタＱ１，Ｑ２をスイッチとして機能させるだけで足
り、複数の論理回路Ｌi の各々に対して電荷の補充を行
う必要がない。
ＧＮＤＶに複数の論理回路Ｌi が接続されているので、
スタンバイ期間における間欠的な電荷の補充はトランジ
スタＱ１，Ｑ２をスイッチとして機能させるだけで足
り、複数の論理回路Ｌi の各々に対して電荷の補充を行
う必要がない。
【００４０】従って、スタンバイ期間が長時間に亘って
も、論理回路Ｌi の状態をアクティブ期間のそれに復帰
できることになり、アクティブ状態とスタンバイ状態を
頻繁に繰り返すように半導体集積回路を使用する場合で
あっても、使い勝手や性能のを悪化させることがない。
も、論理回路Ｌi の状態をアクティブ期間のそれに復帰
できることになり、アクティブ状態とスタンバイ状態を
頻繁に繰り返すように半導体集積回路を使用する場合で
あっても、使い勝手や性能のを悪化させることがない。
【００４１】実施の形態２．図２は本発明の実施の形態
２の構成を示す回路図である。半導体集積回路（チッ
プ）１０１は（真の）電源ＶＤＤ、（真の）接地ＧＮＤ
に接続され、図示されないシステム側からスタンバイ制
御信号ＳＢが供給される。
２の構成を示す回路図である。半導体集積回路（チッ
プ）１０１は（真の）電源ＶＤＤ、（真の）接地ＧＮＤ
に接続され、図示されないシステム側からスタンバイ制
御信号ＳＢが供給される。
【００４２】チップ１０１には仮想電源線ＶＤＤＶ、仮
想接地線ＧＮＤＶ、トランジスタＱ１，Ｑ２及び論理回
路Ｌi が実施の形態１と同様にして図９に示される構成
を呈して設けられている。更に、チップ１０１にはタイ
マー回路１１、インバータ１２，１３が設けられてい
る。
想接地線ＧＮＤＶ、トランジスタＱ１，Ｑ２及び論理回
路Ｌi が実施の形態１と同様にして図９に示される構成
を呈して設けられている。更に、チップ１０１にはタイ
マー回路１１、インバータ１２，１３が設けられてい
る。
【００４３】スタンバイ期間に入る際には、システム側
がスタンバイ制御信号ＳＢを用いてその旨をチップ１０
１に指令する。タイマー回路１１はスタンバイ制御信号
ＳＢを受け、初期状態として高レベル（例えば電位ＶＤ
Ｄ）をインバータ１２に与える。インバータ１２は自身
に入力された信号の論理を反転して信号／ＳＬを出力す
るので、初期状態としては信号／ＳＬは電位ＧＮＤにあ
る。一方、インバータ１３は自身に入力された信号の論
理を反転して信号ＳＬを出力するので、初期状態として
は信号ＳＬは電位ＶＤＤにある。実施の形態１で説明さ
れたように、このときにはトランジスタＱ１，Ｑ２はい
ずれもオフする。
がスタンバイ制御信号ＳＢを用いてその旨をチップ１０
１に指令する。タイマー回路１１はスタンバイ制御信号
ＳＢを受け、初期状態として高レベル（例えば電位ＶＤ
Ｄ）をインバータ１２に与える。インバータ１２は自身
に入力された信号の論理を反転して信号／ＳＬを出力す
るので、初期状態としては信号／ＳＬは電位ＧＮＤにあ
る。一方、インバータ１３は自身に入力された信号の論
理を反転して信号ＳＬを出力するので、初期状態として
は信号ＳＬは電位ＶＤＤにある。実施の形態１で説明さ
れたように、このときにはトランジスタＱ１，Ｑ２はい
ずれもオフする。
【００４４】タイマー回路１１はその後に計時を開始
し、所定の待機時間が経過すると、所定の駆動期間だけ
低レベル（例えば電位ＧＮＤ）をインバータ１２に与え
る。よって、インバータ１２は電位ＶＤＤにある信号／
ＳＬを、インバータ１３は電位ＧＮＤにある信号ＳＬ
を、それぞれ出力する。これによってトランジスタＱ
１，Ｑ２はオンし、その電位が低下した仮想電源ＶＤＤ
Ｖを電位ＶＤＤへと充電し、その電位が上昇した仮想接
地線ＧＮＤＶを電位ＧＮＤへと放電させる。
し、所定の待機時間が経過すると、所定の駆動期間だけ
低レベル（例えば電位ＧＮＤ）をインバータ１２に与え
る。よって、インバータ１２は電位ＶＤＤにある信号／
ＳＬを、インバータ１３は電位ＧＮＤにある信号ＳＬ
を、それぞれ出力する。これによってトランジスタＱ
１，Ｑ２はオンし、その電位が低下した仮想電源ＶＤＤ
Ｖを電位ＶＤＤへと充電し、その電位が上昇した仮想接
地線ＧＮＤＶを電位ＧＮＤへと放電させる。
【００４５】タイマー回路１１は駆動期間が経過する
と、初期状態に戻り、再び所定の待機期間において高レ
ベルを出力する。このようにしてスタンバイ期間であっ
ても間欠的にチップ１０１をアクティブ状態とすること
で、論理回路Ｌi の有する順序回路の論理状態が失われ
ない。
と、初期状態に戻り、再び所定の待機期間において高レ
ベルを出力する。このようにしてスタンバイ期間であっ
ても間欠的にチップ１０１をアクティブ状態とすること
で、論理回路Ｌi の有する順序回路の論理状態が失われ
ない。
【００４６】システムが再びアクティブ期間に入るよう
にチップ１０１へ指示する場合は、スタンバイ制御信号
ＳＢを用いてその旨をチップ１０１に指令する。これを
受けてタイマー回路１１は常時低レベルの出力をインバ
ータ１２に与え、信号ＳＬ，／ＳＬがそれぞれ電位ＧＮ
Ｄ，ＶＤＤを採る。よってトランジスタＱ１，Ｑ２はオ
ンし、仮想電源線ＶＤＤＶおよび仮想接地線ＧＮＤＶは
低インピーダンスの電源線及び接地線として機能するの
で、チップ１０１は高速な回路動作を行う。
にチップ１０１へ指示する場合は、スタンバイ制御信号
ＳＢを用いてその旨をチップ１０１に指令する。これを
受けてタイマー回路１１は常時低レベルの出力をインバ
ータ１２に与え、信号ＳＬ，／ＳＬがそれぞれ電位ＧＮ
Ｄ，ＶＤＤを採る。よってトランジスタＱ１，Ｑ２はオ
ンし、仮想電源線ＶＤＤＶおよび仮想接地線ＧＮＤＶは
低インピーダンスの電源線及び接地線として機能するの
で、チップ１０１は高速な回路動作を行う。
【００４７】上記動作においてタイマー回路１１は、ア
クティブ時に休止状態であってもよいし、他の用途に使
われていてもよい。タイマー回路１１は遅延素子を用い
ることによって容易に構成することができる。
クティブ時に休止状態であってもよいし、他の用途に使
われていてもよい。タイマー回路１１は遅延素子を用い
ることによって容易に構成することができる。
【００４８】以上のように、実施の形態２によれば、実
施の形態１の効果を得るための信号ＳＬ，／ＳＬの生成
を具現化することができる。
施の形態１の効果を得るための信号ＳＬ，／ＳＬの生成
を具現化することができる。
【００４９】実施の形態３．図３は本発明の実施の形態
３の構成を示す回路図である。チップ１０２は実施の形
態２において図２を用いて説明されたチップ１０１のタ
イマー回路１１を電位検出回路２１及び単安定マルチバ
イブレーター２２に置換した構成を有している。
３の構成を示す回路図である。チップ１０２は実施の形
態２において図２を用いて説明されたチップ１０１のタ
イマー回路１１を電位検出回路２１及び単安定マルチバ
イブレーター２２に置換した構成を有している。
【００５０】実施の形態２のように、スタンバイ期間に
仮想電源線ＶＤＤＶや仮想接地線ＧＮＤＶを間欠的に充
放電するタイミングをタイマー回路１１によって決定す
る方式は、回路構成が簡単でよい。しかし、あらかじめ
タイマー回路１１によりタイミングを設定するために
は、電圧、温度等の動作条件の変動や、チップの製造条
件の変動による半導体集積回路の動作余裕を考慮しなけ
ればならない。
仮想電源線ＶＤＤＶや仮想接地線ＧＮＤＶを間欠的に充
放電するタイミングをタイマー回路１１によって決定す
る方式は、回路構成が簡単でよい。しかし、あらかじめ
タイマー回路１１によりタイミングを設定するために
は、電圧、温度等の動作条件の変動や、チップの製造条
件の変動による半導体集積回路の動作余裕を考慮しなけ
ればならない。
【００５１】具体的には、仮想電源線ＶＤＤＶの電位が
どこまで低下し、仮想接地線ＧＮＤＶの電位がどこまで
上昇した場合に、論理回路Ｌi の有するラッチ、レジス
タ、フリップフロップ等に記憶されている論理状態が保
持しきれなくなるかを考慮しなければならない。かかる
考慮は全ての論理回路Ｌi 毎に行わなければならない。
しかも仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶは全
ての論理回路Ｌi に対して電荷の供給を行うので、スタ
ンバイ期間においては、最悪条件となる論理回路に対応
して仮想電源線ＧＤＤＶや仮想接地線ＧＮＤＶに対して
間欠的に充放電を行わなければならない。
どこまで低下し、仮想接地線ＧＮＤＶの電位がどこまで
上昇した場合に、論理回路Ｌi の有するラッチ、レジス
タ、フリップフロップ等に記憶されている論理状態が保
持しきれなくなるかを考慮しなければならない。かかる
考慮は全ての論理回路Ｌi 毎に行わなければならない。
しかも仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤＶは全
ての論理回路Ｌi に対して電荷の供給を行うので、スタ
ンバイ期間においては、最悪条件となる論理回路に対応
して仮想電源線ＧＤＤＶや仮想接地線ＧＮＤＶに対して
間欠的に充放電を行わなければならない。
【００５２】最悪条件となる論理回路に対応した間欠的
な充放電は、それ以外の多くの論理回路にとっては不必
要に頻繁に行われることになる。従って、この様な場合
には充放電に要する電力のためスタンバイ期間の消費電
力が増大してしまう。
な充放電は、それ以外の多くの論理回路にとっては不必
要に頻繁に行われることになる。従って、この様な場合
には充放電に要する電力のためスタンバイ期間の消費電
力が増大してしまう。
【００５３】一方、実施の形態３では、電位検出回路２
１が、仮想電源線ＧＤＤＶの電位と仮想接地線ＧＮＤＶ
の電位を検出し、両者の間の電位差ΔＶを監視すること
により、間欠的充放電の最適なタイミングを得ることが
できる。
１が、仮想電源線ＧＤＤＶの電位と仮想接地線ＧＮＤＶ
の電位を検出し、両者の間の電位差ΔＶを監視すること
により、間欠的充放電の最適なタイミングを得ることが
できる。
【００５４】図４は本発明の実施の形態３の動作タイミ
ングを示す波形図であり、図３及び図４を用いてチップ
１０２の動作を以下に具体的に説明する。図示されない
システム側がチップ１０２に対してスタンバイ制御信号
ＳＢによりスタンバイ期間に入るように指令すると、電
位検出回路２１が活性化される。スタンバイ状態に入っ
た直後においては、電位差ΔＶは（ＶＤＤ−ＧＮＤ）で
ある。
ングを示す波形図であり、図３及び図４を用いてチップ
１０２の動作を以下に具体的に説明する。図示されない
システム側がチップ１０２に対してスタンバイ制御信号
ＳＢによりスタンバイ期間に入るように指令すると、電
位検出回路２１が活性化される。スタンバイ状態に入っ
た直後においては、電位差ΔＶは（ＶＤＤ−ＧＮＤ）で
ある。
【００５５】電位差ΔＶが所定の最小値δＶ（＜ＶＤＤ
−ＧＮＤ）よりも大きい時点では、電位検出回路２１は
高レベル（例えば電位ＶＤＤ）を出力し、単安定マルチ
バイブレーター２２は高レベル（例えば電位ＶＤＤ）を
出力した状態で安定している。よって信号ＳＬ，／ＳＬ
がそれぞれ電位ＶＤＤ，ＧＮＤを採り、トランジスタＱ
１，Ｑ２は非導通のままである。
−ＧＮＤ）よりも大きい時点では、電位検出回路２１は
高レベル（例えば電位ＶＤＤ）を出力し、単安定マルチ
バイブレーター２２は高レベル（例えば電位ＶＤＤ）を
出力した状態で安定している。よって信号ＳＬ，／ＳＬ
がそれぞれ電位ＶＤＤ，ＧＮＤを採り、トランジスタＱ
１，Ｑ２は非導通のままである。
【００５６】電位検出回路２１は電位差ΔＶが最小値δ
Ｖ以下になると低レベル（例えば電位ＧＮＤ）を出力す
る。この電位検出回路２１の出力の立ち下がりによって
単安定マルチバイブレーター２２は所定期間τだけ不安
定側である低レベル（例えば電位ＧＮＤ）を出力する。
これにより信号ＳＬ，／ＳＬがそれぞれ接地電位ＧＮＤ
及び電源電位ＶＤＤを採り、トランジスタＱ１，Ｑ２は
導通状態となり、仮想接地線ＧＮＤＶは接地電位ＧＮＤ
に放電され、仮想電源線ＶＤＤＶは電源電位ＶＤＤに充
電される。ここで所定期間τはかかる充放電が行われる
のに充分な長さに設定される。
Ｖ以下になると低レベル（例えば電位ＧＮＤ）を出力す
る。この電位検出回路２１の出力の立ち下がりによって
単安定マルチバイブレーター２２は所定期間τだけ不安
定側である低レベル（例えば電位ＧＮＤ）を出力する。
これにより信号ＳＬ，／ＳＬがそれぞれ接地電位ＧＮＤ
及び電源電位ＶＤＤを採り、トランジスタＱ１，Ｑ２は
導通状態となり、仮想接地線ＧＮＤＶは接地電位ＧＮＤ
に放電され、仮想電源線ＶＤＤＶは電源電位ＶＤＤに充
電される。ここで所定期間τはかかる充放電が行われる
のに充分な長さに設定される。
【００５７】スタンバイ期間が続く限り、電位差ΔＶが
最小値δＶ以下に小さくなれば、再び電位検出回路２１
の出力は立ち下がり、所定期間τだけ仮想接地線ＧＮＤ
Ｖや仮想電源線ＶＤＤＶの間欠的充放電が行われる。
最小値δＶ以下に小さくなれば、再び電位検出回路２１
の出力は立ち下がり、所定期間τだけ仮想接地線ＧＮＤ
Ｖや仮想電源線ＶＤＤＶの間欠的充放電が行われる。
【００５８】ここで最小値δＶは、論理回路Ｌi の有す
るラッチ、レジスタ、フリップフロップ等の内、スタン
バイ状態における電位差ΔＶの減少に対して最も弱い論
理回路が論理状態を保持するのに必要とする電圧よりも
わずかに高い電圧を論理状態の保持に必要とするダミー
の論理回路の論理状態を検出することによって実質的に
設定することができる。
るラッチ、レジスタ、フリップフロップ等の内、スタン
バイ状態における電位差ΔＶの減少に対して最も弱い論
理回路が論理状態を保持するのに必要とする電圧よりも
わずかに高い電圧を論理状態の保持に必要とするダミー
の論理回路の論理状態を検出することによって実質的に
設定することができる。
【００５９】具体的には電位検出回路２１は上記ダミー
の論理回路を有しており、これに対して電位差ΔＶを与
えることにより、その論理状態の保持が可能でなくなっ
た場合に低レベルを出力する。
の論理回路を有しており、これに対して電位差ΔＶを与
えることにより、その論理状態の保持が可能でなくなっ
た場合に低レベルを出力する。
【００６０】システム側から再びアクティブ期間に入る
ようにチップ１０２へ指示する場合は、スタンバイ制御
信号ＳＢを用いてその旨をチップ１０２に指令する。こ
れを受けては電位検出回路２１は非活性化し、その機能
を停止する。ここで、単安定マルチバイブレーター２２
は電位検出回路２１が非活性化した状態においては常時
低レベルの出力をインバータ１２に与え、トランジスタ
Ｑ１，Ｑ２をオンにするように制御される。かかる制御
は周知の技術によって可能である。
ようにチップ１０２へ指示する場合は、スタンバイ制御
信号ＳＢを用いてその旨をチップ１０２に指令する。こ
れを受けては電位検出回路２１は非活性化し、その機能
を停止する。ここで、単安定マルチバイブレーター２２
は電位検出回路２１が非活性化した状態においては常時
低レベルの出力をインバータ１２に与え、トランジスタ
Ｑ１，Ｑ２をオンにするように制御される。かかる制御
は周知の技術によって可能である。
【００６１】実施の形態３は以上のようであるので、チ
ップ１０２内で仮想電源線ＶＤＤＶと仮想接地線ＧＮＤ
Ｖとの電位差ΔＶを監視し、ラッチ、レジスタ、フリッ
プフロップ等の順序回路に記憶されている論理状態が保
持できなくなる電位差になる前に、仮想電源線ＶＤＤＶ
や仮想接地線ＧＮＤＶの間欠的充放電を行うため、動作
条件やチップ固有の動作余裕で規定される限界までスタ
ンバイ期間における間欠的充放電の間隔を延長でき、ス
タンバイ期間の消費電力を著しく低減することができ
る。
ップ１０２内で仮想電源線ＶＤＤＶと仮想接地線ＧＮＤ
Ｖとの電位差ΔＶを監視し、ラッチ、レジスタ、フリッ
プフロップ等の順序回路に記憶されている論理状態が保
持できなくなる電位差になる前に、仮想電源線ＶＤＤＶ
や仮想接地線ＧＮＤＶの間欠的充放電を行うため、動作
条件やチップ固有の動作余裕で規定される限界までスタ
ンバイ期間における間欠的充放電の間隔を延長でき、ス
タンバイ期間の消費電力を著しく低減することができ
る。
【００６２】実施の形態４．半導体集積回路チップ内の
論理回路規模が大きくなるにつれ、仮想電源線や仮想接
地線の負荷容量は増大し、スタンバイ期間に間欠的に充
放電を行うとしてもその際の消費電力は無視し得ないも
のとなる。
論理回路規模が大きくなるにつれ、仮想電源線や仮想接
地線の負荷容量は増大し、スタンバイ期間に間欠的に充
放電を行うとしてもその際の消費電力は無視し得ないも
のとなる。
【００６３】一方、論理回路には、その時点で与えられ
る信号の状態でのみ出力が定まる組み合わせ回路と、そ
の時点より以前の状態も考慮しなければ出力が定まらな
い順序回路とがある。そして組み合わせ回路の方は状態
を記憶しておく必要が無い。
る信号の状態でのみ出力が定まる組み合わせ回路と、そ
の時点より以前の状態も考慮しなければ出力が定まらな
い順序回路とがある。そして組み合わせ回路の方は状態
を記憶しておく必要が無い。
【００６４】そこで本実施の形態では、仮想電源線と仮
想接地線とを二組ずつ設け、夫々を組み合わせ回路と順
序回路用とに振り分け、状態を記憶する必要のある順序
回路用の仮想電源線と仮想接地線にのみ間欠的に充放電
を行うものである。
想接地線とを二組ずつ設け、夫々を組み合わせ回路と順
序回路用とに振り分け、状態を記憶する必要のある順序
回路用の仮想電源線と仮想接地線にのみ間欠的に充放電
を行うものである。
【００６５】図５は本発明の実施の形態４の構成を示す
回路図であり、図６はその動作タイミングを示す波形図
である。
回路図であり、図６はその動作タイミングを示す波形図
である。
【００６６】チップ１０３は（真の）電源ＶＤＤ、（真
の）接地ＧＮＤに接続される。電源ＶＤＤにはＰＭＯＳ
トランジスタＱ１１を介して仮想電源線ＶＤＤＶ１が、
ＰＭＯＳトランジスタＱ１２を介して仮想電源線ＶＤＤ
Ｖ２が、それぞれ接続されている。また接地ＧＮＤには
ＮＭＯＳトランジスタＱ２１を介して仮想接地線ＧＮＤ
Ｖ１が、ＮＭＯＳトランジスタＱ２２を介して仮想接地
線ＧＮＤＶ２が、それぞれ接続されている。トランジス
タＱ１１，Ｑ１２，Ｑ２１，Ｑ２２には高いしきい値を
有するトランジスタＨＴが用いられている。
の）接地ＧＮＤに接続される。電源ＶＤＤにはＰＭＯＳ
トランジスタＱ１１を介して仮想電源線ＶＤＤＶ１が、
ＰＭＯＳトランジスタＱ１２を介して仮想電源線ＶＤＤ
Ｖ２が、それぞれ接続されている。また接地ＧＮＤには
ＮＭＯＳトランジスタＱ２１を介して仮想接地線ＧＮＤ
Ｖ１が、ＮＭＯＳトランジスタＱ２２を介して仮想接地
線ＧＮＤＶ２が、それぞれ接続されている。トランジス
タＱ１１，Ｑ１２，Ｑ２１，Ｑ２２には高いしきい値を
有するトランジスタＨＴが用いられている。
【００６７】仮想電源線ＶＤＤＶ１と仮想接地線ＧＮＤ
Ｖ１との間には複数の順序回路Ｍi（ｉ＝１，２，…）
が、仮想電源線ＶＤＤＶ２と仮想接地線ＧＮＤＶ２との
間には複数の組み合わせ回路Ｎi （ｉ＝１，２，…）
が、それぞれ接続されている。順序回路Ｍi と組み合わ
せ回路Ｎi とは両者相まって論理回路Ｌi を構成してい
る。換言すれば、論理回路Ｌi を構成する２つの部分の
うち、順序回路Ｍi は仮想電源線ＶＤＤＶ１と仮想接地
線ＧＮＤＶ１とによって電力が供給され、組み合わせ回
路Ｎi は仮想電源線ＶＤＤＶ２と仮想接地線ＧＮＤＶ２
とによって電力が供給される。既述のように、論理回路
Ｌi は低いしきい値を有するトランジスタＬＴを用いて
構成されている。
Ｖ１との間には複数の順序回路Ｍi（ｉ＝１，２，…）
が、仮想電源線ＶＤＤＶ２と仮想接地線ＧＮＤＶ２との
間には複数の組み合わせ回路Ｎi （ｉ＝１，２，…）
が、それぞれ接続されている。順序回路Ｍi と組み合わ
せ回路Ｎi とは両者相まって論理回路Ｌi を構成してい
る。換言すれば、論理回路Ｌi を構成する２つの部分の
うち、順序回路Ｍi は仮想電源線ＶＤＤＶ１と仮想接地
線ＧＮＤＶ１とによって電力が供給され、組み合わせ回
路Ｎi は仮想電源線ＶＤＤＶ２と仮想接地線ＧＮＤＶ２
とによって電力が供給される。既述のように、論理回路
Ｌi は低いしきい値を有するトランジスタＬＴを用いて
構成されている。
【００６８】トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ
２２のそれぞれのゲートには信号ＳＬ１，／ＳＬ１，Ｓ
Ｌ２，／ＳＬ２が与えられている。これらの信号の変化
と仮想電源線ＶＤＤＶ１，ＶＤＤＶ２及び仮想接地線Ｇ
ＮＤＶ１，ＧＮＤＶ２の変化との関係は図６に示すとお
りである。信号ＳＬ１，／ＳＬ１並びに仮想電源線ＶＤ
ＤＶ１及び仮想接地線ＧＮＤＶ１の波形は、図１に示さ
れた信号ＳＬ，／ＳＬ並びに仮想電源線ＶＤＤＶ及び仮
想接地線ＧＮＤＶのそれと同様である。そして、信号Ｓ
Ｌ２，／ＳＬ２並びに仮想電源線ＶＤＤＶ２及び仮想接
地線ＧＮＤＶ２の波形は、図１０に示された信号ＳＬ，
／ＳＬ並びに仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤ
Ｖのそれと同様である。
２２のそれぞれのゲートには信号ＳＬ１，／ＳＬ１，Ｓ
Ｌ２，／ＳＬ２が与えられている。これらの信号の変化
と仮想電源線ＶＤＤＶ１，ＶＤＤＶ２及び仮想接地線Ｇ
ＮＤＶ１，ＧＮＤＶ２の変化との関係は図６に示すとお
りである。信号ＳＬ１，／ＳＬ１並びに仮想電源線ＶＤ
ＤＶ１及び仮想接地線ＧＮＤＶ１の波形は、図１に示さ
れた信号ＳＬ，／ＳＬ並びに仮想電源線ＶＤＤＶ及び仮
想接地線ＧＮＤＶのそれと同様である。そして、信号Ｓ
Ｌ２，／ＳＬ２並びに仮想電源線ＶＤＤＶ２及び仮想接
地線ＧＮＤＶ２の波形は、図１０に示された信号ＳＬ，
／ＳＬ並びに仮想電源線ＶＤＤＶ及び仮想接地線ＧＮＤ
Ｖのそれと同様である。
【００６９】したがって、順序回路Ｍi に対しては実施
の形態１と同様にして、スタンバイ期間が長時間に亘っ
ても順序回路Ｍi の状態をアクティブ期間のそれに復帰
できることになる。その一方、組み合わせ回路Ｎi にお
いてはスタンバイ期間中は仮想電源線ＶＤＤＶ２と仮想
接地線ＧＮＤＶ２の間欠的充放電を行わない。
の形態１と同様にして、スタンバイ期間が長時間に亘っ
ても順序回路Ｍi の状態をアクティブ期間のそれに復帰
できることになる。その一方、組み合わせ回路Ｎi にお
いてはスタンバイ期間中は仮想電源線ＶＤＤＶ２と仮想
接地線ＧＮＤＶ２の間欠的充放電を行わない。
【００７０】これにより、消費電力を一層低減しつつ、
スタンバイ期間が長時間に亘っても、論理回路Ｌi の状
態をアクティブ期間のそれに復帰できる。
スタンバイ期間が長時間に亘っても、論理回路Ｌi の状
態をアクティブ期間のそれに復帰できる。
【００７１】実施の形態５．図７は本発明の実施の形態
５の構成を示す回路図である。チップ１０４は実施の形
態４において図５を用いて示されたチップ１０３に対し
てタイマー回路１１及びインバータ１２〜１５を付加し
た構成を有している。
５の構成を示す回路図である。チップ１０４は実施の形
態４において図５を用いて示されたチップ１０３に対し
てタイマー回路１１及びインバータ１２〜１５を付加し
た構成を有している。
【００７２】タイマー回路１１はチップ１０４の外部か
らスタンバイ制御信号ＳＢを入力する。インバータ１２
はタイマー回路１１の出力を反転して信号／ＳＬ１を出
力し、インバータ１３はインバータ１２の出力を反転し
て信号ＳＬ１を出力する。また、インバータ１４はスタ
ンバイ制御信号ＳＢを反転して信号／ＳＬ２を出力し、
インバータ１５はインバータ１４の出力を反転して信号
ＳＬ２を出力する。
らスタンバイ制御信号ＳＢを入力する。インバータ１２
はタイマー回路１１の出力を反転して信号／ＳＬ１を出
力し、インバータ１３はインバータ１２の出力を反転し
て信号ＳＬ１を出力する。また、インバータ１４はスタ
ンバイ制御信号ＳＢを反転して信号／ＳＬ２を出力し、
インバータ１５はインバータ１４の出力を反転して信号
ＳＬ２を出力する。
【００７３】アクティブ期間においてスタンバイ制御信
号ＳＢは低レベル（例えば接地電位ＧＮＤ）を採ってい
る。このときにはタイマー回路１１は非活性の状態であ
り、低レベルを出力している。よって、信号ＳＬ１，／
ＳＬ１，ＳＬ２，／ＳＬ２はそれぞれ低レベル、高レベ
ル（例えば電源電位ＶＤＤ）、低レベル、高レベルとな
り、トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２は全
て導通する。このような状態は図６で示された通りであ
り、仮想電源線ＶＤＤＶ１，ＶＤＤＶ２の電位はいずれ
も電源電位ＶＤＤとなり、仮想接地線ＧＮＤＶ１，ＧＮ
ＤＶ２の電位はいずれも接地電位ＧＮＤとなる。
号ＳＢは低レベル（例えば接地電位ＧＮＤ）を採ってい
る。このときにはタイマー回路１１は非活性の状態であ
り、低レベルを出力している。よって、信号ＳＬ１，／
ＳＬ１，ＳＬ２，／ＳＬ２はそれぞれ低レベル、高レベ
ル（例えば電源電位ＶＤＤ）、低レベル、高レベルとな
り、トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２は全
て導通する。このような状態は図６で示された通りであ
り、仮想電源線ＶＤＤＶ１，ＶＤＤＶ２の電位はいずれ
も電源電位ＶＤＤとなり、仮想接地線ＧＮＤＶ１，ＧＮ
ＤＶ２の電位はいずれも接地電位ＧＮＤとなる。
【００７４】スタンバイ期間に入ることをチップ１０４
に指令する場合には、スタンバイ制御信号ＳＢは高レベ
ルを採り、タイマー回路１１は活性化する。そして実施
の形態２と同様にしてまず所定の待機時間において高レ
ベルを、その後所定の駆動期間だけ低レベルを、それぞ
れ出力する。これによって、トランジスタＱ１１，Ｑ２
１はいずれも待機時間においてオフし、駆動期間におい
てオンする。そしてこのトランジスタＱ１１，Ｑ２１の
オン・オフはスタンバイ期間が続く限り周期的に実行さ
れる。このようにスタンバイ期間に情報（状態）の保持
を必要とする順序回路Ｍi に対しては、チップ１０４の
内部で自発的に間欠的な仮想電源線と仮想接地線の充放
電とを行う。
に指令する場合には、スタンバイ制御信号ＳＢは高レベ
ルを採り、タイマー回路１１は活性化する。そして実施
の形態２と同様にしてまず所定の待機時間において高レ
ベルを、その後所定の駆動期間だけ低レベルを、それぞ
れ出力する。これによって、トランジスタＱ１１，Ｑ２
１はいずれも待機時間においてオフし、駆動期間におい
てオンする。そしてこのトランジスタＱ１１，Ｑ２１の
オン・オフはスタンバイ期間が続く限り周期的に実行さ
れる。このようにスタンバイ期間に情報（状態）の保持
を必要とする順序回路Ｍi に対しては、チップ１０４の
内部で自発的に間欠的な仮想電源線と仮想接地線の充放
電とを行う。
【００７５】一方、情報保持を必要としない組み合わせ
回路Ｎi に対しては、スタンバイ制御信号ＳＢの論理反
転である信号／ＳＬ２は低レベルを採るのでトランジス
タＱ２２はオフし、信号ＳＬ２は高レベルをとるのでト
ランジスタＱ１２もオフする。よって仮想電源線ＶＤＤ
Ｖ２と仮想接地線ＧＮＤＶ２は夫々電源ＶＤＤおよび接
地ＧＮＤから絶縁され、この状態はスタンバイ制御信号
ＳＢによりスタンバイ期間の終了が指令されるまで継続
する。
回路Ｎi に対しては、スタンバイ制御信号ＳＢの論理反
転である信号／ＳＬ２は低レベルを採るのでトランジス
タＱ２２はオフし、信号ＳＬ２は高レベルをとるのでト
ランジスタＱ１２もオフする。よって仮想電源線ＶＤＤ
Ｖ２と仮想接地線ＧＮＤＶ２は夫々電源ＶＤＤおよび接
地ＧＮＤから絶縁され、この状態はスタンバイ制御信号
ＳＢによりスタンバイ期間の終了が指令されるまで継続
する。
【００７６】以上のように、本実施の形態では、スタン
バイ期間に情報保持を必要とする順序回路にはチップの
内部するタイマー回路によって、自発的に仮想電源線及
び仮想接地線の間欠的充放電を行う一方、情報保持を必
要としない組み合わせ回路に対してはスタンバイ期間を
通して仮想電源線・仮想接地線を夫々電源線・接地線か
ら絶縁する構成にしたので、スタンバイ期間の消費電力
を低減しつつ、回路内部の情報保持を実現できる。
バイ期間に情報保持を必要とする順序回路にはチップの
内部するタイマー回路によって、自発的に仮想電源線及
び仮想接地線の間欠的充放電を行う一方、情報保持を必
要としない組み合わせ回路に対してはスタンバイ期間を
通して仮想電源線・仮想接地線を夫々電源線・接地線か
ら絶縁する構成にしたので、スタンバイ期間の消費電力
を低減しつつ、回路内部の情報保持を実現できる。
【００７７】実施の形態６．図８は本発明の実施の形態
６の構成を示す回路図である。チップ１０５は実施の形
態５において図７を用いて説明されたチップ１０４のタ
イマー回路１１を電位検出回路２１及び単安定マルチバ
イブレーター２２に置換した構成を有している。電位検
出回路２１及び単安定マルチバイブレーター２２の動作
は実施の形態３と同様である。電位検出回路２１は仮想
電源線ＶＤＤＶ１と仮想接地線ＧＮＤＶ１との間の電位
を検出し、両者の電位差ΔＶを得る。
６の構成を示す回路図である。チップ１０５は実施の形
態５において図７を用いて説明されたチップ１０４のタ
イマー回路１１を電位検出回路２１及び単安定マルチバ
イブレーター２２に置換した構成を有している。電位検
出回路２１及び単安定マルチバイブレーター２２の動作
は実施の形態３と同様である。電位検出回路２１は仮想
電源線ＶＤＤＶ１と仮想接地線ＧＮＤＶ１との間の電位
を検出し、両者の電位差ΔＶを得る。
【００７８】スタンバイ期間において時間の経過ととも
に仮想電源線ＶＤＤＶ１と仮想接地線ＧＮＤＶ１との間
の電位差が小さくなり、ラッチやレジスタやフリップフ
ロップに記憶されている論理状態が保持できなくなる最
小値δＶ以下になると、電位検知回路２１は低レベルを
出力し、信号ＳＬ１は接地電位ＧＮＤを、信号／ＳＬ１
は電源電位ＶＤＤを、それぞれ採る。よって順序回路用
の仮想電源線ＶＤＤＶ１及び仮想接地線ＧＮＤＶ１は、
それぞれ電源電位ＶＤＤに充電され、接地電位ＧＮＤへ
と放電される。したがって情報保持を必要とする順序回
路Ｍi に対しては、スタンバイ期間においてもチップ１
０５内部で自発的に間欠的な充放電が行われる。
に仮想電源線ＶＤＤＶ１と仮想接地線ＧＮＤＶ１との間
の電位差が小さくなり、ラッチやレジスタやフリップフ
ロップに記憶されている論理状態が保持できなくなる最
小値δＶ以下になると、電位検知回路２１は低レベルを
出力し、信号ＳＬ１は接地電位ＧＮＤを、信号／ＳＬ１
は電源電位ＶＤＤを、それぞれ採る。よって順序回路用
の仮想電源線ＶＤＤＶ１及び仮想接地線ＧＮＤＶ１は、
それぞれ電源電位ＶＤＤに充電され、接地電位ＧＮＤへ
と放電される。したがって情報保持を必要とする順序回
路Ｍi に対しては、スタンバイ期間においてもチップ１
０５内部で自発的に間欠的な充放電が行われる。
【００７９】一方、情報保持を必要としない組み合わせ
回路Ｎi に関しては、実施の形態５と同様にして仮想電
源線ＶＤＤＶ２及び仮想接地線ＧＮＤＶ２は夫々電源Ｖ
ＤＤ及び接地ＧＮＤから絶縁される。
回路Ｎi に関しては、実施の形態５と同様にして仮想電
源線ＶＤＤＶ２及び仮想接地線ＧＮＤＶ２は夫々電源Ｖ
ＤＤ及び接地ＧＮＤから絶縁される。
【００８０】以上のように本実施の形態では、情報保持
を必要とする順序回路には、スタンバイ期間にチップ１
０５内部の電位検知回路２１により電位差ΔＶが最小値
δＶより小さくなると充放電を行い、情報保持を必要と
しない組み合わせ回路に対してはスタンバイ期間を通じ
て仮想電源線ＶＤＤＶ２及び仮想接地線ＧＮＤＶ２を夫
々電源ＶＤＤ及び接地ＧＮＤから絶縁する構成にしたの
で、チップ１０５の固有の変動要因に対し、回路内部の
情報保持とスタンバイ期間の低消費電力を最適化して実
現できる。
を必要とする順序回路には、スタンバイ期間にチップ１
０５内部の電位検知回路２１により電位差ΔＶが最小値
δＶより小さくなると充放電を行い、情報保持を必要と
しない組み合わせ回路に対してはスタンバイ期間を通じ
て仮想電源線ＶＤＤＶ２及び仮想接地線ＧＮＤＶ２を夫
々電源ＶＤＤ及び接地ＧＮＤから絶縁する構成にしたの
で、チップ１０５の固有の変動要因に対し、回路内部の
情報保持とスタンバイ期間の低消費電力を最適化して実
現できる。
【００８１】
【発明の効果】この発明のうち請求項１にかかる半導体
集積回路によれば、第２の期間において論理回路は駆動
される必要はないが、その有する順序回路が次の第１の
期間において誤動作しないように、前の第１の期間にお
いて生じた状態を保持しなければならない。第２の期間
においては第１の電源が間欠的に接続されるので、電力
消費が抑制されると共に、第１の電源線に電荷を与える
ことにより順序回路の状態を保持することができる。
集積回路によれば、第２の期間において論理回路は駆動
される必要はないが、その有する順序回路が次の第１の
期間において誤動作しないように、前の第１の期間にお
いて生じた状態を保持しなければならない。第２の期間
においては第１の電源が間欠的に接続されるので、電力
消費が抑制されると共に、第１の電源線に電荷を与える
ことにより順序回路の状態を保持することができる。
【００８２】この発明のうち請求項２にかかる半導体集
積回路によれば、複数の論理回路がスタンバイ状態とな
る場合に、第１のスイッチを動作させるのみで、その全
ての論理回路の誤動作を防止し得る電荷を第１の電源線
に与えることができる。
積回路によれば、複数の論理回路がスタンバイ状態とな
る場合に、第１のスイッチを動作させるのみで、その全
ての論理回路の誤動作を防止し得る電荷を第１の電源線
に与えることができる。
【００８３】この発明のうち請求項３にかかる半導体集
積回路によれば、第２の期間における間欠的な第１のス
イッチの導通を自動的に行うことができる。
積回路によれば、第２の期間における間欠的な第１のス
イッチの導通を自動的に行うことができる。
【００８４】この発明のうち請求項４にかかる半導体集
積回路によれば、第２の期間において、順序回路が直前
の第１の期間における状態を保持するに足る電荷を常に
第１の電源線に存在させることができる。
積回路によれば、第２の期間において、順序回路が直前
の第１の期間における状態を保持するに足る電荷を常に
第１の電源線に存在させることができる。
【００８５】この発明のうち請求項５及び請求項７にか
かる半導体集積回路によれば、第２の電源が間欠的に接
続されるので、電力消費が抑制されると共に、第２の電
源線に電荷を与えることにより順序回路の状態を保持す
ることができる。
かる半導体集積回路によれば、第２の電源が間欠的に接
続されるので、電力消費が抑制されると共に、第２の電
源線に電荷を与えることにより順序回路の状態を保持す
ることができる。
【００８６】この発明のうち請求項６にかかる半導体集
積回路によれば、組み合わせ回路はその時点で与えられ
る信号の状態でのみその出力が決定されるので、第２の
期間においてそれ以前の第１の期間の状態を保持してお
く必要がなく、これに電荷を与えておく必要がない。よ
って第２の期間において論理回路に対して一律に電荷を
確保する必要がなく、組み合わせ回路には電荷を与えな
いので、一層電力消費を抑制することができる。
積回路によれば、組み合わせ回路はその時点で与えられ
る信号の状態でのみその出力が決定されるので、第２の
期間においてそれ以前の第１の期間の状態を保持してお
く必要がなく、これに電荷を与えておく必要がない。よ
って第２の期間において論理回路に対して一律に電荷を
確保する必要がなく、組み合わせ回路には電荷を与えな
いので、一層電力消費を抑制することができる。
【００８７】この発明のうち請求項８にかかる半導体集
積回路によれば、第１の期間においては論理回路は駆動
されてアクティブ状態にある。第２の期間において論理
回路はスタンバイ状態にあって駆動される必要はない
が、新たに出会う第１の期間においてその有する順序回
路が誤動作しないようにその前の第１の期間において生
じた状態を保持しなければならない。第２の期間におい
ては、そのような順序回路の状態を保持し得る電荷が電
源線に存在するように、電源が間欠的に接続されるの
で、電力消費を抑制することができる。
積回路によれば、第１の期間においては論理回路は駆動
されてアクティブ状態にある。第２の期間において論理
回路はスタンバイ状態にあって駆動される必要はない
が、新たに出会う第１の期間においてその有する順序回
路が誤動作しないようにその前の第１の期間において生
じた状態を保持しなければならない。第２の期間におい
ては、そのような順序回路の状態を保持し得る電荷が電
源線に存在するように、電源が間欠的に接続されるの
で、電力消費を抑制することができる。
【００８８】この発明のうち請求項９にかかる半導体集
積回路によれば、組み合わせ回路はその時点で与えられ
る信号の状態でのみその出力が決定されるので、第２の
期間においてそれ以前の第１の期間の状態を保持してお
く必要がない。従って、第２の期間をスタンバイ状態と
する論理回路において組み合わせ回路に電荷を与えてお
く必要がない。よって第２の期間において論理回路に対
して一律に電荷を確保する必要がなく、組み合わせ回路
には電荷を与えないので、一層電力消費を抑制すること
ができる。
積回路によれば、組み合わせ回路はその時点で与えられ
る信号の状態でのみその出力が決定されるので、第２の
期間においてそれ以前の第１の期間の状態を保持してお
く必要がない。従って、第２の期間をスタンバイ状態と
する論理回路において組み合わせ回路に電荷を与えてお
く必要がない。よって第２の期間において論理回路に対
して一律に電荷を確保する必要がなく、組み合わせ回路
には電荷を与えないので、一層電力消費を抑制すること
ができる。
【図１】 本発明の実施の形態１の動作タイミングを示
す波形図である。
す波形図である。
【図２】 本発明の実施の形態２の構成を示す回路図で
ある。
ある。
【図３】 本発明の実施の形態３の構成を示す回路図で
ある。
ある。
【図４】 本発明の実施の形態３の動作タイミングを示
す波形図である。
す波形図である。
【図５】 本発明の実施の形態４の構成を示す回路図で
ある。
ある。
【図６】 本発明の実施の形態４の動作タイミングを示
す波形図である。
す波形図である。
【図７】 本発明の実施の形態５の構成を示す回路図で
ある。
ある。
【図８】 本発明の実施の形態６の構成を示す回路図で
ある。
ある。
【図９】 ＭＴＣＭＯＳ回路の概念的構成を示す回路図
である。
である。
【図１０】 ＭＴＣＭＯＳ回路の動作を示す波形図であ
る。
る。
１１ タイマー回路、２１ 電位検出回路、１２〜１５
インバータ、ＶＤＤ（真の）電源、ＶＤＤＶ，ＶＤＤ
Ｖ１，ＶＤＤＶ２ 仮想電源線、ＧＮＤ （真の）接
地、ＧＮＤＶ，ＧＮＤＶ１，ＧＮＤＶ２ 仮想接地線、
Ｑ１，Ｑ１１，Ｑ１２ ＰＭＯＳトランジスタ、Ｑ２，
Ｑ２１，Ｑ２２ ＮＭＯＳトランジスタ、Ｌi 論理回
路、Ｍi 順序回路、Ｎi 組み合わせ回路。
インバータ、ＶＤＤ（真の）電源、ＶＤＤＶ，ＶＤＤ
Ｖ１，ＶＤＤＶ２ 仮想電源線、ＧＮＤ （真の）接
地、ＧＮＤＶ，ＧＮＤＶ１，ＧＮＤＶ２ 仮想接地線、
Ｑ１，Ｑ１１，Ｑ１２ ＰＭＯＳトランジスタ、Ｑ２，
Ｑ２１，Ｑ２２ ＮＭＯＳトランジスタ、Ｌi 論理回
路、Ｍi 順序回路、Ｎi 組み合わせ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森中 浩之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (9)
- 【請求項１】 第１の電位を与える第１の電源と、 電荷を保持する機能を有する第１の電源線と、 前記第１の電源に接続された第１端と、前記第１の電源
線に接続された第２端とを有する第１のスイッチと、 前記第１の電源線を介して前記第１のスイッチの前記第
２端に接続される順序回路を有する、少なくとも一つの
論理回路とを備え、 前記論理回路がアクティブ状態となる第１の期間におい
て前記第１のスイッチが常時導通し、前記論理回路がス
タンバイ状態となる第２の期間において前記第１のスイ
ッチが間欠的に導通する半導体集積回路。 - 【請求項２】 前記論理回路は複数設けられる請求項１
記載の半導体集積回路。 - 【請求項３】 前記第２の期間における前記第１のスイ
ッチの導通を制御する制御信号を発生するタイマーを更
に備える請求項２記載の半導体集積回路。 - 【請求項４】 前記第１の電源線の電位である第１の電
位を検出し、前記第２の期間において前記第１の電位が
所定の範囲を逸脱した場合に前記第１のスイッチを導通
させる電位検出回路を更に備える請求項２記載の半導体
集積回路。 - 【請求項５】 第２の電位を与える第２の電源と、 電荷を保持する機能を有する第２の電源線と、 前記第２の電源に接続された第１端と、前記第２の電源
線に接続された第２端とを有する第２のスイッチとを更
に備え、 前記順序回路は前記第２の電源線を介して前記第２のス
イッチの前記第２端にも接続され、 前記第２のスイッチの導通／非導通は前記第１のスイッ
チの導通／非導通と一致する、請求項１乃至請求項４の
いずれかに記載の半導体集積回路。 - 【請求項６】 前記論理回路は組み合わせ回路を更に有
し、 前記半導体集積回路は前記第１の電源に接続された第１
端と、前記組み合わせ回路に接続された第２端とを有す
る第２のスイッチを更に備え、 前記第１の期間において前記第２のスイッチが常時導通
し、前記第２の期間において前記第２のスイッチが常時
導通していない請求項１乃至請求項４のいずれかに記載
の半導体集積回路。 - 【請求項７】 第２の電位を与える第２の電源と、 電荷を保持する機能を有する第２の電源線と、 前記第２の電源に接続された第１端と、前記第２の電源
線に接続された第２端とを有する第３のスイッチと、 前記第２の電源に接続された第１端と、第２端とを有す
る第４のスイッチとを更に備え、 前記順序回路は前記第２の電源線を介して前記第３のス
イッチの前記第２端にも接続され、 前記組み合わせ回路は前記第４のスイッチの前記第２端
にも接続され、 前記第３のスイッチの導通／非導通は前記第１のスイッ
チの導通／非導通と一致し、 前記第４のスイッチの導通／非導通は前記第２のスイッ
チの導通／非導通と一致する、請求項６記載の半導体集
積回路。 - 【請求項８】 所定の電位を与える電源と、 電荷を保持する機能を有する電源線と、 前記電源線を介して、第１の期間においては常時に、第
２の期間においては間欠的に、それぞれ前記電源に接続
される順序回路を有する論理回路とを備える半導体集積
回路。 - 【請求項９】 前記論理回路は組み合わせ回路を更に有
し、 前記組み合わせ回路は、前記第１の期間においては常時
前記電源に接続され、前記第２の期間においては常時前
記電源と接続されない、請求項８記載の半導体集積回
路。
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