JP2011515906A - 集積回路装置における消費電力を最小化するための回路および方法 - Google Patents
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Abstract
Description
本発明は、一般的には集積回路に関し、特に集積回路(IC)装置における消費電力を最小化するための回路および方法に関する。
プログラマブル論理装置(PLD)は、ユーザによってプログラムされてユーザ定義論理関数を実現することができる一種の集積回路である。PLDは電子システムで使用されることが多い。なぜなら、受注製作のハードワイヤード論理回路または特定用途向け集積回路(ASIC)と異なり、PLDは、比較的短時間でプログラムすることができ、かつ、素早く再プログラムして変更を実現された論理関数に組込むことができるからである。主要な一種のPLDは、プログラマブル論理アレイ(PLA)装置またはプログラマブルアレイ論理(PAL)装置と呼ばれている。初期のPLDは、2つ以上の入力信号の論理積を論理的に求めて積項(P項)を生成する一群のANDゲートと、ANDゲートによって生成された2つ以上のP項の論理和を論理的に求める一群のORゲートとを含む。ANDゲートは典型的にプログラム可能な接続のマトリクスとして形成され、マトリクスの各列がPLDの入力ピンに接続し、各行が一群のORゲートに送信されるP項を形成する。ORゲートはプログラム可能(すなわち各P項がいくつかの異なるORゲート出力のうち1つにプログラム可能に接続可能)でもよい。この場合、PLDはPLA装置と呼ばれる。これに代えて、ORゲートを固定してもよい(すなわち各P項は特定のORゲート出力に割当てられる)。この場合、PLDはPAL装置と呼ばれる。PLA装置およびPAL装置のANDゲートおよびORゲートは、積和形式で表わされる論理関数を実現する。
装置内の消費電力を最小化する方法が開示される。この方法は、論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し、さらに、複数の動作電圧のうち1つを複数の回路ブロックの各回路ブロックに結合するステップと、回路ブロックの第1の組によって消費される電力の低減を第1の電力低減信号を介して可能にするステップと、回路ブロックの第2の組によって消費される電力の低減を第2の電力低減信号を介して可能にするステップとを含む。
まず図1を参照して、本発明のある実施例に従う、プログラマブル論理を有する装置における消費電力を最小化するための回路のブロック図が示される。なお、ここで示される例は、本発明の実施例を説明するためにCPLDなどの特定の詳細事項を用いることがあるが、技術および構造は、特徴が有用であろう場合は任意の集積回路またはアプリケーションで使用できる。特に、図1の回路は、グローバル機能ブロック104に結合された複数の入出力パッド102を有するCPLDを含み、グローバル機能ブロックは、クロック信号、出力イネーブルおよびセット/リセット信号を、CPLDの残りの部分に与えてもよく、CPLDの内部回路へのおよび内部回路からのデータのルーティングを可能にしてもよい。CPLDはさらに、プログラマブル論理のブロックを含む複数の機能ブロックと、電力制御回路110とを含み、これについては以下でより詳細に説明する。機能ブロックは互いに接続されるとともにプログラマブル相互接続アレイ106によって入出力ブロックに接続される。プログラマブル相互接続アレイは、各々が数個のプログラマブル相互接続ポイント(PIP)114を含む多数のマルチプレクサ回路112を含む。典型的には、各マルチプレクサ回路112において、1つのPIP114のみが有効にされる。有効にされたPIPは、相互接続アレイに与えられた多数の入力信号のうち1つを選択し、選択された入力信号は、マルチプレクサ回路112からの出力信号として与えられる。たとえば、PIPは、構成ビットストリーム内のビットによって有効にされてもよい。PLDも、これに対して実行されている動作に応じて異なる「モード」を有する。特定のプロトコルによって、プログラマブル論理装置は適切なモードに入ることができる。典型的なPLDは、構成メモリの内部ブロックを有し、これは、プログラマブルセル各々がどのようにしてユーザの論理を模倣する(emulate)かを特定する。「プログラム」モード中に、構成ビットストリームが、プログラマブル論理装置の外部および内部いずれかの、読出専用メモリ(ROM)(たとえばプログラマブルROM(PROM)、消去可能なPROM(EPROM)または電気的に消去可能なPROM(EEPROM))といった不揮発性メモリに与えられる。各アドレスは、典型的にはその行および列アドレスを特定することによってアクセスされる。「起動」モードのシステム電源投入中に、構成ビットが、不揮発性メモリから、構成論理ブロックのスタティックランダムアクセスメモリ(SRAM)構成ラッチに、次々にロードされる。図1の回路の機能ブロックは各々、共通の構成を有していてもよい。たとえば、機能ブロック116は、揮発性メモリ(120)および/または不揮発性メモリ(122)を含み得る構成メモリ118と、ANDアレイ124と、プログラマブル論理を有するマクロセル126とを含む。
Claims (15)
- 装置における消費電力を最小化する方法であって、前記方法は、
論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し、
複数の動作電圧のうち1つを前記複数の回路ブロックの各回路ブロックに結合するステップと、
回路ブロックの第1の組によって消費される電力の低減を第1の電力低減信号を介して可能にするステップと、
回路ブロックの第2の組によって消費される電力の低減を第2の電力低減信号を介して可能にするステップとを含む、方法。 - 回路ブロックの第1の組および回路ブロックの第2の組によって消費される電力の低減を可能にするステップは、第1の機能を有する回路ブロックを含む回路ブロックの第1の組および第2の機能を有する回路ブロックを含む回路ブロックの第2の組において消費される電力の低減を可能にするステップを含む、請求項1に記載の方法。
- 回路ブロックの第1の組または回路ブロックの第2の組によって消費される電力の低減を可能にするステップは、各々入出力ブロックと積項バッファとプログラマブル論理を有する回路の一部とからなる群からのものである回路ブロックの組によって消費される電力の低減を可能にするステップを含む、請求項1に記載の方法。
- 論理関数を実行するための回路を有する複数の回路ブロックを与えるステップは、複数の機能ブロックを与えるステップを含む、請求項1に記載の方法。
- 回路ブロックの第1の組または回路ブロックの第2の組によって消費される電力の低減を可能にするステップは、機能ブロックのANDアレイを不能にするステップを含む、請求項4に記載の方法。
- 回路ブロックの第1の組または回路ブロックの第2の組によって消費される電力の低減を可能にするステップは、機能ブロックのマクロセルの出力を不能にするステップを含む、請求項4に記載の方法。
- 回路ブロックの第1の組または回路ブロックの第2の組によって消費される電力の低減を可能にするステップは、入出力ブロックを不能にするステップを含む、請求項1に記載の方法。
- 装置における消費電力を最小化する方法であって、前記方法は、
論理関数を実行するための回路を有する複数の回路ブロックを与えるステップを含み、各回路ブロックは静的状態において電力を消費し、
複数の電力制御信号を生成するステップを含み、各電力制御信号は、複数の回路ブロックに与えられる複数の動作電圧のうち1つの動作電圧を制御し、
複数の動作電圧のうち第1の動作電圧を回路ブロックの第1の組の各回路ブロックに結合するステップと、
複数の動作電圧のうち第2の動作電圧を回路ブロックの第2の組の各回路ブロックに結合するステップと、
前記回路ブロックの第2の組の各回路ブロックの少なくとも一部を不能にするステップとを含む、方法。 - 前記回路ブロックの第2の組の各回路ブロックの少なくとも一部を不能にするステップは、回路ブロックの一部を、前記回路ブロックに与えられる動作電圧に基づいて不能にするステップを含む、請求項8に記載の方法。
- 前記装置の入出力ピンに結合された複数の入力バッファのうち1つを選択するステップをさらに含む、請求項8に記載の方法。
- 装置における消費電力を最小化するための回路であって、前記回路は、
論理関数を実行するための回路を有する複数の回路ブロックを備え、各回路ブロックは静的状態において電力を消費し、
複数の動作電圧を備え、前記複数の回路ブロックの各回路ブロックは前記複数の動作電圧のうち1つの動作電圧を受けるようにされ、
前記複数の回路ブロックに結合され複数の電力制御信号のうち1つを前記複数の回路ブロックの各回路ブロックに結合するための電力制御回路を備える、回路。 - 前記複数の回路ブロックの各回路ブロックは電力制御イネーブル回路を含む、請求項11に記載の回路。
- 前記電力制御イネーブル回路は、前記複数の電力制御信号のうち1つの電力制御信号に応答して、回路ブロックに対する入力および固定入力のうち一方を選択するように結合されたマルチプレクサを含む、請求項12に記載の回路。
- 複数の入力バッファをさらに備え、マルチプレクサが、前記入力バッファ各々の出力および選択入力信号を受けるように結合される、請求項13に記載の回路。
- 前記選択入力信号はプログラマブルメモリ素子を含む、請求項14に記載の回路。
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