JP7105249B2 - 回路の選択を可能にする回路および方法 - Google Patents

Description

技術分野
本発明は、一般に集積回路デバイスに関し、特に回路の選択を可能にする回路および方法に関する。

背景
集積回路デバイスの性能は、いくつかの要因に基づいてさまざまであろう。より特定的には、たとえばトランジスタなどの集積回路に形成される個々の素子は、集積回路によって異なるであろう。これらの素子間のばらつきにより、個々の集積回路デバイスの性能仕様（速度または電力仕様など）が異なってしまうおそれがある。そのため、デバイスの仕様に基づいて集積回路デバイスをカテゴリに入れてもよい。たとえば、集積回路は、速度に従って「区分け（binned）」されてもよい。しかし、集積回路デバイスの性能に影響を及ぼす別の要因は、基準電圧の値であり、この基準電圧は、デバイスに印加されて、集積回路デバイスの回路に電力を提供するために使用される。また、基準電圧の値は、集積回路デバイスの特定の回路の動作および性能にも影響を及ぼす可能性がある。回路の実装によっては、いくつかの基準電圧は、集積回路デバイスの回路の性能を低下させたり望ましくないものにするおそれがある。

したがって、集積回路デバイスの柔軟な動作を可能にする回路および方法が有益である。

概要
回路の選択を可能にする集積回路について説明する。上記集積回路は、予め定められた機能を提供する複数の冗長回路と、基準電圧を受信するように結合された電圧センサと、上記電圧センサおよび上記基準電圧に結合された選択回路とを備え、上記選択回路は、上記基準電圧の検出された電圧に基づいて、上記集積回路に実装する上記複数の冗長回路のうちの１つを選択する。

回路の選択を可能にする方法についても説明する。上記方法は、予め定められた機能を提供する複数の冗長回路を実装するステップと、基準電圧を電圧センサで受信するステップと、上記電圧センサの入力および出力における上記基準電圧を制御端子で受信するように選択回路を構成するステップと、上記基準電圧の検出された電圧に基づいて、上記集積回路に実装する上記複数の冗長回路のうちの１つを選択するステップとを備える。

他の特徴は、以下の詳細な説明および特許請求の範囲を検討することにより認識されるであろう。

さまざまな回路ブロックを有する集積回路のブロック図である。 電圧センサを使用して複数の冗長回路のうちの回路を選択するための回路のブロック図である。 複数の電圧センサを使用して複数の冗長回路のうちの回路を選択するための回路のブロック図である。 各々が対応する電圧センサを有する複数の冗長回路のうちの回路を選択するための回路のブロック図である。 冗長回路の選択を可能にするための回路のブロック図である。 冗長回路の選択を可能にするための別の回路のブロック図である。 図５の回路の電圧センサのブロック図である。 プログラマブルリソースを有するデバイスの構成を可能にする回路を示すブロック図である。 プログラマブルリソースを有するデバイスのブロック図である。 図９のプログラマブルリソースを有するデバイスに実装され得るコンフィギュラブル論理素子のブロック図である。 回路の選択を可能にする方法を示すフローチャートである。

詳細な説明
本明細書は、新規性を有するとみなされる本発明の１つ以上の実現例の特徴を規定する特許請求の範囲を含んでいるが、回路および方法は、図面とともに明細書を検討することによってよりよく理解されると考えられる。さまざまな回路および方法が開示されているが、これらの回路および方法は、さまざまな形態で具体化することができる本発明の構成の単なる例に過ぎないということが理解されるべきである。したがって、本明細書に開示されている具体的な構造および機能の詳細は、限定的なものとして解釈されるべきではなく、単に特許請求の範囲の根拠として解釈されるべきであり、事実上いかなる適切に記載された構造でも本発明の構成をさまざまに利用できるように当業者に教示するための代表的な根拠として解釈されるべきである。さらに、本明細書で使用される用語およびフレーズは、限定的であるように意図されるものではなく、回路および方法の理解可能な説明を提供するように意図されるものである。

回路および方法は、変動し得る電圧供給を受取る集積回路デバイスの性能を最適化する。電圧レベルは、集積回路デバイスの性能仕様を規定する役割を果たす。一実現例によれば、回路は、オンチップ電圧センサなどの電圧センサを使用して電圧供給を検知する。供給電圧が最小電圧（Ｖｍｉｎ）であるか、中程度の電圧（Ｖｍｉｄ）であるか、高電圧（Ｖｈｉｇｈ）であるかに基づいて、ある電圧に対して最適化される回路がオンにされてもよく、他の回路はオフのままにされてもよい。一例として、オンチップ電圧源は、０．６５Ｖ～０．６９ＶのＶｍｉｎの範囲、０．７０Ｖ～０．７７ＶのＶｍｉｄの範囲、および０．７８～０．８５ＶのＶｈｉｇｈを含んでもよい。Ｖｍｉｎが集積回路によって受信される場合、電圧は低く、損失される電力は低い。したがって、最適化された高性能の回路が複数の冗長回路のために選択されてもよい。電圧が低いことに起因して電力が低いので、電力仕様を満たしながらも回路は高性能を達成することができる。電圧センサ回路によって検知される電圧レベルによっては、第２の電圧に対して最適化された対応する回路がオンにされる。

まず図１を参照して、集積回路においてデータを送受信するための回路を備える集積回路１００のブロック図が示されている。特に、入力／出力ポート１０２は、制御回路１０４に結合されており、制御回路１０４は、コンフィギュレーションメモリ１０７とコンフィギュラブル論理素子１０８とデジタル信号処理（ＤＳＰ）ブロック１０９とランダムアクセスメモリ（ＢＲＡＭ）１１０のアナログデジタル（ＡＤＣ）ブロックとＩ／Ｏブロック１１１とを有するプログラマブルリソース１０６を制御する。以下でより詳細に説明するように、プログラマブルリソース１０６のさまざまな回路ブロックは、基準電圧の電圧値に基づいて選択され得る冗長回路として実現されてもよい。コンフィギュレーションデータは、コンフィギュレーションコントローラ１１２によってコンフィギュレーションメモリ１０８に提供されてもよい。コンフィギュレーションデータは、プログラマブルリソース１０６の動作を可能にする。メモリ１１３は、制御回路１０４およびプログラマブルリソース１０６に結合されてもよい。トランシーバ回路１１４は、制御回路１０４、プログラマブルリソース１０６およびメモリ１１３に結合されてもよく、Ｉ／Ｏポート１１６および１１７を介して集積回路で信号を受信してもよい。示されているように制御回路１０４に結合されるＩ／Ｏポート１１８などの他のＩ／Ｏポートは、集積回路デバイスの回路に結合されてもよい。クロッキングネットワーク１２０は、図１の回路のさまざまな素子に結合されている。以下で説明する回路および方法は、図１の素子または図８および図９の集積回路などの別の集積回路の素子を使用して実現されてもよい。

ここで図２を参照して、電圧センサを使用して複数の冗長回路の回路を選択するための回路２００のブロック図が示されている。回路および方法は、冗長回路を１つ以上の場所に実装し、冗長回路の回路を選択することができる。一実現例によれば、複数の冗長回路は、高性能回路または低電力回路を含み得て、高性能回路または低電力回路のいずれかが選択される。以下でより詳細に説明するように、冗長回路間のばらつきは、異なる性能特性をもたらし得るが、同一の動作を提供するであろう。一例として、同一または同様の入力を受信する冗長回路は、同一または同様の出力を生成するが、異なる速度または電力要件を有するかもしれない。冗長回路におけるこれらの相違は、冗長回路の動作に基づいてさまざまであろう。すなわち、異なるタイプの冗長回路は、さまざまに違っている可能性があり、これらの相違は、特定の回路の動作特性を変化させることに関連し得て、所望の性能特性に従って動作する冗長回路の選択を可能にする。

図２に示されるように、さまざまな冗長回路が示されている。例示的な冗長回路が一例として図２に示されているが、単一の複数の冗長回路が実装されてもよく、またはより多くの冗長回路が実装されてもよいということが理解されるべきである。さまざまな回路ブロックが実装され、これらの回路ブロックのうちのいくつかに冗長回路が実装される。より特定的には、ＣＬＢ２０２、デジタル信号プロセッサ（ＤＳＰ）ブロック２０４、ランダムアクセスメモリのブロック（ＢＲＡＭ）２０６、相互接続（ＩＮＴ）素子（２０８）およびＩ／Ｏブロック２１０または他のタイプのブロック２１１を含む回路ブロックの列が示されている。回路ブロックは列状に示されているが、さまざまな回路ブロックは異なる構成で実装されてもよいということが理解されるべきである。また、特定の回路ブロックが特定の位置に示されているが、特定のタイプの素子を集積回路デバイスにわたって分散させてもよいということが理解されるべきである。たとえば、相互接続素子を集積回路デバイスにわたって分散させてもよい。

図２の回路ブロックのうちのいくつかは、冗長回路を有する。一例として、ＢＲＡＭ回路ブロックおよび相互接続回路ブロックの各々は、電圧センサ２１２によって制御され、ここでは高性能回路（ＨＩ）２１４および低電力回路（ＬＯ）２１６として示されている冗長回路を含む。以下でより詳細に説明するように、電圧センサは、基準電圧の電圧レベルを検出して、冗長回路のうちの１つを選択してもよい。一例として冗長回路は２つだけ示されているが、以下でより詳細に説明するように、３つの電圧範囲Ｖｍｉｎ、ＶｍｉｄおよびＶｈｉｇｈに対応する３つの冗長回路など、いかなる数の冗長回路が実装されてもよい。電圧センサ２１２による冗長回路の選択については、図５および図６を参照してより詳細に説明する。一例として図２のＢＲＡＭ回路ブロックおよび相互接続素子の全てにおいて冗長回路が示されているが、冗長回路は特定のタイプの回路ブロックの全てに含まれていなくてもよく、特定のタイプの回路ブロックの一部にのみ含まれていてもよいということが理解されるべきである。

図２の電圧センサ２１２は、電圧駆動の性能最適化を可能にする。オンチップ電圧源は、約０．６５ＶのＶｍｉｎから約０．７３ＶのＶｍｉｄ、そして約０．８５ＶのＶｈｉｇｈまでであってもよく、３つのレベルの範囲は、０．６５Ｖ～０．６９ＶのＶｍｉｎの範囲、０．７０Ｖ～０．７７ＶのＶｍｉｄの範囲、および０．７８～０．８５ＶのＶｈｉｇｈを含み得る。集積回路デバイスの性能目標は、各プロセス、電圧および温度（ＰＶＴ）について規定され、低電圧デバイスは、高電圧デバイスと比較して性能目標が低いであろう。電圧センサ２１２は、電圧源の電圧レベルを検知する。検知された電圧がＶｍｉｎ範囲、Ｖｍｉｄ範囲またはＶｈｉｇｈ範囲の範囲内であるか否かに基づいて、検知された電圧に対して最適化された回路を選択することができる。低電圧では、より高速の回路を使用することによって性能を回復させる。高電圧では、省電力回路を使用することによって電力を回復させる。

ここで図３を参照して、複数の電圧センサを使用して複数の冗長回路の回路を選択するための回路３００のブロック図が示されている。図３の実現例によれば、電圧センサを有する複数の制御回路が実装される。分散制御回路は、さまざまな場所でさまざまな電圧を検出することを可能にし、回路ブロックのグループの動作モードを選択的に制御することを可能にする。図４の回路４００によれば、制御回路は、複数の冗長回路の各回路ブロックに関連付けられる。代替的に、図３および図４の制御回路は、対応する回路ブロックと併用されるが、全ての回路ブロックよりも少ない回路ブロックと選択的に併用されてもよい。

なお、電圧センサもさまざまな動作モードを可能にすることができる。たとえば、高性能動作モードが選択されてもよい。高性能動作モードでは、より高速のトランジスタ（すなわち、たとえばより小さなトランジスタゲート幅を有するトランジスタ）を実装することなどによって、より高速の組み合わせ論理が実装されてもよい。高速トランジスタは、図９および図１０のプログラマブル論理デバイスを参照して以下でより詳細に説明するように、たとえばさまざまな論理ブロック間の相互接続素子に実装されてもよい。さらに、特定の論理ブロック自体が高性能を提供するように実現されてもよい。たとえば、ＣＬＢの場合、高性能コンフィギュラブル論理ブロックは、さらなるルックアップテーブル（ＬＵＴ）で実現されてもよい。すなわち、高性能ＣＬＥは、よりパイプライン化された構造で実現されてもよく、低電力ＣＬＥよりも多くのＬＵＴとのさらなる並列性を提供する。高速クロックで動作するＣＬＥは、計算を高速化することができる。より高速のクロックを生成するクロック生成回路が選択されてもよい。クロック生成回路は、図６を参照してより詳細に説明するように、ＰＬＬを含んでもよい。さらなるＬＵＴ、より高速のクロックおよびＣＬＥ論理は、以下でより詳細に説明するように、より並列的な計算を可能にすることによってＣＬＥを使用して計算を高速化する。

省電力モードでは、省電力回路が選択されてもよい。たとえば、省電力回路は、ブロックにおける電力消費量を減少させるために、より多くのパワーゲーティングされた回路と、より多くのクロックゲーティングされた回路とを含んでもよい。たとえばＣＬＢの場合、たとえばコンフィギュラブル論理ブロックとして実現される省電力回路は、より少ないＬＵＴおよび論理素子を含んでもよく、パイプライン化が少なくなり、並列性も少なくなる。また、ゆっくりとしたクロックは、電力を節約することができる。したがって、よりゆっくりとしたクロックを生成するクロック生成回路（ＰＬＬ）が選択されてもよい。上記の高性能ＣＬＢとは対照的に、低電力ＣＬＥにおいてパイプライン化が少なくなることにより、計算時間が増えるであろう。最後に、図５を参照して以下で説明するように、電圧センサの動作をバイパスして所与のユーザに柔軟性を提供してデフォルト回路を自動的に選択するようにバイパスモードが選択されてもよい。

ここで図５を参照して、電圧センサ２１２を含み得る冗長回路の選択を可能にするための制御回路５００のブロック図が示されている。制御回路５００は、ここではＶｄｄとして示されている基準電圧を受信するように結合された電圧検出器５０２を備え、その出力は、入力電圧として電圧センサ２１２に提供される。電圧センサへの入力電圧は、基準電圧を備え、この基準電圧は、たとえばフィルタリングされた電圧信号であってもよい。電圧センサ２１２の出力は、選択回路５０３に結合されている。電圧センサの出力において生成される選択信号（Ｃｏｍｐ＿Ｏｕｔ）は、選択された冗長回路への基準電圧の印加を制御してこの冗長回路に電力を提供するために使用される。

より特定的には、選択回路５０３は、複数の冗長回路の冗長回路のうちの１つに基準電圧Ｖｄｄを選択的にルーティングする。すなわち、選択回路は、ここでは高性能回路５１２および低電力回路５１４として示されている複数の冗長回路５１０の冗長回路のうちの１つに基準電圧をルーティングする。選択回路５０３は、ここでは高性能回路および低電力回路のグループとして示されている冗長回路のグループのうちの１つに基準電圧をルーティングすることを可能にするための制御ゲートを備える。選択信号は、ここではトランジスタとして示されているスイッチ５０４を含む複数の制御スイッチおよびインバータ５０６の入力に結合され、インバータ５０６の反転出力は、トランジスタ５０８のゲートを制御するために使用される。選択信号は、選択回路５０３の制御端子５０９に提供される。図５に示されるように、選択信号は、高性能回路５１８および低電力回路５２０を含む冗長回路の第２のグループ５１６の選択された回路に基準電圧Ｖｄｄを印加することも可能にする。たとえば、Ｃｏｍｐ＿Ｏｕｔ信号がローである場合、トランジスタ５０４がオンにされ、Ｖｄｄが高性能回路５１２および高性能回路５１６に提供される。同様に、Ｃｏｍｐ－Ｏｕｔ信号がハイである場合、インバータ５０６のロー出力がトランジスタ５０８をオンにし、Ｖｄｄが低電力回路５１４および低電力回路５２０に提供される。すなわち、冗長回路のグループの冗長回路のうちの１つだけが基準電圧を受信する。同一の基準電圧Ｖｄｄがトランジスタ５０４および５０８に印加されるが、高性能回路および低電力回路によって達成される性能または動作目標によっては異なる基準電圧が印加されてもよいということが理解されるべきである。冗長回路は、たとえば図２～図４の回路を含んでもよい。

冗長回路のグループのうちのどの冗長回路に電力を提供するかを選択することを、選択された回路に基準電圧を選択的に結合することによって行うことに加えて、図６の制御回路６００は、冗長回路のグループの高性能回路または低電力回路にクロック信号を選択的に印加することを可能にするクロック制御回路６０２も含んでもよい。より特定的には、クロック制御回路６０２は、ここではトランジスタとして示されている制御スイッチ６０４を備え、制御スイッチ６０４は、そのゲートにおいて選択信号（Ｃｏｍｐ－＿Ｏｕｔ）を受信するように構成される。選択信号がローである場合、スイッチ６０４がオンにされ、ここではたとえば電圧によって制御される発振器６０８を有する位相ロックループ（ＰＬＬ）として示されているクロック生成回路６０６に基準電圧Ｖｄｄ１をルーティングする。クロック生成回路６０６は、高性能回路５１２および５１８に結合される高周波数クロック（ｈｉ＿ｆｒｅｑ＿Ｃｌｋ）信号を生成するように構成される。同様に、インバータ６１０の出力において生成される反転選択信号は、やはりトランジスタとして示されているスイッチ６１２を制御するように結合される。選択信号がハイである場合、出力インバータはローになって、スイッチ６１２をオンにし、基準電圧Ｖｄｄ２を第２のクロック生成器６１４に提供する。第２のクロック生成器も、低電力回路にルーティングされる低周波数クロック（ｌｏ＿ｆｒｅｑ＿Ｃｌｋ）信号を生成するＶＣＯ６１６を有するＰＬＬであってもよい。Ｖｄｄ１は、より高い周波数のクロックを生成するためにＶｄｄ２よりも大きな電圧であってもよい。しかし、Ｖｄｄ１とＶｄｄ２とは同一の電圧であってもよいということが理解されるべきである。また、選択回路５０３は、電圧センサ２１２から分離されたものとして示されているが、図２～図４に実現されているように電圧センサの一部として実現されてもよい。

基準電圧の電圧レベルにかかわらず電圧センサをバイパスして冗長回路のデフォルト回路を自動的に選択することも可能である。図７を参照して説明するように、バイパス信号が電圧センサに提供されて電圧センサを停止させてもよく、これによって、複数の冗長回路のデフォルト回路の選択が可能になる。一例として、高性能回路が複数の冗長回路のデフォルト回路であってもよく、アクティブバイパス信号が提供されたときに電圧センサによって選択されてもよい。

ここで図７を参照して、電圧センサ７００のブロック図が示されている。電圧センサ７００は、図２～図６における電圧センサ２１２として実現されてもよい。図７に示されるように、平均値検出器７０２は、基準電圧Ｖｄｄを受信して、アナログデジタル変換器（ＡＤＣ）回路７０４のための平均基準電圧Ｖｉｎを生成する。平均値検出器７０２は、正のピーク電圧または負のピーク電圧または平均電圧を通過させるために、ハイパスフィルタ、ローパスフィルタまたはバンドフィルタなどのフィルタを含んでもよい。すなわち、ｄｃ電圧Ｖｄｄは、安定した信号であってもよいが、正のピークと負のピークとを有してもよい。制御回路７０６は、バイパス信号、イネーブル信号、ＡＤＣクロック信号（ＣＬＫ ＡＤＣ）、電圧センサをパワーダウンさせるためのパワーダウン信号（ＰＤＮ）、および選択信号生成プロセスを起動するための起動信号を含む制御信号を受信する。バイパス信号は、「オン」であれば電圧センサをディスエーブル（イネーブル＝０）にするであろう。制御回路７０６は、Ｂｙｐａｓｓ、ＳｔａｒｔおよびＰＤＮ入力信号のゲーティングにより、回路が機能することができるさまざまなモードを活性化できるデジタルブロックであってもよい。ＡＤＣ回路は、ＤＡＣおよび内部レジスタを使用することなどによってアナログ電圧をデジタル等価物（Ｄｏｕｔ）に変換するのに使用される。

たとえばバンドギャップ基準生成器であってもよい基準電圧生成器７０８は、ＡＤＣ７０４のために基準電圧を生成するのに使用されるトリム信号（Ｔｒｉｍ＿ｂｉｔｓ ＜５：０＞）を受信するように構成される。バンドギャップ基準回路は、温度およびプロセスのばらつきに左右されない基準電圧を電圧センサのために生成する。トリムビットを使用して、電圧を規定の限界値に設定して、所望の電圧特性曲線を得る。平均値検出器からの入力電圧は、ＡＤＣ６０４に結合されたバンドギャップ基準回路７０８からの基準電圧（Ｖｃｒｅｆ）を使用してデジタル出力値（Ｄｏｕｔ）に変換される。Ｄｏｕｔは、入力電圧のデジタル等価物を提供し、比較器７１０の比較器出力（Ｃｏｍｐ－Ｏｕｔ）は、選択回路を制御するためのシングルビット出力である。したがって、比較器は、平均値検出器によって生成された基準電圧がバンドギャップ基準電圧よりも大きいか否かを判断し、したがってどの冗長回路を選択するかを判断するためにＡＤＣ回路に実装され得る。

動作時、Ｖｄｄ信号が電圧センサに提供されてその値を求める。ＡＤＣ回路は、比較器７１０を使用して、Ｖｉｎ基準電圧とバンドギャップ基準回路からの比較器基準電圧Ｖｃｒｅｆとを比較する。Ｖｉｎは、比較器基準電圧に対して比較され、内部カウンタは、比較器の２つの入力に応じてインクリメントしたりデクリメントしたりしてもよい。比較器のデジタル出力は、冗長回路の選択を制御するために制御回路によって使用されるＣｏｍｐ＿Ｏｕｔ信号である。ＡＤＣ７０４は、高性能回路などの冗長回路のグループの各々についてデフォルト回路を選択するための公知の制御信号を生成することを可能にするために、ここではＡＮＤゲートとして示されているバイパス回路７１２も備えていてもよい。

ここで図８を参照して、一実施形態に係るプログラマブルリソースを有するデバイスをプログラムするためのシステムのブロック図８００が示されている。特に、コンピュータ８０２は、メモリ８０６から回路設計８０４を受信するように結合され、コンフィギュレーションビットストリームを生成し、このコンフィギュレーションビットストリームは、不揮発性メモリ８０８に格納される。以下でより詳細に説明するように、回路設計は、ハードウェア記述言語（ＨＤＬ）で規定される回路設計などの高レベル設計であってもよい。また、コンピュータは、コンフィギュレーションビットストリームを生成するソフトウェアを実行するように構成されてもよく、このコンフィギュレーションビットストリームは、不揮発性メモリ８０８に格納され、集積回路８１０に提供され、集積回路８１０は、図９における下記の集積回路などのプログラマブル集積回路であってもよい。以下でより詳細に説明するように、コンフィギュレーションビットストリームのビットを使用して、集積回路のプログラマブルリソースを構成する。

ここで図９を参照して、図１～図７の回路を含むプログラマブルリソースを有するデバイスのブロック図９００が示されている。プログラマブルリソースを有するデバイスは、プログラマブルリソースを有する特定用途向け集積回路（ＡＳＩＣ）などのいかなるタイプの集積回路デバイスにも実装されてもよいが、他のデバイスは、専用のプログラマブル論理デバイス（ＰＬＤ）を備える。１つのタイプのＰＬＤは、複合プログラマブル論理デバイス（ＣＰＬＤ）である。ＣＰＬＤは、２つ以上の「機能ブロック」を含み、これらの「機能ブロック」は、それら同士が接続されるとともに、相互接続スイッチマトリックスによって入力／出力（Ｉ／Ｏ）リソースに接続される。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（ＰＬＡ）またはプログラマブルアレイ論理（ＰＡＬ）デバイスで使用されるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。別のタイプのＰＬＤは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。一般的なＦＰＧＡでは、コンフィギュラブル論理ブロック（ＣＬＢ）のアレイは、プログラマブル入力／出力ブロック（ＩＯＢ）に結合されている。ＣＬＢおよびＩＯＢは、プログラマブルルーティングリソースの階層によって相互接続されている。これらのＣＬＢ、ＩＯＢおよびプログラマブルルーティングリソースは、一般にはオフチップメモリからコンフィギュレーションビットストリームをＦＰＧＡのコンフィギュレーションメモリセルにロードすることによってカスタマイズされる。これらのタイプのプログラマブル論理デバイスの両方において、デバイスの機能は、その目的でデバイスに提供されるコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。コンフィギュレーションデータビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤに見られるようなスタティックメモリセル）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤに見られるようなフラッシュメモリ）、またはその他のタイプのメモリセルに格納されてもよい。

図９のデバイスは、多数の異なるプログラマブルタイルを有するＦＰＧＡアーキテクチャ９００を備え、これらの異なるプログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴ）９０１と、ＣＬＢ９０２と、ランダムアクセスメモリブロック（ＢＲＡＭ）９０３と、入力／出力ブロック（ＩＯＢ）９０４と、コンフィギュレーションおよびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）９０５と、デジタル信号処理ブロック（ＤＳＰ）９０６と、特化された入力／出力ブロック（Ｉ／Ｏ）９０７（たとえば、コンフィギュレーションポートおよびクロックポート）と、他のプログラマブル論理９０８（デジタルクロックマネージャ、アナログデジタル変換器、システムモニタリング論理など）とを含む。ＦＰＧＡの中には、たとえばソフトウェアアプリケーションを実装するために使用され得る専用プロセッサブロック（ＰＲＯＣ）９１０を含むものもある。

いくつかのＦＰＧＡでは、各プログラマブルタイルは、各々の隣接するタイルにおける対応する相互接続素子へ／からの標準化された接続を有するプログラマブル相互接続素子（ＩＮＴ）９１１を含む。したがって、プログラマブル相互接続素子は、まとまって、示されているＦＰＧＡのためのプログラマブル相互接続構造を実現する。プログラマブル相互接続素子９１１は、図９の上部に含まれている例によって示されるように、同一タイル内のプログラマブル論理素子へ／からの接続も含む。

たとえば、ＣＬＢ９０２は、ユーザ論理を実装するようにプログラムすることができるコンフィギュラブル論理素子（ＣＬＥ）９１２と、１つのプログラマブル相互接続素子９１１とを含んでもよい。ＢＲＡＭ９０３は、１つ以上のプログラマブル相互接続素子に加えて、ＢＲＡＭ論理素子（ＢＲＬ）９１３を含んでもよい。ＢＲＡＭは、コンフィギュレーション論理ブロックの分散ＲＡＭから分離された専用メモリを含む。一般に、１つのタイルに含まれる相互接続素子の数は、このタイルの高さによって決まる。示されている実施形態では、ＢＲＡＭタイルは、５つのＣＬＢの高さと同じ高さを有するが、他の数を用いてもよい。ＤＳＰタイル９０６は、適切な数のプログラマブル相互接続素子に加えて、ＤＳＰ論理素子（ＤＳＰＬ）９１４を含んでもよい。ＩＯＢ９０４は、たとえば、プログラマブル相互接続素子９１１の１つのインスタンスに加えて、入力／出力論理素子（ＩＯＬ）９１５の２つのインスタンスを含んでもよい。デバイスの接続の場所は、その目的でデバイスに提供されるコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。プログラマブル相互接続により、コンフィギュレーションビットストリームのビットに応答して、相互接続線を備える接続を使用して、プログラマブル論理に実装された回路またはＢＲＡＭもしくはプロセッサなどの他の回路にさまざまな信号を結合することができる。

示されている実施形態では、チップの中心付近の列状の領域は、コンフィギュレーション、クロックおよび他の制御論理に使用される。この列から延びるコンフィギュレーション／クロック分配領域９０９は、ＦＰＧＡの幅にわたってクロックおよびコンフィギュレーション信号を分配するために使用される。図９に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列状構造を壊しているさらなる論理ブロックを含む。さらなる論理ブロックは、プログラマブルブロックおよび／または専用論理であってもよい。たとえば、図９に示されるプロセッサブロックＰＲＯＣ９１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。

なお、図９は、ＦＰＧＡアーキテクチャの単なる一例を示すように意図されている。１列の論理ブロックの数、列の相対的幅、列の数および順序、列に含まれる論理ブロックのタイプ、論理ブロックの相対的サイズ、ならびに図９の上部に含まれている相互接続／論理の実装は、単なる一例である。たとえば、実際のＦＰＧＡでは、一般に、ＣＬＢがどこにあっても隣接する２列以上のＣＬＢを含むことにより、ユーザ論理を効率的に実装しやすくしている。図９の実施形態は、プログラマブルリソースを有する集積回路に関するが、以下でより詳細に説明する回路および方法はいかなるタイプのＡＳＩＣに実装されてもよいということが理解されるべきである。

ここで図１０を参照して、図９のプログラマブルリソースを有するデバイスに実装することができるコンフィギュラブル論理素子のブロック図１００１が示されている。特に、図１０は、図９のコンフィギュレーション論理ブロック９０２のコンフィギュラブル論理素子を、簡略化した形式で示している。図１０の実施形態では、スライスＭ１００１は、４つのルックアップテーブル（ＬＵＴＭ）９０１Ａ～１００１Ｄを含み、それらの各々は、６つのＬＵＴデータ入力端子Ａ１～Ａ６、Ｂ１～Ｂ６、Ｃ１～Ｃ６およびＤ１～Ｄ６によって駆動され、それらの各々は、２つのＬＵＴ出力信号Ｏ５およびＯ６を提供する。ＬＵＴ１００１Ａ～１００１ＤからのＯ６出力端子は、それぞれスライス出力端子Ａ～Ｄを駆動する。ＬＵＴデータ入力信号は、プログラマブル相互接続素子１０１１によって実現され得る入力マルチプレクサを介してＦＰＧＡ相互接続構造によって供給され、ＬＵＴ出力信号も相互接続構造に供給される。また、スライスＭは、出力端子ＡＭＵＸ～ＤＭＵＸを駆動する出力選択マルチプレクサ１０１１Ａ～１０１１Ｄと、メモリ素子１００２Ａ～１００２Ｄのデータ入力端子を駆動するマルチプレクサ１０１２Ａ～１０１２Ｄと、組み合わせマルチプレクサ１０１６、１０１８および１０１９と、バウンス（bounce）マルチプレクサ回路１０２２～１０２３と、インバータ１００５およびマルチプレクサ１００６（ともに入力クロックパス上での任意の反転を提供する）によって表される回路と、マルチプレクサ１０１４Ａ～１０１４Ｄ、１０１５Ａ～１０１５Ｄ、１０２０～１０２１および排他的論理和ゲート１０１３Ａ～１０１３Ｄを有するキャリーロジックとを含む。これらの素子は全て、図１０に示されるように結合されている。図１０に示されるマルチプレクサでは選択入力は図示されていないが、選択入力は、コンフィギュレーションメモリセルによって制御される。すなわち、マルチプレクサの選択入力には、コンフィギュレーションメモリセルに格納されたコンフィギュレーションビットストリームのコンフィギュレーションビットが結合されて、マルチプレクサへの正確な入力を選択する。これらのコンフィギュレーションメモリセルは、周知であるので、明確にするために図１０から省略されており、本明細書における他の選択図からも省略されている。

示されている実施形態では、各メモリ素子１００２Ａ～１００２Ｄは、同期または非同期フリップフロップまたはラッチとして機能するようにプログラムされてもよい。同期機能と非同期機能との間の選択は、Ｓｙｎｃ／Ａｓｙｎｃｈ選択回路１００３をプログラムすることによってスライス内の４つ全てのメモリ素子に対してなされる。Ｓ／Ｒ（セット／リセット）入力信号がセット機能を提供するようにメモリ素子がプログラムされる場合、ＲＥＶ入力端子はリセット機能を提供する。Ｓ／Ｒ入力信号がリセット機能を提供するようにメモリ素子がプログラムされる場合、ＲＥＶ入力端子はセット機能を提供する。メモリ素子１００２Ａ～１００２Ｄは、クロック信号ＣＫによってクロックされ、クロック信号ＣＫは、たとえばグローバルクロックネットワークまたは相互接続構造によって提供されてもよい。このようなプログラマブルメモリ素子は、ＦＰＧＡ設計の分野において周知である。各メモリ素子１００２Ａ～１００２Ｄは、登録された出力信号ＡＱ～ＤＱを相互接続構造に提供する。各ＬＵＴ１００１Ａ～１００１Ｄが２つの出力信号Ｏ５およびＯ６を提供するので、ＬＵＴは、５つの共有入力信号（ＩＮ１～ＩＮ５）を有する２つの５入力ＬＵＴまたは入力信号ＩＮ１～ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成されてもよい。

図１０の実施形態では、各ＬＵＴＭ１００１Ａ～１００１Ｄは、いくつかのモードのうちのいずれかで機能してもよい。ルックアップテーブルモードでは、各ＬＵＴは、入力マルチプレクサを介してＦＰＧＡ相互接続構造によって供給される６つのデータ入力信号ＩＮ１～ＩＮ６を有する。信号ＩＮ１～ＩＮ６の値に基づいて、６４個のデータ値のうちの１つがコンフィギュレーションメモリセルからプログラム可能に選択される。ＲＡＭモードでは、各ＬＵＴは、共有アドレッシングによって１つの６４ビットＲＡＭまたは２つの３２ビットＲＡＭとして機能する。ＲＡＭ書き込みデータは、入力端子Ｄｌ１を介して（ＬＵＴ１００１Ａ～１００１Ｃではマルチプレクサ１０１７Ａ～１０１７Ｃを介して）６４ビットＲＡＭに供給されるか、または入力端子Ｄｌ１およびＤｌ２を介して２つの３２ビットＲＡＭに供給される。ＬＵＴ ＲＡＭにおけるＲＡＭ書き込み動作は、マルチプレクサ１００６からのクロック信号ＣＫ、および、クロックイネーブル信号ＣＥまたは書き込みイネーブル信号ＷＥのいずれかを選択的に通過させることができるマルチプレクサ１００７からの書き込みイネーブル信号ＷＥＮによって制御される。シフトレジスタモードでは、各ＬＵＴは、２つの１６ビットシフトレジスタとして機能し、これら２つの１６ビットシフトレジスタは直列に結合されて、１つの３２ビットシフトレジスタを作成する。入力端子Ｄｌ１およびＤｌ２の一方または両方を介してシフトイン信号が提供される。１６ビットおよび３２ビットシフトアウト信号は、ＬＵＴ出力端子を介して提供されてもよく、３２ビットシフトアウト信号は、ＬＵＴ出力端子ＭＣ３１を介してより直接的に提供されてもよい。また、ＬＵＴ１００１Ａの３２ビットシフトアウト信号ＭＣ３１は、出力選択マルチプレクサ１０１１ＤおよびＣＬＥ出力端子ＤＭＵＸを介して、シフトレジスタ連鎖のための一般的な相互接続構造に提供されてもよい。したがって、上記の回路および方法は、図９および図１０のデバイスまたはその他の好適なデバイスなどのデバイスにおいて実現されてもよい。

ここで図１１を参照して、フローチャート１１００は、回路の選択を可能にする方法を示す。図１１の方法は、図１～図１０の回路のうちのいずれかまたは他の好適な回路を使用して実行されてもよい。特に、ブロック１１０２において、予め定められた機能を提供する複数のレプリカ回路を実装する。これらのレプリカ回路は、たとえば図２～図４に示されるように実装されてもよい。ブロック１１０４において、基準電圧を電圧センサで受信する。ブロック１１０６において、電圧センサの入力および出力における基準電圧を制御端子で受信するように選択回路を構成する。ブロック１１０８において、集積回路に実装する複数のレプリカ回路のうちの１つを選択する。方法の他の要素は、さまざまな回路を参照して上記したように実行することができる。

一例では、回路の選択を可能にする集積回路が提供されてもよい。このような集積回路は、予め定められた機能を提供する複数の冗長回路と、基準電圧を受信するように結合された電圧センサと、上記電圧センサおよび上記基準電圧に結合された選択回路とを含んでもよく、上記選択回路は、上記基準電圧の検出された電圧に基づいて、上記集積回路に実装する上記複数の冗長回路のうちの１つを選択する。

いくつかのこのような集積回路では、上記複数の冗長回路は、冗長回路の第１の対と冗長回路の第２の対とを含んでもよく、上記選択回路は、上記冗長回路の第１の対の第１の冗長回路または第２の冗長回路および上記冗長回路の第２の対の第３の冗長回路または第４の冗長回路への上記基準電圧のルーティングを可能にする。

いくつかのこのような集積回路では、上記選択回路は、検出された電圧に基づいて、上記集積回路に実装する上記複数の冗長回路のうちの１つを選択することを制御するように構成された複数のスイッチを含んでもよい。

いくつかのこのような集積回路では、上記電圧センサは、比較器を含んでもよく、上記比較器の出力は、上記選択回路の上記制御端子に結合されてもよい。

いくつかのこのような集積回路は、バイパス信号を受信するように結合されたバイパス回路をさらに含んでもよく、上記バイパス回路は、上記複数の冗長回路のうちのデフォルト冗長回路の選択を可能にする。

いくつかのこのような集積回路では、上記選択回路は、上記複数の冗長回路のうちの選択された１つにルーティングされてもよいクロック信号を選択するためのクロック制御回路をさらに含んでもよい。

いくつかのこのような集積回路では、上記クロック制御回路は、第１の基準クロックおよび第２の基準クロックを生成してもよい。

いくつかのこのような集積回路は、上記基準電圧を受信するように結合された複数の電圧センサをさらに含んでもよく、各電圧センサは、複数の冗長回路を制御するように構成されてもよい。

いくつかのこのような集積回路では、上記複数の電圧センサは、上記集積回路にわたって分散されてもよい。

いくつかのこのような集積回路では、上記複数の電圧センサのうちの電圧センサは、上記複数の冗長回路のうちの予め定められた冗長回路に関連付けられてもよい。

別の例には、回路の選択を可能にする方法も記載されている。このような方法は、予め定められた機能を提供する複数の冗長回路を実装するステップと、基準電圧を電圧センサで受信するステップと、上記電圧センサの入力および出力における上記基準電圧を制御端子で受信するように選択回路を構成するステップと、上記入力電圧の検出された電圧に基づいて、上記集積回路に実装する上記複数の冗長回路のうちの１つを選択するステップとを含んでもよい。

いくつかのこのような方法では、複数の冗長回路を実装するステップは、冗長回路の第１の対と冗長回路の第２の対とを実装するステップを含んでもよく、上記冗長回路の第１の対の第１の冗長回路または第２の冗長回路および上記冗長回路の第２の対の第３の冗長回路または第４の冗長回路への上記基準電圧のルーティングを可能にするステップを含んでもよい。

いくつかのこのような方法は、検出された電圧に基づいて、上記集積回路に実装する上記複数の冗長回路のうちの１つを選択することを制御するように複数のスイッチを構成するステップをさらに含んでもよい。

いくつかのこのような方法では、基準電圧を電圧センサで受信するステップは、基準電圧を比較器回路で受信し、上記比較器回路の出力を上記選択回路の上記制御端子に結合するステップを含んでもよい。

いくつかのこのような方法は、バイパス信号を使用して上記複数の冗長回路のうちのデフォルト冗長回路の選択を可能にするステップをさらに含んでもよい。

いくつかのこのような方法では、複数の冗長回路を実装するステップは、第１の電圧を使用して動作するように適合された第１の冗長回路を実装し、第２の電圧を使用して動作するように適合された第２の冗長回路を実装するステップを含んでもよい。

いくつかのこのような方法は、第１の基準クロックおよび第２の基準クロックを生成するステップをさらに含んでもよい。

いくつかのこのような方法は、上記基準電圧を受信するように結合された複数の電圧センサを実装するステップをさらに含んでもよい。

いくつかのこのような方法は、上記集積回路にわたって上記複数の電圧センサを分散させるステップをさらに含んでもよい。

いくつかのこのような方法は、上記複数の電圧センサを上記複数の冗長回路のうちの冗長回路の予め定められたグループと関連付けるステップをさらに含んでもよい。

したがって、回路の選択を可能にする新たな回路および方法が記載されていると理解することができる。開示されている発明を組み入れる多数の代替物および等価物が存在することが当業者によって理解されるであろう。その結果、本発明は、上記の実施形態によって限定されるものではなく、以下の特許請求の範囲によってのみ限定される。

Claims (13)

1. 回路の選択を可能にする集積回路であって、
   予め定められた機能を提供する冗長回路と、
   基準電圧を受信するように結合された電圧センサと、
   前記電圧センサおよび前記基準電圧に結合された選択回路とを備え、前記選択回路は、第１の機能を有する第１の複数の冗長回路について、前記基準電圧の検出された電圧に基づいて、前記集積回路に実装する前記第１の複数の冗長回路のうちの１つを選択し、
   前記選択回路は、第２の機能を有する第２の複数の冗長回路について、前記基準電圧の検出された電圧に基づいて、前記集積回路に実装する前記第２の複数の冗長回路のうちの１つを選択し、
   前記選択回路は、前記第１の複数の冗長回路のうちの選択された１つおよび前記第２の複数の冗長回路のうちの選択された１つにルーティングされるクロック信号を選択するためのクロック制御回路をさらに備える、集積回路。
2. 前記第１の複数の冗長回路は、冗長回路の第１の対を備え、前記第２の複数の冗長回路は、冗長回路の第２の対を備え、前記選択回路は、前記冗長回路の第１の対の第１の冗長回路または第２の冗長回路および前記冗長回路の第２の対の第３の冗長回路または第４の冗長回路への前記基準電圧のルーティングを可能にする、請求項１に記載の集積回路。
3. 前記選択回路は、検出された電圧に基づいて、前記集積回路に実装する前記第１の複数の冗長回路のうちの１つおよび前記第２の複数の冗長回路のうちの１つを選択することを制御するように構成された複数のスイッチを備える、請求項１に記載の集積回路。
4. 前記電圧センサは、比較器を備え、前記比較器の出力は、前記選択回路の制御端子に結合される、請求項１に記載の集積回路。
5. バイパス信号を受信するように結合されたバイパス回路をさらに備え、前記バイパス回路は、前記第１の複数の冗長回路および前記第２の複数の冗長回路のうちのデフォルト冗長回路の選択を可能にする、請求項４に記載の集積回路。
6. 前記クロック制御回路は、第１の基準クロックおよび第２の基準クロックを生成する、請求項１に記載の集積回路。
7. 前記基準電圧を受信するように結合された複数の電圧センサをさらに備え、各電圧センサは、複数の冗長回路を制御するように構成される、請求項１に記載の集積回路。
8. 回路の選択を可能にする方法であって、
   予め定められた機能を提供する冗長回路を実装するステップと、
   基準電圧を電圧センサで受信するステップと、
   前記電圧センサの入力および出力における前記基準電圧を制御端子で受信するように選択回路を構成するステップと、
   前記基準電圧の検出された電圧に基づいて、前記集積回路に実装する第１の機能を有する第１の複数の冗長回路のうちの１つを選択するステップと、
   前記基準電圧の検出された電圧に基づいて、前記集積回路に実装する第２の機能を有する第２の複数の冗長回路のうちの１つを選択するステップと、
   第１の基準クロックおよび第２の基準クロックを生成するステップとを備える、方法。
9. 冗長回路を実装するステップは、冗長回路の第１の対と冗長回路の第２の対とを実装するステップと、前記冗長回路の第１の対の第１の冗長回路または第２の冗長回路および前記冗長回路の第２の対の第３の冗長回路または第４の冗長回路への前記基準電圧のルーティングを可能にするステップとを備える、請求項８に記載の方法。
10. 検出された電圧に基づいて、前記集積回路に実装する前記第１の複数の冗長回路のうちの１つを選択することを制御するように複数のスイッチを構成するステップをさらに備える、請求項８に記載の方法。
11. 基準電圧を電圧センサで受信するステップは、基準電圧を比較器回路で受信し、前記比較器回路の出力を前記選択回路の前記制御端子に結合するステップを備える、請求項１０に記載の方法。
12. バイパス信号を使用して前記第１の複数の冗長回路および前記第２の複数の冗長回路のうちのデフォルト冗長回路の選択を可能にするステップをさらに備える、請求項８に記載の方法。
13. 冗長回路を実装するステップは、第１の電圧を使用して動作するように適合された第１の冗長回路を実装し、第２の電圧を使用して動作するように適合された第２の冗長回路を実装するステップを備える、請求項８に記載の方法。

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