KR0120606B1 - 반도체 기억소자의 자동모드 선택 회로 - Google Patents

반도체 기억소자의 자동모드 선택 회로

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KR0120606B1
KR0120606B1 KR1019940040567A KR19940040567A KR0120606B1 KR 0120606 B1 KR0120606 B1 KR 0120606B1 KR 1019940040567 A KR1019940040567 A KR 1019940040567A KR 19940040567 A KR19940040567 A KR 19940040567A KR 0120606 B1 KR0120606 B1 KR 0120606B1
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Abstract

본 발명은 반도체 소자의 자동 모드 실랙터 회로에 관한 것으로, LVTTL 및 CTT의 두가지 모드를 칩내에서 자동적으로 선택할 수 있도록 구현함으로써, 회로에 차지하는 면적을 줄였을 뿐만 아니라 동작속도를 향상시키는 효과가 있다.

Description

반도체 기억소자의 자동모드 선택 회로
제1a도는 본 발명을 설명하기 위한 LVTTL 및 CTT를 비교한 도표도.
제1b도는 본 발명을 설명하기 위한 LVTTL를 도시한 회로도.
제1c도는 본 발명을 설명하기 위한 CTT를 도시한 회로도.
제1d는 본 발명을 설명하기 위한 LVTTL 및 CTT의 출력 파형도.
제2도는 종래의 자동 모드 선택 회로의 일실시예를 나타낸 회로도.
제3도는 본 발명의 제1실시예에 따른 자동모드 실랙터의 블록도.
제4a도는 제1실시예에서 사용된 파워-온 검출기의 회로도.
제4b도는 제1실시예에서 사용된 기준전압 검출기 및 그 주변 회로도.
제4c도는 제1실시예에서 사용된 비교기 및 래치를 도시한 회로도.
제4c도는 제1실시예에서 사용된 입력버퍼의 회로도.
제4e도는 본 발명의 제1실시예에 따른 신호의 출력 파형도.
제5a도는 본 발명의 제2실시예에 따른 기준전압 검출기 및 그 주변 회로도.
제5b도는 제2실시예에서 사용된 비교기의 회로도.
제6a도는 본 발명의 제3실시예에 따른 자동모드 선택 회로의 블록도.
제6b도는 제3실시예에서 사용된 파워-온 검출기의 회로도.
제6c도는 본 발명의 제3실시예에 따른 신호의 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
101,103 : 데이터 출력 버퍼 102,104 : 수신기
201,405 : 비교기 202,301,403,501,601 : 기준전위 패드
302,603,604 : 스위치 303,404,502,602 : 내부 기준전위
304,605 : 기준전압 검출기 305,606 : 파워-온 검출기
306,607 : 비교기 307,401,406,608 : 랫치
402 : 지연회로
본 발명은 반도체 소자의 자동 모드 선택 회로에 관한 것으로, 특히 LVTTL 및 CTT의 두가지 모드를 칩 내에서 자동적으로 선택할 수 있도록 한 자동 모드 선택 회로에 관한 것이다.
제1a도는 LVTTL 및 CTT에 대한 비교도를 나타낸 것이고, 제1b도 및 제1c도는 상기 LVTTL 및 CTT을 회로도를 나타낸 것이다.
상기 제1b도에서 LVTTL은 데이터 출력버퍼(101)와 수신기(102) 및 그 중간에 존재하는 기생 용량(R/C)으로 구성된다. 상기 데이터 출력버퍼(202)는 전원전압(Vdd) 및 노드(N1) 사이에 접속된 PMOS트랜지스터(Q1)와, 상기 노드(N1) 및 접지전압(Vss) 사이에 접속된 NMOS트랜지스터(Q2)로 구성된다. 상기 데이터 출력버퍼(101)에서 드라이버된 전위가 2.4V에 이를 때 상기 비교기(102)에서는 '로직하이'로 되고, 0.4V에 이를 때 상기 비교기(102)에서는 '로직로우'로 인식할 수 있다.
상기 제1c도의 하이 스피드 입/출력 인터페이스(High speed I/O interface)의 한 예인 CTT는 데이터 출력버퍼(103)와, 수신기(104)와, 터미네이션 전압(Vtt) 및 터미네이션 저항(Rt)으로 구성된다. 상기 터미네이션 저항(Rt)에 의해서 상기 출력버퍼의 출력은 리미터 볼테지 스윙(limited voltage swing)을 하게 되고, 이에 따라서 빠른 연산을 실시할 수 있다.
즉, 제1d도의 CTT 및 LVTTL의 출력 파형도에서도 알 수 있듯이, 동일 슬로프(slope)의 데이터 출력 파형이라도 상기 CTT가 볼테지 리미터 스윙(voltage limited swing)에 의하여 훨씬 빠르게 된다는 것을 알 수가 있다.
제2a도 및 제2b도는 종래의 자동 모드 선택 회로의 한 예를 도시한 회로도로서, 상기 1제1a도는 노드(N4) 및 노드(N5)사이에 접속되며 게이트에 상기 노드(N5)가 연결된 PMOS트랜지스터(Q5)와, 상기 노드(N4) 및 노드(N6)사이에 접속되며 게이트에 상기 노드(N5)가 연결된 PMOS트랜지스터(Q6)와 상기 노드(N5) 및 접지전위(Vss)에 접속된 노드(N7)사이에 접속되며 게이트에 2/3Vcc가 인가되는 NMOS트랜지스터(Q7)와, 상기 노드 (N6) 및 상기 노드(N7) 사이에 접속되며 게이트에 노드(N8)가 인가되는 NMOS트랜지스터(Q8)와, 전원전위(Vcc)및 상기 노드(N8) 사이에 접속되며 게이트에 접지전위(Vss)가 인가되는 PMOS트랜지스터(Q9)와, 상기 노드(N8)로 기준전위(Vref)를 인가하는 기준전위 패드(PAD)(202)와, 상기 노드(N6) 및 노드(N9) 사이에 접속된 인버터(G1)와, LVTTL이 출력되는 상기 노드(N9)와, CTT가 출력되는 상기 노드(N6)로 구성된다. 그리고 상기 제2B도의 입력버퍼는 노드(N10) 및 노드(N11) 사이에 접속되며 게이트가 상기 노드(N10)에 연결된 PMOS트랜지스터(Q10)와, 상기 노드(N10) 및 노드(N14) 사이에 접속되며 게이트가 상기 노드(N11)에 연결된 PMOS트랜지스터(Q11)와, 상기 노드(N11) 및 노드(N14) 사이에 접속되며, 게이트에 칩내부에서 발생시킨 기준전위(Vref-int)가 인가되는 NMOS트랜지스터(Q12)와, 상기 노드(N12) 및 접지전위(Vss) 사이에 접속되며 게이트에 LVTTL이 인가되는 MNOS트랜지스터(Q13)와, 상기 노드(N11) 및 노드(N13)사이에 접속되며 게이트에 기준전위(Vref)가 인가되는 MNOS트랜지스터(Q14)와, 상기 노드(N13) 및 접지전위(Vss) 사이에 접속되며 게이트에 CTT가 인가되는 NMOS트랜지스터(Q15)와, 상기노드(N14) 및 노드(N15)사이에 접속되며 게이트에 입력신호(in)가 인가되는 NMOS트랜지스터(Q16)와, 상기 노드(N15) 및 접지전위(Vss)사이에 접속되며 게이트 CTT가 인가되는 NMOS트랜지스터(Q17)와, 상기노드(N14) 및 노드(N16)사이에 접속되며 게이트에 입력신호(in)가 인가되는 MNOS트랜지스터(Q18)와, 상기 노드(N16) 및 접지전위(Vss) 사이에 접속되며 게이트에 LVTTL이 인가되는 NMOS트랜지스터(Q19)로 구성된다.
상기 제2a도의 비교기는 PMOS트랜지스터(Q5,Q6) 및 NMOS트랜지스터(Q7,Q8)로 구성되어 상기 NMOS트랜지스터(Q7 및 Q8)의 게이트로 각각 입력되는 칩 내부에서 발생시킨 발전기의 출력(2/3Vcc) 및 기준전위(Vref)을 비교 중폭하여 노드(N6)으로 출력한다. 즉, 상기 노드(N6)으로 출력되는 CTT의 경우는 상기 기준전위(Vref)가 외부 패드(PAD)로부터 공급되므로 상기 PMOS트랜지스터(Q9)를 통하여 상기 노드(N8)로 공급되는 전원전위(Vcc)로 기준전위(Vref)를 만드는 수단이 소용이 없게 되고, 따라서 상기 기준전위(Vref)는 반전위(1/2Vcc)이므로 상기 CTT가 하이, 상기 LVTTL이 로우가 된다.
상기 노드(N9)로 출력되는 LVTTL 의 경우는 기준전위(Vref)가 비접속으로 플로트되어 있으므로 상기 PMOS트랜지스터(Q9)에 의해 전원전위(Vcc)가 되고 LVTTL이 하이 CTT가 로우로 변화하게 되어 LVTTL과 CTT를 구별하게 된다.
이는 상기 제2b도의 입력버퍼로 가서 상기 LVTTL의 경우는 상기 NMOS트랜지스터(Q12/Q13)를 이용 내부 기준전위(Vref-int)를 사용하고, 상기 CTT의 경우는 상기 NMOS트랜지스터(Q14/Q15)를 이용 기준전위(Vref : 외부 PAD에서 공급)를 사용하게 되는데 이용된다.
또한, 상기 자동 모드 선택 회로의 출력은 그외 데이터 출력은 그외 데이터 출력 버퍼 등에도 사용된다.
상기 종래의 자동 모드 선택 회로는 다음과 같은 문제점을 안고 있다.
첫째로, 2/3Vcc를 발생시키기 위한 발전기가 필요하고,
둘째로, 상기 제2b도의 입력버퍼처럼 LVTTL/CTT를 스위칭(switching)하기 위한 수단으로 인하여 복잡한 회로의 구성이 되며, 이는 곧 스피드 지연을 가져오게 되고, 셋째로, 상기 CTT의 경우는 상기 PMOS트랜지스터(Q9)를 통해 기준전위(Vref)로 흐르는 커런트 패스(current path)가 존재하게 된다.
따라서 본 발명에서는 LVTTL 및 CTT의 두가지 모드를 칩 내에서 자동적으로 선택할 수 있는 자동 모드 선택 회로를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 자동 모드 선택 회로는 외부 기준전압(Vref)을 발생하는 기준전압 패드(301)와, 칩 내부의 발전기에서 발생되는 내부 기준전압(Vref-int)(303)과, 파워-온 순간을 감지하여 일정시간의 펄스를 만드는 파워-온 검출수단(305)과, 상기 기준전압 패드(301) 및 상기 내부 기준전압(Vref-int)을 상기 파워-온 검출수단을 이용하여 스위칭하기 위한 스위칭 수단(302)과, 상기 기준전압 패드(301) 및 상기 스위칭 수단 사이에 접속되어 기준전압(Vref)을 검출하기 위한 기준전압 검출수단(301)과, 상기 스위칭 수단에 의해서 상기 기준전압(Vref 및 Vref-int)이 일시 오프되었을 때, 상기 기준전압 검출수단으로부터의 출력전압과 내부 기준전압(Vref-int)을 비교 증폭하기 위한 비교 수단과, 상기 비교 수단으로 부터의 출력전압을 랫칭(latching)하여 출력단자로 출력하는 래치 수단을 구현하였다.
제3도는 본 발명에 따른 자동 모드 선택 회로의 블록도로서, 외부 기준 전압 패드(PAD)(301)와 내부 기준전압(Vref-int)(303)은 스위칭 수단(302)에 의해서 연결되었고, 파워-온 순간을 감지하여 일정 시간의 펄스를 만드는 파워-온 검출기(305)를 이용하여 상기 기준전압(Vref 및 Vref-int)(301,303)을 일시 오프시키고, 기준전압 검출기(304)를 이용 상기 기준전압 패드(301)의 상태가 기준전압(Vref)에 연결되었는지 (CTT), 아니면 비접속 상태(LVTTL)인지를 비교기(306)에 의해 비교한 다음 래치(307)를 통하여 신호를 만들게 된다. 출력이 발생하면 상기 스위칭 수단(302)은 상기 외부 기준전압(Vref)에 및 내부 기준전압(Vref-int)을 다시 연결하여 노드(N18)를 입력버퍼들의 비교기준으로 사용하고 CTT/LVTTL을 구분한 신호 출력은 데이터 출력버퍼등 필요한 곳에 사용하게 된다.
제4도는 본 발명의 제1실시예에 따른 파워-온 검출기의 회로도로서, 모드 레지스터 세트 신호(mode register set signal : mregset)를 입력하는 노드(N23)와, 상기 노드(N23) 및 노드(N24)사이에 접속된 인버터(G2)와, 상기 노드(N24,N25) 및 노드(N26) 사이에 접속된 래치 회로부(401)와, 파워-온 검출기 신호(pwron-det)를 출력하는 상기 노드(N26)와, 상기 노드(N26) 및 노드(N27) 사이에 직렬접속된 인버터(G5내지 G9)와, 상기 노드(N26) 및 노드(N27)를 입력하여 논리조합된 신호를 노드(N28)로 출력하는 NAND게이트(G10)와, 상기 노드(N28) 및 노드(N29) 사이에 접속된 인버터(G11)와, 스위치 신호(switch)를 출력하는 상기 노드(N29)로 구성된다.
동기(synchronous)와 관련 디램(DRAM)/에스램(SRAM)등에서는 파워를 켠후에 칩 내의 상태 즉, 버스트 크기(Burst length)나 카스(CAS)신호의 지연시간 상태등을 규정하기 위한 모드 레지스터 세트(mode register set) 동작을 실시해야만 한다. 상기 제4a도는 파워-온(power-on)을 검출하는 방법으로 모드 레지스터 세트 신호(mregset)를 이용하여 로우에서 하이로 천이하는 순간 상기 랫치 회로부(401)에 의해 상기 노드(M26)로 파워-온 검출신호(pwron-det)를 만들고, 상기 인버터(G5 및 G10)로 구성된 지연회로(402)를 통해 출력된 상기 노드(N29)의 전위가 상기 스위치(switch)의 입력신호로 들어가게 된다.
제4b도는 본 발명의 제1실시예에 따른 기준전압 패드(403)와 내부 기준전압(Vref-int) 및 스위치(Q21)와 기준전압 검출기(Q20)를 나타낸 것으로, 노드(N30)로 기준전압(Vref-int)를 인가하는 기준전압 패드(Vref PAD)(403)와, 노드(N32)로 내부 기준전압(Vref-int)을 인가하는 내부 기준전압(Vref-int) 발생부(404)와, 전원전압(Vcc) 및 상기 노드(N30) 사이에 접속되며 게이트에 노드(N31)가 연결된 PMOS트랜지스터(Q20)와, 상기 노드(N31) 및 노드(29) 사이에 접속된 인버터(G12)와, 상기 노드(N29) 및 상기 노드(N31) 사이에 접속되며 상기 노드(N30) 및 노드(N32)의 전위를 스위칭하는 전달트랜지스터(Q21)와 입력버퍼의 입력신호로 사용되는 상기 노드(N32)로 구성된다.
상기 제4a도의 노드(N29)로 출력된 스위치 입력신호는 일정시간 동안 '하이'의 신호를 발생시켜 상기 전달트랜지스터(Q21)로 구성된 스위치를 턴-오프시키고, 상기 PMOS트랜지스터(Q20)로 구성된 기준전압 검출기를 인에이블시킴으로써, 상기 PMO OS트랜지스터(Q20)를 통해 전원전압(Vcc)이 상기 노드(N30)로 공급되게 된다.
제4c도는 본 발명의 제1실시예에 따른 비교기(405) 및 래치 회로(406)를 나타낸 것으로, 노드(N33) 사이에 접속되며 게이트에 상기 노드(N29)가 연결된 PMOS트랜지스터(Q22)와, 상기 노드(N33) 및 상기 노드(N29)가 연결된 PMOS트랜지스터(Q22)와, 상기 노드(N33) 및 상기 노드(N34) 사이에 접속되며 게이트에 상기 노드(N34)가 연결된 PMOS트랜지스터(Q23)와, 상기 노드(N34) 및 노드(36) 사이에 접속되며 게이트에 2/3Vcc가 인가되는 NMOS트랜지스터(Q26)와, 상기 노드(N33) 및 노드(N35) 사이에 접속되며 게이트가 상기 노드(N34)에 연결된 PMOS트랜지스터(Q24)와, 상기 노드(N33) 및 노드(N35)사이에 접속되며 게이트에 상기 노드(N29)가 연결된 PMOS트랜지스터(Q25)와, 상기 노드(N35) 및 상기 노드(N36) 사이에 접속되며 게이트에 기준전압(Vref)이 인가되는 NMOS트랜지스터(Q27)와 상기 노드 (N36) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N29)가 연결된 NMOS트랜지스터(Q28)로, 상기 노드(N35)의 전위를 랫치하여 노드(N37)로 출력하기 위한 랫치 회로(406)와, 상기 노드(N37) 및 노드(N38)사이에 접속된 인버터(G15)와, LVTTL을 출력하는 상기 노드(N37)와, CTT를 출력하는 상기 노드(N38)로 구성된다.
상기 제4a도의 노드(N29)로 출력된 '하이' 스위치 신호는 상기 PMOS트랜지스터(Q22,Q25) 및 NMOS트랜지스터(Q28)의 게이트로 인가되어 상기 PMOS트랜지스터(Q22,Q25)를 턴-오프시키고 상기 NMOS트랜지스터(Q28)를 턴-온시켜 상기 비교기(405)가 구동하도록 한다. 상기 인에이블된 비교기(405)는 기준전압패드(Vref PAD)상태가 기준전압(Vref)인지 플로팅(floating)상태인지를 상기 래치(406)에 저장하게 된다. 그리고 나서 상기 스위치 신호는 하이에서 로우로 천이되어 제4b도의 스위치 트랜지스터(Q21)를 턴-온시키고, 상기 기준전압 검출기의 PMOS트랜지스터(Q20)를 턴-오프시킨다. 상기 턴-온된 스위치 트랜지스터(Q21)를 통해 기준전압 패드(403) 및 내부 기준전압(Vref-int)(404)이 연결되어 입력버퍼(input Buffer)들의 기준전압(Vref)으로 사용된다.
이와같은 회로의 기구의 장점은 스위치 수단을 이용하여 파워-온 초기 상태에서 기준전압(Vref) 상태를 검출하여 출력신호를 발생하고, 그 신호를 CTT/LVTTL을 구분하기 위한 곳(예, 데이터 출력 버퍼)에 사용하고, 검출이 완료된 후에는 기준전압 패드(Vref PAD) 내부 기준전압(Vref-int)을 스위치 수단을 통해서 연결하여 입력버퍼등에 사용하게 된다.
그러므로, 상기 입력버퍼들은 CTT의 경우는 기준전압 패드(Vref PAD)의 레벨이 전달되고, LVTTL의 경우는 기준전압 패드(Vref PAD)가 플로팅 상태이므로 내부 기준전압(Vref-int)이 전달되어 상기 비교기(405)에서 CTT와 LVTTL의 스위칭 수단이 필요가 없게 된다.
제4d도는 본 발명에 사용된 입력버퍼의 회로도를 도시한 것으로, 상기 노드(N32)의 전위 및 입력신호(in)를 비교 증폭하여 상기 노드(N41)로 출력하기 위한 것이다.
그 구성은 노드(N39) 및 노드(N40) 사이에 접속되며 게이트가 상기 노드(N40)에 연결된 PMOS트랜지스터(Q29)와, 상기 노드(N40) 및 노드(N2) 사이에 접속되며 게이트에 상기 노드(N32)이 연결된 NMOS트랜지스터(Q31)와, 상기 노드(N39) 및 상기 노드(N41)사이에 접속되며 게이트에 상기 노드(N40)이 연결된 PMOS트랜지스터(Q30)와, 상기 노드(N41) 및 상기 노드(N42)사이에 접속되며 게이트에 입력신호(in)가 인가되는 NMOS트랜지스터(Q32)와, 접지전위(Vss)에 연결된 상기 노드(N42)와, 상기 노드(N41)의 전위를 출력하기 위한 출력단자(out)로 구성된다.
상기 기준전압 검출기의 PMOS트랜지스터(Q20)는 CTT의 경우 상기 PMOS트랜지스터(Q20)가 턴-온되어도 상기 기준전압 패드(Vref PAD)에서 1/2Vcc인 기준전압(Vref)이 공급되므로, 이것이 상기 비교기(405)에 비교 증폭되어 상기 노드(N38)로 출력되는 CTT를 '하이'로 만들고, LVTTL의 경우 상기 PMOS트랜지스터(Q20)가 턴-온되므로 플로팅 상태인 기준전압 패드(Vref PAD)는 전원전압(Vcc)으로 되어서 상기 비교기(405)에 비교 증폭되어 사기 노드(N37)로 출력되는 LVTTL을 '하이'로 발생하게 된다.
이와 같은 상기 기준전압 검출기의 PMOS트랜지스터(Q20)는 단지 스위치의 전달트랜지스터(Q21)가 턴-온된 기간 동안에만 턴-온되므로, 상기 CTT의 경우에 있어 제2a도의 PMOS트랜지스터(Q9)와는 달리 상기 PMOS트랜지스터(Q20)로부터 상기 기준전압 패드(Vref PAD)로의 커런트 패스를 없앨 수 있다.
상기 제4a도 내지 제4b도의 본 발명의 제1실시예는 기존의 단점중 하나인 2/3Vcc 발전기와 같은 전압 발전기를 제거하지 못하였다.
제5도는 본 발명의 제2실시예에 따른 자동 모드 선택 회로도로서, 제5a도는 기준전압 검출기 및 그 주변 회로의 회로도를, 제5b도는 비교기의 회로도를 나타낸 것이다.
상기 기준전압 검출기 및 그 주변 회로의 회로는 노드(N43)로 기준전압(Vref)을 인가하는 기준전압 패드(Vref PAD)(501)와, 노드(N47)로 내부 기준전압(Vref-int)을 인가하는 내부 기준전압(Vref-int) 발생부(502)와, 전원전압(Vcc) 및 상기 노드(N43) 사이에 접속되며 게이트에 노드(N44)가 연결된 PMOS트랜지스터(Q33)와, 상기 노드(N44) 및 노드(N45) 사이에 접속된 인버터(G15)와, 상기 노드(N44) 및 사기 노드(N45) 사이에 접속되며 상기 노드(N43) 및 노드(N47)의 전위를 스위칭하는 전달트랜지스터(Q34)와, 입력버퍼의 입력신호로 사용되는 상기 노드(N32)와, 상기 노드(N43) 및 노드(N46) 사이에 접속되며 게이트에 전원전압(Vcc)가 연결된 NMOS트랜지스터(Q35)와, 상기 노드(N46) 및 접지전위(Vss) 사이에 접속되며 게이트에 상기 노드(N45)가 연결된 NMOS트랜지스터(Q36)와, Vd전위를 출력하는 상기 노드(N46)로 구성된다.
상기 비교기는 노드(N48) 및 노드(N49)사이에 접속되며 게이트에 스위치 전위가 인가되는 PMOS트랜지스터(Q37)와, 상기 노드(N48) 및 상기 노드(N49,N50) 사이에 접속되며 게이트가 공통으로 연결된 PMOS트랜지스터(Q38,Q39)와, 상기 노드(N48) 및 상기 노드(N50) 사이에 지속되며 게이트에 스위치 신호가 인가되는 PMOS트랜지스터(Q40)와, 상기 노드(N49) 및 노드(N50) 및 상기 노드(N51) 사이에 접속되며 게이트에 내부 기준전압(Vref-int)이 인가되는 NMOS트랜지스터(Q41)와, 상기 노드(N50) 및 상기 노드 (N51) 및 접지전위(Vss) 사이에 접속되며 게이트에 스위치 신호가 인가되는 NMOS트랜지스터(Q43)와, 상기 노드(N50)의 전위를 출력하는 출력단자로 구성된다.
상기 기준전압 검출기(Q35,Q36)는 제4도의 기준전압 검출기(Q20)를 변형하여 제5b도의 비교기의 입력으로 내부 기준전압(Vref-int)을 사용하게 되므로, 종래 및 제4도의 2/3Vcc 발전기등과 같은 별도의 전압전위를 없앨 수가 있다.
즉, PMOS트랜지스터(Q33)를 로우 임피던스(Q35/Q36에 비해서)로 하고 Q35:Q36=R:3R(R:저항)으로 하면, CTT의 경우는 Vd=3/4Vref=3/4×(1/2Vcc)=3/8Vcc가 되고, LVTTL의 경우는 Vd=3/4Vcc(6/8Vcc)이므로 Vref_int=1/2Vcc와 비교되어서(4/8Vcc) CTT/LVTTL을 구분해 낼수 있다.
제6a도는 본 발명의 제3실시예에 따른 자동 모드 선택 회로의 블록도를 나타낸 것이고, 제6b도는 제3실시예에 따른 파워-온 검출기의 회로도를 도시한 것이다.
상기 제6a도는 노드(N52)로 기준전압(Vref)을 인가하는 기준전압 패드(Vref PAD)(601)와, 노드(N54)로 기준전압(Vref_int)을 인가되는 칩 내부에서 발생하는 내부 기준전압(Vref_ing)(602)와, 노드(N55) 및 노드(N57)사이에 접속되며 상기 노드(N52) 및 노드(N53)의 신호를 스위칭하기 위한 전달트랜지스터(Q44)와, 입력버퍼의 입력신호로 인가되는 상기 노드(N53)와, 파워-온 순간을 감지하여 일정시간의 펄스를 노드(N59) 및 노드(N60)로 출력하는 파워-온 검출기(606)와, 상기 노드(N57,N58) 및 상기 노드(N59,N60,N63) 사이에 접속되며 상기 기준전압 패드(301) 및 상기 내부 기준전압(Vref_int)을 상기 파워-온 검출수단을 이용하여 스위칭하기 위한 제1 및 제2스위치(603,604)와, 상기 노드(N52) 및 노드(N61) 사이에 접속되어 기준전압(Vref)을 검출하기 위한 기준전압 검출기(605)와, 상기 제1 및 제2스위칭 수단에 의해서 상기 기준전압(Vref 및 Vref_int)이 일시 오프되었을 때, 상기 기준전압 검출수단으로부터의 출력전압(N61)과 내부 기준전압(Vref_int)로 비교 증폭하기 위한 비교기(607)와, 상기 비교기(607)로부터의 출력전압을 랫칭(latching)하여 출력단자(N63)로 출력하는 래치(608)로 구성된다.
제6b도의 파워-온 검출기는 모드 레지스터 세트 신호(mregset)를 입력하는 노드(N64)와, 상기 노드(N64) 및 노드(N65) 사이에 접속된 인버터(G16)와, 파워-업(power-up)신호를 입력하는 노드(N66)와, 상기 노드(N65,N66) 및 노드(N67) 사이에 접속된 래치(609)와, 상기 노드(N67) 및 노드(N68) 사이에 직렬접속된 인버터(G19 내지 G21)와, 상기 노드(N67) 및 노드(N68)를 입력하여 논리조합된 신호를 노드(N69)로 출력하는 NAND게이트 (G22)와, 상기 노드(N69) 및 노드(N70) 사이에 접속된 인버터(G23)와, 상기 노드(N70) 및 노드(N71)를 입력하여 논리조합된 신호를 노드(N72)로 출력하는 NAND게이트(G24)와, 상기 노드(N71) 및 노드(N74) 사이에 접속된 인버터(G27)와, LVTTL신호를 입력하는 상기 노드(N74)와, 상기 노드(N72,N74) 및 노드(N73) 사이에 접속되며 래치로 구성된 NAND게이트(G25,G26)와, 상기 노드(N74) 및 노드(N75) 사이에 접속된 인버터(G28)와, 상기 노드(N67,N75) 및 노드(N76)사이에 접속되며 래치로 구성된 NAND게이트(G29,G30)와, 파워-온 검출기(pwrom-det) 신호를 출력하는 상기 노드(N67)와, 제1스위치 입력신호를 출력하는 상기 노드(N73)와, 제2스위치 입력신호를 출력하는 상기 노드(N76)로 구성된다.
상기 제3실시예에 따른 자동 모드 선택 회로는 기준전압 패드(Vref PAD)(601 ) 및 내부 기준전압(Vref_int)(602) 사이에 2개의 스위치용 전달 트랜지스터(Q44,Q45)를 두고, 그 연결점(N53)을 입력버퍼들의 기준 전위로 사용하였으며, 모드 선택후 CTT의 경우는 상기 전달트랜지스터(Q44)를 턴-온, 상기 전달트랜지스터(Q45)를 턴-오프시키고, LVTTL의 경우는 상기 전달트랜지스터(Q45)를 턴-온, 상기 전달트랜지스터(Q44)를 턴-오프시켜서 CTT에서는 기준전압 패드(Vref PAD)를, LVTTL에서는 기준전압(Vref_int)를 사용하게 되어 이를 위해 상기 전달트랜지스터(Q44 및 Q45)의 입력 컨트롤 신호 발전기인 제1스위치와 제2스위치를 필요로 한다.
즉, 파워-온 검출되면 상기 전달트랜지스터(Q44)는 턴-오프, 상기 전달트랜지스터(Q45)는 턴-온으로 기준전압(Vref)를 검출하고, 그 검출상태에 따라 CTT이면 상기 전달트랜지스터(Q44)는 턴-온, 상기 전달 트랜지스터(Q45)는 턴-오프되고, LVTTL이면 상기 전달트랜지스터(Q44)는 턴-오프, 상기 전달트랜지스터(Q45)는 턴-온의 동작을 실시하게 된다.
이상에서 설명한 본 발명의 자동 모드 선택 회로를 반도체 소자의 내부에 구현하게 되면, LVTTL 및 CTT의 두가지 모드를 칩 내에서 자동적으로 선택할 수 있어서, 회로에 차지하는 면적을 줄였을 뿐만 아니라 동작속도를 향상시키는 효과가 있다.

Claims (11)

  1. LVTTL 및 하이 스피드 입/출력 인터페이스(CTT)를 하나의 설계로 실현한 반도체 메모리 소자에 있어서, 외부 기준전위(Vref)가 입력되는 기준전압 패드(Vref PAD)와, 칩 내부의 발전기에서 발생되는 내부 기준전위(Vref_int) 발생회로와, 파워-온 순간을 감지하여 일정시간의 펄스를 만드는 파워-온 검출수단과, 상기 기준전압 패드 및 상기 내부 기준전위(Vref_int)를 상기 파워-온 검출수단의 출력신호에 응답하여 스위칭하기 위한 스위칭 수단과, 상기 기준전압 패드 및 상기 스위칭 수단 사이에 접속되어 상기 기준전위(Vref)를 검출하기 위한 기준전압 검출 수단과, 상기 스위칭 수단에 의해서 상기 기준전위(Vref) 및 상기 내부 기준전위(Vref_int)가 일시 오프되었을때, 상기 기준전압 검출수단으로부터의 출력전위와 내부 기준전위(Vref_int)를 비교 증폭하기 위한 비교수단과, 상기 비교 수단으로부터의 출력전위를 래치하여 출력단자로 출력하는 래치 수단을 구비하는 것을 특징으로 하는 자동모드 실렉터 회로.
  2. 제1항에 있어서, 상기 기준전위 검출 수단이 하이 스피드 입/출력 인터페이스(CTT)일 경우는 기준전위(Vref)를, LVTTL의 경우는 전원전위(Vdd) 또는 접지전위(Vss)를 갖는 것을 특징으로 하는 자동모드 실렉터 회로.
  3. 제1항에 있어서, 상기 기준전위 검출 수단이 하이 스피드 입/출력 인터페이스는 기준전위(Vref)이하 전위를, LVTTL의 경우는 기준전위(Vref) 이상의 전위를 갖고, 상기 비교 수단의 입력은 상기 내부 기준전위(Vref_int)와 상기 기준전위(Vref)의 검출수단의 출력을 갖는 것을 특징으로 하는 자동모드 실렉터 회로.
  4. 제1항에 있어서, 상기 파워-온 검출수단은, 모드 레지스터 세트 신호를 입력하는 노드(N23)와, 상기 노드(N23) 및 노드(N24) 사이에 접속된 인버터(G2)와, 상기 노드(N24,N25) 사이에 접속된 랫치 회로부(401)와, 파워-온 검출기 신호(pwron-det)를 출력하는 상기 노드(N26)와, 상기 노드(N26 ) 및 노드(N27)사이에 직렬접속된 인버터(G5내지G9)와, 상기 노드(N26) 및 노드(N27)를 입력하여 논리조합된 신호를 노드(N28)로 출력하는 NAND게이트(G10)와, 상기 노드(N28) 및 노드(N29) 사이에 접속된 인버터(G11)와, 스위치 신호(switch)를 출력하는 상기 노드(N29)로 구성된 것을 특징으로 하는 자동모드 실렉터 회로.
  5. 제1항에 있어서, 상기 기준전압 패드와 상기 내부 기준전위(Vref_int)와 상기 스위치 수단과 상기 기준전압 검출수단은, 기준전압 패드(403)와 내부 기준전압(Vref_int) 및 스위치(Q21)와 기준전압 검출기(Q20)를 나타낸 것으로, 노드(N30)로 기준전압(Vref)을 인가하는 기준전압 패드(Vref PAD)(403)와, 노드(N32)로 내부 기준전압(Vref_int)을 인가하는 내부 기준전압(Vref_int) 발생부(404)와, 전원전압(Vcc) 및 상기 노드(N30)사이에 접속되며 게이트에 노드(N31)가 연결된 PMOS트랜지스터(Q20)와, 상기 노드(N31) 및 노드(N29) 사이에 접속된 인버터(G12)와, 상기 노드(N29) 및 상기 노드(N31) 사이에 접속되며 상기 노드(N30) 및 노드(N32)의 전위를 스위칭하는 전달트랜지스터(Q21)와, 입력버퍼 수단의 입력신호로 사용되는 상기 노드(N32)로 구성된 것을 특징으로 하는 자동모드 실렉터 회로.
  6. 제1항에 있어서, 상기 기준전압 패드와 상기 내부 기준전위(Vref_int)와 상기 스위치 수단과 상기 기준전압 검출수단을, 노드(N43)로 기준전압(Vref)을 인가하는 기준전압 패드(Vref PAD)(501)와, 노드(N47)로 내부 기준전압(Vref_int)을 인가하는 내부 기준전압(Vref_int) 발생부(502)와, 전원전압(Vcc) 및 상기 노드(N43) 사이에 접속되며 게이트에 노드(N44)가 연결된 PMOS트랜지스터(Q33)와, 상기 노드(N44) 및 노드(N45) 사이에 접속된 인버터(G15)와, 상기 노드(N44) 및 상기 노드(N45) 사이에 접속되며 상기 노드(N43) 및 노드(N47)의 전위를 스위칭하는 전달트랜지스터(Q34)와, 입력버퍼의 입력신호로 사용되는 상기 노드(N32)와, 상기 노드(N43) 및 노드(N46) 사이에 접속되며 게이트에 전원전압(Vcc)가 연결된NMOS트랜지스터(Q36)와, 상기 노드(N46) 및 접지전위(Vss)사이에 접속되며 게이트에 상기 노드(N45)가 연결된 NMOS트랜지스터 (Q36)와, Vd전위를 출력하는 상기 노드(N46)와, 스위치 신호를 입력하는 상기노드(N45), 입력버퍼의 입력신호로 사용되는 상기 노드(N47)로 구성된 것을 특징으로 하는 자동모드 실렉터 회로.
  7. 제5항 또는 제6항에 있어서, 상기 입력버퍼 수단은, 노드(N39) 및 노드(N40) 사이에 접속되며 게이트가 상기 노드(N40)에 연결된 PMOS트랜지스터(Q29)와, 사기 노드(N40) 및 노드(N42) 사이에 접속되며 상기 노드(N32)가 연결된 NMOS트랜지스터(Q31)와, 상기 노드(N39) 및 노드(N41) 사이에 접속되며 게이트에 상기 노드(N40)이 연결된 PMOS트랜지스터(Q30)와, 상기 노드(N41) 및 상기 노드(N42) 사이에 접속되며 게이트에 입력신호(in)가 인가되는 NMOS트랜지스터(Q32)와, 접지전원(Vss)에 연결된 상기 노드(N42)와, 상기 노드(N41)의 전위를 출력하기 위한 출력단자(out)로 구성된 것을 특징으로 하는 자동모드 실렉터 회로.
  8. 제1항에 있어서, 상기 비교수단 및 래치 수단으로, 노드(N33) 및 노드(N34) 사이에 접속되며 게이트에 상기 노드(N29)가 연결된 PMOS트랜지스터(Q22)와, 상기 노드(N33) 및 상기 노드(N34) 사이에 접속되며 게이트에 상기 노드(N34)가 연결된 PMOS트랜지스터(Q23)와, 상기 노드(N34) 및 노드(N36) 사이에 접속되며 게이트에 2/3Vcc가 인가되는 NMOS트랜지스터(Q26)와, 사익 노드(N33) 및 노드(N35) 사이에 접속되며 게이트가 상기 노드(N34)에 연결된 PMOS트랜지스터(Q24)와, 상기노드(N33) 및 노드(N35) 사이에 접속되며 게이트에 상기 노드(N29)가 연결된 PMOS트랜지스터(Q25)와, 상기 노드(N35) 및 상기 노드(N36) 사이에 접속되며 게이트에 기준전압(Vref)이 인가되는 NMOS트랜지스터(Q27)와, 상기 노드(N36) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N29)가 연결된 NMOS트랜지스터(Q28)와, 상기 노드(N35)의 전위를 랫치하여 노드(N37)로 출력하기 위한 랫치 회로(406)와, 상기 노드(N37) 및 노드(N38)사이에 접속된 인버터(G15)와, LVTTL을 출력하는 상기 노드(N37)와, CTT를 출력하는 상기 노드(N38)로 구성된 것을 특징으로 하는 자동모드 실렉터 회로.
  9. 제1항에 있어서, 상기 비교수단을, 노드(N48) 및 노드(N49) 사이에 접속되며 게이트에 스위치 전위가 인가되는 PMOS트랜지스터(Q37)와, 상기 노드(N48) 및 상기 노드(N49, N50) 사이에 접속되며 게이트가 공통으로 연결된 PMOS트랜지스터(Q38,Q39)와, 상기 노드(N48) 및 상기 노드(N50) 사이에 접속되며 게이트에 스위치 신호가 인가되는 PMOS트랜지스터(Q40)와, 상기 노드(N49) 및 노드(N51) 사이에 접속되며 게이트에 내부 기준전압(Vref_int)이 인가되는 NMOS트랜지스터(Q41)와, 상기 노드(N49) 및 상기 노드(N51) 사이에 접속되며 게이트에 상기 Vd 전위가 인가되는 NMOS트랜지스터(Q42)와, 상기 노드(N52) 및 접지전위(Vss)사이에 접속되며 게이트에 스위치 신호가 인가되는 NMOS트랜지스터(Q43)와, 상기 노드(N50)의 전위를 출력하는 출력단자로 구성된 것을 특징으로 하는 자동모드 실렉터 회로.
  10. LVTTL 및 하이 스피드 입/출력 인터페이스(CTT)를 하나의 설계로 실현한 반도체 메모리 소자에 있어서, 외부 기준전위(Vref)를 발생하는 기준전압 패드(Vref PAD)와, 칩 내부의 발전기에서 발생되는 내부 기준전위(Vref_int)와, 파워-온 순간을 감지하여 일정시간의 펄스를 만드는 파워-온 검출수단과, 상기 기준전압 패드 및 상기 내부 기준전위(Vref_int)를 상기 파워-온 검출수단과 출력단자의 출력신호를 이용하여 스위칭하기 위한 제1,제2스위칭 수단과, 상기 기준전압 패드 및 상기 스위칭 수단 사이에 접속되어 상기 기준전위(Vref)를 검출하기 위한 기준전압 검출 수단과, 상기 제1,제2스위칭 수단에 의해서 상기 기준전위(Vref) 및 상기 내부 기준전위(Vref_int)가 일시 오프되었을 때, 상기 기준전압 검출수단으로부터의 출력전위와 내부 기준전위(Vref_int)를 비교 증폭하기 위한 비교 수단과, 상기 비교 수단으로부터의 출력전위를 랫칭하여 출력단자로 출력하는 래치 수단을 구비하는 것을 특징으로 하는 자동모드 실렉터 회로.
  11. 제10항에 있어서, 상기 파워-온 검출 수단을, 모드 레지스터 세트 신호(mregset)를 입력하는 노드(N64)와, 상기 노드(N64) 및 노드(N65)사이에 접속된 인버터(G16)와, 파워-업(power-up) 신호를 입력하는 노드(N66)와, 상기 노드(N65,N66) 및 노드(N67) 사이에 접속된 랫치(609)와, 상기 노드(N67) 및 노드(N68) 사이에 직력접속된 인버터(G19 내지 G21)와, 상기 노드(N67) 및 상기 노드(N68)를 입력하여 논리조합된 신호를 노드(N69)로 출력하는 NAND게이트(G22)와, 상기 노드(N69) 및 노드(N70) 사이에 접속된 인버터(G23)와, 상기 노드(N70) 및 노드 (N71)를 입력하여 논리조합된 신호를 노드(N72)로 출력하는 NAND게이트(G24)와, 상기 노드(N71) 및 노드(N74) 사이에 접속된 인버터(G27)와, LVTTL신호를 입력하는 상기 노드(N74)와, 상기 노드(N72,N74) 및 노드(N73) 사니에 접속되며 랫치로 구성된 NAND게이트(G25, G26)와, 상기 노드(N74) 및 노드(N75) 사이에 저속된 인버터(G28)와, 상기 노드(N67, N75) 및 노드(N76)사이에 접속되며 랫치로 구성된 NAND게이트(G29,G30)와, 파워-온 검출기(pwrom_det) 신호를 출력하는 상기 노드(N67)와, 제1스위치 입력신호를 출력하는 상기 노드(N73)와, 제2스위치 입력신호를 출력하는 상기 노드(N76)로 구성된 것을 특징으로 하는 자동 모드 실렉터 회로.
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US08/893,542 US5818783A (en) 1994-12-31 1997-07-11 Automatic mode selection circuit for semiconductor memory device

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429919B1 (ko) * 2000-06-05 2004-05-04 닛뽕덴끼 가부시끼가이샤 반도체 장치 및 그 테스트 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100203140B1 (ko) * 1996-06-29 1999-06-15 김영환 입력 누설 전류가 없는 자동 모드 선택 장치
KR100278648B1 (ko) * 1997-04-30 2001-01-15 윤종용 반도체장치및방법
JP3022410B2 (ja) * 1997-06-17 2000-03-21 日本電気株式会社 インタフェース回路およびその判定レベル設定方法
TW381385B (en) * 1997-08-20 2000-02-01 Advantest Corp Signal transmission circuit, CMOS semiconductor device and circuit board
JP3087839B2 (ja) * 1997-08-28 2000-09-11 日本電気株式会社 半導体装置、そのテスト方法
JPH1188146A (ja) * 1997-09-04 1999-03-30 Fujitsu Ltd レベルインターフェース回路
KR100321177B1 (ko) * 1999-12-29 2002-03-18 박종섭 메모리모듈의 인쇄회로기판
US6744271B2 (en) * 2002-04-30 2004-06-01 Infineon Technologies Ag Internal generation of reference voltage
KR100596977B1 (ko) * 2004-08-20 2006-07-05 삼성전자주식회사 외부 기준 전압과 내부 기준 전압을 동시에 이용하는 기준전압 발생 회로 및 이를 이용한 기준 전압 발생 방법
US7154794B2 (en) * 2004-10-08 2006-12-26 Lexmark International, Inc. Memory regulator system with test mode
DE102004058612A1 (de) * 2004-12-04 2006-06-08 Infineon Technologies Ag Spannungsversorgungsschaltung, insbesondere für eine DRAM-Speicherschaltung sowie ein Verfahren zum Steuern einer Versorgungsquelle
CN100357856C (zh) * 2005-03-25 2007-12-26 威盛电子股份有限公司 主机板及其电源控制装置
US7343147B2 (en) * 2005-04-04 2008-03-11 Freescale Semiconductor, Inc. Method and apparatus for powering and loading software into a battery-less electronic device
KR100850272B1 (ko) * 2007-01-25 2008-08-04 삼성전자주식회사 반도체 메모리 장치의 전압 발생회로 및 사용 전압공급방법
CN101617371B (zh) * 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US8374049B2 (en) * 2010-04-08 2013-02-12 Agiga Tech Inc. DIMM memory module reference voltage switching circuit
CN103163802B (zh) * 2011-12-15 2015-05-13 快捷半导体(苏州)有限公司 输出控制电路、方法、及其应用设备
CN106226685A (zh) * 2016-09-10 2016-12-14 苏州创必成电子科技有限公司 带有开关控制的多输入数据状态并行检测电路
CN106199297A (zh) * 2016-09-10 2016-12-07 苏州创必成电子科技有限公司 输入数据有效性检测电路
US10033388B1 (en) * 2017-03-21 2018-07-24 Xilinx, Inc. Circuit for and method of enabling the selection of a circuit
TWI700795B (zh) * 2019-03-26 2020-08-01 瑞昱半導體股份有限公司 積體電路晶片及用於其之組態調整方法
CN111766935B (zh) * 2019-04-02 2022-06-21 瑞昱半导体股份有限公司 集成电路芯片及用于集成电路芯片的组态调整方法
KR20220019323A (ko) * 2020-08-10 2022-02-17 에스케이하이닉스 주식회사 파워게이팅 동작을 수행하는 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4130899A (en) * 1977-11-25 1978-12-19 Ncr Corporation System for operating volatile memory in normal and standby modes
US5297097A (en) * 1988-06-17 1994-03-22 Hitachi Ltd. Large scale integrated circuit for low voltage operation
DE69120483T2 (de) * 1990-08-17 1996-11-14 Sgs Thomson Microelectronics Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens
KR930008886B1 (ko) * 1991-08-19 1993-09-16 삼성전자 주식회사 전기적으로 프로그램 할 수 있는 내부전원 발생회로
US5329168A (en) * 1991-12-27 1994-07-12 Nec Corporation Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources
JP2768172B2 (ja) * 1992-09-30 1998-06-25 日本電気株式会社 半導体メモリ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429919B1 (ko) * 2000-06-05 2004-05-04 닛뽕덴끼 가부시끼가이샤 반도체 장치 및 그 테스트 방법

Also Published As

Publication number Publication date
JP2771962B2 (ja) 1998-07-02
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GB9526695D0 (en) 1996-02-28

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