JP4685040B2 - 半導体集積回路及びその電源供給制御方法 - Google Patents

Description

本発明は、半導体集積回路及びその電源供給制御方法に関する。

半導体プロセスの微細化に伴い、回路が動作していない待機時に流れるリーク電流が無視できなくなっている。リーク電流は、消費電力を増大させる要因の１つである。リーク電流を削減するためには、電源遮断を行うことが最も効果的である。

電源遮断を行う半導体集積回路が特許文献１に記載されている。特許文献１に記載の半導体集積回路は、動作モードとスタンバイモードの２つの電源モードを有する。電源ドメインは、動作モード時のみ電源が供給されるＣＰＵを有するメイン回路と、常時電源が供給されるスタンバイ回路とに分割されている。スタンバイ回路は、ＣＰＵからスタンバイモードへの移行命令を受けると、メイン回路の電源をＯＦＦにし、システムをスタンバイモードに移行する。割込みが発生すると、スタンバイ回路は、割込み要因を保持し、メイン回路の電源をＯＮにする。ＣＰＵは、保持された割込み要因を特定し、この割込み要因に対応する処理を実行する。

また、特許文献２に記載の半導体集積回路は、特許文献１と同様の電源ドメインを有し、電源遮断回路ではなく基板バイアス制御回路を有する。基板バイアス制御回路は、スタンバイモードへの移行時、メイン回路の基板バイアス電圧を高閾値電圧に制御し、一方、動作モードへの復帰時、０バイアス電圧に戻してから動作を開始させる。このように、リーク電流の削減方法として、電源遮断ではなく基板バイアス電圧制御を行うことで、動作モードへの高速な復帰を図っている。

特許第３７２４４７２号明細書 特開２００４−９６０７３号公報

しかし、上記説明した半導体集積回路の電源供給制御方法では、スタンバイモードへの移行及び動作モードへの復帰にはＣＰＵによる制御が介在しているため、動作モード時にはＣＰＵを含む電源ドメインが必ず電源ＯＮの状態になっている必要がある。スタンバイモード及び動作モード間のモード制御や割込み処理は必ずしもＣＰＵの処理を必要としないにもかかわらず、ＣＰＵによる制御を介在させているため、動作モード時にＣＰＵを含む電源ドメイン（ＣＰＵドメイン）の電源をＯＦＦにすることができなかった。システムＬＳＩでは、ＣＰＵドメインの占める部分が大きく、その占有面積を無視することはできない。このため、ＣＰＵドメインの消費電力を削減する効果は非常に大きい。

本発明の目的は、動作モード時のＣＰＵドメインの消費電力を低減可能な半導体集積回路及びその電源供給制御方法を提供することである。

本発明は、複数の機能ブロックと、ＣＰＵと、常時、電源が供給され、前記複数の機能ブロック及び前記ＣＰＵへの電源供給を制御する電源制御部と、前記電源制御部によって制御され、前記複数の機能ブロック及び前記ＣＰＵの各々に対する電源の供給及び遮断を切り替える複数のスイッチ部と、を備え、前記電源制御部は、前記複数の機能ブロックのいずれかからの割込み又は前記ＣＰＵからの命令の各々に対応する制御内容を記憶し、前記制御内容に応じて、前記複数のスイッチ部の各々を制御して前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つを起動する半導体集積回路を提供する。これにより、ＣＰＵの処理を必要としない動作モード時に、ＣＰＵの電源をＯＦＦに設定することができる。したがって、ＣＰＵドメインの消費電力を低減することができる。また、複数の機能ブロック及びＣＰＵへの電源制御を容易に行うことができる。

上記半導体集積回路では、前記複数の機能ブロックに含まれる一機能ブロックから他の機能ブロックに入力される信号を可変する電源遮断対策部を備え、前記電源制御部は、電源が遮断される機能ブロックから電源が供給される機能ブロックに伝播する信号を強制的にローレベルに固定するよう前記電源遮断対策部を制御する。これにより、電源が遮断される機能ブロックから出力される信号を受ける機能ブロックに貫通電流が流れることを防止できる。

上記半導体集積回路では、前記電源制御部は、前記複数のスイッチ部を切り替えて所定時間経過後に、前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つを起動する。これにより、電源制御を行って電源が安定した後、次に起動する機能ブロックを確実に動作させることができる。

上記半導体集積回路では、前記複数の機能ブロックのいずれかからの割込みは、本割込み及び当該本割込みに先行して発行される仮割込みを含み、前記電源制御部は、前記仮割込みに応じて、次に起動する前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つに対する電源供給を開始する。これにより、仮割込みの発生から本割込みの発生までの間に、次に起動する機能ブロックの電源を安定させることができる。したがって、本割込みの発生直後から、機能ブロックの動作を開始させることができ、タイムラグを生じることがなくなる。

上記半導体集積回路では、前記電源制御部は、前記仮割込みに応じて計時を開始するタイマ部を有し、前記タイマ部の計時時間が所定時間を経過しても、前記本割込みがない場合、前記ＣＰＵを起動する。これにより、仮割込みを受けたにもかかわらず本割込みが来ないという異常ケースに対し、フェイルセーフ機能を実現することができる。

上記半導体集積回路では、前記電源制御部は、前記機能ブロックを初期化するための初期化データを格納する格納部と、次に起動する機能ブロックに前記初期化データを転送する転送部とを有し、前記電源供給制御後に、前記起動した機能ブロックを初期化する。これにより、ＣＰＵによる制御を介在させることなく、電源制御部は、電源ＯＦＦから電源ＯＮの状態に変更された機能ブロックの初期設定を行うことができる。したがって、機能ブロックを初期化するためだけにＣＰＵを起動させなくて済み、それによる無駄な電力消費を無くすことができる。

上記半導体集積回路では、前記電源制御部が記憶する前記制御内容は、前記複数の機能ブロック及び前記ＣＰＵの各々に対応する供給電圧レベルを含み、前記電源制御部は、前記制御内容が示す供給電圧レベルの電源を前記複数の機能ブロック及び前記ＣＰＵに供給するよう制御する。これにより、低速動作もしくは内部状態の保持だけを行う場合、機能ブロックに動作下限電圧を供給することで、消費電力を抑えることができる。

上記半導体集積回路では、前記電源制御部が記憶する前記制御内容は、前記複数の機能ブロック及び前記ＣＰＵの各々に対応する基板バイアス電圧レベルを含み、前記電源制御部は、前記制御内容が示す基板バイアス電圧レベルの基板バイアス電圧を前記複数の機能ブロック及び前記ＣＰＵに供給するよう制御する。これにより、低速動作もしくは内部状態の保持だけを行う場合、閾値となる基板バイアス電圧を上げてリーク電流を抑制することで、消費電力を抑えることができる。

上記半導体集積回路では、前記電源制御部が記憶する前記制御内容は、前記ＣＰＵを介して書き換え可能である。これにより、システムＬＳＩの汎用性を高めることができる。

上記半導体集積回路では、前記複数の機能ブロック及び前記複数のスイッチ部がワンチップで形成されている。これにより、システムＬＳＩの生産に適したものにすることができる。

本発明は、複数の機能ブロックと、ＣＰＵと、常時、電源が供給され、前記複数の機能ブロック及び前記ＣＰＵへの電源供給を制御する電源制御部と、前記電源制御部によって制御され、前記複数の機能ブロック及び前記ＣＰＵの各々に対する電源の供給及び遮断を切り替える複数のスイッチ部と、を備えた半導体集積回路の電源供給制御方法であって、前記電源制御部が前記複数の機能ブロックのいずれかからの割込み又は前記ＣＰＵからの命令を受信し、記憶する受信ステップと、前記電源制御部が、前記記憶した前記割込み又は前記命令のそれぞれの制御内容に応じて、前記複数のスイッチ部の各々を制御する電源制御ステップと、前記制御内容に基づいて、前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つを起動する起動ステップと、を有する電源供給制御方法を提供する。

上記電源供給制御方法では、前記電源制御部が、前記複数の機能ブロックに含まれる一機能ブロックから他方の機能ブロックに入力される信号を可変する電源遮断対策部を駆動し、電源が遮断される機能ブロックから電源が供給される機能ブロックに伝播する信号を強制的にローレベルに固定する電源遮断対策ステップを有する。

上記電源供給制御方法では、前記起動ステップでは、前記電源制御部が、前記電源制御ステップで前記複数のスイッチ部を切り替えて所定時間経過後に、前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つを起動する。

上記電源供給制御方法では、前記複数の機能ブロックのいずれかからの割込みが、本割込み及び当該本割込みに先行して発行される仮割込みを含み、前記電源制御ステップでは、前記電源制御部が、前記仮割込みに応じて、次に起動する前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つに対する電源供給を開始する。

上記電源供給制御方法では、前記起動ステップでは、前記電源制御部が、前記仮割込みに応じて計時を開始するタイマ部の計時時間が所定時間を経過しても前記本割込みがない場合、前記ＣＰＵを起動する。

上記電源供給制御方法では、前記電源制御ステップは、前記電源制御部が、前記電源供給制御後に、次に起動する機能ブロックを初期化するための初期化データを転送し、前記起動した機能ブロックを初期化する初期化データ転送ステップを有する。

上記電源供給制御方法では、前記電源制御部が記憶する前記制御内容は、前記複数の機能ブロック及び前記ＣＰＵの各々に対応する供給電圧レベルを含み、前記電源制御ステップでは、前記電源制御部が、前記制御内容が示す供給電圧レベルの電源を前記複数の機能ブロック及び前記ＣＰＵに供給するよう制御する。

上記電源供給制御方法では、前記電源制御部が記憶する前記制御内容は、前記複数の機能ブロック及び前記ＣＰＵの各々に対応する基板バイアス電圧レベルを含み、前記電源制御ステップでは、前記電源制御部が、前記制御内容が示す基板バイアス電圧レベルの基板バイアス電圧を前記複数の機能ブロック及び前記ＣＰＵに供給するよう制御する。

本発明に係る半導体集積回路及びその電源供給制御方法によれば、動作モード時のＣＰＵドメインの消費電力を低減することができる。また、電源遮断状態からの復帰を高速に行えるため、この半導体集積回路を搭載する機器においてレスポンスの向上を実現することが可能となる。

本発明に係る半導体集積回路及びその電源供給制御方法の実施の形態について、図面を参照しながら説明する。以下説明する実施形態の半導体集積回路は、低消費電力が要求される携帯電話機等の機器が備えるシステムＬＳＩに適用される。

［第１の実施形態］
図１は、第１の実施形態の半導体集積回路を示すブロック図である。第１の実施形態の半導体集積回路は、特定の機能を有するマクロブロック（機能ブロック）１，２，３と、ＣＰＵ４と、機能ブロック１，２，３からの割込みを制御する機能、並びに機能ブロック１，２，３及びＣＰＵ４への電源供給を制御する機能を有する割込み電源制御部５と、電源遮断時の貫通電流を防止する電源遮断対策素子８１，８２とを有する。

機能ブロック１，２，３及びＣＰＵ４には、それぞれ個別の電源スイッチ１２，２２，３２，４２を介して電源が供給される。一方、割込み電源制御部５には常時電源が供給される。割込み電源制御部５には、機能ブロック１，２，３からの割込み１１，２１，３１、ＣＰＵ４からの電源制御命令４１、及び外部端子６，７からの入力（割込み）６１，７１を伝達する信号線が接続されている。ＣＰＵ４には、割込み電源制御部５からの割込み５１を伝達する信号線が接続されている。

割込み電源制御部５は、内部に記録媒体を有し、この記録媒体には割込み電源制御テーブル５０が記録されている。図２は、第１の実施形態における割込み電源制御テーブルを示す図である。図２に示す割込み電源制御テーブル５０には、割込み１１，２１，３１，６１，７１及び電源制御命令４１毎に、機能ブロック１，２，３及びＣＰＵ４の電源スイッチ１２，２２，３２，４２のＯＮ／ＯＦＦ制御内容、及び次に起動するブロックの情報が格納されている。割込み電源制御テーブル５０の内容は、ＣＰＵ４を介して書き換え可能（プログラマブル）である。

割込み電源制御部５は、機能ブロック１，２，３からの割込み１１，２１若しくは３１又はＣＰＵ４からの電源制御命令４１を受けると、割込み電源制御テーブル５０の内容に従って、電源スイッチ１２，２２，３２，４２に対してＯＮ／ＯＦＦ制御信号５０１，５０２，５０３，５０４を出力し、次に動作するブロックを起動する。

電源遮断対策素子８１，８２は、機能ブロック間を伝播する信号間に挿入される。電源が遮断される機能ブロックから出力される信号が中間電位になると、それを受ける機能ブロックに貫通電流が流れる。このため、割込み電源制御部５は、電源モードに応じて、電源遮断対策素子８１，８２に制御信号５８１，５８２を出力し、電源遮断ブロックから電源供給ブロックへ伝播する信号を強制的にロー（Ｌ）レベルに固定する。

電源投入時には、割込み電源制御部５だけに電源が供給されており、電源スイッチ１２，２２，３２，４２は全てＯＦＦになるように制御される。このとき、システムはスタンバイ状態にある。

割込み電源制御部５は、外部端子６から割込み６１が入力されると、割込み電源制御テーブル５０の割込み６１の行の内容を参照する。割込み６１の行では、ＣＰＵ４の電源がＯＮ、機能ブロック１の電源がＯＮ、機能ブロック２の電源がＯＮ、機能ブロック３の電源がＯＦＦとなっている。したがって、割込み電源制御部５は、電源スイッチ１２，２２，４２にハイ（Ｈ）レベルの信号を出力し、機能ブロック１，２及びＣＰＵ４の電源をＯＮにする。一方、電源スイッチ３２には、ロー（Ｌ）レベルの信号の出力が維持されるので、機能ブロック３の電源はＯＦＦのままである。そして、次に動作させるブロックがＣＰＵ４であるため、ＣＰＵ４のリセットを解除して、ＣＰＵ４を起動させる。

前述したように、割込み電源制御テーブル５０の内容は、ＣＰＵ４を介して書き換え可能であるので、ＣＰＵ４を起動した後、実行させたいアプリケーションに応じて、割込み電源制御テーブル５０の内容を書き換えることが可能である。

図３は、第１の実施形態における割込み電源制御部５の動作手順（電源供給制御方法）を示すフローチャートである。この動作は所定のタイミング毎に繰り返し実行される。まず、割込み電源制御部５は、機能ブロック１，２，３からの割込み１１，２１，３１及びＣＰＵ４からの電源制御命令４１を監視しており、割込み又は命令の有無を判別する（ステップＳ１）。割込み又は命令があると、割込み電源制御部５は、割込み電源制御テーブル５０を参照し（ステップＳ２）、割込み電源制御テーブル５０の内容に従って、電源制御を行う（ステップＳ３）。この電源制御では、前述した電源スイッチ１２，２２，３２，４２のＯＮ／ＯＦＦ制御、及び電源遮断対策素子８１，８２への制御信号５８１，５８２の出力が行われる。この電源制御によって必要なブロックに電源が供給されると、割込み電源制御部５は、割込み電源制御テーブル５０の次に起動するブロックの図２に示す欄５０ｂの内容に従って、該当するブロックを起動させる（ステップＳ４）。この後、割込み電源制御部５は本動作を終了する。一方、ステップＳ１で割込み又は命令がない場合、割込み電源制御部５はそのまま本動作を終了する。

動作モード時にＣＰＵ４の電源遮断を行う例として、ＣＰＵ４の処理を必要としないアプリケーションを示す。例えば、機能ブロック１がＤＭＡ機能を有し、機能ブロック２がオーディオデコード機能を有しており、機能ブロック１が外部メモリから機能ブロック２へ音楽データを転送し、機能ブロック２が音楽データを再生する場合を示す。

この場合、ＣＰＵ４は、割込み電源制御テーブル５０の命令４１の行に、ＣＰＵ４の電源をＯＦＦ、機能ブロック１，２の電源をＯＮ、機能ブロック３の電源をＯＦＦ、次に起動するブロックを機能ブロック１と書き込み、電源制御命令４１を発行する。割込み電源制御部５は、割込み電源制御テーブル５０の内容に従って、電源スイッチ１２，２２への信号をハイ（Ｈ）レベルに維持し、電源スイッチ３２，４２にロー（Ｌ）レベルの信号を出力する。さらに、割込み電源制御部５は、この電源制御後、機能ブロック１を起動させる。

機能ブロック１が起動すると、ＤＭＡ転送が開始され、音楽が再生されるようになる。再生終了後、ＣＰＵ４を起動させたい場合、予め割込み電源制御テーブル５０の割込み１１の行に、ＣＰＵ４の電源をＯＮ、次に起動するブロックをＣＰＵ４と記述しておく。これにより、音楽再生後、機能ブロック１からの転送完了を示す割込み１１により、ＣＰＵ４の電源がＯＮされ、リセットが解除され、ＣＰＵ４が起動する。

また、実行させるアプリケーションがなく、スタンバイ状態に遷移させたい場合、ＣＰＵ４は、割込み電源制御テーブル５０の命令４１の行にＣＰＵ４及び機能ブロック１，２，３の電源がＯＦＦであると記述した電源制御命令４１を発行する。この場合、次に起動するブロックの図２に示す欄５０ｂに書き込まれる内容は“ドントケア”となる。割込み電源制御部５は、割込み電源制御テーブル５０の内容に従って、電源スイッチ１２，２２，３２，４２にロー（Ｌ）レベルの信号を出力する。これにより、システムはスタンバイ状態となる。

以上説明したように、第１の実施形態の半導体集積回路及びその電源供給制御方法によれば、ＣＰＵ４の処理を必要としない動作モード時のＣＰＵ４の電源をＯＦＦに設定することができる。したがって、ＣＰＵドメインの消費電力を削減でき、システム全体の消費電力を低減することができる。

［第２の実施形態］
図４は、第２の実施形態の半導体集積回路を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号を付すことによりその説明を省略する。なお、説明を分かり易くするために、図４には、第２の実施形態における要部の構成だけが示されている。第２の実施形態では、割込み電源制御部５にタイマ５２が内蔵されている。タイマ５２は、半導体プロセス毎に異なる電源安定待ち時間を計時し、ＣＰＵ４を介してその設定時間が書き換え可能（プログラマブル）である。

第２の実施形態では、外部端子６からの割込み６１により機能ブロック１を起動する場合を示す。割込み電源制御部５は、外部端子６からの割込み６１を受けると、割込み電源制御テーブル５０を参照し、機能ブロック１の電源スイッチ１２を制御する信号５０１をハイ（Ｈ）レベルに設定する。これと同時に、割込み電源制御部５は、内蔵するタイマ５２のカウントを開始する。カウント値がタイマ５２の設定時間を越えてタイマ５２がオーバーフローすると、割込み電源制御部５は、割込み電源制御テーブル５０の次に起動するブロックの図２に示す欄５０ｂを参照し、該当するブロックを起動する。

第２の実施形態の半導体集積回路によれば、電源制御を行って電源が安定した後、次に起動する機能ブロックを確実に動作させることができる。

［第３の実施形態］
図５は、第３の実施形態の半導体集積回路を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号を付すことによりその説明を省略する。なお、説明を分かり易くするために、図５には、第３の実施形態における要部の構成だけが示されている。第３の実施形態では、機能ブロック２がＤＭＡＣ（ＤＭＡコントローラ）である場合を示す。機能ブロック２は、そのＤＭＡ転送の閾値がＣＰＵ４から設定可能に設計されており、ＤＭＡ転送量が設定された閾値を越えた場合又は転送残量が設定された閾値を下回った場合、仮割込み２１０を発生させる機能を有する。

割込み電源制御部５は、仮割込み２１０を受けると、割込み電源制御テーブル５０を参照し、機能ブロック１の電源スイッチ１２を制御する信号５０１をハイ（Ｈ）レベルに設定する。この後、機能ブロック２は、全転送が完了した場合、本割込み２１を発生させる。割込み電源制御部５は、本割込み２１を受けると、割込み電源制御テーブル５０を参照し、機能ブロック１を起動する信号５１１をハイ（Ｈ）レベルに設定し、機能ブロック１を起動する。

図６は、第３の実施形態における割込み電源制御部５の動作手順（電源供給制御方法）を示すフローチャートである。この動作は所定のタイミング毎に繰り返し実行される。まず、割込み電源制御部５は、機能ブロック２からの仮割込み２１０を監視しており、仮割込みの有無を判別する（ステップＳ１１）。仮割込み２１０があると、割込み電源制御部５は、割込み電源制御テーブル５０を参照し（ステップＳ１２）、割込み電源制御テーブル５０の内容に従って、電源制御を行う（ステップＳ１３）。この電源制御では、前述した電源スイッチ１２，２２，３２，４２のＯＮ／ＯＦＦ制御、及び電源遮断対策素子８１，８２への制御信号５８１，５８２の出力が行われる。この電源制御によって必要なブロックに電源が供給されると、割込み電源制御部５は、本割込み２１を監視しており、本割込み２１があるまで待つ（ステップＳ１４）。本割込み２１があると、割込み電源制御部５は、割込み電源制御テーブル５０の次に起動するブロックの図２に示す欄５０ｂの内容に従って、該当するブロックを起動させる（ステップＳ１５）。この後、割込み電源制御部５は本動作を終了する。一方、ステップＳ１１で仮割込みがない場合、割込み電源制御部５はそのまま本動作を終了する。

第３の実施形態の半導体集積回路によれば、仮割込み２１０の発生から本割込み２１の発生までの間に、機能ブロック１の電源を安定させることができる。したがって、本割込みの発生直後から、機能ブロック１の動作を開始させることができ、タイムラグの発生がなくなる。

なお、機能ブロックの電源を安定させる別の方法として、機能ブロック２にタイマを内蔵させることが挙げられる。この場合、機能ブロック２に内蔵されたタイマの設定値は、ＣＰＵ４によって設定可能である。そして、機能ブロック２の起動と同時にタイマを起動し、タイマの計測時間が設定値に達した場合、機能ブロック２から仮割込みを発生させる。機能ブロック２が本来の動作を完了した後、機能ブロック２から本割込みを発生させる。

［第４の実施形態］
図７は、第４の実施形態の半導体集積回路を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号を付すことによりその説明を省略する。なお、説明を分かり易くするために、図７には、第４の実施形態における要部の構成だけが示されている。第４の実施形態では、割込み電源制御部５はタイマ５３を内蔵する。割込み電源制御部５は、機能ブロック３からの仮割込み３１０を受けると、タイマ５３のカウント（計時）を開始する。そして、カウント値がタイマ５３の設定値に達しても機能ブロック３からの本割込み３１がない場合、ＣＰＵ４の電源スイッチ４２を制御する信号５０４をハイ（Ｈ）レベルに設定し、ＣＰＵ４を起動する。

この後、割込み電源制御部５は、ＣＰＵ４に割込み５１を発行する。ＣＰＵ４は、割込み５１を受けると、これに対する異常処理を行い、電源制御命令４１を割込み電源制御部５に出力する。これにより、割込み電源制御部５は、割込み電源制御テーブル５０の内容に従って、電源スイッチ１２，２２，３２，４２にロー（Ｌ）レベルの信号を出力する。そして、システムはスタンバイ状態となる。

第４の実施形態の半導体集積回路によれば、仮割込みを受けたにもかかわらず本割込みが来ないという異常ケースに対し、フェイルセーフ機能を実現することができる。

［第５の実施形態］
図８は、第５の実施形態の半導体集積回路を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号を付すことによりその説明を省略する。なお、説明を分かり易くするために、図８には、第５の実施形態における要部の構成だけが示されている。第５の実施形態では、割込み電源制御部５には、機能ブロック１を初期化するためのデータ格納領域としてＳＲＡＭ５４が実装されている。また、割込み電源制御部５には、ＳＲＡＭ５４から機能ブロック１へ初期化データを転送する転送機能だけを有する簡易ＤＭＡＣ（ＤＭＡコントローラ）５５が実装されている。

第５の実施形態では、外部端子６からの割込み６１により機能ブロック１を初期化して起動する場合を示す。割込み電源制御部５は、外部端子６からの割込み６１が発生すると、割込み電源制御テーブル５０を参照し、機能ブロック１の電源スイッチ１２を制御するための信号５０１をハイ（Ｈ）レベルに設定する。そして、割込み電源制御部５は、内蔵の簡易ＤＭＡＣ５５を起動し、ＳＲＡＭ５４に保持されている機能ブロック１の初期化データを機能ブロック１に転送する。初期化データの転送完了後、割込み電源制御部５は、機能ブロック１を起動するための信号５１１をハイ（Ｈ）レベルに設定し、機能ブロック１を起動する。

図９は、第５の実施形態における割込み電源制御部５の動作手順（電源供給制御方法）を示すフローチャートである。この動作は所定のタイミング毎に繰り返し実行される。まず、割込み電源制御部５は、外部端子６からの割込み６１を監視しており、割込みの有無を判別する（ステップＳ２１）。割込みがあると、割込み電源制御部５は、割込み電源制御テーブル５０を参照し（ステップＳ２２）、割込み電源制御テーブル５０の内容に従って、電源制御を行う（ステップＳ２３）。この電源制御によって必要なブロックである機能ブロック１に電源が供給されると、割込み電源制御部５は、簡易ＤＭＡＣ５５を起動し、ＳＲＡＭ５４に保持されている初期化データを機能ブロック１に転送する（ステップＳ２４）。割込み電源制御テーブル５０の次に起動するブロックの欄５０ｂに記述されている機能ブロック１を起動させる（ステップＳ２５）。この後、割込み電源制御部５は本動作を終了する。一方、ステップＳ２１で割込みがない場合、割込み電源制御部５はそのまま本動作を終了する。

第５の実施形態の半導体集積回路によれば、ＣＰＵ４による制御を介在させることなく、割込み電源制御部５は、電源ＯＦＦから電源ＯＮの状態に変更された機能ブロック１の初期設定を行うことができる。したがって、機能ブロックを初期化するためだけにＣＰＵを起動させる必要がない。その結果、無駄な電力消費を無くすことができる。

［第６の実施形態］
第６の実施形態では、半導体集積回路の電源供給制御方法として、低速動作又は内部状態の保持だけを行う場合、動作下限電圧を供給して消費電力を抑える場合を示す。

図１０は、第６の実施形態の半導体集積回路を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号を付すことによりその説明を省略する。第６の実施形態の半導体集積回路では、各ブロックに電源を供給する外部の電源ＩＣ９１には、レギュレータが搭載されている。電源ＩＣ９１は、割込み電源制御部５からの制御信号に従って、機能ブロック１，２，３及びＣＰＵ４にそれぞれ供給される電源電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４を自在に調整することができる。

図１１は、第６の実施形態における割込み電源制御テーブルを示す図である。図１１に示す割込み電源制御テーブル５０には、電源ＯＮに制御されている場合、通常動作電圧は１．２Ｖ、動作下限電圧は０．９Ｖであることが示されている。通常動作時、電源ＯＮに制御されている場合、電源ＩＣ９１から供給される電圧は１．２Ｖである。この状態で割込み２１が発生した場合を想定する。

割込み電源制御部５は、図１１に示す割込み電源制御テーブル５０内の割込み２１の行を参照する。図１１に示す割込み２１の行には、ＣＰＵ４の電圧レベルが１．２Ｖであり、機能ブロック１、２が電源ＯＦＦであり、機能ブロック３の電圧レベルが０．９Ｖであることが記述されている。

割込み電源制御部５は、機能ブロック３への供給電圧が動作下限電圧となるように、電源ＩＣ９１にレベル変換要求８５を出力する。電源ＩＣ９１は、このレベル変換要求８５を受けると、機能ブロック３への供給電圧Ｖ３を１．２Ｖから０．９Ｖに降圧する。この後、割込み電源制御部５は、割込み電源制御テーブル５０内の次に起動するブロック欄５０ｂの内容に従って、ＣＰＵ４を起動する。

このように、第６の実施形態の半導体集積回路によれば、低速動作もしくは内部状態の保持だけを行う場合、機能ブロックに動作下限電圧を供給することで、消費電力を抑えることができる。

［第７の実施形態］
第７の実施形態では、半導体集積回路への電源供給方法として、閾値電圧制御を行う場合を示す。一般に、半導体集積回路を高速動作させる場合、閾値電圧を下げ、ＭＯＳトランジスタのスイッチング動作を高速化させる。一方、低速動作もしくは内部状態の保持だけを行う場合、閾値電圧を上げて、リーク電流を抑制する。

第７の実施形態における半導体集積回路では、第１の実施形態と同一の構成要素については同一の符号を付すことによりその説明を省略する。半導体集積回路の各ブロックには、第６の実施形態と同様、電源ＩＣ９１から電源が供給される。即ち、各ブロックには、電源ＩＣ９１から電源電圧Ｖ１〜Ｖ４及び基準バイアス電圧（図示せず）が供給される。

図１２は、第７の実施形態における割込み電源制御テーブルを示す図である。本実施形態では、ＮチャネルＭＯＳトランジスタの基板バイアス電圧に接地電圧レベルを供給する制御を「ゼロバイアス制御」といい、その電圧レベルを「ＺＢＢ（ＺｅｒｏＢｏｄｙＢｉａｓ）」と表現する。また、ＮチャネルＭＯＳトランジスタの基板バイアス電圧に接地電圧レベル以下の電圧（例えば、−１．４Ｖ等）を供給する制御を「バックバイアス制御」といい、その電圧レベルを「ＢＢＢ（ＢａｃｋＢｏｄｙＢｉａｓ）」と表現する。

通常動作時、外部の電源ＩＣ９１から供給される電源電圧は１．２Ｖであり、基板バイアス電圧はＺＢＢ、つまり０Ｖである。この状態で、割込み２１が発生した場合を想定する。

割込み電源制御部５は、図１２に示す割込み電源制御テーブル５０内の割込み２１の行を参照する。図１２に示す割込み２１の行には、ＣＰＵ４の電源電圧レベルが１．２Ｖかつ基板バイアス電圧がＺＢＢであり、機能ブロック１、２の電源がＯＦＦかつ基板バイアス電圧がＢＢＢであり、機能ブロック３の電源電圧レベルが０．９Ｖかつ基板バイアス電圧がＺＢＢであると記述されている。

割込み電源制御部５は、ＣＰＵ４及び機能ブロック３への基板バイアス電圧が割込み２１の行に記述された電圧になるように、電源ＩＣ９１にレベル変換要求を出力する。電源ＩＣ９１は、レベル変換要求を受けると、ＣＰＵ４及び機能ブロック３に供給される基板バイアス電圧をＺＢＢに設定し、機能ブロック１、２に供給される基板バイアス電圧をＢＢＢに設定する。この後、割込み電源制御部５は、割込み電源制御テーブル５０内の次に起動するブロック欄５０ｂの内容に従って、ＣＰＵ４を起動する。

第７の実施形態の半導体集積回路によれば、低速動作又は内部状態の保持だけを行う場合、閾値電圧を上げてリーク電流を抑制することで、消費電力を抑えることができる。

本発明は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、又は本実施形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。

例えば、半導体集積回路に電源を供給する場合、バッテリの出力電圧を、外部の電源ＩＣに内蔵されたレギュレータでレベル変換を行ってから供給する方法が一般的である。このＯＮ／ＯＦＦを行う制御スイッチは、外部の電源ＩＣに内蔵されても良いし、半導体集積回路自体に内蔵されても良い。また、半導体集積回路への基板バイアス電圧を供給する場合も、バッテリの出力電圧を、外部に設けた電源ＩＣに内蔵されたレギュレータでレベル変換してから供給する方法が一般的である。基板バイアス電圧の制御スイッチは、外部の電源ＩＣに内蔵されても良いし、半導体集積回路自体に内蔵されても良い。さらに、上記実施形態では、割込み電源制御テーブル５０の次に起動するブロックの図２、図１１及び図１２に示す欄５０ｂには、１つのブロックだけが記述されているが、複数のブロックが記述され、同時に２つ以上のブロックが起動されるようにしても良い。

本発明は、機能ブロック毎に電源ドメインを分割し、実行するアプリケーションに応じて、各機能ブロックへの電源供給／遮断を制御することで、低消費電力化を実現するシステムＬＳＩ等に有用である。特に、低消費電力が必要とされる携帯電話機等の機器向けに有用である。

第１の実施形態の半導体集積回路の構成を示すブロック図 第１の実施形態における割込み電源制御テーブルの内容を示す図 第１の実施形態における割込み電源制御部の動作手順（電源供給制御方法）を示すフローチャート 第２の実施形態の半導体集積回路の要部の構成を示すブロック図 第３の実施形態の半導体集積回路の要部の構成を示すブロック図 第３の実施形態における割込み電源制御部の動作手順（電源供給制御方法）を示すフローチャート 第４の実施形態の半導体集積回路の要部の構成を示すブロック図 第５の実施形態の半導体集積回路の要部の構成を示すブロック図 第５の実施形態における割込み電源制御部の動作手順（電源供給制御方法）を示すフローチャート 第６の実施形態の半導体集積回路の構成を示すブロック図 第６の実施形態における割込み電源制御テーブルを示す図 第７の実施形態における割込み電源制御テーブルを示す図

符号の説明

１，２，３ 機能ブロック
４ ＣＰＵ
５ 割込み電源制御部
１２，２２，３２，４２ 電源スイッチ
５０ 割込み電源制御テーブル
５２，５３ タイマ
８１，８２ 電源遮断対策素子

Claims (18)

1. 複数の機能ブロックと、
   ＣＰＵと、
   常時、電源が供給され、前記複数の機能ブロック及び前記ＣＰＵへの電源供給を制御する電源制御部と、
   前記電源制御部によって制御され、前記複数の機能ブロック及び前記ＣＰＵの各々に対する電源の供給及び遮断を切り替える複数のスイッチ部と、を備え、
   前記電源制御部は、前記複数の機能ブロックのいずれかからの割込み又は前記ＣＰＵからの命令の各々に対応する制御内容を記憶し、前記制御内容に応じて、前記複数のスイッチ部の各々を制御して前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つを起動することを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記複数の機能ブロックに含まれる一機能ブロックから他の機能ブロックに入力される信号を可変する電源遮断対策部を備え、
   前記電源制御部は、電源が遮断される機能ブロックから電源が供給される機能ブロックに伝播する信号を強制的にローレベルに固定するよう前記電源遮断対策部を制御することを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路であって、
   前記電源制御部は、前記複数のスイッチ部を切り替えて所定時間経過後に、前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つを起動することを特徴とする半導体集積回路。
4. 請求項１に記載の半導体集積回路であって、
   前記複数の機能ブロックのいずれかからの割込みは、本割込み及び当該本割込みに先行して発行される仮割込みを含み、
   前記電源制御部は、前記仮割込みに応じて、次に起動する前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つに対する電源供給を開始することを特徴とする半導体集積回路。
5. 請求項４に記載の半導体集積回路であって、
   前記電源制御部は、
   前記仮割込みに応じて計時を開始するタイマ部を有し、
   前記タイマ部の計時時間が所定時間を経過しても前記本割込みがない場合、前記ＣＰＵを起動することを特徴とする半導体集積回路。
6. 請求項１に記載の半導体集積回路であって、
   前記電源制御部は、
   前記機能ブロックを初期化するための初期化データを格納する格納部と、
   次に起動する機能ブロックに前記初期化データを転送する転送部と、を有し、
   前記電源供給制御後に、前記起動した機能ブロックを初期化することを特徴とする半導体集積回路。
7. 請求項１に記載の半導体集積回路であって、
   前記電源制御部が記憶する前記制御内容は、前記複数の機能ブロック及び前記ＣＰＵの各々に対応する供給電圧レベルを含み、
   前記電源制御部は、前記制御内容が示す供給電圧レベルの電源を前記複数の機能ブロック及び前記ＣＰＵに供給するよう制御することを特徴とする半導体集積回路。
8. 請求項１に記載の半導体集積回路であって、
   前記電源制御部が記憶する前記制御内容は、前記複数の機能ブロック及び前記ＣＰＵの各々に対応する基板バイアス電圧レベルを含み、
   前記電源制御部は、前記制御内容が示す基板バイアス電圧レベルの基板バイアス電圧を前記複数の機能ブロック及び前記ＣＰＵに供給するよう制御することを特徴とする半導体集積回路。
9. 請求項１に記載の半導体集積回路であって、
   前記電源制御部が記憶する前記制御内容は、前記ＣＰＵを介して書き換え可能であることを特徴とする半導体集積回路。
10. 請求項１〜９のいずれか一項に記載の半導体集積回路であって、
    前記複数の機能ブロック及び前記複数のスイッチ部がワンチップで形成されたことを特徴とする半導体集積回路。
11. 複数の機能ブロックと、ＣＰＵと、常時、電源が供給され、前記複数の機能ブロック及び前記ＣＰＵへの電源供給を制御する電源制御部と、前記電源制御部によって制御され、前記複数の機能ブロック及び前記ＣＰＵの各々に対する電源の供給及び遮断を切り替える複数のスイッチ部と、を備えた半導体集積回路の電源供給制御方法であって、
    前記電源制御部が前記複数の機能ブロックのいずれかからの割込み又は前記ＣＰＵからの命令を受信し、記憶する受信ステップと、
    前記電源制御部が、前記記憶した前記割込み又は前記命令のそれぞれの制御内容に応じて、前記複数のスイッチ部の各々を制御する電源制御ステップと、
    前記制御内容に基づいて、前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つを起動する起動ステップと、を有することを特徴とする半導体集積回路の電源供給制御方法。
12. 請求項１１に記載の半導体集積回路の電源供給制御方法であって、
    前記電源制御部が、前記複数の機能ブロックに含まれる一機能ブロックから他方の機能ブロックに入力される信号を可変する電源遮断対策部を駆動し、電源が遮断される機能ブロックから電源が供給される機能ブロックに伝播する信号を強制的にローレベルに固定する電源遮断対策ステップを有することを特徴とする半導体集積回路の電源供給制御方法。
13. 請求項１１に記載の半導体集積回路の電源供給制御方法であって、
    前記起動ステップでは、前記電源制御部が、前記電源制御ステップで前記複数のスイッチ部を切り替えて所定時間経過後に、前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つを起動することを特徴とする半導体集積回路の電源供給制御方法。
14. 請求項１１に記載の半導体集積回路の電源供給制御方法であって、
    前記複数の機能ブロックのいずれかからの割込みが、本割込み及び当該本割込みに先行して発行される仮割込みを含み、
    前記電源制御ステップでは、前記電源制御部が、前記仮割込みに応じて、次に起動する前記複数の機能ブロック及び前記ＣＰＵの少なくとも１つに対する電源供給を開始することを特徴とする半導体集積回路の電源供給制御方法。
15. 請求項１４に記載の半導体集積回路の電源供給制御方法であって、
    前記起動ステップでは、前記電源制御部が、前記仮割込みに応じて計時を開始するタイマ部の計時時間が所定時間を経過しても前記本割込みがない場合、前記ＣＰＵを起動することを特徴とする半導体集積回路の電源供給制御方法。
16. 請求項１１に記載の半導体集積回路の電源供給制御方法であって、
    前記電源制御ステップは、
    前記電源制御部が、前記電源供給制御後に、次に起動する機能ブロックを初期化するための初期化データを転送し、前記起動した機能ブロックを初期化する初期化データ転送ステップを有することを特徴とする半導体集積回路の電源供給制御方法。
17. 請求項１１に記載の半導体集積回路の電源供給制御方法であって、
    前記電源制御部が記憶する前記制御内容は、前記複数の機能ブロック及び前記ＣＰＵの各々に対応する供給電圧レベルを含み、
    前記電源制御ステップでは、前記電源制御部が、前記制御内容が示す供給電圧レベルの電源を前記複数の機能ブロック及び前記ＣＰＵに供給するよう制御することを特徴とする半導体集積回路の電源供給制御方法。
18. 請求項１１に記載の半導体集積回路の電源供給制御方法であって、
    前記電源制御部が記憶する前記制御内容は、前記複数の機能ブロック及び前記ＣＰＵの各々に対応する基板バイアス電圧レベルを含み、
    前記電源制御ステップでは、前記電源制御部が、前記制御内容が示す基板バイアス電圧レベルの基板バイアス電圧を前記複数の機能ブロック及び前記ＣＰＵに供給するよう制御することを特徴とする半導体集積回路の電源供給制御方法。

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