JP2004140503A

JP2004140503A - 電子機器と電力供給方法

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Publication number: JP2004140503A
Application number: JP2002301813A
Authority: JP
Inventors: Michihiro Ueda; 上田　倫大; Hiroyuki Koba; 木場　裕之; Satoshi Akui; 阿久井　聡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-10-16
Filing date: 2002-10-16
Publication date: 2004-05-13
Anticipated expiration: 2022-10-16
Also published as: EP1411616A2; US7131018B2; EP1411616B1; US20040076062A1; JP3724472B2; EP1411616A3

Abstract

【課題】バッテリ電源で駆動される電子機器において、スタンバイ状態の消費電力を低減する。
【解決手段】システムＬＳＩ２には、スタンバイ制御回路２１とＣＰＵを含むメイン回路２２とｅＤＲＡＭ２３とが含まれる。各回路ブロックは、独立した電源ラインＬ２１，Ｌ２２およびＬ２３を介して電源の供給を受ける。スタンバイ制御回路２１は、常時電源が供給され、メイン回路２２は、スタンバイ時に電源がＯＦＦされる。ｅＤＲＡＭ２３を使用する場合にのみ、ｅＤＲＡＭ２３に電源が供給される。各回路ブロックに対する電源供給の制御は、スタンバイ制御回路２１および電源制御回路３が行う。ＣＰＵが処理するタスクがなくなると、通常動作状態からスタンバイ状態に入る。操作部７から操作入力が発生したり、外部入力８に入力が発生すると、スタンバイ制御回路２１がウェイクアップに必要な処理を行い、メイン回路２２に対して電源が供給される。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、例えばバッテリ電源で駆動される電子機器と電力供給方法、特に、消費電力の低減のための構成および方法に関する。
【０００２】
【従来の技術】
携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔｓ）、可搬型コンピュータ等の携帯機器は、バッテリを電源としているのが普通である。バッテリ駆動型システムは、システムＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：大規模集積回路）、バッテリ、電源制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：集積回路）等で構成される。システムＬＳＩとは、ＣＰＵ、メモリ、各種周辺機能ブロックを１つのチップに集積化したＬＳＩである。最近では、携帯機器の機能として通話機能のみならず、マルチメディアの通信および処理機能等も備えられ、システムＬＳＩの微細化が進んでいる。例えば０．３μｍ以下の微細化がされるようになっている。
【０００３】
携帯電話等のバッテリ駆動型の可搬型電子機器では、消費電力が待ち受け時間の長さを規定するので、消費電力の低減が重要である。例えば下記の特許文献１には、システムＬＳＩを常時電源ＯＮしたまま、クロックの供給を停止し、スタンバイ状態にしてスタンバイ時の消費電力を低減する方法が開示されている。
【０００４】
【特許文献１】
特開２００２−１７０９３３号公報
【０００５】
【発明が解決しようとする課題】
特許文献１に記載の方法は、システムＬＳＩに対して常時電源がＯＮしているので、システムＬＳＩ例えばＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）ＬＳＩのトランジスタのサブスレッショルドリーク電流がながれ、スタンバイ時の消費電力が多くなる問題があった。サブスレッショルドリーク電流は、ＭＯＳトランジスタが非動作時でも高電源電圧から低電源電圧に向かって流れる電流である。
【０００６】
ＭＯＳＬＳＩでは、サブスレッショルドリーク電流を減少させる対策として、一般的にはトランジスタのしきい値電圧を上げることがなされている。しきい値電圧を上げることは、プロセスチューニングや、基板電位を与えるといった方法でなしうる。しかしながら、通常動作状態を考えた場合、トランジスタのしきい値電圧を上げることは、デバイスの速度を低下させることにつながり、動作速度が高速なアプリケーションには向いていない問題がある。
【０００７】
サブスレッショルドリーク電流を抑制する他の方法としては、電源電圧を低下させることである。この方法も、高速化という意味では、不向きであり、しかも、完全に電流を遮断することは不可能である。従って、ＬＳＩのパフォーマンスの代表的な指標である、動作速度と消費電力は常に相反する要素であり、双方の性能を向上させることは非常に困難な課題となっている。
【０００８】
さらに、電源制御ＩＣとシステムＬＳＩとが別々の構成とされ、電源制御ＩＣにおいて電源と電源のＯＮ／ＯＦＦのコントロール信号を形成し、電源制御ＩＣからシステムＬＳＩに対して電源と電源のＯＮ／ＯＦＦのコントロール信号を供給する構成として、スタンバイ時に電源をＯＦＦするように制御することによってスタンバイ時の消費電力を削減することが考えられる。通常、電源制御ＩＣは、レギュレータ等のアナログＩＣ回路の構成とされているので、コントロール信号を発生するための複雑なディジタル回路を電源制御ＩＣに組み込むことは、新たに電源制御ＩＣを設計する開発工数がかかり、電源制御ＩＣ自体のコストが上がる問題があった。
【０００９】
したがって、この発明の目的は、電源制御ＩＣにスタンバイ時のＬＳＩの電源をＯＦＦとするディジタル回路を組み込むことが不要で、サブスレッショルドリーク電流を防止し、スタンバイ時の消費電力を削減することが可能な電子機器と電力供給方法を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、通常モードとスタンバイモードとを有する第１の回路及び第２の回路を内蔵する半導体集積回路と、半導体集積回路へ電力を供給する電力供給手段とを備えた電子機器であって、
第１の回路に内蔵され、半導体集積回路の動作モードを通常モードあるいはスタンバイモードとするモード制御手段と、
モード制御手段が半導体集積回路の動作モードを通常モードとした場合には、電力供給手段において生成された電力を第１及び第２の回路へ供給し、モード制御手段が半導体集積回路の動作モードをスタンバイモードとした場合には、電力供給手段において生成された電力を第１の回路へ供給すると共に第２の回路へは供給しないこととする電力供給制御手段とを備えたことを特徴とする電子機器である。
【００１１】
請求項８の発明は、通常モードとスタンバイモードとを有する第１の回路及び第２の回路を内蔵した半導体集積回路と電力供給手段とを含む電子機器において、電力供給手段により生成された電力を半導体集積回路へ供給する電力供給方法であって、
半導体集積回路の動作モードが通常モードである場合には、電力供給手段において生成された電力を第１及び第２の回路へ供給し、半導体集積回路の動作モードがスタンバイモードである場合には、電力供給手段において生成された電力を第１の回路へ供給すると共に第２の回路へは供給しないことを特徴とする電力供給方法である。
【００１２】
スタンバイ状態では、集積回路の大きな領域を占めるメイン回路の電源をＯＦＦとするので、スタンバイ状態におけるサブスレッショルドリーク電流を削減でき、スタンバイ状態における消費電力を削減できる。また、アナログ集積回路の構成の電源制御回路に電源のＯＮ／ＯＦＦを制御するためのディジタル回路を組み込む必要がなく、新たに電源制御回路のＩＣを設計することが不要とできる。さらに、スタンバイ状態からウェイクアップする時に、ウェイクアップ要因の情報をスタンバイ制御回路が保持するので、その後メイン回路の電源がＯＮとされた時に、ＣＰＵがウェイクアップ要因を直ちに特定でき、特定されたウェイクアップ要因に対応する処理が可能となる。
【００１３】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照して説明する。図１は、一実施形態の全体の構成を示す。参照符号１は、ＰＤＡ、携帯電話等のバッテリ駆動型システムを全体として示す。参照符号２は、システム１を制御するシステムＬＳＩ（例えばＭＯＳＬＳＩ）を示す。参照符号３は、システムＬＳＩ２に対して電源を供給するレギュレータを有する電源制御回路を示し、参照符号４がバッテリを示す。
【００１４】
システムＬＳＩ２は、スタンバイ制御回路２１とメイン回路２２とｅ（ｅｍｂｅｄｄｅｄ）ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）２３とを有している。システムＬＳＩ２の各回路ブロックは、電源制御回路３から３つの独立した電源ラインＬ２１，Ｌ２２およびＬ２３を介して電源の供給を受けている。
【００１５】
バッテリ４から電源制御回路４に対する電源ラインＬ１１は、スタンバイ制御回路２１に対する電源供給ラインで、ラインＬ１１およびＬ２１の間の電源制御回路３内にレギュレータが接続されている。電源ラインＬ１２は、メイン回路２２に対する電源供給ラインで、ラインＬ１２およびＬ２２の間の電源制御回路３内にレギュレータが接続されている。電源ラインＬ１３は、ｅＤＲＡＭ２３に対する電源供給ラインで、ラインＬ１３およびＬ２３の間の電源制御回路３内にレギュレータが接続されている。さらに、バッテリ４からの電源供給ラインＬ０は、電源制御回路３内の制御回路に対する電源供給ラインである。電源制御回路３内の各レギュレータは、バッテリ４の出力電圧を各回路部分に適合した所定レベルの安定化した電圧を出力する。
【００１６】
スタンバイ制御回路２１は、電源制御回路３から常時電源を供給されるブロックである。メイン回路２２は、スタンバイ時に電源がＯＦＦするブロックである。データバックアップのためにｅＤＲＡＭ２３を使用する場合にのみ、ｅＤＲＡＭ２３に電源が供給される。例えばスタンバイに入る前のプログラムデータをｅＤＲＡＭ２３にバックアップすることができる。スタンバイ時に、ｅＤＲＡＭ２３の電源がＯＦＦとされる場合には、システムＬＳＩ２のスタンバイ制御回路２１に対してのみ電源制御回路３から電源が供給される。
【００１７】
システムＬＳＩ２の各回路ブロックに対する電源供給の制御は、電源制御回路３内のレギュレータ制御回路が発生する制御信号によってなされる。制御信号に応じて電源ラインＬ２２およびＬ２３上に発生する電源がＯＮ／ＯＦＦされる。さらに、ラインＬ４を介して電源ＩＣ制御信号がスタンバイ制御回路２１から電源制御回路３に対して伝送される。
【００１８】
図１において、参照符号５は、システム１に内蔵され、プログラムが記憶されている不揮発性メモリを示し、参照符号６は、表示部としてのＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）を示す。参照符号７は、ユーザが操作するキー等の操作部を示し、参照符号８が外部入力を示す。外部入力８は、複数のＩ／Ｏポートを含んでいる。メイン回路２２には、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が含まれている。
【００１９】
バッテリ駆動型システム１において、プログラム上でＣＰＵが処理するタスクがなくなると、通常動作状態からスタンバイの状態に入る。そして、操作部７から操作入力が発生したり、外部入力８に入力が発生すると、スタンバイ制御回路２１がウェイクアップに必要な処理を行い、メイン回路２２およびデータバックアップ用のｅＤＲＡＭ２３に対して電源を供給するように指示する電源ＩＣ制御信号がラインＬ４を介して電源制御回路３に供給される。そして、メイン回路２２は、ラインＬ２２を通じて電源が供給されると、不揮発性メモリ５からプログラムを読み込み、初期化を実行する。
【００２０】
図２および図３は、上述した図１に示す一実施形態のより詳細な構成を示す。図２および図３の両者が図１のバッテリ駆動型システム１の全体に対応するものである。作図スペースの制約のために、１枚の図面を２分割して図２および図３としたものであり、図２が主としてシステムＬＳＩ２の構成を示し、図３が主として電源制御回路３の構成を示す。実際には、スタンバイ制御回路２１に比してメイン回路２２の回路規模は、はるかに大きいが、メイン回路２２の内で、この発明の特徴と関連する構成部分のみが図２に示されている。
【００２１】
スタンバイ制御回路２１は、クロック発振器１０および２０を有している。クロック発振器１０は、例えば３２ｋＨｚのクロックＣＬＫ１を生成し、クロック発振器２０は、例えば７．６８ＭＨｚのクロックＣＬＫ２を生成する。クロック発振器１０は、スタンバイ時および通常動作時の何れにおいても常に発振し、スタンバイ制御回路２１の周辺回路３０およびシステムＬＳＩ制御回路４０に対してクロックＣＬＫ１を供給する。
【００２２】
クロック発振器２０は、ｅＤＲＡＭ２３にデータをバックアップする必要が無い場合で、且つスタンバイ時に発振を停止する。クロック発振器２０からのクロックＣＬＫ２がシステムＬＳＩ制御回路４０内の分周回路４６を介してｅＤＲＡＭ制御回路４７に供給される。また、クロックＣＬＫ２は、メイン回路２２内のＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）５０に供給される。ＰＬＬ５０は、クロックＣＬＫ２の周波数を高くしたシステムクロックＣＬＫ３を生成する。システムクロックＣＬＫ３がメイン回路２２内の各回路ブロックに供給されると共に、スタンバイ制御回路２１に供給される。
【００２３】
スタンバイ制御回路２１は、大きく２つに分かれており、周辺回路３０およびシステムＬＳＩ制御回路４０から構成される。周辺回路３０のＪＯＧ／ＫＥＹインターフェース３１は、操作部７からの入力信号を処理するインターフェースであり、ＧＰＩＯ（Ｇｅｎｅｒａｌ　Ｐｕｒｐｏｓｅ　Ｉｎｐｕｔ　Ｏｕｔｐｕｔ）３２は、外部入力８からの入力データを処理するインターフェースである。また、参照符号３３は、リアルタイムクロック回路である。リアルタイムクロック回路３３は、時計用のものである。参照符号３４は、データバックアップ用のＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）　である。
【００２４】
システムＬＳＩ制御回路４０は、状態制御回路としてのスタンバイウェイクアップ制御回路４１と、クロック制御回路４２と、リセット制御回路４３と、電源制御回路４４と、ＣＰＵバスインターフェース４５と、クロック分周回路４６と、ｅＤＲＡＭ制御回路４７から構成される。スタンバイウェイクアップ制御回路４１と、クロック制御回路４２と、リセット制御回路４３と、電源制御回路４４は、クロック発振器１０から供給されるクロックＣＬＫ１で動作する。ｅＤＲＡＭ制御回路４７は、クロックＣＬＫ２をクロック分周回路４６で分周したクロックで動作する。ＣＰＵバスインタフェース４５は、ＰＬＬ５０から供給されるシステムクロックＣＬＫ３で動作する。スタンバイウェイクアップ制御回路４１は、クロック制御回路４２と、リセット制御回路４３と、電源制御回路４４を制御し、スタンバイ状態、通常動作状態といったシステム１の状態を管理する。
【００２５】
クロック制御回路４２は、スタンバイウェイクアップ制御回路４１からの制御でスタンバイ時にＰＬＬ５０をディセーブルするように制御する。また、クロック制御回路４２は、クロック発振器２０を制御し、スタンバイ時等にｅＤＲＡＭ２３にデータバックアップしない場合には、クロック発振器２０を停止するように制御する。
【００２６】
リセット制御回路４３は、スタンバイウェイクアップ制御回路４１からの制御で、メイン回路２２に電源が供給されたときに、メイン回路２２のリセットを行い、また、バッテリが無くなった状態からバッテリが挿入された時に、メイン回路２２、スタンバイ制御回路２１の周辺回路３０およびシステムＬＳＩ制御回路４０のスタンバイウェイクアップ制御回路４１、電源制御回路４４、クロック制御回路４２、ＣＰＵＩ／Ｆ４５およびｅＤＲＡＭ制御回路４７に対するリセットを行う。
【００２７】
電源制御回路４４は、スタンバイウェイクアップ制御回路４１からの制御で、電源ＩＣ制御信号をラインＬ４に出力する。図３に示すように、電源制御回路３には、レギュレータ制御回路９０が設けられ、ラインＬ４を介して電源ＩＣ制御信号がレギュレータ制御回路９０に供給される。
【００２８】
ＣＰＵバスインターフェース４５は、太線で示すＣＰＵバスを介してメイン回路２２内のＣＰＵ６０と接続されている。ＣＰＵバスインターフェース４５を介してＣＰＵ６０がスタンバイウェイクアップ制御回路４１内のレジスタのリードおよびライトを行うことによって、スタンバイウェイクアップ制御回路４１と、クロック制御回路４２と、リセット制御回路４３と、ｅＤＲＡＭ制御回路４７をＣＰＵ６０が制御できる。ｅＤＲＡＭ制御回路４７は、ｅＤＲＡＭ２３のリフレッシュを制御する。
【００２９】
一例として、スタンバイウェイクアップ制御回路４１内にＣＰＵ６０がリードライト可能なパワーオフレジスタＲ１と、ウェイクアップステータスレジスタＲ２とが設けられている。レジスタＲ１およびＲ２は、所定ビット長のものであり、スタンバイ時においても内容を保持する。パワーオフレジスタＲ１は、スタンバイウェイクアップ制御回路４１に対して電源ＯＦＦコマンドを発行し、スタンバイ状態にセットするためのレジスタである。ウェイクアップステータスレジスタＲ２は、ウェイクアップがどの要因で発生したかの情報を保持するためのレジスタである。すなわち、レジスタＲ２は、スタンバイ状態からウェイクアップした時に、周辺回路３０の回路３１から回路３３の内で、どの回路がウェイクアップ要求を出したかを示すレジスタである。各回路のウェイクアップ要求の有無がレジスタＲ２の複数のビット位置の値（”０”または”１”）によって示される。
【００３０】
メイン回路２２は、ＰＬＬ５０、ＣＰＵ６０、割り込み制御回路７０等から構成される。上述したように、メイン回路２２内には、ＬＣＤ６の制御回路等の他の多くの回路が含まれているが、この発明の特徴と関係が少ないので、それらの回路ブロックの図示と説明を省略する。ＰＬＬ５０は、クロック発振器２０から供給されるクロックＣＬＫ３を逓倍し、システムＬＳＩ２の動作に必要なシステムクロックＣＬＫ３を生成する。システムクロックＣＬＫ３は、ＣＰＵバスのクロックであり、スタンバイ制御回路２１にも供給される。また、クロック制御回路４２の制御により、メイン回路２２の電源がＯＦＦからＯＮする時に、クロック発振器２０の発振が安定した後にＰＬＬ５０がイネーブルされるようになっている。
【００３１】
ＣＰＵ６０は、不揮発性メモリ５に格納されているプログラムを実行し、ＬＣＤ６への表示、操作部７からの入力および外部入力８からの入力の処理を行う。また、ＣＰＵ６０は、割り込み制御回路７０からの割り込みを受付けて割り込み処理を行う。ＣＰＵ６０と接続されたＣＰＵバスには、不揮発性メモリ５、ＬＣＤ６、ｅＤＲＡＭ２３、ＣＰＵバスインターフェース４５、割り込み制御回路７０が接続されている。
【００３２】
また、周辺回路３０のＪＯＧ／ＫＥＹインターフェース３１、ＧＰＩＯ３２、リアルタイムクロック回路３３およびＳＲＡＭ３４がＣＰＵバスと接続されている。周辺回路３０に含まれるこれらの回路のそれぞれは、ＰＬＬ５０によって高い周波数に持ち上げられたシステムクロックＣＬＫ３で動作するバスインタフェース回路と、クロック発振器１０から供給されるクロックＣＬＫ１で内部動作する部分とから構成される。ＣＰＵ６０から各回路のバスインタフェース回路を介して各回路のレジスタのリード、ライトを行うことによって、ＣＰＵ６０がこれらの回路３１〜３４を制御できる。さらに、回路３１〜３３がメイン回路２２の割り込み回路７０に対して割り込み信号を供給し、割り込みを通知することが可能とされている。
【００３３】
また、システムクロックＣＬＫ３が停止した状態においても、スタンバイ制御回路２１が動作可能な構成となっており、スタンバイ時に、インターフェース３１、ＧＰＩＯ３２、リアルタイムクロック回路３３の何れかにおいて、スタンバイ状態からウェイクアップ要因が発生すると、スタンバイウェイクアップ制御回路４１にウェイクアップ要求が通知される。
【００３４】
スタンバイウェイクアップ制御回路４１は、電源制御回路４４を制御し、電源ＩＣ制御信号を電源制御回路３に供給することによって、メイン回路２２に電源を供給する。その後、クロック発振器２０を発振させ、ＰＬＬ５０をイネーブルにしてシステムクロックＣＬＫ３が安定すると、ウェイクアップ要因を割り込み信号として割り込み制御回路７０に通知する。割り込み制御回路７０には、割り込みが発生しているか否かを示すステータスレジスタが設けられている。
【００３５】
図３を参照して、電源制御回路３について説明する。バッテリ４の出力電圧がレギュレータ８０、レギュレータ制御回路９０、レギュレータ１００、レギュレータ１１０に対して供給される。スタンバイ状態および通常動作状態において、レギュレータ８０は、スタンバイ制御回路２１に対してラインＬ２１を通じて電源を供給する。
【００３６】
レギュレータ１１０は、バッテリ４の出力電圧をゲートＧ１およびラインＬ２２を介してメイン回路２２に対して電源を供給する。レギュレータ１００は、バッテリ４の出力電圧をゲートＧ２およびラインＬ２３を介してｅＤＲＡＭ２３に対して電源を供給する。電源制御回路４４からの電源ＩＣ制御信号がレギュレータ制御回路９０に供給され、レギュレータ制御回路９０がゲートＧ１およびＧ２を制御する制御信号を発生する。それによって、電源ＩＣ制御信号に応じてメイン回路２２およびｅＤＲＡＭ２３のそれぞれに対する電源のＯＮ／ＯＦＦが制御される。
【００３７】
この発明の一実施形態において、ＣＰＵ６０によってなされる制御動作について説明する。最初に、図４のフローチャートを参照して、システムＬＳＩ２が通常動作状態からスタンバイ状態に入る動作について説明する。
【００３８】
最初のステップＳＴ１において、割り込み回路７０内のレジスタの内容をリードし、割り込みが発生していないことを確認する。ＣＰＵ６０が現時点で処理すべきタスクがない場合で、且つ割り込みが発生していないことが確認されたら、ステップＳＴ２において、ＣＰＵ６０がスタンバイウェイクアップ制御回路４１内のパワーオフレジスタＲ１をセットすると、スタンバイウェイクアップ制御回路４１に対して電源ＯＦＦコマンドを発行し、スタンバイ状態となる。
【００３９】
電源ＯＦＦコマンドは、ＣＰＵバスおいてＣＰＵバスインターフェース４５を介してスタンバイウェイクアップ制御回路４１に供給される。スタンバイウェイクアップ制御回路４１は、クロック制御回路４２と、電源制御回路４４を制御し、スタンバイ状態に入る。すなわち、クロック制御回路４２によってＰＬＬ５０をディセーブルとし、ｅＤＲＡＭ２３にデータバックアップしない場合には、クロック発振器２０を停止し、電源制御回路４４が電源ＩＣ制御信号をラインＬ４に出力する。電源制御回路３のレギュレータ制御回路９０が電源ＩＣ制御信号を受け取ってゲートＧ１をＯＦＦしてメイン回路２２に対する電源をＯＦＦとし、ｅＤＲＡＭ２３にデータバックアップしない場合には、ゲートＧ２をＯＦＦにしてｅＤＲＡＭ２３に対する電源をＯＦＦとする。
【００４０】
次に図５に示すフローチャートを参照して、スタンバイ状態からウェイクアップし、ウェイクアップ要求を出しているブロックを処理する動作について説明する。
【００４１】
ウェイクアップ要因が発生すると、リセット処理が開始され、ステップＳＴ１１においてシステムが初期化される。この場合、周辺回路３０のＪＯＧ／ＫＥＹインターフェース３１、ＧＰＩＯ３２、リアルタイムクロック回路３３の各回路のウェイクアップ要求の有無がウェイクアップステータスレジスタＲ２の複数のビット位置の値によって示される。ウェイクアップ要求がスタンバイウェイクアップ制御回路４１に供給されることによって、電源制御回路４４が電源ＩＣ制御信号を電源制御回路３内のレギュレータ制御回路９０に供給する。それによって、ゲートＧ１およびＧ２が制御され、メイン回路２２およびｅＤＲＡＭ２３に対する電源がＯＮとされる。
【００４２】
また、メイン回路２２に電源が供給されたときに、リセット制御回路４３によって、メイン回路２２のＣＰＵ６０および割り込み制御回路７０がリセットされる。さらに、クロック発振器２０が停止している場合には、動作が開始され、ＰＬＬ５０がイネーブルとされ、システムクロックＣＬＫ３の生成が開始される。電源の供給とシステムクロックＣＬＫ３の供給が開始されることによって、メイン回路２２のＣＰＵ６０等が動作を開始する。
【００４３】
ステップＳＴ１２において、ＣＰＵ６０がスタンバイウェイクアップ制御回路４１内のウェイクアップレジスタＲ２をリードする。ステップＳＴ１３において、スタンバイ状態からのウェイクアップか否かが判定される。ウェイクアップレジスタＲ２の内容からこの判定が可能である。例えばバッテリ４が無くなった状態からバッテリ４が挿入された時には、ステップＳＴ１３の判定結果が否定とされ、処理がステップＳＴ１４に進む。
【００４４】
ステップＳＴ１４は、バッテリ駆動型システム１が行うメイン処理である。メイン処理の中には、ＪＯＧ／ＫＥＹインターフェース３１を介された入力に対する処理（ＫＥＹ処理）、ＧＰＩＯ３２を介された入力に対する処理（ＧＰＩＯ処理）、リアルタイムクロック回路３３からの入力に対する処理（ＲＴＣ処理）が含まれている。
【００４５】
ステップＳＴ１３において、スタンバイからの起動と判定されると、スタンバイ起動処理がなされる。例えば最初にステップＳＴ１５において、ウェイクアップレジスタＲ２の内容に基づいて起動要因がリアルタイムクロック回路３３からの入力か否かが判定される。例えばスタンバイ状態に入る前に時刻が設定されている場合には、設定時刻になると、ウェイクアップ要求をリアルタイムクロック回路３３が発生する。
【００４６】
ステップＳＴ１５において、起動要因がリアルタイムクロック回路３３からの入力と判定されれば、ステップＳＴ１６において、割り込み制御回路７０内の割り込みイネーブルレジスタに対してライトが行われ、ＣＰＵ６０に対して、ディセーブルとされているＲＴＣ割り込み信号をイネーブルとする。その後、ＣＰＵ６０に割り込みが通知されると、プログラム上で割り込み処理ルーチン（ステップＳＴ１７）が実行される。割り込み処理ルーチンでは、ＲＴＣ割り込みフラグがセットされる。その後、ステップＳＴ１４のメイン処理内のＲＴＣ処理がなされる。
【００４７】
ステップＳＴ１５において、起動要因がリアルタイムクロック回路３３からの入力ではないと判定されると、ステップＳＴ１８において、ウェイクアップレジスタＲ２の内容に基づいてＪＯＧ／ＫＥＹインターフェース３１を介された入力が起動要因か否かが判定される。操作部７において、何らかのキー等の操作が発生すると、ウェイクアップ動作がなされる。
【００４８】
ステップＳ１８において、起動要因がＪＯＧ／ＫＥＹインターフェース３１を介された入力であると判定されると、ステップＳＴ１９において、割り込み制御回路７０内の割り込みイネーブルレジスタに対してライトが行われ、ＣＰＵ６０に対して、ディセーブルとされているＫＥＹ割り込み信号をイネーブルとする。その後、ＣＰＵ６０に割り込みが通知されると、プログラム上で割り込み処理ルーチン（ステップＳＴ１７）が実行される。割り込み処理ルーチンでは、ＫＥＹ割り込みフラグをセットされ、操作されたキーを特定する情報等の必要な情報が生成される。その後、ステップＳＴ１４のメイン処理内のＫＥＹ処理がなされる。
【００４９】
ステップＳＴ１８において、起動要因がＪＯＧ／ＫＥＹインターフェース３１を介された入力ではないと判定されると、ステップＳＴ２０において、ウェイクアップレジスタＲ２の内容に基づいてＧＰＩＯ３２を介された入力が起動要因か否かが判定される。外部入力８としては、複数例えば３２個のＩ／Ｏがある。ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）のケーブルが接続されたり、メモリカード型のＰＨＳ（Ｐｅｒｓｏｎａｌ　Ｈａｎｄｙｐｈｏｎｅ　Ｓｙｓｔｅｍ）カードが挿入されたりすると、ＧＰＩＯ３２を介された入力によってウェイクアップ動作がなされる。
【００５０】
ステップＳ２０において、起動要因がＧＰＩＯ３２を介された入力であると判定されると、ステップＳＴ２１において、割り込み制御回路７０内の割り込みイネーブルレジスタに対してライトが行われ、ＣＰＵ６０に対して、ディセーブルとされているＧＰＩＯ割り込み信号をイネーブルとする。その後、ＣＰＵ６０に割り込み処理が通知されると、プログラム上で割り込み処理ルーチン（ステップＳＴ１７）が実行される。割り込み処理ルーチンでは、ＧＰＩＯ割り込みフラグがセットされ、外部入力を特定する情報等の必要な情報が生成される。その後、ステップＳＴ１４のメイン処理内のＧＰＩＯ処理がなされる。
【００５１】
次に、電源ＯＮ領域と電源ＯＦＦ領域とが同一のＬＳＩ上に混在する場合の問題点とその対策について説明する。図６は、上述したＭＯＳのシステムＬＳＩ２をＩ／Ｏ部（外部デバイスとの信号インターフェース部）２ａおよびコア部（内蔵メモリ、内部ロジック部等）２ｂからなるものと一般化した物理的平面図である。スタンバイ状態において、ＬＳＩ２には、電源ＯＮ領域とそれ以外の電源ＯＦＦ領域とが混在する。上述したように、スタンバイ制御回路２１が電源ＯＮ領域に含まれ、メイン回路２２が電源ＯＦＦ領域に含まれ、ｅＤＲＡＭ２３は、バックアップをするか否かに応じてＯＮ領域またはＯＦＦ領域に含まれる。
【００５２】
このように、システムＬＳＩ２に電源ＯＮ領域と電源ＯＦＦ領域とが混在する場合、電源ＯＦＦ領域から電源ＯＮ領域へ入力される信号に関して、ドライブ側の電源がＯＦＦしてしまう場合、入力電位不定が起こり、それにより、電源ＯＮ領域側の初段ロジック回路部に直流電流が流れてしまう問題が発生する。
【００５３】
この様子を図７に示す。図７において、Ｑ１およびＱ１１がｐチャンネルのＭＯＳ−ＦＥＴを示し、Ｑ２およびＱ１２がｎチャンネルのＭＯＳ−ＦＥＴを示す。正側の電源電圧の端子ｖｄｄに対してＱ１およびＱ１１のソースが接続され、負側の電源電圧（例えば電位０）の端子ｇｎｄに対してＱ２およびＱ１２のソースが接続される。Ｑ１およびＱ２のドレインが互いに接続され、Ｑ１およびＱ２のゲートが互いに接続され、電源ＯＦＦ領域の終段のインバータＩＮＶ１が構成される。Ｑ１１およびＱ１２のドレインが互いに接続され、Ｑ１１およびＱ１２のゲートが互いに接続され、電源ＯＮ領域の初段のインバータＩＮＶ２が構成される。点線がＯＦＦ領域とＯＮ領域の境界を表している。
【００５４】
図７Ａに示す通常動作状態では、電源端子ｖｄｄに対して正側の電源電圧が印加されており、例えばインバータＩＮＶ１に対して、負側の電源電圧に等しい入力電圧が印加されると、ｐチャンネルのＦＥＴＱ１がＯＮし、ｎチャンネルのＦＥＴＱ２がＯＦＦする。したがって、正側の電源電圧に等しい出力電圧が発生し、これがインバータＩＮＶ２に対して供給される。ＦＥＴＱ１１がＯＦＦし、ＦＥＴＱ１２がＯＮし、出力電圧が負側の電源電圧に等しいものとなる。このようにＭＯＳ−ＦＥＴのインバータＩＮＶ１およびＩＮＶ２が正常に動作し、インバータＩＮＶ２の出力電圧が入力電圧に応じた値（ｖｄｄまたはｇｎｄ）に固定される。
【００５５】
一方、スタンバイ状態になると、図７Ｂに示すように、電源ＯＦＦ領域に含まれるインバータＩＮＶ１の正側の電源端子に負側の電源電圧が印加される。すなわち、ｐチャンネルのＭＯＳ−ＦＥＴＱ１のソース側電位がｇｎｄに短絡されるため、インバータＩＮＶ１の出力端子（Ｑ１およびＱ２のドレインの接続点）の電位は、ドライバによってドライバされない不定状態に陥ってしまう。この状態では、電源ＯＮ領域の初段のインバータＩＮＶ２のＭＯＳ−ＦＥＴＱ１１およびＱ１２の両者がＯＮ状態となり、ＣＭＯＳ特有の貫通電流（直流電流）が流れてしまい、かえって消費電力の増加とデバイスにダメージを与えることとなってしまう。
【００５６】
このような問題を回避するこの発明の一実施形態の構成について図８および図９を参照して説明する。図８に示すように、インバータＩＮＶ１とインバータＩＮＶ２との間で、電源ＯＮ領域に２入力アンドゲートＡＮＤを挿入する。アンドゲートＡＮＤの一方の入力には、インバータＩＮＶ１の出力が供給され、その他方の入力には、コントロール信号が供給される。コントロール信号は、通常動作状態では、”１”（ロジックの１を表す）で、スタンバイ状態では、”０”（ロジックの０を表す）とされる。かかるコントロール信号は、図２では省略されているが、システムＬＳＩ制御回路４０内に設けられているコントロール信号発生部から供給される。したがって、通常動作状態では、インバータＩＮＶ１の出力がアンドゲートＡＮＤとコントロール信号により正転されてインバータＩＮＶ２の入力に伝わり、スタンバイ状態では、コントロール信号によってアンドゲートＡＮＤの出力が”０”に固定される。
【００５７】
図９は、図８と対応するＭＯＳ−ＦＥＴの接続構成を示す。アンドゲートＡＮＤは、ｐチャンネルＭＯＳ−ＦＥＴＱ２１およびＱ２２と、ｎチャンネルＭＯＳ−ＦＥＴＱ２３およびＱ２４と、ＭＯＳ−ＦＥＴＱ２５およびＱ２６のインバータで構成される。Ｑ２１、Ｑ２２およびＱ２５のソースが電源端子ｖｄｄと接続され、Ｑ２１およびＱ２２のドレインが共通にＱ２３のドレインに接続され、Ｑ２３のソースがＱ２４のドレインに接続され、Ｑ２４のソースが電源端子ｇｎｄに接続される。Ｑ２１およびＱ２４のゲートに対して、一方の入力としてのコントロール信号が供給され、Ｑ２２およびＱ２３のゲートに対して他方の入力としてのインバータＩＮＶ１の出力が供給される。なお、図９では、インバータＩＮＶ２の図示を省略している。但し、アンドゲートＡＮＤの終段のインバータをインバータＩＮＶ２と兼用しても良い。
【００５８】
通常動作状態では、コントロール信号が”１”とされるので、インバータＩＮＶ１の出力が”０”の時には、Ｑ２１がＯＦＦ、Ｑ２２がＯＮ、Ｑ２３がＯＦＦ、Ｑ２４がＯＮ、Ｑ２５がＯＦＦ、Ｑ２６がＯＮとなり、アンドゲートＡＮＤの出力が”０”となる。インバータＩＮＶ１の出力が”１”の時には、Ｑ２１がＯＦＦ、Ｑ２２がＯＦＦ、Ｑ２３がＯＮ、Ｑ２４がＯＮ、Ｑ２５がＯＮ、Ｑ２６がＯＦＦとなり、アンドゲートＡＮＤの出力が”１”となる。このように、アンドゲートＡＮＤの出力は、その入力と同一の値となる。
【００５９】
スタンバイ状態では、コントロール信号が”０”に固定されるので、ＭＯＳ−ＦＥＴＱ２１が必ずＯＮし、ＭＯＳ−ＦＥＴＱ２５およびＱ２６のゲート共通接続点に供給される出力は、”１”に固定され、したがって、ＭＯＳ−ＦＥＴＱ２６が常にＯＮし、アンドゲートＡＮＤの出力が”０”に固定される。したがって、電源ＯＮ領域の初段のインバータにおいて、直流電流が流れる問題を回避でき、スタンバイ状態における貫通電流（直流電流）が流れることを防止でき、スタンバイ状態における消費電力を低減できる。
【００６０】
この発明は、上述した一実施形態等に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えばこの発明では、バッテリを電源としているが、バッテリに加えて商用電源を整流した電源を使用可能としても良い。
【００６１】
【発明の効果】
この発明によれば、スタンバイ時に、ＬＳＩの大部分の領域を占めるメイン回路に対して、電源をオフしてしまうので、サブスレッショルドリーク電流が流れることを防止でき、スタンバイ時の消費電力を大幅に削減できる。また、この発明は、簡単な回路構成によって、電源ＯＦＦによる電位不定が引き起こす直流電流を防止することができ、より確実にスタンバイ時の消費電力を低減できる。
【００６２】
この発明によれば、アナログ集積回路の構成の電源制御回路に電源のＯＮ／ＯＦＦを制御するためのディジタル回路を組み込む必要がなく、新たに電源制御回路のＩＣを設計することが不要とできる。さらに、この発明によれば、スタンバイ状態からウェイクアップする時に、ウェイクアップ要因の情報をスタンバイ制御回路が保持するので、その後メイン回路の電源がＯＮとされた時に、ＣＰＵがウェイクアップ要因を直ちに特定でき、特定されたウェイクアップ要因に対応する処理が可能となる。
【図面の簡単な説明】
【図１】この発明が適用されたバッテリ駆動型システムの一実施形態の全体の構成を示すブロック図である。
【図２】この発明の一実施形態の構成を示すブロック図である。
【図３】この発明の一実施形態の構成を示すブロック図である。
【図４】この発明の一実施形態において、スタンバイ状態に入る時の処理の流れを示すフローチャートである。
【図５】この発明の一実施形態において、スタンバイ状態からウェイクアップする時の処理の流れを示すフローチャートである。
【図６】システムＬＳＩにおける電源ＯＮ領域と電源ＯＦＦ領域とを模式的に示す平面図である。
【図７】システムＬＳＩの電源ＯＮ領域と電源ＯＦＦ領域の境界部分で発生する問題点を説明するための接続図である。
【図８】システムＬＳＩの電源ＯＮ領域と電源ＯＦＦ領域の境界部分で発生する問題点を回避するための構成を示すブロック図である。
【図９】システムＬＳＩの電源ＯＮ領域と電源ＯＦＦ領域の境界部分で発生する問題点を回避するための接続構成を示す接続図である。
【符号の説明】
１・・・バッテリ駆動型システム、２・・・システムＬＳＩ、３・・・電源制御回路、４・・・バッテリ、２１・・・スタンバイ制御回路、２２・・・メイン回路、２３・・・ｅＤＲＡＭ、３０・・・周辺回路、４０・・・スタンバイウェイクアップ制御回路、４２・・・クロック制御回路、４３・・・リセット制御回路、４４・・・電源制御回路、６０・・・ＣＰＵ、９０・・・レギュレータ制御回路

Claims

通常モードとスタンバイモードとを有する第１の回路及び第２の回路を内蔵する半導体集積回路と、前記半導体集積回路へ電力を供給する電力供給手段とを備えた電子機器であって、
前記第１の回路に内蔵され、前記半導体集積回路の動作モードを前記通常モードあるいは前記スタンバイモードとするモード制御手段と、
前記モード制御手段が前記半導体集積回路の動作モードを前記通常モードとした場合には、前記電力供給手段において生成された電力を前記第１及び第２の回路へ供給し、前記モード制御手段が前記半導体集積回路の動作モードを前記スタンバイモードとした場合には、前記電力供給手段において生成された電力を前記第１の回路へ供給すると共に前記第２の回路へは供給しないこととする電力供給制御手段とを備えたことを特徴とする電子機器。
記憶手段をさらに備え、
前記第２の回路は前記記憶手段に接続された演算手段を含み、
前記モード制御手段は、前記半導体集積回路を前記スタンバイモードから前記通常モードへ遷移させたときに、前記演算手段に対して前記記憶手段に格納されている所定のプログラムを実行させる請求項１に記載の電子機器。
前記第２の回路は演算手段を含み、
前記モード制御手段は、前記スタンバイモードにおいて、前記半導体集積回路を前記通常モードへ遷移させる要因を示すウェイクアップ情報を保持し、
前記演算手段は、前記モード制御手段が前記半導体集積回路を前記スタンバイモードから前記通常モードへ遷移させたとき、前記ウェイクアップ情報に応じて前記要因を特定する請求項１に記載の電子機器。
前記第２の回路は演算手段と、
前記演算手段によるタスク処理に対して割り込み処理を実行する割り込み手段とを含み、
前記モード制御手段は、前記スタンバイモードにおいて、前記半導体集積回路を前記通常モードへ遷移させる要因を示すウェイクアップ情報を保持し、
前記割り込み手段は、前記モード制御手段が前記半導体集積回路を前記スタンバイモードから前記通常モードへ遷移させた後、前記ウェイクアップ情報に応じて前記割り込み処理を実行する請求項１に記載の電子機器。
前記第１の回路は、前記スタンバイモードにおいても前記電供給手段より供給された電力を用いてリフレッシュ動作を実行する記憶手段を含む請求項１に記載の電子機器。
前記モード制御手段は、前記スタンバイモードにおいて前記憶手段にデータを保持させない場合には、前記電力供給手段に対し前記スタンバイモードにおいて前記記憶手段へ電力を供給させないこととする請求項５に記載の電子機器。
前記第２の回路は、
内部回路と、
前記第１の回路から出力された信号を入力して前記内部回路へ供給すると共に、前記スタンバイモードにおいては供給される制御信号に応じて電位レベルが固定された信号を前記内部回路へ供給する入力手段とを含む請求項１に記載の電子機器。
通常モードとスタンバイモードとを有する第１の回路及び第２の回路を内蔵した半導体集積回路と電力供給手段とを含む電子機器において、前記電力供給手段により生成された電力を前記半導体集積回路へ供給する電力供給方法であって、
前記半導体集積回路の動作モードが前記通常モードである場合には、前記電力供給手段において生成された電力を前記第１及び第２の回路へ供給し、前記半導体集積回路の動作モードが前記スタンバイモードである場合には、前記電力供給手段において生成された電力を前記第１の回路へ供給すると共に前記第２の回路へは供給しないことを特徴とする電力供給方法。