JP2010529548A - 電源管理集積回路 - Google Patents

Abstract

電源管理集積回路が、複数の電源回路を備え、電源入力端子で受けた電力を複数の電源出力端子に供給する。これら複数の電源回路は、電源入力端子とそれぞれの電源出力端子との間に結合される。電源管理集積回路は、アクティブコンフィギュレーションメモリと、電源管理集積回路の外部からコンフィギュレーションメモリにコンフィギュレーションデータをアップロードするための少なくとも１つの端子を有する通信インターフェースを備えている。制御回路が、アクティブコンフィギュレーションメモリからのコンフィギュレーションデータに応じて、電源回路のそれぞれの動作パラメータを制御する。従って、電源管理集積回路は、切り替え中に、設定に対する外部制御を必要とせずに、動的に設定可能な方法で、異なる電源状態間で切り替わることができる。

Description

本発明は電子回路における電源管理および電子回路で使用する電源管理集積回路に関するものである。

特許文献１には、パワーステートマシンを使って消費電力を管理する電子回路が記載されている。この回路は複数の構成部品を備えており、それらの各々は、リセット状態、スリープ状態、アイドル状態、アクティブ状態などの異なる状態へ切り替えることができ、そしてそれらは異なるレベルの電力を消費する（そして異なる動作能力を有する）。特許文献１では、マイクロプロセッサとプログラムメモリにプログラムを提供して、マイクロプロセッサが、パワーステートマシンの状態に応じて構成部品を異なる状態に切り替えるように制御する、パワーステートマシンをサポートするようにしている。マイクロプロセッサは、内部および外部の事象に応答して、パワーステートマシンを異なる状態間で切り替える事象処理プログラムを実行し、その結果、それに応じて回路の構成部品はそれぞれの状態に切り替えられる。

最近、ハンドヘルド装置（ＨＨＤ）には非常に動的な機能のアップグレードが行われている。高いシステム効率を保ち、バッテリ寿命を最大化し、そして高レベルなシステム統合を使用することによる、プリント基板のサイズに対するより厳しい要求を満たすには、発電とバッテリ管理のための進んだ、そして高度に統合されたソリューションの開発が極めて重要となる。

米国特許第５４６９５３３号明細書

本発明は特に、集積回路における消費電力の柔軟かつ効率的な制御を可能にすることを目的とする。

本発明は独立請求項によって規定される。従属請求項には有利な好適例を記載する。請求項１による電源管理集積回路を提供する。この集積回路は、電源管理集積回路の異なる電源出力端子を介して装置の異なる回路に電源電圧を供給する装置に使用することができる。好適例では、調整電源回路を電源管理集積回路内に使用して、異なる電源出力端子に異なる電源電圧を供給することができる。電源管理集積回路は、電源管理集積回路内のアクティブコンフィギュレーションメモリからのコンフィギュレーションデータに応じて、出力端子の動作パラメータを制御する。電源管理集積回路は、コンフィギュレーションデータを集積回路から電源管理集積回路へアップロードするための通信インターフェースを持っている。このように、変化する電源要求への柔軟な対応を、非常に小さな消費電力で実現することができる。好適例において、装置のスタートアップ後か、あるいは、装置の動作中でも、例えば装置に新しい機能がインストールされると、コンフィギュレーションデータを動的にアップロードすることができる。

コンフィギュレーションデータは、複数の電源回路の中の第１の回路によって、複数の電源出力端子の第１の端子における出力電圧レベルを規定することができる。コンフィギュレーションデータは、複数の調整電源回路のそれぞれの調整電源回路によって、複数の電源出力端子のそれぞれの電源出力端子の出力電圧レベルを規定することができる。コンフィギュレーションデータは、それぞれの調整電源回路のスイッチオフおよび／またはスイッチオン間のタイミング遅延を規定することができる。コンフィギュレーションデータは特定の事象の検出に対する電源応答の規定を定めることができる。特定の事象とは、例えば、電源管理集積回路の直接電源制御入力におけるトリガ信号、例えば、複数の直接電源制御端子の第１の直接電源制御端子からのトリガ信号に応答した、それぞれの調整電源回路のスイッチオフおよび／またはスイッチオン間のタイミング遅延を規定するコンフィギュレーションデータ、または複数の直接電源制御端子の第１の直接電源制御端子からのトリガ信号に応答してスイッチオフおよび／またはスイッチオンされる調整電源回路の組み合わせとすることができる。

好適例では、電源管理集積回路は、コンフィギュレーションデータがアクティブコンフィギュレーションメモリにロードされる前にデフォルトコンフィギュレーションデータを供給するための、デフォルトコンフィギュレーションメモリを備えている。従って、例えば、コンフィギュレーションデータをアップロードすることのできる回路に電力の供給を行うのに十分な最小応答を提供することができる。

電源管理集積回路は給電ドメインの階層として編成することができる。この場合、コンフィギュレーションデータの使用は、例えば階層内の特定の低いレベルにあるドメインに一旦電力が供給されると、有効化することができる。

電源管理集積回路はステートマシンとして動作することができる。この場合、コンフィギュレーションデータは、異なる状態（例えばある状態における電圧出力）で使用されるパラメータ、追加的状態の挿入、および／または状態間の切り替えのタイミングの制御に使用することができる。

好適例では、電源管理集積回路はアクティブ状態とハイバーネート状態をサポートする。ハイバーネート状態とは、すなわち、活動がないことの検出時点に入る状態であって、アクティブ状態に切り替わる準備のために低減された電力を供給して、アクティブ状態に切り替わる前に特定のスタートアップ動作が必要になることを防ぐ。この好適例では、コンフィギュレーションデータは、電源出力端子の１つで、ハイバーネート状態における供給出力電力を制御する。他の実施形態において、これらの端子における電源電圧レベルは、コンフィギュレーションデータに応じて設定することができる。例えば、電力をログインプログラムのようなプログラムの命令を記憶するメモリのみに、選択的に供給することができる。

好適例では、電源管理集積回路は一次電源用と二次電源用の電源入力を備えており、電源管理集積回路は、一次電源の切断の検出時に、バックアップ状態に切り替わるように構成されている。この好適例では、コンフィギュレーションデータは、電源管理集積回路および／または電源出力端子で、バックアップ状態で二次電源から電力を受ける部分を制御する。

本発明のこれらおよび他の目的および利点は、図面を参照した好適な実施例の説明により、明らかになる。

電源管理ＩＣ（ＰＭＩＣ）を有する回路を示す図である。 ＰＭＩＣ内の電源ドメインの階層を示す図である。 ＰＭＩＣの一部を示す図である。 ＰＭＩＣ制御ステートマシンを示す図である。 ＲＰＳ制御ステートマシンを示す図である。 スタートアップ事象、ハイバーネート入り（Ｇｏ−ｈｉｂ）事象、シャットダウン事象のタイミング図である。 ＰＭＩＣ内の主な特徴機能の構成設定を示す図である。 Ｖｒｔｃ供給選択を示す図である。

図１は電源管理集積回路１（ＰＭＩＣ）を有する回路を示す。この回路は複数の電源１０ａ〜ｃ、アプリケーションプロセッサ１２、通信プロセッサ１４、インターフェースユニット１６ａ〜ｃ、特定機能ユニット１８ａ〜ｄを備えている。アプリケーションプロセッサ１２からＰＭＩＣに結合された制御信号接続１９を除いて、電源接続のみを示している。ＰＭＩＣは、電源１０ａ〜ｃに結合された電源入力と、アプリケーションプロセッサ１２、通信プロセッサ１４、特定機能ユニット１８ａ〜ｄの電源入力に結合された電源出力とを有している。アプリケーションプロセッサ１２と通信プロセッサ１４は、電源をインターフェースユニット１６ａ〜ｃに転送する回路を備えている。

一例として、ハンドヘルド装置(ＨＨＤ)の回路について説明する。また一例として、インターフェースユニット１６ａ〜ｃは、無線通信用のブルートゥース(登録商標)インターフェース、ＧＰＳまたはＤＶＢインターフェース(位置測定またはテレビ信号受信用)、そして、例えば音声または映像出力装置などのメディアプレーヤーを含むことができる。特定機能ユニット１８ａ〜ｄは、サイレントアラームを信号発生するための機械振動発生器、バックライト用のランプ、スマートカードおよびメモリを含むことができる。このように、メディアプレーヤー、ブルートゥースインターフェース、ＷＬＡＮインターフェースおよび／またはＧＰＳなどのオプション機能を有する携帯電話を実現することができる。これらの特徴の特定機能は、ステートマシン動作とは無関係である。

一例として、電源１０ａ〜ｃは主バッテリ、バックアップバッテリおよび充電器を含むことができる。ＰＭＩＣは、別の時に主バッテリとバックアップバッテリから入力を受けることに加え、主バッテリおよび／またはバックアップバッテリに充電電力を供給するように構成することができる。動作中には、ＰＭＩＣは主バッテリからその一次電源を受ける。一実施形態では電源セレクタスイッチが設けられ、これによって充電器の接続時に、ＰＭＩＣへの電源電流を導出するために充電器を使用することができる。バックアップバッテリは二次（低）電源として設けることができる。この電源は通常容量が小さく、例えばＰＭＩＣ内のリアルタイムクロックのような、基本的な自家リソースを維持するために用いられる。

一実施形態では、ＰＭＩＣは主バッテリおよびバックアップバッテリ充電プロセスの双方を調整するように構成される。内部基準と電源が利用でき、所定の品質レベルを満たすとすぐに、ＰＭＩＣは選択した接続ブロックに無停電電源を、そしてアプリケーションプロセッサ１２には無停電かつ被制御の（切り替えられ、そして／または調整された）給電を行うことによって、ユーザーインターフェースの要求に反応することができる。

効率的なエネルギー利用を可能にするために、アプリケーションプロセッサ１２は、例えば使用時に実行されるアプリケーションなどのような、要求される機能に応じて、アプリケーションプロセッサ１２が電力を供給しなければならない多くの別個の電源ドメインをサポートする。電源ドメイン毎に、ＰＭＩＣはそれぞれの調整電源（ＲＰＳ）出力端子を有している。一例として、９つのこのような外部電源出力を示す。ＰＭＩＣは、これらの電源の基本的なスイッチオンおよびスイッチオフと調整を自立的に行う。ＰＭＩＣはアプリケーションプロセッサ１２に、より高度な制御と調整を行うことのできる電源端子を提供することができる。電源出力端子の電源電圧が入力電源電圧に等しい際には、オン／オフスイッチを、電源入力端子と電源出力端子の間の電源回路として調整電源の代わりに使用することができる。同様に、共通の調整電源を複数のスイッチと組み合わせて使用し、複数の電源出力端子の選択可能なものに、同じレベルで電源電圧を供給することができる。

図２にＰＭＩＣの機能図を示す。一例として、Ｖｉｓｙｓ、Ｖｒｔｃ，Ｖｐｓｙｓ，Ｖｉｓと称す４つの電源ドメインを示している。概念的に、これらのドメインはＶｉｓｙｓからＶｉｓへと階層化されている。外部と内部の条件信号に応じて、スタック内のどんどん低いレベルへと順に起動していく。

ＩＳＵＰ＿ＳＥＬブロックは、ＶｉｓｙｓとＶｐｓｙｓ用の入力電源電圧を発生する。ＩＳＵＰ＿ＳＥＬブロックはこれらの利用可能性に応じて、主バッテリ電圧Ｖｂａｔ用または主充電器Ｖｃｈｇ用の電源入力端子２６からその電源をとることができる。デフォルトの一次電源は主バッテリである。Ｖｉｓｙｓ電源電圧は、パワーアップ制御ユニット（ＰＵＣ）、そしてＶｒｔｃドメイン用の電源電圧を発生するＶＲＴＣ＿ＳＥＬブロックに供給される。ＰＵＣブロックはたくさんの起動信号の中の一つを検出すると、パワーアップ信号を発生し、Ｖｉｓ制御回路ドメインからの制御信号がそうすることを要求している間、この信号を「ハイ」状態に保持する。

ＶＲＴＣ＿ＳＥＬブロックはそれらの利用可能性に応じて、ＶｉｓｙｓとＶｂａｃｋ電圧からＶｒｔｃドメイン用の入力電圧を発生する。ＣＭＯＳ技術を用いる実施形態では、ＰＵＣによって必要とされる一般的な電源電流は１０μＡである。その他の機能を合わせると、Ｖｉｓｙｓドメインの完全な予想電流想定量はおよそ１２〜１３μＡである。ＰＭＩＣ内において、ＰＭＩＣがユーザによるスタートアップ動作を待っていて、少なくとも一つの一次電源が利用できる際に、Ｖｉｓｙｓは唯一利用可能な電源である。ＰＭＩＣのレベルでは、この状態が識別され、後にＯＦＦＲＰＭ状態として表される。

Ｖｒｔｃドメインからの電源電圧は、発振回路（ＯＳＣ）、例えば３２ビットＵＮＩＸタイマなどのリアルタイムクロック（ＲＴＣ）、そして内部システムインテグリティフラグを保持するＲＡＭメモリへ供給される。デフォルトによって、ＶＲＴＣ＿ＳＥＬブロックはＶｉｓｙｓからＶｔｒｃを導出する。一次電源(ＶｂａｔまたはＶｃｈｇ)のない際には、ＶＲＴＣ＿ＳＥＬブロックはバックアップバッテリＶｂａｃｋからＶｒｔｃを導出することができる。ＣＭＯＳ技術では、Ｖｒｔｃドメインの全体的な消費電流はおよそ２〜３μＡであり得る。ＶｂａｃｋによってＶｒｔｃが供給される際、ＲＴＣとフラグ保持メモリ（ＲＡＭ）の限られた動作のみを利用することができ、この電源ドメインは特別なＰＭＩＣのオフ状態、オフバックとして識別することができる。

パワーアップ信号によってトリガされると、ＩＳＵＰ＿ＳＥＬブロックはＶｐｓｙｓドメインブロックに電圧を供給する。一次電源からの電源入力はこの目的のために調整される。ブロックＴＥＭＰ＿ＳＮＳはダイの温度閾値をチェックするために、Ｖｐｓｙｓによって給電される。バンドギャップ電圧基準を生成するために、ＢＧ＿ＲＥＦが供給される。ブロックＶＩＳは内部電圧供給レギュレータである。Ｖｐｓｙｓドメインは、Ｖｉｓドメインによって供給される外部ユニットのいずれもがまだ有効でない際には、一般的に１ｍＡ以下の消費電流であることになっている。このことは起動に必要な全ての条件を確認する間のＰＭＩＣの一時的な状態を表すので、Ｖｐｓｙｓ電源ドメインは、後にバリデート（ＶＡＬＩＤＡＴＥ）として説明する状態に割り当てることができる。

内部電圧供給レギュレータ（ＶＩＳ）は、電力を他の内部ブロックとＲＰＳブロック２８に供給して、ＲＰＳブロックは、電源出力をＰＭＩＣの外部電源出力端子２９に供給する。例として、２つのＲＰＳブロック２８を示している。異なる数、一般的にはより大きな数を用いることもできる。内部ブロックは、デフォルトコンフィギュレーションメモリ２１、コンフィギュレーションコントローラ２２、そしてアクティブコンフィギュレーションメモリ２３を含んでいる。

図２ａにＰＭＩＣの一部をより詳細に示す。この部分は、デフォルトコンフィギュレーションメモリ２１、コンフィギュレーションコントローラ２２、アクティブコンフィギュレーションメモリ２３、ＲＰＳブロック２６０ａ〜ｃ、直接制御回路２０４ａ，ｂを備えている。直接電源制御端子２００ａ，ｂ、電源出力端子２０２ａ〜ｃおよび標準インターフェース２０８の外部端子を含む、ＰＭＩＣの複数の外部集積回路端子を示す。各直接制御回路２０４ａ，ｂには、直接電源制御端子２００ａ，ｂのそれぞれに接続された入力がある。各ＲＰＳブロック２０６ａ〜ｃには、電源出力端子２００ａ〜ｃのそれぞれに対する出力がある。コンフィギュレーションコントローラ２２は、標準インターフェース２０８からデフォルトコンフィギュレーションメモリ２１、そしてアクティブコンフィギュレーションメモリ２３に結合されている。さらにコンフィギュレーションコントローラ２２は、ＲＰＳブロック２０６ａ〜ｃと直接制御回路２０４ａ，ｂへのインターフェースを有する。デフォルトコンフィギュレーションメモリ２１は不揮発性の多数回プログラム可能なメモリまたは一回だけプログラム可能なメモリであってもよい。アクティブコンフィギュレーションメモリ２３は、例えば揮発性メモリのような、あらゆる書き込み可能型であってもよい。アクティブコンフィギュレーションメモリ２３は、アドレス指定によってコンフィギュレーションデータにアクセスすることのできるメモリマトリクスを備えてもよい、あるいは、アクティブコンフィギュレーションメモリ２３は、コンフィギュレーションデータをアドレス指定せずに読めるように、ＲＰＳブロック２０６ａ〜ｃのようなそれぞれの回路に永久に接続されたレジスタを備えていてもよい。

デフォルトコンフィギュレーションメモリ２１、コンフィギュレーションコントローラ２２、アクティブコンフィギュレーションメモリ２３、ＲＰＳブロック２０６ａ〜ｃおよび直接制御回路２０４ａ，ｂの制御機能は、Ｖｉｓ（図示せず）によって給電される。さらにＲＰＳブロック２０６ａ〜ｃは、ＶｂａｔとＰＭＩＣの充電器入力から導出される電源電圧のうち、一方を選択する回路(図示せず)を随意的に介して、ＰＭＩＣのバッテリ電圧入力（Ｖｂａｔ）に結合される。２つの直接制御回路２０４ａ，ｂと３つのＲＰＳブロック２０６ａ〜ｃとそれらに対応する外部端子を示すが、対応する集積回路外部端子を有する、異なる数のこのような回路を使用することができることは明らかである。直接制御回路２０４ａ，ｂはオプションである。ＰＭＩＣの別の実施形態では、これらは存在しない。

動作中、ＲＰＳブロック２０６ａ〜ｃは、バッテリ電圧（または充電器から導出した電圧）を、変換するように命令された際には、外部電源出力端子２０２ａ〜ｃのそれぞれの電源電圧に変換する。一実施形態では、コンフィギュレーションコントローラ２２は、ＲＰＳブロック２０６ａ〜ｃにコマンドを与え、それらのブロックが外部電源出力端子２０２ａ〜ｃへ電源電圧を供給するか否か、そして随意的にどの電圧レベルで供給するかを制御する。直接制御回路２０４ａ，ｂを使用する実施形態では、これらの直接制御回路は直接電源制御端子から直接制御信号を受信し、ＲＰＳブロック２０６ａ〜ｃをこれらの直接制御信号に応答して制御する。一実施形態では、直接制御回路２０４ａ，ｂが、直接制御信号の受信をコンフィギュレーションコントローラ２２に信号で伝え、コンフィギュレーションコントローラ２２は、ＲＰＳブロック２０６ａ〜ｃ用の制御信号を発生することによって、これに応答する。代案実施形態においては、ＲＰＳブロック２０６ａ〜ｃに制御信号を直接提供するように、直接電源制御回路２０４ａ，ｂを構成することができる。

ＰＭＩＣの動作態様は、ＰＭＩＣ内からコンフィギュレーションコントローラ２２によって制御される。動作態様には、ＲＰＳブロック２０６ａ〜ｃが当該電圧レベルを電源出力端子２０２ａ〜ｃで実現するように設定された１つ以上の電圧レベルや、それぞれのＲＰＳブロック２０６ａ〜ｃのスイッチオフおよび／またはスイッチオン間のタイミング遅延などを含むことができる。ＰＭＩＣが１つ以上の直接電源制御端子２００ａ，ｂを有する実施形態では、コンフィギュレーションコントローラ２２によって制御される動作態様は、直接電源制御端子のそれぞれにおける直接電源制御信号に応答してスイッチオンまたはオフされるＲＰＳブロック２０６ａ〜ｃのそれぞれの選択のような、直接電源制御端子２００ａ，ｂにおける直接制御信号への応答に対する規定を含むことができる。

これらの動作態様を規定するコンフィギュレーションデータは、アクティブコンフィギュレーションメモリ２３に記憶され、ＲＰＳブロック２０６ａ〜ｃの制御を行うために、アクティブコンフィギュレーションメモリ２３から使用される。一実施形態では、コンフィギュレーションコントローラ２２は、アクティブコンフィギュレーションメモリ２３からコンフィギュレーションデータを読み出し、例えば内部バスまたはそれぞれのＲＰＳブロックへの個々の接続を介して、コンフィギュレーションデータをＲＰＳブロック内にプログラムするように構成することができる。他の実施形態では、このことは、アクティブコンフィギュレーションメモリ２３のセルをそれぞれのＲＰＳブロック２０６ａ〜ｃの制御入力に直接結合することによって実現することができる。

直接電源制御端子２００ａ，ｂを使用する一実施形態では、コンフィギュレーションコントローラ２２は、コンフィギュレーションメモリ２３からコンフィギュレーションデータを読み出し、直接電源制御信号に応答して、コンフィギュレーションデータに応じて制御回路を制御するように構成することができる。別の実施形態においては、直接制御回路２０４ａ，ｂをＲＰＳブロック２０６ａ〜ｃの制御動作に直接結合することができる。この場合、直接電源制御回路２０４ａ，ｂは、アクティブコンフィギュレーションメモリ２３からコンフィギュレーションデータを読み出し、そのコンフィギュレーションデータに応じてＲＰＳブロックを制御するように構成することができる。

コンフィギュレーションデータがアクティブコンフィギュレーションメモリ２３に記憶されていない際には、コンフィギュレーションコントローラ２２はデフォルトコンフィギュレーションメモリ２１からデフォルトコンフィギュレーションデータをロードする。一実施形態では、コンフィギュレーションコントローラ２２は、デフォルトコンフィギュレーションデータをＲＰＳブロック２０６ａ〜ｃの制御にさらに用いるために、アクティブコンフィギュレーションメモリ２３にコピーする。あるいはまた、コンフィギュレーションコントローラ２２は、アクティブコンフィギュレーションメモリ２３にコンフィギュレーションデータがまだ記憶されていないことを検出する限り、デフォルトコンフィギュレーションメモリ２１から動作を制御するように構成することもできる。

コンフィギュレーションコントローラ２２は、例えばアプリケーションプロセッサ１２などの標準インターフェース２０８からコンフィギュレーションデータの更新を受け取るように構成することができる。標準インターフェースの同じラインを共用して、全てのＲＰＳブロック２０６ａ〜ｃ用のコンフィギュレーションデータの更新を受け取る。一例として、Ｉ^２Ｃバスを標準インターフェース２０８として使用してもよい。以下では、これらの端子を標準インターフェースと称する。コンフィギュレーションコントローラ２２がコンフィギュレーションデータの更新を受け取ると、アクティブコンフィギュレーションメモリ２３にこれらの更新を書き込み、ＲＰＳブロックを制御するためにさらに使用する。

例えばアプリケーションプロセッサ１２による、集積回路の外部からの動作態様の直接制御と比較すると、アクティブコンフィギュレーションメモリ２３を介したＰＭＩＣ内からの制御は、電源がスイッチオンまたはオフされる度に、コンフィギュレーションデータをＰＭＩＣの外部から供給する必要がないため、消費電力が低減されるという利点がある。この目的のために、プログラム可能なアクティブコンフィギュレーションメモリ２３を使用することは、例えば図１のアプリケーションプロセッサまたはその他の構成要素における、新しい機能を追加したり古い機能を修正したりするためのソフトウェア更新に応じて、あるいは新しいまたは修正された構成部品が図１の回路に接続された際に、これらの動作態様を動的に変えることができるという利点がある。

一実施形態では、回路がパワーアップされる度に、コンフィギュレーションデータをＰＭＩＣ外部からアクティブコンフィギュレーションメモリ２３にアップロードする。別の実施形態においては、以前にアップロードされたコンフィギュレーションデータをパワーアップ時に使用することができるように、不揮発性アクティブコンフィギュレーションメモリ２３を使用する。デフォルトコンフィギュレーションメモリ２１は、工場設定（例えばマスク・プログラムされた）デフォルトコンフィギュレーションデータを含むリード・オンリ・メモリであってもよい。あるいはデフォルトコンフィギュレーションメモリ２１は、プログラム可能にすることができ、ＰＭＩＣは、デフォルトコンフィギュレーションデータの回路内プログラミングを提供する。このように、例えば、デフォルトコンフィギュレーションデータは、初期デフォルトレスポンスを規定するために、アプリケーションプロセッサ１２によって標準インターフェース２０８を介してプログラムすることができる。さらに、プログラム可能なデフォルトコンフィギュレーションメモリ２１は、デフォルトコンフィギュレーションメモリ２１がプログラムされるまで、デフォルトパラメータを提供する工場設定の回路と組み合わせることもできる。

内部電源レギュレータ（ＶＩＳ）は、基準電圧が所定の期待レベルに達すると、ダイ温度が安全閾値以下の際、かつパワーアップ信号が要求する際に有効にされる。このドメインを調節することによって、より優れた性能と特性、最も重要なものとしてＲＰＳブロックに与えることができる。Ｖｉｓはシステムのアクティブ状態にも割り当てられ、この状態では、アプリケーションプロセッサとのインターフェースが有効となる。さらに、アクティブ（ＡＣＴＩＶＥ）とハイバーネート(ＨＩＢＥＲＮＡＴＥ）の２つの状態について詳細に説明する。さらに、その制御回路用の電力を、Ｖｉｓドメインから受けて充電器入力からバッテリに電流を供給するバックアップ充電器（図示せず）を設けることもできる。

表１は電源ドメインステータス対ＰＭＩＣ状態、及び外部電源の利用可能性を示す。アクティブまたはハイバーネート状態に割り当てられた外部電源レギュレータのようなＨＨＤ設備は全て、Ｖｉｓ、そして最終的には一次電源、すなわちＶｂａｔによって給電される調整内部供給を利用する。

図３は、ＰＭＩＣの内部動作と状態間の可能な遷移の選択を反映するステートマシンの状態３０，３１，３２，３３，３４，３５を示す。状態名とその状態が有効な給電状態は、オフバック（ＯＦＦＢＡＣＫ） ３０（バックアップエネルギー源が利用可能）、ノーパワー（ＮＯＰＯＷＥＲ） ３１(エネルギー源が利用可能でない)、アクティブ（ＡＣＴＩＶＥ） ３２（有効な一次エネルギー源が利用可能である）、ハイバーネート（ＨＩＢＥＲＮＡＴＥ） ３３（有効な一次エネルギー源が利用可能である）、オフＰＭ（ＯＦＦＰＭ） ３４（一次エネルギー源が利用可能である）とバリデート（ＶＡＬＩＤＡＴＥ） ３５（一次エネルギー源が利用可能である）である。状態のカッコ内に示した状態が有効であり、そして外部事象が検出されない限り、ステートマシンはその状態に留まる。状態間の遷移は処理された／有効な外部事象を表す。各遷移には数字を割り当てられた優先度レベルがある。優先度レベルは、状態をチェックする順序を定める。優先度レベルの数字が小さいほど、その状態遷移の優先度が高くなる。

より詳細な状態を以下に説明する。
ノーパワー(無電力) ３１：ＰＭＩＣに給電されていない際はいつも、この状態はノーパワー状態として知られる。
オフＰＭ ３４：一次電源電圧が検出されると、Ｖｉｓｙｓと呼ばれる限られたＰＭＩＣの内部電源ドメインがこれに続く。Ｖｉｓｙｓの調整をさらに行わない状態において、この状態はオフＰＭ状態として認識される。
オフバック ３０：限られた二次電源のみが利用可能な場合、限られた内部電源ドメイン−Ｖｒｔｃが作動する。このドメインは、リアルタイムクロック動作およびシステムステータスフラグ保持のような、特定の常駐動作用である。Ｖｒｔｃはノーパワーを除くその他の全ての状態において利用できる。唯一の違いは、オフバックにおいて、バックアップバッテリ源がＶｒｔｃ用に選択され、他の状態ではＶｒｔｃは一次エネルギー源、すなわち具体的にはＶｉｓｙｓ源から生じることにある。
バリデート(有効確認) ３５：利用できる電源の観点からは、この状態は一次内部電源、ダイ温度、そして基準条件を確認するために生じる。スタートアップ事象が検出されると、確認がトリガされる。３つの並列的な確認によって、システムの起動に信頼性があり、不正なＰＭＩＣ状態に対して強固であることが確認され。図２のフラグによって表される３つの満足すべき条件とは、Ｖｐｓｙｓｏｋ，Ｔｅｍｐｏｋ，Ｖｒｅｆｏｋである。確認フラグの何れかがローであり、スタートアップ事象が保留されている間は、システムはバリデート状態にある。
アクティブ(動作)状態 ３２：任意に選択可能なＨＨＤシステム動作は、ＰＭＩＣステートマシンがアクティブ状態の場合のみに可能である。アクティブ状態の別の重要な性質は、ＨＨＤシステムの全てのＲＰＳへ給電する内部調整電源ドメインＶｉｓが利用できることである。Ｖｉｓは上述の３つの確認後に利用できると考えることができる。アクティブ状態の３つめの性質は、アクティブ状態が、コンフィギュレーションを使ってＰＭＩＣのＲＰＳの制御を行う複合ステートマシンを表すということである。このステートマシンに関しては、後に詳細に説明する。
ハイバーネート（休止）３３：ハイバーネートは有効な一次電源、すなわち利用できるＶｉｓドメイン、およびアプリケーションソフトウェアの要求によって規定される状態である。これは、複数の利用できるＲＰＳによっても特徴付けられる。どのＲＰＳが利用できるか、および／またはそれがどの電源電圧レベルを供給するかは、例えばシステムがアクティブ状態である間に、アプリケーションプロセッサによって実行されるアプリケーションソフトウェアによる制御下でアクティブコンフィギュレーションメモリに記憶されたコンフィギュレーションデータによって規定されるコンフィギュレーションの問題である。この状態は、必要なＲＰＳだけでなく、ＨＨＤのリセット信号やクロック基準を選択することによって、ＨＨＤシステム全体の設定可能な低電力プロファイルを実行することを称する。ハイバーネート状態とこれに対応するＰＭＩＣのコンフィギュレーションは、アプリケーションプロセッサの一つの標準インターフェースコマンドを用いて、完全なアクティブ状態コンフィギュレーションとハイバーネート状態コンフィギュレーションとで時間効率的にスワッピングするために用いることができる。

ハイバーネート状態におけるＲＰＳの動作がアクティブコンフィギュレーションメモリのコンフィギュレーションデータによって設定される実現は、標準インターフェースを介して送られるコマンドでコンフィギュレーションデータを更新することによって、異なるハイバーネートコンフィギュレーション間のスワッピングを可能にする。この状態において、規定された低電力ハイバーネートシステム状態の切り替えは、ＰＭＩＣハードウェアによって実行される。このことは、例えば、選択されたコンピュータプログラムルーチン（ログインルーチン、ピンエントリールーチンなど）が記憶されているメモリに接続された電源がアクティブに保たれていることをコンフィギュレーションが規定した場合、アクティブに戻る遷移時にアプリケーションソフトウェアをより速くブートアップすることができる。こうして、コンフィギュレーションデータの更新を利用して、ハイバーネート状態を出た後に、これらのルーチンを最初にロードする必要がないことを保証するように、アプリケーションプロセッサを構成することができる。

ハイバーネート状態とアクティブ状態はそれ自体が周知である。本明細書で使用されている様に、アクティブ状態において電源管理集積回路に接続される回路は、ユーザ起動タスクなどの特定のアプリケーションタスクを実行することができる。冬眠している動物のように、ハイバーネート状態においては一般的に、アクティブ状態への切り替えに備えて、外部回路は一部のみが有効に保たれる。本明細書においては、ハイバーネート状態は、電力が供給されることにより、外部回路に電力が供給されていない状態からアクティブ状態への切り替えに必要となる特定のスタートアップ動作を行う必要性が回避され、動作がないことの検出時に入る状態である。ハイバーネート状態では、一般に外部回路は、例えばプロセッサを動かし続けるために十分な電力が供給されていない、または電力が全く供給されていないので、特定の機能を実行することができない。

状態間の遷移は信号条件によって規定される。次の遷移を使うことができる：
All sources gone transitions（全ての電源がなくなる遷移）：一次電源も二次電源も検出されなくなった状態によってトリガされる遷移。この遷移は他の状態からノーパワー状態への遷移である。「All sources gone」の優先度は一番高い（優先度レベル１）、すなわちその他の起こりうる遷移全てに優先する。
Any primary source inserted transitions（一次電源が挿入される遷移）：バッテリまたは主充電器のいずれかの検出によってトリガされる遷移。ノーパワーとオフＰＭとの間にある。「Any primary source inserted」 は最高優先度のチェック（優先度レベル１）で処理される。
Any primary source gone transitions（一次電源がなくなる遷移）：バッテリまたは主充電器が、どちらも検出されないままに取り除かれる、すなわち、最後の一次電源が取り除かれることによってトリガされる遷移。この遷移は一方の側がアクティブ、オフＰＭ、またはハイバーネートと、他方の側がオフバックとの間で発生する。「Any primary source gone」は二番目に高い優先度チェック(レベル２)で処理される。
Valid back-up source inserted transition（有効なバックアップ電源が挿入される遷移）：二次／バックアップ電源の存在を報告する検出メカニズムによってトリガされる遷移。この遷移はノーパワーとオフバック状態との間で生じる。「Valid back-up source inserted」は二番目に高い優先度チェック(レベル２)として実行される。
High-temp or reference/source not valid transition（高温または基準電源が有効でない遷移）：高いダイ温度が検出された場合の遷移、または第一電源が有効でない条件を保持している状態である。システムがアクティブまたはハイバーネート状態のどちらかの場合にhigh-temp事象が発生する。しかしながら、目標とする状態は常にバリデートである。「High-temp or reference/source not valid」は複数の事象が検出された場合、優先度レベルは３である。従って複数の遷移が発生する。
A user start-up event transition(ユーザスタートアップ事象の遷移)：ユーザ動作時にトリガされる遷移。一般的なユーザ動作には、特定のボタン（ＨＨＤキーボード上のＯＮキー）またはその他のヒューマンインターフェース装置の点の押圧、充電装置のＨＨＤへのプラグイン、または付属装置のプラグインがある。検出事象に反応し、バリデート状態に入り、Ｖｐｓｙｓ，Ｖｒｅｆ、そして温度調整が生じる。「User start-up event」はオフＰＭに捕捉され、そしてステートマシンをバリデート状態にもっていく。この遷移の優先度はオフＰＭ状態において３である。
Valid user start-up event transition（有効なユーザスタートアップ事象の遷移)：内部調整電源が利用できる場合、例えば、Ｖｉｓが利用できることを示すＶｉｓ−ｏｋフラグがセットされた場合に、ユーザ事象の条件付けと確認後にトリガされる遷移。「Valid user start-up event」はステートマシンをアクティブ状態にもっていく。この遷移の優先度は、バリデートとハイバーネート状態では、それぞれ４と５である。
Shut-down event transition(シャットダウン事象の遷移)：アプリケーションソフトウェア、アプリケーションハードウェア、ＰＭＩＣハードウェア（ウォッチドッグタイマー）の何れかによってトリガされる遷移。この要件は常にアクティブまたはハイバーネート状態に捕捉され、ステートマシンをオフＰＭ状態へと導く。優先度はアクティブ状態の場合は４でハイバーネート状態の場合は５である。
Go to Hibernate event transition（ハイバーネート事象に入る遷移）：例えばアプリケーションソフトウェアによってトリガされる遷移。この遷移はアクティブ状態に捕捉され、ステートマシンをハイバーネート状態へ導く。優先度は５である。「Go to Hibernate event transition」は、例えば（アプリケーションプロセッサによって実行される）アプリケーションソフトウェアに実行待ちタスクが残っていないか、または所定時間間隔内に新しいタスクが出現していないことを受信したか、またはそのような時間内にユーザ動作を検出していない場合に発生する。あるいは、このような時間間隔が過ぎた際には、ハードウエアタイマを使って「Go to Hibernate event transition」をトリガすることができる。一実施形態では、ＰＭＩＣは「Go to Hibernate event transition」を実行する要求を受け取るための外部端子（図示せず）を１つ以上有する。コンフィギュレーションデータは、このような信号に対する応答が有効にされたか否かを制御するコンフィギュレーションビットを備えている。代案として、「Go to Hibernate event transition」を実行することによって標準インターフェースからの特定コマンドに応答するように、ＰＭＩＣを構成することもできる。

すでに前述したように、高度なアプリケーションレベルのＲＰＳ制御は、ＰＭＩＣがアクティブ状態である時に可能になる。これらのシステムレベル制御アルゴリズムは、アクティブコンフィギュレーションメモリのコンフィギュレーションデータを用いた、ＲＰＳの電源電圧のプログラム可能性を利用する。全てのＲＰＳにとって重要な他の問題は、ＲＰＳが有効または無効になる際のタイミング遅延である。一実施形態では、これらの遅延はアクティブコンフィギュレーションメモリのコンフィギュレーションデータによって制御される。この遅延は、ＰＭＩＣ自体によってアクティブまたはハイバーネート状態で行うことのできる、ＲＰＳの改善された制御の一部である。この最後の性質は、スタートアップ遷移とシャットダウン遷移中のシステムインテグリティにとって特に重要である。

電圧レベル、タイミング遅延、直接制御信号に対する応答などのような性質を規定するＲＰＳコンフィギュレーションデータは、ＰＭＩＣ内のコンフィギュレーションメモリに記憶される。コンフィギュレーションデータは、ＰＭＩＣがアクティブ状態の際にＰＭＩＣにアップロードされる。アップロードが実行されるまでは、デフォルトコンフィギュレーションデータを利用できる。このデフォルトコンフィギュレーションデータはデフォルトコンフィギュレーションメモリ２１に記憶されている。アップロードしたコンフィギュレーションデータは、アクティブコンフィギュレーションメモリ２３に記憶される。柔軟性の観点から、コンフィギュレーションデータは２つの部分、すなわちユーザ規定データとハードワイヤードデータを持っている。新たなデータをアップロードすることによって、ユーザ規定コンフィギュレーションだけは変更することができるのに対し、ハードワイヤードデータは常駐したままである。というのは、ハードワイヤードデータは、プログラムされる必要のない、すなわち永久に利用可能でなければならないＲＰＳに関係するものであるからである。

図４にはＲＰＳ制御ステートマシンの状態を示す。アクティブ状態４２、オフＰＭ／バリデート状態４６、ハイバーネート状態４９を示す。明確にするために、オフＰＭ状態とバリデート状態を１つの状態４６として表現する。しかしながら、動作はバリデートから始まるのに対し、全てのシャットダウンシーケンスはオフＰＭで終了するものと考えることができる。アクティブ状態４２に至る一連の遅延状態は、ＡＣＴ＿ＤＬＹ＿１ ４０ａ、ＡＣＴ＿ＤＬＹ＿２ ４０ｂ、ＡＣＴ＿ＤＬＹ＿３ ４０ｃである。オフＰＭ状態４６に至る一連の遅延状態は、ＯＦＦ＿ＤＬＹ＿３ ４４ａ、ＯＦＦ＿ＤＬＹ＿２ ４４ｂ、ＯＦＦ＿ＤＬＹ＿１ ４４ｃである。さらに、ハイバーネート状態４９に至る一連の遅延状態は、ＨＩＢ＿ＤＬＹ＿３ ４８ａ、ＨＩＢ＿ＤＬＹ＿２ ４８ｂ、ＨＩＢ＿ＤＬＹ＿１ ４８ｃである。これらの遅延状態は一連の遅延／段階に相当するのに対し、一方で全ての各状態は、設定可能なＲＰＳ制御メカニズムに使用されるイネーブル信号を規定する。異なる遷移が可能な場合、遷移の優先度レベルをＡとＢで表す（それぞれ、優先度レベル４と５に相当する）。優先度のより高い遷移(レベル１、２，３)は全て、説明を明確にするために省略する。

システムが一旦オフＰＭ状態４６になった場合に信頼性のあるＨＨＤシステム起動を行い、また、システムがアクティブ状態またはハイバーネート状態４９の何れかの場合に停止を行うために、スタートアップ遷移とシャットダウン遷移は共に遅延状態シーケンスのトリガを行う。ＡＣＴ＿ＤＬＹ＿ｘ、ＨＩＢ＿ＤＬＹ＿ｘ、ＯＦＦ＿ＤＬＹ＿ｘの状態は、コンフィギュレーションデータによって定められる一意的な遅延間隔を表す。図に示す例では、オフＰＭとアクティブの間、アクティブとハイバーネートの間、ハイバーネートとオフＰＭの間、ハイバーネートとアクティブの間から、３つの遅延を選ぶ。これによって、第一段階が遅延なく始まる、つまり、元になる事象が発生するとすぐに始まるとすると、４つの遷移段階を有することが可能となる。

遷移には割り当てられた優先度があるので、遅延シーケンスは下記のように互いを止め得ることができる。オフＰＭからアクティブ、ハイバーネートからアクティブへの遷移をそれぞれ発生させる優先度レベル４，５の事象は、それぞれ反対の事象であるShut-down 事象とGo-hib事象によって止められ得る。これは、Shut-down事象またはGo-hib事象が起こると、いったん開始されたＡＣＴ＿ＤＬＹ＿ｉのシーケンスをすぐに停止し、反対のシーケンス（ＨＩＢ＿ＤＬＹ＿ｉ−１またはＯＦＦ＿ＤＬＹ＿ｉ−１）が進むとうことも意味する。さらに、ＨＩＢ＿ＤＬＹ＿ｉシーケンスは、ＯＦＦ＿ＤＬＹ＿ｉ−１に続くShut-down事象によって止められ得る。ＯＦＦ＿ＤＬＹ＿ｘシーケンスのみは優先度４と５の事象によって止めることはできない。

ＲＰＳ制御ステートマシンは、出力位相を割り当てられており、これらの出力位相において、全てのＲＰＳイネーブル信号を参照することができる。

図５はタイミング図と出力位相タイミング図を示す。図に示すシーケンスは、Valid-user start-up event, Go-hib event, Valid-user start-up event, そしてShut-down eventによって駆動される。

図５はまた、３つのイネーブル信号も示している。ena_RPS₁は第１起動位相に結びつき、ハイバーネート状態でイネーブルされないように構成されている。ena_PRS₂は第１遅延起動位相、aphase2に結びつき、ハイバーネートでも許容されるように構成されている。３つ目のＲＰＳは３遅延間隔分遅延する起動位相に結びつき、ハイバーネートでもイネーブル状態にされる。もしも起動位相ｉに割り当てられると、ＲＰＳはaphase_i とhphase_last-iに従う。

図６はコンフィギュレーションデータのブロック例を示す。ブロックは、共通部６０、ＲＰＳ位相制御コンフィギュレーションサブブロック６２、リセット／クロック信号コンフィギュレーションサブブロック６４、および直接制御コンフィギュレーションサブブロック６６を含む。

ＲＰＳ位相制御コンフィギュレーションサブブロック６２は、ena_PRSx信号が発生されなければならない位相とハイバーネート状態におけるＲＰＳのステータスをそれぞれ規定するコンフィギュレーションデータパラメータphaseとhib用のフィールドを持っている。一実施形態では、４つの可能な位相を使用し、従って、コンフィギュレーションデータのブロックでは２ビットの位相設定が使用される。追加的なオンオフ制御ビットをＲＰＳ位相制御コンフィギュレーションサブブロック６２に設け、アクティブ状態でＲＰＳを有効にする。一旦「０」に設定されると、このビットはena_PRSxを制御する位相シーケンスを止め、すなわち、ＲＰＳをスイッチオフする。ＲＰＳ位相制御コンフィギュレーションサブブロック６２内の７ビットコンフィギュレーションデータフィールドvout_dflt_sttngsに出力電圧設定データを設けることもできる。ＲＰＳは、on-offとhibビットによって、アクティブ状態またはハイバーネート状態のそれぞれにおいて独立してイネーブル状態、ディスエーブル状態にすることができる。一実施形態では、この制御コンフィギュレーションのパラメータは、ＨＨＤシステムが一旦アクティブ状態になると、標準ＩＯインターフェースを介してＰＭＩＣにアップロードされる。

同様のコンフィギュレーション設定と位相への割り当てを、ＰＭＩＣがシステムに提供するその他の２つの機能信号、resetn信号とclockref信号のために、リセット、クロック信号コンフィギュレーションサブブロック６４内に設けることができる。柔軟性とインテグリティレベルをさらに高めるために、ＲＰＳのvout_dflt_sttngsに代わって別の遅延設定データsgnl_del用のフィールドを加えることもできる。位相の割り当てとその遅延の次に、リセット、そして／またはクロック信号を、現在の位相が終了した後に追加的に遅延させることができ、この信号は、現在割り当てられている位相が停止する前に同じ時間量だけ中止することができる。Shut-down eventの出現は予想できないので、最後のものを除いて全ての位相にsgnl_delを適用することができる。図５のclockrefの例は、位相４への割り当てを示すが、ハイバーネートで有効にされておらず、clockrefはGo-hibをシャットダウン動作と見なす。

ＲＰＳの制御を時間効率的に行うために、ＰＭＩＣに複数のインターフェース信号を供給することができる。これらの直接的な信号を使って、標準インターフェースを介した時間を要する通信を、アプリケーションプロセッサとＰＭＩＣの間では最小化することができる。直接制御の可能性を達成するために、ＲＰＳの特別な動作モードを規定することができ、すなわち、コンフィギュレーションモード設定を直接制御コンフィギュレーションサブブロック６６にアップロードすることができる。提案する直接制御コンフィギュレーションでは、一旦ＨＨＤシステムがアクティブ状態になると、標準ＩＯインターフェースを介してアップロードされることが意図されている。

この概念を詳しく説明するため、簡単のため、ＰＭＩＣに３つの直接制御入力pwreni i=1…3があるものと仮定する。これらの入力は図２のアプリケーションプロセッサインターフェース信号の一部である。アプリケーションプロセッサ上で実行されるアプリケーションソフトウェアは、３つの汎用ＩＯポートを介してＲＰＳを制御する。一実施形態では、ＲＰＳは７ビット電圧レベル設定データvout_dflt_sttngsを持つ電圧レギュレータを備えている。アプリケーションがＲＰＳ電圧の変更を要求する瞬時に、アプリケーションは、直接制御コンフィギュレーションサブブロック６６内のモードフィールドに、voutが直接制御コンフィギュレーションサブブロック６６内の３つのスワップレジスタフィールド、vout_swap_sttngs_x(x=１、２または３)の中の１つ、かつ３つの供給されるトリガ信号pwrenx （x=1,…3）の中の１つによって規定されることをセットする。表２は５つのモード設定ビットによって規定された動作モードを示す。

提案するモード規定は、pwren2に関連するpwren1，pwren3に関連するpwren2によるスワッピングにおいて優先度を有し、すなわち、vout_swap_sttngs_1の優先度はvout_swap_sttngs_2とvout_swap_sttngs_3よりも高い。全ての場合において、直接制御モードは、on-off設定ビットがセットされると、関連する位相が生じることを仮定する。モード設定のＭＳＢビットはＲＰＳのさらなるスイッチオフを可能にし、「０」にセットされると、２つのｖｏｕｔレベル間でのスワッピングを可能にし、「１」にセットされると、ＲＰＳの追加的なスイッチオフを行う。

電圧レベル間のスワッピングは、vout_swap_sttngs_Xコンフィギュレーションレジスタとvout_dflt_sttngsレジスタで規定されている値に関連する。随意的に、目標値の変更は、別のコンフィギュレーションデータswap_steps次第で、複数のステップで行うか、瞬時に行うことができる。直接制御コンフィギュレーションサブブロック６６は、出力電圧が現在の設定値から目標電圧値に変化するステップ数を表す設定パラメータ用のフィールドswap_stepsを随意に備えている。１つのステップは、１つのＬＳＢ設定に対応する電圧振幅Vstepと、基本ステップ間隔としての持続時間ステップTstepとの２つのパラメータによって規定される。一般に、携帯電話ＨＨＤについては、Vstepが２５ｍＶであり、Tstepは８μｓである。

ＰＭＩＣ装置内のコンフィギュレーションデータは、Ｖｉｓによって給電されるドメインのレジスタに記憶される。このドメインがなくなり、オフＰＭ，ノーパワーまたはオフバック状態に入り次第、アクティブコンフィギュレーションデータはもはや維持されなくなる。スタートアップ事象においてシステムインテグリティを果たすデフォルトコンフィギュレーションを維持するために、不揮発性の一回の、または複数回プログラム可能メモリ（ＯＴＰ／ＭＴＰ）を使用して、デフォルト設定を記憶する。ＰＭＩＣが初めてプログラムされる前に、初期コンフィギュレーションのデフォルト（リセット）設定が、メタルマスクによって、すなわちローカル給電に結び付くセルへのルーティング(経路設定)によって規定されている。これらの設定は、デジタル回路がリセット状態にある間は、初期設定として有効である。また、ＯＴＰ／ＭＴＰメモリを新しいデフォルト設定でプログラムしているので、これらの設定は、リセットが解除される前にデジタル回路にとって利用可能でなくてはならない。従って、バリデートからアクティブへの遷移時に、すなわち、基準／給電の確認に合格すると、ＯＴＰ／ＭＴＰデータはラッチされ、今後の使用のためにＶｉｓドメイン内に維持される。データラッチを行う時点は内部リセットパルス解除に先行しなくてはならない、このようにして最後にプログラムされたＯＴＰ／ＭＴＰ設定をスタートアップシーケンスと直接制御に利用可能にする。ラッチ信号ＬｔｃｈＮｖｍは、遅延ブロックＤＬＹ（図示せず）によって生成することができる。

一旦給電されて動作すると、ＨＨＤアプリケーションソフトウェアはシステムの給電ステータスと履歴を知っているべきである。重要な給電ステータスデータはＶｉｓドメインに記憶され、標準インターフェースを介した要求によって利用することができる。しかしながら、給電ステータスの履歴は、給電の中断にも関係するので、一次または二次電源の挿入と除去との間の最初のドメインと最後のドメインとして利用することのできる電源ドメインに記憶されなければならない。このドメインはＶｒｔｃである。従って、リアルタイムクロック機能に次いで、Ｖｒｔｃは２つのステータスチェック（読み出し）動作の間に現れる「ｕｎｄｅｒ−ｖｏｌｔａｇｅ ｌｏｃｋ−ｕｐ（電圧不足ロックアップ）状態」を報告するＶｐｓｙｓステータスビットuvlnを保持する論理回路も給電する。このビットはＶｐｓｙｓが取り除かれると「１」にセットされ、このＶｐｓｙｓミラーレジスタの読み出し動作が行われるとクリアされる。完全な電源除去、すなわち２つの読み出し動作間のノーパワー状態を報告する別の重要なステータスビットnpwrは、Ｖｉｓｙｓドメインに記憶される。このビットは、ノーパワー状態の後にＶｉｓｙｓが現れると、「１」にセットされる。このＶｉｓ給電ミラーレジスタが読み出されると、このビットはクリアされる。Ｖｒｔｃドメインに保存される第３のステータスは、最後のオフＰＭ状態によって引き起こされる高温事象／状況の指標である。これはダイ温度がハードの安全限界を超え、ステートマシンがオフＰＭ状態に入るとセットされる。このビットは、そのＶｉｓドメインミラーレジスターの読み出し後、つまり、ＰＭＩＣが次にアクティブ状態に戻った時にクリアされる。

内部電源エラー状態とダイの過熱を報告する上述の３つのステータスビットは、システム全体のインテグリティをソフトウェアによって特別な注意を以って検査する必要のある場合には、ＨＨＤ内の状況を指示する。これは、一次電源が取り除かれた、ＰＭＩＣ内部の電源が取り除かれた、または何かによって予期せぬ過熱が発生したなどの最高優先度レベルの事象がそれまでに起こったことによるものである。これらのステータスビットはエラーフラグと称することができる。次の動作セッションにインテグリティを与えるために、エラーフラグステータスに応じて、全てのまたは一部のＨＨＤ機能をテストすることができる。

オフバック状態ですでに述べたように、二次エネルギー源のみが利用できる場合、それによってＶｒｔｃ供給ドメインに給電することができる。また、二次エネルギー源Ｖｂａｃｋが利用できるのに、リアルタイムクロック(図２のＲＴＣ)またはエラーフラグ（図２のＲＡＭ）のようなＶｒｔｃ給電回路に給電する必要のない使用事例もある。このことは、例えばＨＨＤ最終テスト段階および製品が市場に出される前に、充電された二次電源（ゴールデンキャップまたはコイン電池状のバッテリ）が挿入され、ＨＨＤに主バッテリ源を設け、最初にスイッチオンする前にそのエネルギーを維持する必要のある場合に当てはまる。これには数ヶ月かかることもある。

ノーパワーをオフバック状態への切り替え向けに整えるためには、Ｖｒｔｃ入力電源選択回路に追加の切り替えメカニズム（例えば、専用のハードワイヤード回路またはプログラムされた回路の形で）を設けることが好ましい。このメカニズムはコンフィギュレーションデータの制御下で動作するように構成することが好ましい。デフォルトによって、コンフィギュレーションデータは、二次／バックアップバッテリ源はかつてノーパワー状態であったシステムに挿入さると、Ｖｒｔｃに供給しないことを保証する。その結果、十分な一次／主電源が挿入されない限り、システムはノーパワー状態のままとなる。主電源がプラグインされると、ＰＭＩＣはＶｉｓｙｓを検出するが、Ｖｒｔｃも生成される。次のスタートアップ事象でＰＭＩＣはアクティブ状態に入り、いくつかあるタスクの中で、アプリケーションブートアップルーチンはＰＭＩＣ内の２つのメカニズムを起動して、Ｖｒｔｃ用のＶｂａｃｋの選択を可能にし、主バッテリが挿入された場合には、ＶｂａｔによるＶｂａｃｋ充電を可能にしなければならない。

一実施形態では、オフバック状態でのＲＴＣの起動は、アクティブコンフィギュレーションメモリのコンフィギュレーションデータに依存する。コンフィギュレーションデータに応じて、Ｖｒｔｃ電源ドメインはオフバック状態の二次エネルギー源から給電されたり、されなかったりする。同様に、他の機能のために二次バッテリからのエネルギーを使用する設定可能な選択も、コンフィギュレーションデータによって制御することができる。

図７は、図２の状況においてＶＲＴＣ＿ＳＥＬと称されるＶｒｔｃ選択回路の概念図を示す。Ｖｒｔｃ選択回路は、ソフトウェアの制御信号software_enableの立ち上がりエッジに基づき、Ｖｒｔｃ電源セレクタＶＲＴＣＳＥＬにＶｂａｃｋｉ電圧を供給する位置に、内部ＳＷＢＡＣＫスイッチをラッチする。Ｖｒｔｃドメイン内に位置するＳＷＢＡＣＫ＿ＣＮＴＲＬは、Ｖｒｔｃが利用できない場合（２の前）の未規定の出力を持つフリップフロップを含んでいる。ソフトウェア（３）によってＶｉｓドメイン内の専用ビットがセットされるまで、同じステータスのままである。そして、フリップフロップは先ずリセットされ、与えられた後遅後に、値「ハイ」がロック信号として与えられる。これによって、ＮＡＮＤゲートが「ロー」を発生し（４）、これによってＳＷＢＡＣＫスイッチが閉じる。Ｖｂａｃｋｉは、ＶｒｔｃモニタＶｒｔｃ＿ｏｋが正しいステータスを報告する限り、Ｖｂａｃｋによって給電される。Ｖｉｓｙｓ給電が取り除かれると、ＶＲＴＣ＿ＳＥＬブロックはＶｒｔｃ源用にＶｂａｃｋｉを選択する。このようにして、Ｖｉｓｙｓが取り除かれると、ＶｒｔｃはＶｂａｃｋによって給電され続け、リアルタイムクロックとエラーフラグは正しく維持されたままとなる。図中の番号は電源／信号の現れる順番を示し、Ｖｂａｃｋ＿ｏｋ，Ｖｒｔｃ＿ｏｋ，Ｖｉｓｙｓ＿ｏｋブロックは、特定の電源ドメインの電圧をモニタして、ステータスおよび／またはローカル選択信号を生成することを意図している。

提案する超低電力電源管理の方策は、ＨＨＤシステムの対応物であるＰＭＩＣチップ内で実現される。ＰＭＩＣ制御ステートマシン(図３)は、基本位相制御ＲＰＳコンフィギュレーションデータ（図６）とともに、方策の基礎となる。提案したような内部電源ドメイン区分(図２)を用いると、ＰＭＩＣ電源管理方策の実現においてさらに大きな進歩が可能となる。ＰＭＩＣ制御ステートマシンの上に、拡張された直接制御のコンフィギュレーションデータ(図６)と一緒に、ＲＰＳ制御ステートマシン(図５)を随意的に実現することが可能である。専用のＰＭＩＣ入力によって直接制御されるＲＰＳによって柔軟性が増し、その他のより高度なシステムレベルのアルゴリズムの実現が可能になる。ＲＰＳの直接制御は、提案する動作モード(表２)によって設定される。内部ＰＭＩＣ電源ドメイン内に正しいコンフィギュレーションが適切に維持されているのであれば、ＨＨＤシステムのインテグリティが与えられる。また、履歴中に発生した一次電源ステータスまたは温度関連の異常な状態を報告する３つの提案するエラーフラグによって、ＨＨＤソフトウェアによって行われる確実性及びインテグリティレベルチェックを増加させることができる。結局、ＨＨＤアッセンブリ段階におけるバックアップバッテリの挿入からユーザが最初にＨＨＤのスイッチを入れるまで、少し時間がかかる。注入エネルギーをできるだけ節減するために、ソフトウェア要求しただけで(図７)、電源としてバックアップバッテリソースを選択することができるようにする。提案する方策の全体または一部は、異なる電源管理ソリューションと組み合わせて使用することができる。提案した完全な方策は、ＩＣとして表されつつある。主なステートマシン、電源ドメインの概念、バックアップバッテリの保持方法、および部分的にはコンフィギュレーション管理（ＮＶＭ部）は、アナログ設計法を用いて実現することができる。ＲＰＳ制御ステートマシンとアクティブコンフィギュレーション管理は、デジタル設計の実現に適している。目標とするＰＭＩＣは、バッテリによって給電される全てのハンドヘルド装置で利用できる可能性がある。これらのＨＨＤに対する基本要求は、ヒューマンインターフェース（タイピングまたはポインティング装置のインターフェースの）とプロセッサベースのシステム側の標準プログラミングインターフェースである。より高レベルの電源管理ソフトウェアを随意に備えることもできる。本発明は、３Ｇ携帯電話、ＰＤＡおよびゲーム装置で幅広く使用することができる。

本発明は、図面および以上の記載において詳細に図示または説明してきたが、こうした図示および説明は例示的または好適なものであり、限定的なものではないと考えるべきである。本発明は開示した実施形態に限られるものではない。

例えば、アップロード可能なコンフィギュレーションデータを、他の種類の電源ドメイン階層化と組み合わせることができることは明らかである。アクティブコンフィギュレーションメモリには、Ｖｉｓ以外の別のドメインから、部分的または全体的に給電して、アクティブコンフィギュレーションメモリまたはその一部分がＶｉｓの利用できない状態においても利用できるようにすることもできる。さらに、ステートマシンおよび異なる状態に関する説明は全て記述的なものであることは明らかである。実際には、このようなステートマシンは、状態は、コンピュータプログラムの中で到達する点、および／または主に他の機能も持つコンピュータプログラムが使用するオペランドデータの値によって規定することができる状態という意味では、ＰＭＩＣの動作を制御するコンピュータプログラム中で、暗示的なものとすることができる。

または、例えば、状態のみを表すオペランドデータを使用するコンピュータプログラムの意味で、あるいは、メモリを使って現在の状態の識別値を記憶し、回路を使って現在の状態と信号データの関数として次の状態を計算するステートマシンアーキテクチャの観点からは、明示的ステートマシンを使用することもできる。これには、コンフィギュレーションデータに対して明確に規定された応答を提供することができるという利点がある。

開示された実施形態に対するその他の変形は、請求項に係る発明の実施において、図面、開示、および請求項を検討すれば、当業者が理解し、達成することができるであろう。請求項において、「備えている」とは、他の要素やステップを排除するものではなく、各要素は複数存在し得る。単一のプロセッサまたはその他の装置が、請求項に記載のいくつかの項目の機能を満たすことができる。単に、特定の方策が相互に異なる従属項に記載されていることは、これらの方策が有利に使用されるということを示すものではない。コンピュータプログラムは、他のハードウェアと一緒に、またはその一部として供給される光記憶媒体や固体／半導体媒体のような適切な媒体に、記憶／配布することができるが、インターネットまたはその他の有線または無線の通信システムを介するような、他の形態でも配布することができる。

Claims (11)

1. 電源入力端子と、
   複数の電源出力端子と、
   前記電源入力端子と、前記電源出力端子のそれぞれとの間に接続された複数の電源回路と、
   アクティブコンフィギュレーションメモリと、
   前記電源管理集積回路の外部から前記アクティブコンフィギュレーションメモリへコンフィギュレーションデータをアップロードするための少なくとも１つの端子を有する通信インターフェースと、
   前記アクティブコンフィギュレーションメモリからの前記コンフィギュレーションデータに応じて、前記電源回路のそれぞれの動作パラメータを制御するように構成された制御回路と、
   を備えている含む電源管理集積回路。
2. 請求項１に記載の電源管理集積回路において、
   前記動作パラメータが、調整電源回路である複数の電源回路のうちの第１電源回路による、前記電源出力端子のうちの第１電源出力端子における電圧出力レベルと、
   それぞれの前記調整電源回路による、前記電源出力端子のそれぞれにおけるそれぞれの電圧出力レベルと、
   前記電源回路のそれぞれのスイッチオフおよび／またはスイッチオフ間のタイミング遅延と、
   特定事象の検出に対する電源出力応答の規定と
   のうちの少なくとも一つを含む電源管理集積回路。
3. 請求項１に記載の電源管理集積回路において、複数の直接電源制御端子を備え、前記制御回路が、前記直接電源制御端子からのトリガ信号に応答して、前記電源回路を制御するように構成され、前記アクティブコンフィギュレーションメモリからのコンフィギュレーションデータに応じて、前記応答のパラメータを制御する電源管理集積回路。
4. 請求項１に記載の電源管理集積回路において、前記動作パラメータが、
   第１の前記直接電源制御端子からのトリガ信号に応答した、前記電源回路のそれぞれのスイッチオフおよび／またはスイッチオン間のタイミング遅延と、
   第１の前記直接電源制御端子からのトリガ信号に応答してスイッチオフおよび／またはスイッチオンされる前記電源回路の組み合わせと
   のうち、少なくとも一つを含む電源管理集積回路。
5. 請求項１に記載の電源管理集積回路において、デフォルトコンフィギュレーションメモリを備え、前記制御回路が、前記電源管理集積回路のスタートアップ後に、少なくとも前記コンフィギュレーションデータが前記アクティブコンフィギュレーションメモリにロードされるまで、前記デフォルトコンフィギュレーションメモリからのデフォルトデータに応じて、前記電源回路のそれぞれの動作パラメータを制御するように構成されている、電源管理集積回路。
6. 請求項１に記載の電源管理集積回路において、電源ドメインの階層を備え、各特定の前記電源ドメインは、前記特定の電源ドメインの上位にある前記電源ドメインのうち、階層的により上位の電源ドメインが起動された場合のみに起動可能である、電源管理集積回路。
7. 請求項６に記載の電源管理集積回路であって、
   前記電源管理集積回路がどの電源からも電力が供給されない無電力状態と、
   一次電源電圧が検出され、前記電源管理集積回路の一部のみが起動される第１オフ状態と、
   二次電源電圧が検出された第２オフ状態と、
   有効な一次内部パラメータが確認される有効確認状態と、
   外部選択可能な動作が可能であるアクティブ状態と、
   前記電源出力端子のうち選択した部分のみに電力を供給することによって、前記電源管理集積回路が設定可能な低電力プロファイルに切り替えられるハイバーネート状態と
   のうちの少なくとも一つを含む状態で、ステートマシンとして動作するように構成された、電源管理集積回路。
8. 請求項１に記載の電源管理集積回路において、アクティブ状態からハイバーネート状態へ切り替わるように構成され、前記コンフィギュレーションデータは、どの前記電源出力端子が前記ハイバーネート状態で電力を供給し、どの前記電源出力端子が電力を供給しないかを制御する、電源管理集積回路。
9. 請求項１に記載の電源管理集積回路において、前記電源入力端子が、一次電源からの電力を受けるために設けられ、前記電源管理集積回路は第二電源からの電力を受けるための他の電源入力端子を有し、前記電源管理集積回路は、前記一次電源の切り離しの検出時に、バックアップ状態に切り替わるように構成され、前記コンフィギュレーションデータは、
   前記電源管理集積回路および／または前記電源出力端子のどの部分が、前記バックアップ状態で前記二次電源から電力を受けるかを制御する、電源管理集積回路。
10. 請求項１に記載の電源管理集積回路と、前記電源出力端子のそれぞれに結合された複数の他の回路と、前記通信インターフェースに結合されたアプリケーションプロセッサとを備えた装置であって、前記アプリケーションプロセッサは、前記通信インターフェースを通して前記アクティブコンフィギュレーションメモリに前記コンフィギュレーションデータをアップロードするように構成されている装置。
11. アプリケーションプロセッサと複数の回路とを備えた装置を動作させる方法において、前記複数の回路は電源管理集積回路の電源出力端子に結合された電源入力を有する方法において、
    前記アプリケーションプロセッサから前記電源管理集積回路内のアクティブコンフィギュレーションメモリにコンフィギュレーションデータをアップロードするステップと、
    前記装置内で、または前記装置に伴って発生する事象に応答して、前記電源出力端子における電源応答を制御するステップとを含み、前記応答は、前記アクティブコンフィギュレーションメモリからの前記コンフィギュレーションデータに応じて、前記電源管理集積回路内で制御される、装置の動作方法。

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