JPH08194563A - コンピュータシステム - Google Patents

コンピュータシステム

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JPH08194563A
JPH08194563A JP7176317A JP17631795A JPH08194563A JP H08194563 A JPH08194563 A JP H08194563A JP 7176317 A JP7176317 A JP 7176317A JP 17631795 A JP17631795 A JP 17631795A JP H08194563 A JPH08194563 A JP H08194563A
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JP
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bus
data
computer system
signal
peripheral
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JP7176317A
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Rita M O'brien
リタ・エム・オブライエン
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Advanced Micro Devices Inc
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Publication date
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract

(57)【要約】 【課題】 コンピュータシステム内における電力管理の
ためのサブバスアクティビティ検出技術を提供する。 【解決手段】 上記課題を解決するためのコンピュータ
システムは、電力管理ユニットと周辺装置とに結合され
る統合されたプロセッサを含み、これはマルチプレクス
されたアドレス／データラインを備える高性能周辺相互
接続バスへのインタフェースを提供するバスインタフェ
ースユニットを含む。統合されたプロセッサはさらにサ
ブバス制御ユニットを含み、それにより、より低性能な
２次的バスの外部導出が可能となる。２次的バスのため
の統合されたプロセッサからの別個になったアドレスお
よびデータラインは必要ではない。したがって、統合さ
れたプロセッサのピン数を著しく増やすことなく、高性
能周辺装置がサポートされる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はコンピュータシステム内にお
ける電力管理に関する。この発明はまた、統合された処
理システムにも関し、より特定的にはシステム相互接続
バスからの外部周辺バスの導出をサポートする統合され
た処理システム内における電力管理に関する。
【０００２】
【関連技術の説明】製造者にとって、進行中の開発にお
ける目標とは、コンピュータシステムにおける電力消費
を減少させることである。電力消費の減少は、典型的に
はシステムにおける熱の発生を低減し、したがって信頼
性を高めコストを削減することになる。加えて、電力の
削減はバッテリから電力を与えられるポータブルコンピ
ュータシステムの動作寿命を最大限にするにあたり特に
重要である。
【０００３】コンピュータシステムの電力消費を減らす
ためにさまざまな技術が考案されてきた。これらの技術
は回路の集積度を上げることや、改善された回路および
電力管理ユニット（ＰＭＵ）の組込みを含む。具体的な
電力削減技術の１つは、イナクティブな回路部分を駆動
するクロック信号を停止させる能力に関わるものであ
る。このような技術を用いたシステムは典型的にはイナ
クティブな回路部分を検出または予測し、したがってイ
ナクティブな回路部分と関連しているクロック信号を停
止させる、電力管理ユニットを含む。イナクティブな回
路部分を駆動する「使われていない」クロック信号をオ
フにすることにより、システムにおける総合的な電力消
費が減少する。同様な技術が、時間に決定されない動作
モードの間に回路部分を駆動するクロック信号の周波数
を低減する能力に関わっており、別の技術はイナクティ
ブな回路部分から電力を取除く能力に関わっている。
【０００４】上述の電力削減技術を用いる電力管理され
たコンピュータシステムは、さまざまなアクティビティ
を、使用されている時点でまたは集中型バスを検査する
ことにより、監視する。たとえば、電力管理ユニットの
アクティビティモニタは、あるアクティビティが起こっ
ているかどうかを判断するためにマイクロプロセッサお
よび周辺装置と関連のさまざまな制御ラインに直接接続
されてもよい。検出されたアクティビティに従い、電力
管理ユニットはそれに応答して選択された回路部分のパ
ワーダウン、選択されたクロック信号の周波数の低減、
および／または選択されたクロック信号の完全な停止を
行なってもよい。電力管理ユニットはまた、ある特定の
周辺装置がパワーダウンされる前にその選択されたライ
トオンリおよび／または他の構成レジスタのステータス
をセーブするよう構成される。これにより、周辺装置は
再構成されることなく元の状態に戻るように電力を与え
られ得るようになる。
【０００５】近年、統合されたプロセッサはコンピュー
タシステム内においてこれまではディスクリートであっ
たマイクロプロセッサおよび関連の周辺装置にとって代
わるべく開発されてきた。統合されたプロセッサとは、
マイクロプロセッサと、たとえばとりわけメモリコント
ローラ、ＤＭＡコントローラ、タイマ、およびバスイン
タフェースユニットなどのさまざまな周辺装置との双方
の機能を果たす集積回路である。統合されたプロセッサ
の導入は、コンピュータシステムの全体的なコスト、サ
イズ、および重量を低減できるようにし、かつ多くの場
合コンピュータシステムの改善された性能特性に対処し
てきた。
【０００６】統合されたプロセッサは典型的には統合さ
れたプロセッサへのさまざまな周辺装置の接続に対処す
る集積回路パッケージのピンにおいて利用可能なシステ
ム相互接続バスを含む。統合されたプロセッサの広い互
換性を維持しかつ低コストシステムをサポートするため
に、統合されたプロセッサは付加的な工業規格の周辺バ
スの外部からの導出をもサポートしてもよい。サブバス
と呼ばれるこの付加的な周辺バスは、システム相互接続
バスから導出され、典型的には外部アドレスおよびデー
タバッファならびに統合されたプロセッサにより発生さ
れる１組のサブバス制御信号でサポートされる。
【０００７】周辺サブバスを組入れたコンピュータシス
テム内で電力を管理するにあたり遭遇される問題は、電
力管理状態の変化が起こるかどうかを判断し、サブバス
に結合された周辺装置内に組込まれているライトオンリ
レジスタを遮蔽するために、外部電力管理ユニットが典
型的にはシステム相互接続バスと周辺サブバスとの双方
のアクティビティを監視できなくてはならないというこ
とである。システム相互接続バスと周辺サブバスとのさ
まざまなラインの各々に別個に外部からのアクセスをも
たらすよう電力管理ユニット上に外部パッケージピンを
とり入れることができるだろうとはいえ、そのような専
用ピンは電力管理ユニット上のパッケージピンの数を著
しいものとし、かつ付加的なボンドワイヤパッドに対処
するために電力管理ユニットのダイのサイズを大きくす
ることを必要とするだろう。結果として、コンピュータ
システムの総合的なコストに著しいコストが付け加えら
れるだろう。
【０００８】
【発明の概要】上で略述した問題点は、本発明に従うコ
ンピュータシステム内での電力管理のためのサブバスア
クティビティ検出技術によって大部分が解決される。１
つの実施例では、コンピュータシステムは電力管理ユニ
ットと少なくとも１つの周辺装置とに結合される統合さ
れたプロセッサを含む。統合されたプロセッサは、マル
チプレクスされたアドレス／データラインを備える高性
能周辺相互接続バスへのインタフェースを提供するバス
インタフェースユニットを含む。ＰＣＩ規格バスであっ
てもよい周辺相互接続バスは、統合されたプロセッサの
内部バスとＰＣＩ周辺装置との間でのデータ転送に対処
するものである。統合されたプロセッサはさらに、１組
の側波帯信号を発生するサブバス制御ユニットを含み、
この信号により統合されたプロセッサ上の２次的バスの
ための外部ピンの完全な組を必要とすることなくＩＳＡ
バスなどのより性能の低い２次的なバスの外部の導出が
可能となる。２次的バスの導出は側波帯制御信号によっ
て制御される外部データバッファおよび外部アドレスラ
ッチでなし遂げられる。２次的バスのための統合された
プロセッサからの別個になったアドレスおよびデータラ
インは必要ではない。したがって高性能な周辺装置が、
より低性能でよりコストの低い周辺装置と同様に、統合
されたプロセッサのピン数を著しく増大させることなく
統合されたプロセッサによってサポートされる。
【０００９】電力管理ユニットはＰＣＩバスにも結合さ
れる。電力管理ユニットはシステムモニタを含み、この
システムモニタによりアクティビティの監視およびライ
トオンリレジスタの遮蔽のためのすべてのＰＣＩサイク
ルの監視ができる。ＩＳＡサブバスサイクルを監視する
には、システムモニタはサブバスサイクルのためのＰＣ
Ｉバスを監視し、ＰＣＩバスのコマンドタイプ信号をデ
コードする。ＩＳＡサブバスはＰＣＩサイクル開始をＦ
ＲＡＭＥ♯信号で伝えることなく、ＰＣＩ信号およびコ
マンドタイプを再利用する。ＩＳＡサブバスサイクルの
間に有効なデータを認識するため、電力管理ユニット内
のアドレスステッピング構成レジスタが用いられてデー
タがアドレス位相に続くクロックサイクルにおいて有効
であるのか、それとも１つ、２つまたは３つのクロック
ステップに続いて有効であるのかということが判断され
る。これに従い、サブバス周辺装置に関する多様な電力
管理が維持されつつ、一方で電力管理ユニットの総合的
なピン数が最小限にされるであろう。
【００１０】この発明の他の目的および利点は、以下の
詳細な説明を読み、添付の図面を参照することで明らか
となるであろう。
【００１１】この発明にはさまざまな変形および代替的
な形式があり得るが、図面では例として特定的な実施例
が示されており、かつ本文中で詳細に説明される。しか
しながら、図面およびその詳細な説明はこの発明を開示
されている特定の形態に限定すべく意図されているので
はなく、その反対に前掲の特許請求の範囲によって規定
される本発明の精神および範囲内に入るすべての変形、
等価物および代替物を包含することがその意図である。
【００１２】
【実施例の詳細な説明】ここで図面を参照して、図１は
本発明に従う電力管理ユニット２０２を含むコンピュー
タシステム２００のブロック図である。電力管理ユニッ
ト２０２に加えて、コンピュータシステム２００はさら
にＰＣＩ（周辺接続インタフェース）バス２２０に結合
される統合されたプロセッサ２１０、ＰＣＩ周辺装置２
２２、データバッファ２２４、およびアドレスラッチ２
２６を含む。最後にコンピュータシステム２００は、Ｉ
ＳＡ周辺装置２２８と統合されたプロセッサ２１０に結
合されるシステムメモリ２３０とを含む。
【００１３】図示されている形式では、電力管理ユニッ
ト２０２はＰＣＩバス２２０に結合されるシステムモニ
タ２０４と、システムモニタ２０４に結合される電力管
理ステートマシン２０６とを含む。電力管理ユニット２
０２はさらに電力管理ステートマシン２０６に結合され
るシャドーレジスタユニット２０８および構成レジスタ
２０９を含む。
【００１４】一般的に言って、電力管理ユニット２０２
はコンピュータシステム２００によって消費される電力
を管理し最小限にするために設けられる。電力管理ユニ
ット２０２は１組のクロック制御信号をライン２６０
に、１組の電力制御信号をライン２６２に発生する。ク
ロック制御信号および電力制御信号はそれぞれ、選択さ
れたクロック信号の周波数を制御することと選択された
回路部分および周辺装置への電力の適用を制御すること
とに用いられる。たとえば１つの実施例では、クロック
制御信号はＣＰＵクロック信号およびシステムクロック
信号の周波数を制御するために用いられる。ＣＰＵクロ
ック信号はＣＰＵコア２４０をクロックするものであ
り、システムクロック信号は、たとえば、周辺装置２２
２および２２８をクロックするものである。加えて、電
力制御信号は、ＰＣＩ周辺装置２２２およびＩＳＡサブ
周辺装置２２８への電力の適用を制御するために提供さ
れる。以下に、電力管理ユニット２０２に関するさらな
る詳細を述べる。
【００１５】統合されたプロセッサ２１０は、メモリコ
ントローラ２４２、ＰＣＩバスインタフェースユニット
２４４、ＩＳＡサブバス制御ユニット２４６、およびオ
ンチップ周辺装置２４８に内部バス２５０を介して結合
されるＣＰＵコア２４０を含む。統合されたプロセッサ
２１０における図示されている構成要素の各々は、単一
の集積回路上に製造されており、共通の集積回路パッケ
ージ内に収納されている。示されている実施例では、Ｃ
ＰＵコア２４０はモデル８０４８６マイクロプロセッサ
命令セットを実現している。バス２５０はモデル８０４
８６スタイルの局所バスである。しかしながら、ＣＰＵ
コア２４０は他のマイクロプロセッサ型の命令セットを
実現するべく構成され得るだろうことが理解される。
【００１６】ＰＣＩバスインタフェースユニット２４４
はＣＰＵ局所バス２５０とＰＣＩバス２２０との間にイ
ンタフェースを提供する。そのようなものとして、ＰＣ
Ｉバスインタフェースユニット２４４はＣＰＵ局所バス
２５０とＰＣＩバス２２０との間でデータ、アドレス、
および制御信号の転送を統制する。ＰＣＩバス２２０は
一般に外部周辺装置の統合されたプロセッサ２１０への
接続を可能にするということからシステム相互接続バス
と称される。ＰＣＩバス２２０についての詳細は、ＰＣ
Ｉスペシャル・インタレスト・グループ（PCI Special
Interest Group）、オレゴン州ヒルズボロ（Hillsboro,
Oregon ）、１９９３年の「ＰＣＩ局所バス仕様（PCI
Local Bus Specification ）」と題された出版物の中に
提供されている。この出版物はその全体がここに引用に
よって援用される。
【００１７】オンチップ周辺装置２４８は、統合された
プロセッサ２１０内に組込まれてもよいさまざまな周辺
装置のうちのいずれか１つのものを提示している。たと
えば、直接メモリアクセスコントローラ、割込コントロ
ーラ、およびタイマなどの周辺装置が、統合されたプロ
セッサ２１０と一体となった部分として含まれ得るだろ
う。
【００１８】メモリコントローラ２４２は、ＣＰＵ局所
バス２５０とシステムメモリ２３０との間でのデータの
転送を制御する。メモリコントローラ２４２およびＣＰ
Ｕコア２４０が共通の集積回路上に製造されているた
め、各々の性能は処理技術における変動を伴って同様に
スケーリングされる。
【００１９】以下でより詳細に説明するように、ＩＳＡ
サブバス制御ユニット２４６はＳＵＢＤＩＲ、ＳＵＢＥ
Ｎ、およびＬＤＥＮと表記される１組の信号を、Ｉ／Ｏ
読出信号ＩＯＲＤ、Ｉ／Ｏ書込信号ＩＯＷＲ、およびチ
ップ選択信号ＣＳとともに発生する。これらの信号は集
合的にＩＳＡ側波帯信号と称される。ＩＳＡ側波帯信号
は、ＰＣＩバス２２０、データバッファ２２４、および
アドレスラッチ２２６間でのデータおよびアドレス信号
の転送を制御することにより、外部ＩＳＡ周辺装置２２
８への、またはそこからのデータ転送を可能にする。側
波帯信号ＳＵＢＤＩＲ、ＳＵＢＥＮ、ＬＤＥＮ、ＩＯＷ
Ｒ、ＩＯＲＤおよびＣＳのタイミングを確実に適正なも
のにするために、ＩＳＡサブバス制御ユニット２４６は
ＰＣＩバスインタフェースユニット２４４と同期され
る。ＩＳＡスタイルの信号ＩＯＷＲ、ＩＯＲＤ、および
ＣＳはＩＳＡ周辺装置２２８へのデータおよびアドレス
信号とともに集合的にＩＳＡ周辺サブバスと称される。
「サブバス」という語は、ここでの用い方ではシステム
相互接続バスから導出される外部バスのいずれのものを
も言う。
【００２０】データバッファ２２４はＰＣＩバス２２０
とＩＳＡ周辺装置２２８との間でデータ信号を伝えるマ
ルチビットの双方向バッファである。データバッファ２
２４は側波帯信号ＳＵＢＥＮによって能動化され、デー
タバッファ２２４の方向性は側波帯信号ＳＵＢＤＩＲに
よって制御される。ＩＳＡ周辺装置２２８が８ビットの
周辺装置である状況では、データバッファ２２４は８ビ
ットバッファであり、ＰＣＩバス２２０のマルチプレク
スされたアドレス／データラインにおける下位８ビット
（ＡＤ［７：０］）に結合されてもよいということが注
目される。ＩＳＡ周辺装置２２８が１６ビットの周辺装
置である状況では、データバッファ２２４は１６ビット
バッファであり、ＰＣＩバスラインＡＤ［１５：０］に
結合されてもよい。
【００２１】アドレスラッチ２２６はＰＣＩバス２２２
からＩＳＡ周辺装置２２８へアドレス信号を与えるマル
チビットのラッチング回路である。図１の実施例につい
ては、アドレスラッチ２２６は３２ビットまでのラッチ
であってもよい。しかしながら、アドレスラッチ２２６
はＩＳＡ周辺装置が必要とするアドレス指定ラインの数
をサポートするだけでよいということが注目される。ア
ドレスラッチ２２６はローディング信号ＬＤＥＮによっ
て能動化され、ＰＣＩクロック信号ＰＣＩＣＬＫによっ
てクロックされる。アドレスラッチ２２６は１組のタイ
プ′３７７Ｄラッチで実現されてもよい。
【００２２】統合されたプロセッサ２１０、ＰＣＩバス
２２０、データバッファ２２４、アドレスラッチ２２
６、およびＩＳＡ周辺装置２２８と関連のデータ、アド
レス、および制御信号に関する詳細が次に考慮される。
ＰＣＩバス２２０におけるマルチプレクスされたアドレ
ス／データ（Ａ／Ｄ）ラインがアドレスラッチ２２６の
入力ポートに接続される。クロック信号ＰＣＩＣＬＫは
アドレスラッチ２２６のクロック入力に接続され、ＩＳ
Ａサブバス制御ユニット２４６によって発生されるロー
ドイネーブル信号ＬＤＥＮは、アドレスラッチ２２６の
イネーブル入力に結合される。アドレスラッチ２２６の
出力ポートはＩＳＡ周辺装置２２８のアドレスポートに
結合される。
【００２３】ＰＣＩバス２２０のマルチプレクスされた
アドレス／データ（Ａ／Ｄ）ラインは、さらにデータバ
ッファ２２４に結合される。示されている実施例では、
ＩＳＡ周辺装置２２８は８ビットの装置であって、した
がってＰＣＩバス２２８におけるマルチプレクスされた
アドレス／データライン（ＡＤ［７：０］）における下
位８ビットがデータバッファ２２４に結合される。デー
タバッファ２２４の第２のポートはＩＳＡ周辺装置２２
８のデータポートに結合される。ＩＳＡサブバス制御ユ
ニット２４６によって発生されるデータイネーブル信号
ＳＵＢＥＮおよびデータ方向信号ＳＵＢＤＩＲはそれぞ
れ、データバッファ２２４のイネーブル入力および方向
入力に結合される。前述のように、これらの信号はデー
タバッファ２２４におけるイネーブルおよび方向性を制
御するものである。ＩＳＡサブバス制御ユニット２４６
によって発生されるチップ選択信号はＩＳＡ周辺装置２
２８のチップ選択入力に結合され、Ｉ／Ｏ読出信号ＩＯ
ＲＤおよびＩ／Ｏ書込信号ＩＯＷＲがさらにＩＳＡ周辺
装置２２８に結合されて、ＩＳＡ周辺装置２２８の中
へ、およびそこから外へのデータの読出および書込を制
御する。
【００２４】次に図１との関連で図２を参照して、ＩＳ
Ａ周辺サブバスサイクルの間のコンピュータシステム２
００の動作が次に説明される。図２はＩＳＡ周辺装置２
２８へのＩ／Ｏ読出動作と関連するデータ、アドレス、
および制御信号を示すタイミング図である。ＩＳＡ周辺
装置２２８がそこへマッピングされるＩ／Ｏアドレス指
定可能スペースへの読出サイクルをＣＰＵコア２４０が
開始すると、ＩＳＡサブバス状態３０２の間に有効アド
レス信号がＰＣＩバスインタフェースユニット２４４を
介してＰＣＩバス２２０のマルチプレクスされたアドレ
ス／データラインＡＤ［３１：０］へ駆動される。この
とき、ＩＳＡサブバス制御ユニット２４６はローディン
グ信号ＬＤＥＮをアサートする。有効アドレス信号はそ
れによりＰＣＩクロック信号の立上がり端縁と同期して
アドレスラッチ２２６内にラッチングされる。有効アド
レス信号がＰＣＩバス２２０に駆動されるのと同時に、
チップ選択信号ＣＳがＩＳＡサブバス制御ユニット２４
６によってローにアサートされ、周辺装置２２８が選択
される。図２に示されるように、チップ選択信号ＣＳは
ＩＳＡ周辺装置２２８へのＩ／Ｏ読出サイクルの間中ず
っとローにアサートされている。ローディング信号ＬＤ
ＥＮの立上がり端縁において、有効アドレス信号はアド
レスラッチ２２６の出力でＩＳＡ周辺装置２２８のアド
レスポートへ与えられる。
【００２５】次のＩＳＡサブバス状態３０４の間に、Ｉ
／Ｏ読出信号ＩＯＲならびにイネーブル信号ＳＵＢＥＮ
およびデータ方向信号ＳＵＢＤＩＲがローにアサートさ
れる。ＩＳＡ周辺装置２２８はそれに応答して要求され
る位置からデータをフェッチし、データをデータバッフ
ァ２２４を介しＰＣＩバス２２０のマルチプレクスされ
たアドレス／データラインへ駆動する。図に示されるよ
うに、データは状態３０６、３０８、３１０および３１
２の間にＰＣＩバス２２０に駆動される。ＩＳＡサブバ
ス制御ユニット２４６が状態３１４の間にＩ／Ｏ読出信
号ＩＯＲをデアサートすると、ＰＣＩインタフェースユ
ニット２４４がデータを統合されたプロセッサ２１０に
ラッチする。これによりＩＳＡサブバス読出動作が完了
する。
【００２６】ＩＳＡ周辺装置２２８への書込動作も同様
である。ＩＳＡ周辺装置２２８への書込サイクルには標
準的なＩＳＡスタイルのバスタイミングが使用されると
いうことが注目される。また、書込サイクルの間、ＰＣ
Ｉバス２２０からＩＳＡ周辺装置２２８へのデータの逆
流を可能にするため方向信号ＳＵＢＤＩＲの補数がとら
れるということも注目される。
【００２７】ＰＣＩバスインタフェースユニット２４４
およびＩＳＡサブバス制御ユニット２４６はさらにアド
レス／データステッピング機能を実現して、有効データ
がいつＰＣＩバス２２０に与えられるかを決定してもよ
い。このアドレス／データステッピング機能は、統合さ
れたプロセッサ２１０の内部構成レジスタに従いプログ
ラム可能であってもよい。１つの実施例では、構成レジ
スタは、アドレスが有効となってから１クロック後にＰ
ＣＩバス２２０においてデータが有効となるように設定
されてもよいし、ＰＣＩバス２２０上のアドレスが有効
であるときとＰＣＩバス２２０上でデータが有効となる
時間との間で１つ、２つ、または３つのいずれかのクロ
ックステップが提供されるように設定されてもよい。Ｉ
ＳＡサブバス制御ユニット２４６はアドレス／データス
テッピング機能によって確立される特定のタイミングに
従いデータをＡＤ［３１：０］ラインに発生するという
ことが注目される。したがって、バスが重くロードされ
ている場合、データが有効に駆動されるには数クロック
がかかり、よって１以上のクロックステップが必要とな
るかもしれない。
【００２８】次に電力管理ユニット２０２の動作を考え
る。電力管理ステートマシン２０６はコンピュータシス
テム２００と関連のさまざまなクロック信号の周波数を
制御する制御ユニットであり、かつ選択されたシステム
のアクティビティの発生に従いコンピュータシステム２
００と関連のさまざまな周辺装置への電力の印加を制御
するものである。電力管理ステートマシン２０６はさま
ざまな特定の構成において実現されてよい。例示的な電
力管理ステートマシンが、１９９４年４月６日に提出さ
れたゲファート（Gephardt）らによる「最大限の柔軟さ
のための電力管理アーキテクチャ（Power Management A
rchitecture for Optimal Flexibility）」と題された
同時係属中で共通の譲受人に譲渡されている米国特許出
願連続番号第０８／２２３，９８４号に記載されてい
る。この出願はその全体がここに引用により援用され
る。
【００２９】電力管理ステートマシン２０６はシステム
モニタ２０４によって検出されたさまざまなアクティビ
ティに基づき選択されたクロック信号の周波数およびさ
まざまな周辺装置への電力の印加を制御する。電力管理
マシン２０６は他の供給源によって、または他の制御メ
カニズム（図示せず）に応答して検出されるアクティビ
ティに基づいてクロック信号および電力の印加を制御し
てもよいということが注目される。また、電力管理ステ
ートマシン２０６によるさまざまな検出されたアクティ
ビティへの応答は、プログラム可能なものであってもよ
いし、システムごとに変動するものであってもよい。た
とえば、電力管理ステートマシン２０６は、予め定めら
れたタイムアウト期間の間システムアクティビティが全
く検出されなかった場合にＰＣＩ周辺装置２２２および
ＩＳＡ周辺装置２２８からの電力の印加を取除くように
プログラムされてもよく、かつＣＰＵクロック信号の周
波数をゆっくりにするようプログラムされてもよい。キ
ーボードのアクティビティが後に検出された場合、電力
管理ステートマシン２０６はＰＣＩ周辺装置２２２およ
びＩＳＡ周辺装置２２８へ再び電力を与え、かつＣＰＵ
クロック信号の周波数を高くするように構成されてもよ
い。
【００３０】システムモニタ２０４はしたがって電力管
理ステートマシン２０６がその予め定められた電力管理
アルゴリズムに従いクロック信号および電力の印加を制
御してもよいようにコンピュータシステム２００におけ
るさまざまなアクティビティを検出するよう構成され
る。より特定的には、システムモニタ２０４はＰＣＩバ
ス２２０上のＰＣＩサイクルの発生を監視かつ検出し、
ＩＳＡサブバスサイクルの発生を監視かつ検出するよう
構成される。システムモニタ２０４はさらにシャドーレ
ジスタユニット２０８内のＰＣＩ周辺装置２２２および
ＩＳＡ周辺装置２２８へ書込まれたある構成データを遮
蔽し、ＰＣＩ周辺装置２２２またはＩＳＡ周辺装置２２
８がパワーダウンされたときに構成情報を維持する。他
の周辺装置のライトオンリレジスタなど、システム内の
他の予め定められたレジスタの遮蔽が、さらに電力管理
ユニット２０２によって行なわれてもよい。遮蔽される
べき特定のレジスタは電力管理ユニット２０２内でプロ
グラムされてもよいということが注目される。
【００３１】システムモニタ２０４はＰＣＩバス２２０
に接続されるので、これは電力管理機能およびＰＣＩ周
辺装置と関連のレジスタの遮蔽の双方のために従来の態
様で直接的にどのＰＣＩサイクルをも監視し検出するこ
とができる。したがって、コンピュータシステム２００
およびＰＣＩバス２２０に結合された特定の周辺装置の
構成に従い、システムモニタ２０４は実行されているＰ
ＣＩサイクルのタイプを直接判断できる。システムモニ
タ２０４はこの情報を電力管理ステートマシン２０６に
送り、電力管理ステートマシン２０６は必要であれば別
の電力管理状態に遷移する。構成情報がたとえばＰＣＩ
周辺装置２２２の選択されたライトオンリ構成レジスタ
に書込まれた場合、システムモニタ２０４はさらに書込
サイクルを検出し、構成データを、シャドーレジスタユ
ニット２０８の割当てられたレジスタに書込むことによ
って、遮蔽する。したがって、電力管理ステートマシン
２０６が電力保存状態にある間にＰＣＩ周辺装置２２２
がパワーダウンされると、シャドーレジスタユニット２
０８における割当てられたレジスタ内に記憶されている
構成情報が、後に電力が再び与えられたときＰＣＩ周辺
装置２２２のライトオンリ構成レジスタに再び書込まれ
るであろう。システムモニタ２０４の動作におけるこの
部分は従来からのものである。
【００３２】システムモニタ２０４はまた、たとえばＩ
ＳＡ周辺装置２２８に向けられたＩＳＡサブバスサイク
ルを検出するようにも構成される。通常のＩＳＡ制御信
号ＣＳ、ＩＯＲＤ、およびＩＯＷＲ、ならびにＩＳＡデ
ータおよびアドレス信号は、システムモニタ２０４に直
接には与えられないということが注目される。したがっ
て、システムモニタ２０４はＰＣＩバス２２０およびロ
ーディング信号ＬＤＥＮを監視することによってＩＳＡ
サブバスサイクルを検出する。ＩＳＡサブバスサイクル
の開始は、ＰＣＩ ＦＲＡＭＥ信号がイナクティブハイ
のままである間にＬＤＥＮ信号がアクティブローになっ
たときに検出される。ＩＳＡサブバスサイクルと関連の
アドレスは次にローディング信号ＬＤＥＮがアクティブ
ローになった後のＰＣＩクロックにおける最初の立上が
り端縁でシステムモニタ２０４によって検出される。図
３は指定されたＩＳＡサブバスサイクルの間にシステム
モニタ２０４によって検出された信号を示すタイミング
図である。ＩＳＡサブバスサイクルの開始が検出される
と（すなわちＦＲＡＭＥ信号がハイのままの間にローデ
ィング信号ＬＤＥＮがローになった場合）、システムモ
ニタ２０４はＰＣＩサイクルコマンド信号Ｃ／ＢＥ♯を
監視することによって起こっているサイクルのタイプ
（すなわち読出サイクルであるのか書込サイクルである
のか）を判断する。つまり、ＩＳＡサブバスサイクルの
間は、ＰＣＩバスインタフェースユニット２４４は、Ｐ
ＣＩサイクルコマンド信号Ｃ／ＢＥ♯を、標準化された
ＰＣＩで規定されるサイクルコマンドタイプに従いサイ
クルタイプを示すエンコードされた値で駆動する。
【００３３】ＰＣＩバスインタフェースユニット２４４
は有効なアドレスがＰＣＩバス２２０上に駆動された１
クロックサイクル後に有効データをＰＣＩバス２２０上
に駆動してもよいし、データがＰＣＩバス２２０上に駆
動される前に有効アドレスの後に１つ、２つ、または３
つのいずれかのクロックステップが挿入されるようにア
ドレス／データステッピングを用いてもよい。システム
プログラマは（コンピュータシステム２００における構
成スペース内の予め定められたアドレス位置にマッピン
グされる）構成レジスタ２０９に構成値をロードする。
この構成値は前述のようにＩＳＡサブバスサイクル中に
統合されたプロセッサ２１０によって用いられる特定の
アドレス／データステッピング機能と両立するものであ
る。その結果、構成レジスタ２０９内の値に従い、シス
テムモニタ２０４が電力管理ユニット２０２内で遮蔽さ
れなければならないアドレスへの書込サイクルを検出し
たとき、電力管理ステートマシン２０６はアドレスサイ
クルのすぐ後に続くＰＣＩクロックサイクルで、または
１つ、２つ、または３つのクロックサイクルの後のいず
れかで、システムモニタ２０４にＰＣＩバス２２０から
のデータをラッチインさせる。ＰＣＩサイクルのデータ
位相の間、ＰＣＩバスのバイトイネーブル信号がさらに
システムモニタ２０４によってデコードされ、構成レジ
スタ２０９内で遮蔽されるべき特定のバイトを決定する
（有効なバイトのみが遮蔽される）。
【００３４】上述したようなサブバス制御ユニットを用
いる統合されたプロセッサは、さまざまな他の、ピンを
減らす回路またはその技術を用いていてもよいというこ
とが注目される。たとえば、統合されたプロセッサ２１
０は１９９４年２月２日に提出されたワイザー（Wisor
）らによる「統合されたプロセッサのための電力管理
システム（Power Management System For an Integrate
d Processor ）」と題された同時係属中で共通の譲受人
に譲渡されている米国特許出願連続番号第０８／１９
０，２９２号に記載されているような電力管理メッセー
ジバスを用いるよう構成されていてもよい。この出願は
その全体がここに引用によって援用される。
【００３５】一旦以上の開示が完全に理解されたなら
ば、当業者には数多くの変形および修正が明らかとなる
であろう。たとえば、図２の高性能なマルチプレクスさ
れたアドレス／データバス２２０はＰＣＩ規格バスであ
るが、代替的に他のマルチプレクスされた高性能なバス
を用いることもできるだろう。さらに、図１の統合され
たプロセッサ２１０はさまざまな付加的ワンチップ周辺
装置を組入れていてもよいということが注目される。前
掲の特許請求の範囲はそのような変形および修正をすべ
て包含すべく解釈されるものとして意図されている。
【図面の簡単な説明】
【図１】本発明に従うコンピュータシステムを含む、コ
ンピュータシステムのブロック図である。
【図２】図１の統合されたプロセッサに接続されるＩＳ
Ａ周辺装置への読出動作のためのアドレス、データ、お
よび制御信号の発生を示すタイミング図である。
【図３】電力管理に対処するべくライトオンリレジスタ
の遮蔽中にシステムモニタによって監視される選択され
た信号を示すタイミング図である。
【符号の説明】
２００ コンピュータシステム ２０２ 電力管理ユニット ２０４ システムモニタ ２０６ 電力管理ステートマシン ２０９ 構成レジスタ ２１０ 統合されたプロセッサ ２２０ ＰＣＩバス ２２２ ＰＣＩ周辺装置 ２２４ データバッファ ２２６ アドレスラッチ ２２８ ＩＳＡ周辺装置 ２４０ ＣＰＵコア ２４４ ＰＣＩバスインタフェースユニット ２４６ ＩＳＡサブバス制御ユニット

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数個のマルチプレクスされたアドレス
    ／データラインを含む周辺バスと、 前記複数個のマルチプレクスされたアドレス／データラ
    インに結合される入力ポートを有するラッチと、 前記複数個のマルチプレクスされたアドレス／データラ
    インに結合される第１のポートを有するデータバッファ
    と、 統合されたプロセッサとを備え、前記統合されたプロセ
    ッサは、 ＣＰＵコアと、 前記ＣＰＵコアに結合される局所バスと、 前記局所バスおよび前記周辺バス間でデータ、アドレ
    ス、および制御信号をインタフェースさせることのでき
    るバスインタフェースユニットと、 前記バスインタフェースユニットおよび前記ラッチに結
    合され、前記周辺バス上における有効なアドレスの存在
    を示すローディング信号を発生することのできるサブバ
    ス制御ユニットとを含み、さらに前記ラッチの出力ポー
    トに結合される複数個のアドレス指定ラインおよび前記
    データバッファの第２のポートに結合される複数個のデ
    ータラインを有する周辺装置と、 前記周辺バスに結合される電力管理ユニットとを備え、
    前記電力管理ユニットは、 前記コンピュータシステム内で電力を管理するための電
    力管理ステートマシンと、 前記電力管理ステートマシンおよび前記周辺バスに結合
    されるシステムモニタと、 前記システムモニタに結合される構成レジスタとを含
    み、 前記構成レジスタ内に記憶された値は前記周辺バスから
    のデータが前記電力管理ユニット内で遮蔽される、前記
    周辺バスにおけるアドレス位相の発生後の期間を制御す
    る、コンピュータシステム。
  2. 【請求項２】 前記周辺バスはＰＣＩ規格構成バスであ
    る、請求項１に記載のコンピュータシステム。
  3. 【請求項３】 前記データバッファは、方向制御入力ラ
    インを含み、前記サブバス制御ユニットは前記データバ
    ッファの方向制御入力ラインに与えられる方向制御信号
    を発生して前記データバッファを介してのデータの流れ
    を制御できる、請求項１に記載のコンピュータシステ
    ム。
  4. 【請求項４】 前記ＣＰＵコアは８０４８６命令セット
    を実現する、請求項１に記載のコンピュータシステム。
  5. 【請求項５】 前記サブバス制御ユニットはさらに、Ｉ
    ／Ｏ書込信号およびＩ／Ｏ読出信号を発生することがで
    き、前記方向制御信号は前記サブバス制御ユニットが前
    記Ｉ／Ｏ書込信号をアサートするか前記Ｉ／Ｏ読出信号
    をアサートするかに依存する、請求項３に記載のコンピ
    ュータシステム。
  6. 【請求項６】 前記ローディング信号は前記周辺バスの
    アドレス位相の間にアサートされ、前記ローディング信
    号は前記周辺バスのデータ位相に先立ってデアサートさ
    れる、請求項１に記載のコンピュータシステム。
  7. 【請求項７】 前記周辺装置はＩＳＡ規格周辺装置であ
    る、請求項２に記載のコンピュータシステム。
  8. 【請求項８】 前記サブバス制御ユニットはさらに、前
    記データバッファによって受取られるデータイネーブル
    信号をアサートして前記データバッファを介してのデー
    タの流れを能動化できる、請求項３に記載のコンピュー
    タシステム。
  9. 【請求項９】 前記ローディング信号は前記ラッチのイ
    ネーブル制御ラインに与えられる、請求項１に記載のコ
    ンピュータシステム。
  10. 【請求項１０】 周辺バスクロック信号が前記ラッチの
    クロック入力ラインに与えられる、請求項９に記載のコ
    ンピュータシステム。
  11. 【請求項１１】 前記サブバス制御ユニットはさらに、
    前記周辺装置を選択するための選択信号をアサートする
    ことができる、請求項１に記載のコンピュータシステ
    ム。
  12. 【請求項１２】 前記Ｉ／Ｏ読出信号は、前記周辺装置
    への読出サイクルの間にアサートされ、前記Ｉ／Ｏ読出
    信号は前記マルチプレクスされたアドレス／データライ
    ン上に有効な読出データが存在するときにアサートされ
    た状態からデアサートされた状態への遷移を行なう、請
    求項５に記載のコンピュータシステム。
  13. 【請求項１３】 前記サブバス制御ユニットに結合され
    るデコーダをさらに備え、前記サブバス制御ユニットは
    エンコードされたチップ選択値を発生し、前記デコーダ
    は前記エンコードされたチップ選択値をデコードして前
    記周辺装置に与えられる対応するチップ選択信号を発生
    する、請求項１に記載のコンピュータシステム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006107127A (ja) * 2004-10-05 2006-04-20 Nec Electronics Corp 半導体集積回路装置
JP2010529548A (ja) * 2007-06-04 2010-08-26 エヌエックスピー ビー ヴィ 電源管理集積回路
JP2013527546A (ja) * 2010-06-01 2013-06-27 インテル コーポレイション プロセッサ及び入出力ハブの統合

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805923A (en) * 1995-05-26 1998-09-08 Sony Corporation Configurable power management system having a clock stabilization filter that can be enabled or bypassed depending upon whether a crystal or can oscillator is used
US5829006A (en) * 1995-06-06 1998-10-27 International Business Machines Corporation System and method for efficient relational query generation and tuple-to-object translation in an object-relational gateway supporting class inheritance
JP2974950B2 (ja) * 1995-10-26 1999-11-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 情報処理システム
US5822545A (en) * 1995-12-04 1998-10-13 Cypress Semiconductor Corp. Method and apparatus for eliminating electromagnetic interference and noise caused by all unnecessary switching/toggling of bus signals
US5822598A (en) * 1996-07-12 1998-10-13 Ast Research, Inc. Audio activity detection circuit to increase battery life in portable computers
KR100294259B1 (ko) * 1996-12-19 2001-07-12 윤종용 디스플레이모니터장치및그의전원제어방법
US6324592B1 (en) * 1997-02-25 2001-11-27 Keystone Aerospace Apparatus and method for a mobile computer architecture and input/output management system
JPH10254587A (ja) * 1997-03-14 1998-09-25 Toshiba Corp コンピュータシステム
US5923830A (en) * 1997-05-07 1999-07-13 General Dynamics Information Systems, Inc. Non-interrupting power control for fault tolerant computer systems
US6073225A (en) * 1997-06-24 2000-06-06 Intel Corporation Method and apparatus for monitoring bus transactions based on cycle type and memory address range
US6119189A (en) * 1997-09-24 2000-09-12 Intel Corporation Bus master transactions on a low pin count bus
US5991841A (en) * 1997-09-24 1999-11-23 Intel Corporation Memory transactions on a low pin count bus
US6131127A (en) * 1997-09-24 2000-10-10 Intel Corporation I/O transactions on a low pin count bus
US6157970A (en) * 1997-09-24 2000-12-05 Intel Corporation Direct memory access system using time-multiplexing for transferring address, data, and control and a separate control line for serially transmitting encoded DMA channel number
US6230219B1 (en) 1997-11-10 2001-05-08 International Business Machines Corporation High performance multichannel DMA controller for a PCI host bridge with a built-in cache
US6081861A (en) * 1998-06-15 2000-06-27 International Business Machines Corporation PCI migration support of ISA adapters
US6282666B1 (en) * 1999-02-26 2001-08-28 Agere Systems Guardian Corp. Computer peripheral device having the capability to wake up from a cold state with information stored before cold powerdown
US6510525B1 (en) * 1999-04-26 2003-01-21 Mediaq, Inc. Method and apparatus to power up an integrated device from a low power state
US7007187B1 (en) * 2000-06-30 2006-02-28 Intel Corporation Method and apparatus for an integrated circuit having flexible-ratio frequency domain cross-overs
US7058834B2 (en) * 2001-04-26 2006-06-06 Paul Richard Woods Scan-based state save and restore method and system for inactive state power reduction
GB0123421D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Power management system
TWI227398B (en) * 2003-04-15 2005-02-01 Asustek Comp Inc Automatic adjusting device of computer system performance
US7086583B2 (en) * 2004-01-20 2006-08-08 Standard Microsystems Corporation Systems and methods for power reduction in systems having removable media devices
AU2006256439B2 (en) * 2005-03-18 2012-05-10 Centre National De La Recherche Scientifique New hybrid oligomers. Their preparation process and pharmaceutical compositions containing them
US20060218424A1 (en) * 2005-03-23 2006-09-28 Miron Abramovici Integrated circuit with autonomous power management
US8185759B1 (en) 2008-11-06 2012-05-22 Smsc Holdings S.A.R.L. Methods and systems for interfacing bus powered devices with host devices providing limited power levels
US7882297B2 (en) 2009-02-20 2011-02-01 Standard Microsystems Corporation Serial bus hub with low power devices
US8271812B2 (en) * 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events
US9311145B2 (en) * 2012-06-29 2016-04-12 Intel Corporation Using platform idle duration information to notify platform devices of upcoming active periods
US9395799B2 (en) 2012-08-09 2016-07-19 Nvidia Corporation Power management techniques for USB interfaces
US9760150B2 (en) 2012-11-27 2017-09-12 Nvidia Corporation Low-power states for a computer system with integrated baseband
GB2509124A (en) * 2012-12-21 2014-06-25 Nomad Spectrum Ltd Wireless access point and cellular network relay with secondary co-processor controlling power supplies and SIM cards
US9467120B1 (en) * 2013-12-19 2016-10-11 Altera Corporation Power management for PCI express

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5816494B2 (ja) * 1980-04-10 1983-03-31 パナフアコム株式会社 マルチプロセツサ処理システム
JPS62169218A (ja) * 1986-01-17 1987-07-25 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 情報処理システムのアプリケ−シヨン中断再開装置
US5051890A (en) * 1988-09-29 1991-09-24 Nec Corporation Program/data memory employed in microcomputer system
US5125080A (en) * 1989-11-13 1992-06-23 Chips And Technologies, Incorporated Logic support chip for AT-type computer with improved bus architecture
IL97315A (en) * 1990-02-28 1994-10-07 Hughes Aircraft Co Multi-group signal processor
US5410711A (en) * 1991-02-14 1995-04-25 Dell Usa, L.P. Portable computer with BIOS-independent power management
US5613135A (en) * 1992-09-17 1997-03-18 Kabushiki Kaisha Toshiba Portable computer having dedicated register group and peripheral controller bus between system bus and peripheral controller

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006107127A (ja) * 2004-10-05 2006-04-20 Nec Electronics Corp 半導体集積回路装置
JP2010529548A (ja) * 2007-06-04 2010-08-26 エヌエックスピー ビー ヴィ 電源管理集積回路
JP2013527546A (ja) * 2010-06-01 2013-06-27 インテル コーポレイション プロセッサ及び入出力ハブの統合

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Publication number Publication date
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DE69432514T2 (de) 2004-02-26
EP0693723B1 (en) 2003-04-16
ATE237835T1 (de) 2003-05-15
US5596756A (en) 1997-01-21
EP0693723A1 (en) 1996-01-24
DE69432514D1 (de) 2003-05-22

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